JP2020178143A - 半導体装置 - Google Patents

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Masayuki Sakakura
真之 坂倉
欣聡 及川
Yoshiaki Oikawa
欣聡 及川
山崎　舜平
Shunpei Yamazaki
舜平 山崎
坂田　淳一郎
Junichiro Sakata
淳一郎 坂田
将志 津吹
Masashi Tsubuki
将志 津吹
秋元　健吾
Kengo Akimoto
健吾 秋元
みゆき 細羽
Miyuki Hosohane
みゆき 細羽
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Abstract

【課題】半導体装置の開口率を向上させる。【解決手段】同一基板上に、駆動回路を有する駆動回路部と、画素を有する画素部と、を有し、前記画素は、透光性を有するゲート電極層と、ゲート絶縁層と、ゲート絶縁層の上に設けられ、透光性を有するソース電極層及びドレイン電極層と、ゲート絶縁層を挟んでゲート電極層の上に設けられ、ソース電極層の上面及び側面並びにドレイン電極層の上面及び側面を覆う酸化物半導体層と、酸化物半導体層の一部の上に設けられ、ソース電極層及び第２のドレイン電極層より低抵抗である導電層と、酸化物半導体層の一部に接する酸化物絶縁層と、を有する半導体装置。【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置で
ある。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用い
て薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう））
を構成する技術が注目されている。薄膜トランジスタは、ＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれて
いる。また、金属酸化物は、多様に存在しさまざまな用途に用いられている。例えば、酸
化インジウムは、よく知られた材料であり、液晶ディスプレイなどで必要とされる透明電
極材料として用いられている。
金属酸化物の中には、半導体特性を示すものがある。半導体特性を示す金属酸化物として
は、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよ
うな半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知ら
れている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
絶縁表面上に駆動回路を形成する場合、駆動回路に用いる薄膜トランジスタの動作速度は
、速い方が好ましい。
例えば、薄膜トランジスタのチャネル長（Ｌともいう）を短くする、又はチャネル幅（Ｗ
ともいう）を広くすると動作速度が高速化される。しかし、チャネル長Ｌを短くすると、
スイッチング特性、例えばオンオフ比が小さくなる問題がある。また、チャネル幅Ｗを広
くすると薄膜トランジスタ自身の容量負荷を上昇させる問題がある。
本発明の一態様は、チャネル長が短くとも、安定した電気特性を有する薄膜トランジスタ
を備えた半導体装置を提供することも課題の一とする。
また、絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一
基板上に形成する場合、画素部に用いる薄膜トランジスタは、優れたスイッチング特性、
例えばオンオフ比が大きいことが要求され、駆動回路に用いる薄膜トランジスタは、動作
速度が速いことが要求される。特に、表示装置の精細度が高くなればなるほど、表示画像
の書き込み時間が短くなるため、駆動回路に用いる薄膜トランジスタを速い動作速度とす
ることが好ましい。
また、本発明の一態様は、複雑な工程となることを防ぎ、製造コストの増大を防いで同一
基板上に複数種の回路を形成し、複数種の回路の特性にそれぞれ合わせた複数種の薄膜ト
ランジスタを備えた半導体装置を提供することを課題の一とする。
本発明の一態様は、同一基板上に駆動回路及び画素部（表示部ともいう）を有し、駆動回
路及び画素部のそれぞれが薄膜トランジスタを有するものである。同一基板上に駆動回路
及び画素部を作製することにより製造コストの低減を図る。
また、同一基板上に駆動回路用薄膜トランジスタと画素用薄膜トランジスタを形成して液
晶ディスプレイなどの表示装置を製造することができる。
本発明の一態様において、駆動回路の薄膜トランジスタ（第１の薄膜トランジスタともい
う）及び画素部の薄膜トランジスタ（第２の薄膜トランジスタともいう）は、それぞれゲ
ート電極、ソース電極、及びドレイン電極、並びにチャネル形成領域を有する半導体層を
含むボトムゲート型構造の薄膜トランジスタであり、画素部の薄膜トランジスタは、ソー
ス電極及びドレイン電極上に重なる半導体層を有する逆コプラナ型（ボトムコンタクト型
ともいう）の薄膜トランジスタである。
本発明の一態様において、画素部の薄膜トランジスタのゲート電極、ソース電極、及びド
レイン電極は、透光性を有する導電層により構成され、半導体層は、透光性を有する半導
体層により構成される。すなわち、薄膜トランジスタのゲート電極、ソース電極、ドレイ
ン電極、半導体層は透光性を有する。これにより画素部の開口率の向上を図る。
また、本発明の一態様において、駆動回路の薄膜トランジスタのゲート電極は、画素部の
薄膜トランジスタのゲート電極に用いられる材料より抵抗値の低い材料を用いて構成され
、駆動回路の薄膜トランジスタのソース電極及びドレイン電極は、画素部の薄膜トランジ
スタのソース電極及びドレイン電極より抵抗値の低い材料を用いて構成される。よって、
駆動回路における薄膜トランジスタのゲート電極、ソース電極、及びドレイン電極のそれ
ぞれ抵抗値は、画素部における薄膜トランジスタのゲート電極、ソース電極、及びドレイ
ン電極のそれぞれの抵抗値より低い。これにより、駆動回路の動作速度の向上を図る。
また、本発明の一態様において、駆動回路の薄膜トランジスタは、半導体層とソース電極
の間及び半導体層とドレイン電極の間に導電層を有する構造とすることもできる。該導電
層の抵抗値は、半導体層よりも低く、ソース電極及びドレイン電極よりも高いことが好ま
しい。
また、本発明の一態様において、画素部の薄膜トランジスタは、ドレイン電極層と画素電
極層との間に導電層を有する構造である。該導電層は、ドレイン電極層と画素電極層との
接触抵抗の低減を図るものであり、ドレイン電極層より低抵抗であることが好ましい。
本発明の一態様は、同一基板上に駆動回路が設けられた駆動回路部及び画素が設けられた
画素部と、を有し、前記駆動回路部に設けられた第１のゲート電極層と、前記画素部に設
けられ、透光性を有する第２のゲート電極層と、前記第１のゲート電極層及び前記第２の
ゲート電極層の上に設けられたゲート絶縁層と、前記ゲート絶縁層を挟んで前記第１のゲ
ート電極層の上に設けられた第１の酸化物半導体層と、前記第１の酸化物半導体層の一部
の上に設けられた第１のソース電極層及び第１のドレイン電極層と、前記画素部における
前記ゲート絶縁層の上に設けられ、透光性を有する第２のソース電極層及び第２のドレイ
ン電極層と、前記ゲート絶縁層を挟んで前記第２のゲート電極層の上に設けられ、前記第
２のソース電極層の上面及び側面並びに前記第２のドレイン電極層の上面及び側面を覆う
第２の酸化物半導体層と、前記第２の酸化物半導体層の一部の上に設けられ、前記第２の
ソース電極層及び前記第２のドレイン電極層より低抵抗である導電層と、前記第１の酸化
物半導体層の一部及び前記第２の酸化物半導体層の一部に接する酸化物絶縁層と、を有す
る半導体装置である。
本発明の一態様において、前記第１のソース電極層及び前記第１のドレイン電極層は、モ
リブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、及
びスカンジウムから選ばれた元素を主成分とする金属材料若しくは合金材料からなる層の
単層又は積層でもよい。
本発明の一態様において、前記第２のソース電極層及び前記第２のドレイン電極層は、酸
化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、又は酸化亜
鉛の層でもよい。
本発明の一態様において、前記導電層は、モリブデン、チタン、クロム、タンタル、タン
グステン、アルミニウム、銅、ネオジム、及びスカンジウムから選ばれた元素を主成分と
する金属材料若しくは合金材料からなる層の単層又は積層でもよい。
本発明の一態様において、前記画素は、容量部を有し、前記容量部は、容量配線及び該容
量配線と重なる容量電極を有し、前記容量配線及び前記容量電極は、透光性を有してもよ
い。
本発明の一態様において、前記酸化物絶縁層を挟んで前記第１の酸化物半導体層に重なる
導電層を有してもよい。
本発明の一態様において、前記第１の酸化物半導体層と、前記第１のソース電極層又は前
記第１のドレイン電極層との間に酸化物導電層を有してもよい。
本発明の一態様において、前記酸化物導電層は、酸化インジウム、酸化インジウム酸化ス
ズ合金、酸化インジウム酸化亜鉛合金、又は酸化亜鉛の層でもよい。
本発明の一態様は、同一基板上に駆動回路部及び画素部を形成する半導体装置の作製方法
であって、前記駆動回路部における前記基板の上に第１のゲート電極層を形成し、前記画
素部における前記基板の上に、透光性を有する材料を用いて第２のゲート電極層を形成し
、前記駆動回路部の前記第１のゲート電極層及び前記画素部の前記第２のゲート電極層の
上にゲート絶縁層を形成し、前記画素部における前記ゲート絶縁層の上に透光性を有する
材料を用いて第２のソース電極層及び第２のドレイン電極層を形成し、前記ゲート絶縁層
の上に酸化物半導体膜を形成し、前記酸化物半導体膜の一部をエッチングすることにより
、前記ゲート絶縁層を挟んで前記駆動回路部における前記第１のゲート電極層の上に設け
られた第１の酸化物半導体層を形成し、且つ前記ゲート絶縁層を挟んで前記画素部におけ
る前記第２のゲート電極層の上に設けられ、前記画素部における前記第２のソース電極層
及び前記第２のドレイン電極層の上面及び側面を覆う第２の酸化物半導体層を形成し、前
記第１の酸化物半導体層及び前記第２の酸化物半導体層を加熱処理により脱水化又は脱水
素化し、前記第１の酸化物半導体層及び前記第２の酸化物半導体層を挟んで前記ゲート絶
縁層の上に導電膜を形成し、前記導電膜の一部をエッチングすることにより、前記第１の
酸化物半導体層の一部の上に第１のソース電極層及び第１のドレイン電極層を形成し、且
つ前記第２の酸化物半導体層の一部の上に導電層を形成し、前記第１の酸化物半導体層及
び前記第２の酸化物半導体層の上に酸化物絶縁層を形成し、前記酸化物絶縁層の一部に前
記導電層に通じるコンタクトホールを形成し、前記酸化物絶縁層の上に透光性を有する導
電膜を形成し、前記透光性を有する導電膜の一部をエッチングすることにより画素電極層
を形成する半導体装置の作製方法である。
本発明の一態様は、同一基板上に駆動回路部及び画素部を形成する半導体装置の作製方法
であって、前記駆動回路部における前記基板の上に第１のゲート電極層を形成し、前記画
素部における前記基板の上に、透光性を有する材料を用いて第２のゲート電極層を形成し
、前記駆動回路部の前記第１のゲート電極層及び前記画素部の前記第２のゲート電極層の
上にゲート絶縁層を形成し、前記画素部における前記ゲート絶縁層の上に透光性を有する
材料を用いて第２のソース電極層及び第２のドレイン電極層を形成し、前記ゲート絶縁層
の上に酸化物半導体膜を形成し、前記酸化物半導体膜の一部をエッチングすることにより
、前記ゲート絶縁層を挟んで前記駆動回路部における前記第１のゲート電極層の上に設け
られた第１の酸化物半導体層を形成し、且つ前記ゲート絶縁層を挟んで前記画素部におけ
る前記第２のゲート電極層の上に設けられ、前記画素部における前記第２のソース電極層
及ドレイン電極層の上面及び側面を覆う第２の酸化物半導体層を形成し、前記第１の酸化
物半導体層及び前記第２の酸化物半導体層を加熱処理により脱水化又は脱水素化し、前記
第１の酸化物半導体層及び前記第２の酸化物半導体層を挟んで前記ゲート絶縁層の上に酸
化物導電膜を形成し、前記酸化物導電膜の上に導電膜を形成し、前記酸化物導電膜及び前
記導電膜の一部をエッチングすることにより、前記第１の酸化物半導体層の一部の上に設
けられた第１の酸化物導電層及び第２の酸化物導電層を形成し、且つ前記第１の酸化物導
電層の一部の上に第１のソース電極層を形成し、且つ前記第２の酸化物導電層の一部の上
に第１のドレイン電極層を形成し、且つ前記第２の酸化物半導体層の一部の上に導電層を
形成し、前記第１の酸化物半導体層及び前記第２の酸化物半導体層の上に酸化物絶縁層を
形成し、前記酸化物絶縁層の一部に前記導電層に通じるコンタクトホールを形成し、前記
酸化物絶縁層の上に透光性を有する導電膜を形成し、前記透光性を有する導電膜の一部を
エッチングすることにより画素電極層を形成する半導体装置の作製方法である。
また、本明細書中で用いる酸化物半導体としては、例えばＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞
０）で表記される薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジス
タを作製する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素
又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又
はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半
導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉ、その他
の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。本明細書において
は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される構造の酸化
物半導体層のうち、ＭとしてＧａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸
化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜ともいう。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ
系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる。また上記金属酸
化物からなる酸化物半導体層に酸化珪素を含ませてもよい。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及
びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、脱水
化または脱水素化は有効である。
また、上記半導体装置の作製工程において、窒素、又は希ガス（アルゴン、ヘリウムなど
）の不活性気体雰囲気下での加熱処理を行った場合、酸化物半導体層は、加熱処理により
酸素欠乏型となって低抵抗化、即ちＮ型化（Ｎ−化など）し、その後、酸化物半導体層に
接する酸化物絶縁層の形成を行い、酸化物半導体層を酸素過剰な状態とすることで、酸化
物半導体層を高抵抗化、即ちＩ型化させることができる。これにより、電気特性が良好で
信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる
。
なお、上記半導体装置の作製工程において、窒素、又は希ガス（アルゴン、ヘリウムなど
）の不活性気体雰囲気下での３５０℃以上、好ましくは４００℃以上７００℃以下、さら
に好ましくは、４２０℃以上５７０℃以下の加熱処理を行い、酸化物半導体層の含有水分
などの不純物を低減する。また、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
脱水化又は脱水素化の熱処理は、Ｈ２Ｏの濃度が２０ｐｐｍ以下の窒素雰囲気で行うこと
が好ましい。また、Ｈ２Ｏの濃度が２０ｐｐｍ以下の超乾燥空気中で行ってもよい。
脱水化又は脱水素化を行った酸化物半導体層は、昇温脱離分光法（ＴＤＳともいう）で４
５０℃まで測定を行っても水の２つのピーク、少なくとも３００℃付近に現れる１つのピ
ークは検出されない。従って、脱水化又は脱水素化が行われた酸化物半導体層を用いた薄
膜トランジスタに対してＴＤＳで４５０℃まで測定を行っても少なくとも３００℃付近に
現れる水のピークは検出されない。
そして、上記半導体装置の作製工程において、酸化物半導体層を大気に触れさせることな
く、酸化物半導体層に水又は水素が再び混入させないことが重要である。脱水化又は脱水
素化を行い、酸化物半導体層を低抵抗化、即ちＮ型化（Ｎ−化など）させた後、酸素を供
給してＩ型とし、高抵抗化させた酸化物半導体層を用いて薄膜トランジスタを作製すると
、薄膜トランジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフの
スイッチング素子を実現できる。薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い
正のしきい値電圧でチャネルが形成されることが望ましい。なお、薄膜トランジスタのし
きい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間
に電流が流れる、所謂ノーマリーオンとなりやすい。例えば、アクティブマトリクス型の
表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電
気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい
値電圧（Ｖｔｈ）が重要である。例えば、薄膜トランジスタの電界効果移動度が高くとも
しきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御する
ことが困難である。また、しきい値電圧値が高い薄膜トランジスタの場合には、駆動電圧
が低い状態ではＴＦＴとしてのスイッチング機能を果たすことができず、負荷となる恐れ
がある。例えば、ｎチャネル型の薄膜トランジスタの場合、ゲート電極に正の電圧を印加
してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。
駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャ
ネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタ
としては不向きである。
また、加熱温度Ｔから温度を下げるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲気と
異なるガス雰囲気に切り替えてもよい。例えば、脱水化又は脱水素化を行った同じ炉で大
気に触れさせることなく、炉の中を高純度の酸素ガス又はＮ２Ｏガスで満たして冷却を行
う。
脱水化又は脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含ま
ない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）下で徐冷（又は冷却）した
酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産性と
高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、又は希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での
加熱処理を脱水化又は脱水素化のための加熱処理という。本明細書では、この加熱処理に
よってＨ２を脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨな
どを脱離することを含めて脱水化又は脱水素化と便宜上いうこととする。
上記半導体装置の作製工程において、窒素、又は希ガス（アルゴン、ヘリウムなど）の不
活性気体雰囲気下での加熱処理を行った場合、酸化物半導体層は、加熱処理により酸素欠
乏型となって低抵抗化、即ちＮ型化（Ｎ−化など）される。その結果、ソース電極層と重
なる酸素欠乏型である高抵抗ソース領域（ＨＲＳ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓ
ｏｕｒｃｅ）領域ともいう）が形成され、ドレイン電極層と重なる酸素欠乏型である高抵
抗ドレイン領域（ＨＲＤ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域ともいう
）が形成される。
具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０１８／ｃｍ３以上であり、
少なくともチャネル形成領域のキャリア濃度（１×１０１８／ｃｍ３未満）よりも高い。
なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求めたキャリア濃度の
値を指す。
また、酸化物半導体層とソース電極及びドレイン電極の間に、酸化物導電層を形成しても
よい。酸化物導電層は、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含
まないものであることが好ましい。例えば、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜
鉛アルミニウム、酸化亜鉛ガリウムなどを用いることができる。酸化物導電層は、低抵抗
ドレイン領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ−ｔｙｐｅ ｃｏｎｄｕｃｔ
ｉｖｉｔｙ）領域、ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域ともいう
）又は低抵抗ソース領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ−ｔｙｐｅ ｃｏ
ｎｄｕｃｔｉｖｉｔｙ）領域、ＬＲＳ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｕｒｃｅ）
領域ともいう）としても機能する。具体的には、低抵抗ドレイン領域のキャリア濃度は、
高抵抗ドレイン領域（ＨＲＤ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上１×
１０２１／ｃｍ３以下の範囲内であると好ましい。酸化物導電層を酸化物半導体層とソー
ス電極及びドレイン電極の間に設けることで、接触抵抗を低減でき、トランジスタの高速
動作を実現することができるため、周辺回路（駆動回路）の周波数特性を向上させること
ができる。
酸化物導電層とソース電極及びドレイン電極を形成するための導電層は、連続成膜が可能
である。
そして、脱水化又は脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態とす
ることで、酸化物半導体層をさらに高抵抗化、即ちＩ型化させてチャネル形成領域を形成
する。なお、脱水化又は脱水素化した酸化物半導体層を酸素過剰な状態とする方法として
は、脱水化又は脱水素化した酸化物半導体層に接するように、例えばスパッタリング法に
より、酸化物絶縁層を形成する方法などが挙げられる。また、該酸化物絶縁層形成後の加
熱処理（例えば酸素を含む雰囲気での加熱処理）、不活性ガス雰囲気下で加熱した後に酸
素雰囲気で冷却する処理、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以
下）で冷却する処理などを行ってもよい。
また、脱水化又は脱水素化した酸化物半導体層の少なくとも一部（ゲート電極層と重なる
部分）をチャネル形成領域とするため、選択的に酸素過剰な状態とすることで、酸化物半
導体層を高抵抗化、即ちＩ型化させることもできる。例えば脱水化又は脱水素化した酸化
物半導体層上に接してＴｉなどの金属電極からなるソース電極層やドレイン電極層を形成
し、ソース電極層やドレイン電極層に重ならない酸化物半導体層の露出領域を選択的に酸
素過剰な状態としてチャネル形成領域を形成することができる。酸化物半導体層を選択的
に酸素過剰な状態とする場合、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極
層に重なる高抵抗ドレイン領域とが形成され、高抵抗ソース領域と高抵抗ドレイン領域と
の間の領域がチャネル形成領域となる。即ち、チャネル形成領域が、ソース電極層及びド
レイン電極層の間に自己整合的に形成される。
本発明の一態様により、電気特性が良好で信頼性の高い薄膜トランジスタを有する半導体
装置を作製し、提供することが可能となる。
なお、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ド
レイン領域（及び高抵抗ソース領域）を形成することにより、駆動回路の信頼性の向上を
図ることができる。具体的には、高抵抗ドレイン領域を形成することで、トランジスタの
ドレイン電極層から高抵抗ドレイン領域、チャネル形成領域にかけて、導電性を段階的に
変化させうるような構造とすることができる。そのため、ドレイン電極層に高電源電位Ｖ
ＤＤを供給する配線に接続して動作させる場合、ゲート電極層とドレイン電極層との間に
高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な電界集中が生じず、
トランジスタの絶縁耐圧を向上させることができる。
また、高抵抗ドレイン領域（及び高抵抗ソース領域）を形成することにより、駆動回路の
リーク電流の低減を図ることができる。具体的には、高抵抗ソース領域及び高抵抗ドレイ
ン領域を形成することで、ドレイン電極層とソース電極層との間に流れるトランジスタの
リーク電流の経路として、ドレイン電極層、ドレイン電極層側の高抵抗ドレイン領域、チ
ャネル形成領域、ソース電極層側の高抵抗ソース領域、ソース電極層の順となる。このと
きチャネル形成領域では、ドレイン電極層側の高抵抗ドレイン領域からチャネル形成領域
に流れるリーク電流を、トランジスタがオフ状態のときに高抵抗となるゲート絶縁層とチ
ャネル形成領域の界面近傍に集中させることができ、バックチャネル部（ゲート電極層か
ら離れているチャネル形成領域の表面の一部）でのリーク電流を低減することができる。
また、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極層に重なる高抵抗ドレイ
ン領域は、ゲート電極層の幅にもよるが、ゲート絶縁層を介してゲート電極層の一部と重
なる構造にすることにより、より効果的にドレイン電極層の端部近傍の電界強度を緩和さ
せることができる。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
また、駆動回路を有する表示装置としては、液晶表示装置の他に、電気泳動表示素子を用
いた電子ペーパーとも称される表示装置が挙げられる。
また、液晶表示装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回路
において、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲート
を構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナロ
グ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正極性のみ、若し
くは負極性のみの電圧が印加される。従って、絶縁耐圧が要求される一方の高抵抗ドレイ
ン領域の幅をもう一方の高抵抗ソース領域の幅よりも広く設計してもよい。また、高抵抗
ソース領域、及び高抵抗ドレイン領域がゲート電極層と重なる幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタはシングルゲート構造の薄膜トランジスタ
を用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の
薄膜トランジスタも形成することができる。
また、液晶表示装置は、液晶の劣化を防ぐため、交流駆動が行われている。この交流駆動
により、一定の期間毎に画素電極層に印加される信号電位の極性が正極性或いは負極性に
反転する。画素電極層に接続するＴＦＴは、一対の電極が交互にソース電極層とドレイン
電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの一方をソース
電極層と呼び、もう一方をドレイン電極層というが、実際には、交流駆動の際に一方の電
極が交互にソース電極層とドレイン電極層として機能する。また、リーク電流の低減を図
るため、画素に配置する薄膜トランジスタのゲート電極層の幅を駆動回路の薄膜トランジ
スタのゲート電極層の幅よりも狭くしてもよい。また、リーク電流の低減を図るため、画
素に配置する薄膜トランジスタのゲート電極層がソース電極層又はドレイン電極層と重な
らないように設計してもよい。
また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部の薄膜トランジ
スタの保護用の保護回路をゲート線又はソース線と同一基板上に設けることが好ましい。
保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ましい。
本発明の一態様により、安定した電気特性を有する薄膜トランジスタを作製し、提供する
ことができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体
装置を提供することができる。
半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 シフトレジスタの構成を示す回路図。 パルス出力回路の構成を説明する図とシフトレジスタの動作を説明するタイミングチャート。 半導体装置を説明する図。 半導体装置を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置及びデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータ及び携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣
旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者
であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有す
る部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、各実施の形態に示す内容は、互いに適宜組み合わせ、又は置き換えを行うことがで
きる。
（実施の形態１）
本実施の形態の半導体装置の構造について図１を用いて説明する。図１は本実施の形態の
半導体装置の構造の一例を示す断面図である。
図１に示す半導体装置は、基板４００上に駆動回路及び画素部を有し、駆動回路は、薄膜
トランジスタ４１０を有し、画素は、薄膜トランジスタ４２０を有する。
薄膜トランジスタ４１０は、基板４００上に設けられたゲート電極層４１１と、ゲート電
極層４１１上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を挟んでゲート電
極層４１１上に設けられ、少なくともチャネル形成領域４１３、高抵抗ソース領域４１４
ａ及び高抵抗ドレイン領域４１４ｂを有する酸化物半導体層４１２と、酸化物半導体層４
１２の上に設けられたソース電極層４１５ａと、及びドレイン電極層４１５ｂと、を含む
。
ゲート電極層４１１は、低抵抗であることが好ましく、ゲート電極層としては、例えば金
属材料を用いることが好ましい。
ゲート絶縁層４０２は、例えば酸化物絶縁層及び窒化物絶縁層のいずれか一つの単層又は
いずれか一つ若しくは複数の積層により構成される。ゲート絶縁層４０２は透光性を有す
ることが好ましい。
高抵抗ソース領域４１４ａは、ソース電極層４１５ａの下面に接して自己整合的に形成さ
れる。また、高抵抗ドレイン領域４１４ｂは、ドレイン電極層４１５ｂの下面に接して自
己整合的に形成される。また、チャネル形成領域４１３は、高抵抗ソース領域４１４ａ及
び高抵抗ドレイン領域４１４ｂよりも高抵抗の領域（Ｉ型領域）である。
ソース電極層４１５ａ及びドレイン電極層４１５ｂは、低抵抗であることが好ましく、例
えばソース電極層４１５ａ及びドレイン電極層４１５ｂとして金属材料を用いることが好
ましい。
また、駆動回路は、ゲート電極層又はゲート電極層と同じ導電膜を用いて形成された導電
層と、ソース電極層若しくはドレイン電極層又はソース電極層若しくはドレイン電極層と
同じ導電膜を用いて形成された導電層とがゲート絶縁層に設けられた開口部を介して電気
的に接続された構造とすることもできる。図１に示す半導体装置は、ゲート電極層４１１
と同一導電膜を用いて形成された導電層４５７と、導電層４５７の上に設けられ、ゲート
電極層４２１と同一導電膜により形成された導電層４５８を有し、導電層４５８の上にゲ
ート絶縁層４０２が設けられ、ゲート絶縁層４０２の上に設けられ、ゲート絶縁層４０２
に設けられた開口部を介して導電層４５７に電気的に接続された導電層４５９を有する。
導電層４５９は、ソース電極層４１５ａ及びドレイン電極層４１５ｂと同一導電膜により
形成される。これにより良好なコンタクトを得ることができ、接触抵抗を低減することが
できる。よって開口の数の低減、開口の数の低減による駆動回路の占有面積の縮小を図る
ことができる。
薄膜トランジスタ４２０は、基板４００上に設けられたゲート電極層４２１と、ゲート電
極層４２１上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２上にそれぞれ設け
られたソース電極層４０９ａ及びドレイン電極層４０９ｂと、ソース電極層４０９ａ及び
ドレイン電極層４０９ｂ並びにゲート絶縁層４０２の上に設けられた酸化物半導体層４２
２と、を含む。
ゲート電極層４２１としては、高開口率を有する表示装置を実現するために透光性を有す
る材料を用い、ゲート電極層４２１は、例えば透光性を有する膜を用いて形成される。
また、ソース電極層４０９ａ及びドレイン電極層４０９ｂしては、高開口率を有する表示
装置を実現するために透光性を有する材料を用い、ソース電極層４０９ａ及びドレイン電
極層４０９ｂは、例えば透光性を有する膜を用いて形成される。
また、本明細書において、透光性を有する膜とは、可視光の透過率が７５〜１００％にな
るような膜厚を有する膜を指し、その材料が導電性を有する場合は透明の導電膜ともいう
。また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、その他の電極層や
、配線層を、可視光に対して半透明の導電膜を用いて形成してもよい。可視光に対して半
透明とは、可視光の透過率が５０〜７５％であることを指す。
なお、図１に示す薄膜トランジスタ４２０は、ソース電極層４０９ａ及びドレイン電極層
４０９ｂの上面及び側面が酸化物半導体層４２２に覆われた構造である。ただしこれに限
定されず、薄膜トランジスタ４２０は、ソース電極層４０９ａ及びドレイン電極層４０９
ｂの一部の上に酸化物半導体層４２２を有する構造にすることもできる。
また、画素部は、ドレイン電極層４０９ｂに電気的に接続された導電層４４２を有する。
図１に示す導電層４４２は、酸化物半導体層４２２の一部の上に設けられている。
導電層４４２は、低抵抗であることが好ましく、例えば導電層４４２として金属材料を用
いることが好ましい。
また、酸化物半導体層４２２は、領域４２８を有する。領域４２８は、導電層４４２の下
面に接して自己整合的に形成されている。領域４２８は、加熱処理により酸素欠乏型とな
って低抵抗化、即ちＮ型化（Ｎ−化など）された領域であり、高抵抗ソース領域又は高抵
抗ドレイン領域と同じ酸素欠乏型の領域である。よって、領域４２８のキャリア濃度は、
高抵抗ソース領域又は高抵抗ドレイン領域と同じく、チャネル形成領域のキャリア濃度よ
り高い。なお、領域４２８を高抵抗領域ともいう。
また、画素部は、容量４５４を有する構造にすることもできる。容量４５４は、基板４０
０上に設けられた導電層４３８と、ゲート絶縁層４０２を挟んで導電層４３８の上に設け
られた導電層４３９と、導電層４３９の上に設けられた酸化物半導体層４３５を有する。
容量４５４は、画素部の保持容量としての機能を有する。
容量４５４を、全て透光性を有する材料により構成することで画素の開口率を向上させる
ことができる。よって、導電層４３８、導電層４３９、及び酸化物半導体層４３５は、透
光性を有することが好ましい。
容量４５４が透光性を有することは、開口率を向上させる上で重要である。特に１０イン
チ以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像の
高精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。ま
た、薄膜トランジスタ４２０及び容量４５４の構成部材に透光性を有する膜を用いること
で、広視野角を実現するため、一つの画素を複数のサブピクセルに分割しても高い開口率
を実現することができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大き
くとることができ、表示領域の面積を十分に確保することができる。例えば、一つの画素
内に２〜４個のサブピクセルを有する場合、薄膜トランジスタが透光性を有していること
に加え、それぞれの保持容量も透光性を有するため、開口率を向上させることができる。
また、図１に示す半導体装置は、駆動回路及び画素部において、少なくとも酸化物半導体
層４１２の一部及び酸化物半導体層４２２の一部に接する酸化物絶縁層４１６を有する。
また、図１に示す半導体装置は、駆動回路において、酸化物絶縁層４１６の上に、チャネ
ル形成領域４１３に重なる導電層４１７を有する。例えば、導電層４１７をゲート電極層
４１１と電気的に接続し、同電位とすることで、ゲート電極層４１１と導電層４１７の間
に配置された酸化物半導体層４１２に上下からゲート電圧を印加することができる。また
、ゲート電極層４１１と導電層４１７を異なる電位、例えば固定電位、ＧＮＤ、０Ｖとす
る場合には、ＴＦＴの電気特性、例えばしきい値電圧などを制御することができる。
さらに、図１に示す半導体装置は、画素部において、酸化物絶縁層４１６の上に設けられ
、酸化物絶縁層４１６に設けられた開口部を介して導電層４４２に接する画素電極層４２
７を有する。
なお、容量４５４は、導電層４３８を設けずにゲート絶縁層４０２の上に設けられた導電
層４３９と、導電層４３９の上に設けられた酸化物半導体層４３５と、酸化物半導体層４
３５の上に設けられた酸化物絶縁層４１６と、画素電極層４２７により構成することもで
きる。
なお、酸化物絶縁層４１６の上に窒化物絶縁層を設けてもよい。窒化物絶縁層は、酸化物
絶縁層４１６の下方に設けられるゲート絶縁層４０２又は下地となる絶縁膜と接する構成
とすることが好ましく、基板の側面近傍からの水分や、水素イオンや、ＯＨ−などの不純
物が侵入することをブロックする。特に、酸化物絶縁層４１６と接するゲート絶縁層４０
２又は下地となる絶縁膜を窒化珪素膜とすると有効である。即ち、酸化物半導体層４１２
及び酸化物半導体層４２２の下面、上面、及び側面を囲むように窒化珪素膜を設けると、
表示装置の信頼性が向上する。
また、酸化物絶縁層４１６と画素電極層４２７の間に平坦化絶縁層を設けてもよい。酸化
物絶縁層４１６の上に窒化物絶縁層を有する場合には、窒化物絶縁層の上に平坦化絶縁層
を設けることが好ましい。平坦化絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシ
クロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いること
ができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系
樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を平坦化絶縁層として用
いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平
坦化絶縁層を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。また、シロキサン系樹脂は、置換基としては有機基（例
えばアルキル基やアリール基）を用いてもよい。また、有機基はフルオロ基を有していて
もよい。
平坦化絶縁層の形成法としては、特に限定されず、その材料に応じて、スパッタリング法
、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、
スクリーン印刷、オフセット印刷等）等の方法、ドクターナイフ、ロールコーター、カー
テンコーター、ナイフコーター等の器具を用いることができる。
なお、酸化物半導体層４１２及び酸化物半導体層４２２には、不純物である水分などを低
減する加熱処理（脱水化又は脱水素化のための加熱処理）が行われる。脱水化又は脱水素
化のための加熱処理及び徐冷を行った後、酸化物絶縁層として酸化物半導体層に接して酸
化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減することが、薄膜ト
ランジスタ４１０及び薄膜トランジスタ４２０の電気特性の向上及び信頼性の向上に繋が
る。
なお、図１に示す半導体装置では、画素部の薄膜トランジスタより駆動回路部の薄膜トラ
ンジスタの方が高速動作を求められるため、薄膜トランジスタ４１０のチャネル長を薄膜
トランジスタ４２０のチャネル長より短くしてもよい。このとき、例えば薄膜トランジス
タ４１０のチャネル長は１μｍ〜５μｍ程度であることが好ましく、薄膜トランジスタ４
２０のチャネル長は５μｍ〜２０μｍであることが好ましい。
以上のように、本実施の形態の半導体装置の一例は、同一基板上に第１の薄膜トランジス
タ（薄膜トランジスタ４１０）を有する駆動回路及び第２の薄膜トランジスタ（薄膜トラ
ンジスタ４２０）を有する画素部を有する構造であり、第２の薄膜トランジスタの電極は
、透光性を有する材料により構成され、第１の薄膜トランジスタの電極は、透光性を有す
る材料より抵抗値の低い材料を用いて構成される。これにより、画素部の開口率を向上さ
せることができ、また駆動回路の動作速度を向上させることができる。また、同一基板上
に駆動回路及び画素部を設けることにより、駆動回路と画素部を接続させる配線数の低減
及び配線の長さの短縮ができるため、半導体装置の小型化、及び低コスト化が可能である
。
また、本実施の形態の半導体装置の一例は、駆動回路の薄膜トランジスタにおいて、酸化
物絶縁層の上に、チャネル形成領域と重なり透光性を有する材料により構成された導電層
を有する構造にすることができ、これにより薄膜トランジスタの閾値電圧を制御すること
ができる。
また、本実施の形態の半導体装置の一例は、画素部の画素電極が導電層（導電層４４２）
を介して画素部の薄膜トランジスタのドレイン電極に電気的に接続された構成である。こ
れにより、画素電極と薄膜トランジスタのドレイン電極との接触抵抗を低減することがで
きる。
また、本実施の形態の半導体装置の一例は、画素部において、画素電極層が導電層を介し
て酸化物半導体層に電気的に接続された構造である。これにより、画素電極層と酸化物半
導体層の間の接触抵抗を低減することができる。
次に、図２乃至図４を用い、図１に示す半導体装置の作製方法の一例を説明する。
まず、基板４００を準備し、基板４００の上に導電膜を形成した後、第１のフォトリソグ
ラフィ工程により導電膜の一部の上にレジストマスクを形成し、該レジストマスクを用い
て導電膜をエッチングすることにより、ゲート電極層４１１を形成する（図２（Ａ）参照
）。
基板４００としては、絶縁表面を有し、少なくとも、後の加熱処理に耐えうる程度の耐熱
性を有していることが必要となる。基板４００としては、例えばガラス基板などを用いる
ことができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板としては、例えば、アルミノシリケートガラス
、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる
。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な
耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いるこ
とが好ましい。
なお、上記のガラス基板に代えて、基板４００としてセラミック基板、石英基板、サファ
イア基板などの絶縁体でなる基板を用いてもよい。他にも、基板４００として結晶化ガラ
スなどを用いることができる。本実施の形態で示す半導体装置は透過型であるので、基板
４００としては透光性を有する基板を用いるが、反射型である場合は基板４００として非
透光性の金属基板等の基板を用いてもよい。
また、下地膜となる絶縁膜を基板４００とゲート電極層４１１の間に設けてもよい。下地
膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素
膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一つの膜又は複数の膜による積層
膜により形成することができる。
ゲート電極層４１１を形成するための導電膜の材料としては、例えばモリブデン、チタン
、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金
属材料又はこれらを主成分とする合金材料を用いることができ、ゲート電極層４１１、導
電層４５７を形成するための導電膜は、これらの材料のいずれか一つ又は複数を含む膜の
単層膜又は積層膜により形成することができる。
また、ゲート電極層４１１を形成するための導電膜としては、例えばチタン膜、該チタン
膜上に設けられたアルミニウム膜、及び該アルミニウム膜上に設けられたチタン膜の三層
の積層膜、又はモリブデン膜、該モリブデン膜上に設けられたアルミニウム膜、及び該ア
ルミニウム膜上に設けられたモリブデン膜の三層の積層膜を用いることが好ましい。勿論
、金属導電膜として単層膜、２層の積層膜、又は４層以上の積層膜を用いてもよい。また
、導電膜として、チタン膜、アルミニウム膜及びチタン膜の積層導電膜を用いた場合は、
塩素ガスを用いたドライエッチング法でエッチングすることができる。
また、駆動回路にゲート電極層４１１と同じ材料、同じフォトリソグラフィ工程により導
電層４５７を形成する。導電層４５７は、端子電極又は端子配線としての機能を有する。
次に、レジストマスクを除去し、ゲート電極層４１１及び導電層４５７の上に導電膜を形
成し、第２のフォトリソグラフィ工程により、導電膜の一部の上にレジストマスクを形成
し、該レジストマスクを用いて導電膜をエッチングすることにより、ゲート電極層４２１
を形成する（図２（Ｂ）参照）。
ゲート電極層４２１を形成するための導電膜としては、可視光に対して透光性を有する導
電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−
Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚ
ｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系
の導電性材料を適用することができ、該導電膜の膜厚を５０ｎｍ以上３００ｎｍ以下の範
囲内とする。ゲート電極層４２１に用いる金属酸化物膜の成膜方法としては、スパッタリ
ング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や
、スプレー法を用いる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上
１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻
害するＳｉＯｘ（ｘ＞０）を含ませてもよい。これにより、後の工程で行う脱水化又は脱
水素化のための加熱処理の際に結晶化してしまうのを抑制することができる。
また、ゲート電極層４２１と同じ材料、同じ工程により駆動回路部には導電層４５８を、
画素部には導電層４３８を形成する。導電層４５８は、端子電極又は端子配線としての機
能を有し、導電層４３８は、容量配線としての機能を有する。また、画素部だけでなく駆
動回路に容量が必要な場合には、駆動回路にも容量配線を形成する。
次に、レジストマスクを除去し、ゲート電極層４１１、導電層４５７、導電層４５８、ゲ
ート電極層４２１、導電層４３８上にゲート絶縁層４０２を形成する。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、又は窒化酸化珪素層を単層で又は積層して形成すること
ができる。例えば、酸化窒化珪素層を形成する場合、成膜ガスとして、ＳｉＨ４、酸素及
び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。また、ゲート
絶縁層４０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜
厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５
ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。また、ゲート絶縁層４０２
として、ボロンがドープされたシリコンターゲット材を用いて成膜された酸化シリコン膜
を用いることにより不純物（水分や、水素イオンや、ＯＨ−など）の侵入を抑制すること
ができる。
本実施の形態では、プラズマＣＶＤ法により窒化珪素層である膜厚２００ｎｍ以下のゲー
ト絶縁層４０２を形成する。
次に、ゲート絶縁層４０２上に、導電膜を形成し、第３のフォトリソグラフィ工程により
導電膜の一部の上にレジストマスクを形成し、該レジストマスクを用いて導電膜をエッチ
ングすることにより、ソース電極層４０９ａ及びドレイン電極層４０９ｂを形成する。
ソース電極層４０９ａ及びドレイン電極層４０９ｂを形成するための導電膜としては、例
えば、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−
Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ
系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物導電膜を適用することができ、該導電膜
の膜厚を、５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、該導電膜の成膜
方法として、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含
むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（
Ｘ＞０）を含ませ、後の工程で行う脱水化又は脱水素化のための加熱処理の際に後に形成
される酸化物導電層が結晶化してしまうのを抑制することが好ましい。
また、画素部に、ソース電極層４０９ａ及びドレイン電極層４０９ｂと同じ材料、同じ工
程により導電層４３９を形成する。導電層４３９は、容量電極としての機能を有する。ま
た、画素部だけでなく駆動回路に容量が必要な場合には、駆動回路にも容量配線を形成す
る。
次に、レジストマスクを除去し、ゲート絶縁層４０２、ソース電極層４０９ａ、ドレイン
電極層４０９ｂ、及び導電層４３９上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体
膜４３０を形成する。酸化物半導体膜４３０の形成後に脱水化又は脱水素化のための加熱
処理を行っても、後に形成される酸化物半導体層を非晶質な状態とするため、酸化物半導
体膜４３０の膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜４３０の膜
厚を薄くすることで、酸化物半導体膜４３０の形成後に加熱処理した場合に、後に形成さ
れる酸化物半導体層が結晶化してしまうのを抑制することができる。
なお、酸化物半導体膜４３０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層の表面に付着しているゴミ
を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴ
ン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表
面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用
いてもよい。
酸化物半導体膜４３０としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉ
ｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ
−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−
Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態で
は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成
膜する。また、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代
表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により酸化物半導体膜４
３０を形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量
％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻
害するＳｉＯｘ（ｘ＞０）を含ませてもよい。これにより、後の工程で行う脱水化又は脱
水素化のための加熱処理の際に、後に形成される酸化物半導体層が結晶化してしまうのを
抑制することができる。
次に、酸化物半導体膜４３０上に第４のフォトリソグラフィ工程により、レジストマスク
を形成し、エッチングにより酸化物半導体膜４３０及びゲート絶縁層４０２の不要な部分
を除去して、ゲート絶縁層４０２に、導電層４５７に達するコンタクトホール４２６を形
成する（図２（Ｃ）参照。）。
このように、酸化物半導体膜をゲート絶縁層全面に積層した状態で、ゲート絶縁層にコン
タクトホールを形成する工程を行うと、ゲート絶縁層表面にレジストマスクが直接接しな
いため、ゲート絶縁層表面の汚染（不純物等の付着など）を防ぐことができる。よって、
ゲート絶縁層と酸化物半導体膜との界面状態を良好とすることができるため、信頼性向上
につながる。
また、必ずしもこれに限定されず、ゲート絶縁層に直接レジストパターンを形成してコン
タクトホールの開口を行ってもよい。その場合には、レジストを剥離した後で熱処理を行
い、ゲート絶縁膜表面の脱水化、脱水素化、脱水酸基化の処理を行うことが好ましい。例
えば、不活性ガス雰囲気（窒素、又はヘリウム、ネオン、アルゴン等）下、酸素雰囲気下
において加熱処理（例えば４００℃以上７００℃以下）を行い、ゲート絶縁層内に含まれ
る水素及び水などの不純物を除去すればよい。
次に、第５のフォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスク
を用いて、選択的にエッチングを行うことにより、酸化物半導体膜４３０を島状の酸化物
半導体層に加工する。
次に、レジストマスクを除去し、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又
は脱水素化を行う第１の加熱処理の温度は、例えば４００℃以上７００℃以下、好ましく
は４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、
４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、
加熱処理装置の一つである電気炉に上部に酸化物半導体層が形成された基板を導入し、酸
化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく
、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４３１、４３２を得る（
図３（Ａ）参照。）。本実施の形態では、酸化物半導体層の脱水化又は脱水素化を行う加
熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温
度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定さ
れず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下において脱水化又は脱水素化を行
う。
酸化物半導体層を４００℃から７００℃の温度で熱処理することで、酸化物半導体層の脱
水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、若しくはアルゴン等の
希ガスに、水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒
素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。ＧＲＴＡ装置を用いる場合は、例えば加熱温度を４５０℃以上７００℃
以下とすることが好ましい。
また、第１の加熱処理の条件又は酸化物半導体層の材料によっては、結晶化し、微結晶膜
又は多結晶膜となる場合もある。また、微結晶膜の場合は、結晶成分の全体に占める割合
が８０％以上（好ましくは９０％以上）であって、隣接する微結晶粒同士が接するように
充填されているものが好ましい。また、酸化物半導体層の全てが非晶質状態となる場合も
ある。
また、第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこ
ともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォト
リソグラフィ工程を行い、レジストマスクを形成し、該レジストマスクを用いて選択的に
エッチングを行うことにより酸化物半導体膜を酸化物半導体層に加工する。
酸化物半導体層に対する脱水化、脱水素化の熱処理は、酸化物半導体層成膜後、駆動回路
の酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及
びドレイン電極層上に酸化物半導体層を形成した後、のいずれで行ってもよい。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオン、ア
ルゴン等の希ガス）下、酸素雰囲気において加熱処理（例えば４００℃以上７００℃未満
）を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液を用
いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液は、エッチングされた材料とともに洗浄によ
って除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料
を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム
等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができ
る。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ
比］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（
ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃ
ｍ 酸素流量比率４０％）雰囲気下で酸化物半導体膜４３０を成膜する。なお、パルス直
流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系膜の膜厚は、５ｎｍ〜２００ｎｍとする。また、酸化物半導体ター
ゲット材としては、例えばＩｎ：Ｇａ：ＺｎＯ＝１：１：１、又はＩｎ：Ｇａ：ＺｎＯ＝
１：１：４などのターゲット材を用いることもできる。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法
と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッ
タリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣ
スパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元ス
パッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャン
バーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリ
ングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリ
ング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
なお、図３（Ａ）に示す酸化物半導体層４３２は、ソース電極層４０９ａ及びドレイン電
極層４０９ｂの上面及び側面を覆うように形成される。これにより、酸化物半導体膜とソ
ース電極層４０９ａ及びドレイン電極層４０９ｂとのエッチングの選択比を考慮せずに酸
化物半導体膜のエッチングを行うことができる。また、これに限定されず、ソース電極層
４０９ａ及びドレイン電極層４０９ｂがエッチングされない条件であれば、ソース電極層
４０９ａ及びドレイン電極層４０９ｂの一部の上に酸化物半導体層４３２が形成されるよ
うに酸化物半導体膜のエッチングを行うこともできる。
また、画素部には酸化物半導体層４３１及び酸化物半導体層４３２と同じ材料、同じ工程
により酸化物半導体層４３５を形成する。酸化物半導体層４３５は、容量配線としての機
能を有する。また、画素部だけでなく駆動回路に容量が必要な場合には、駆動回路にも容
量配線を形成する。
次に、酸化物半導体層４３１、酸化物半導体層４３２、酸化物半導体層４３５、及びゲー
ト絶縁層４０２の上に導電膜を形成し、導電膜の上に第６のフォトリソグラフィ工程によ
りレジストマスク４３３ａ及びレジストマスク４３３ｂを形成し、選択的にエッチングを
行ってソース電極層４１５ａ、ドレイン電極層４１５ｂを形成する（図３（Ｂ）参照）。
ソース電極層４１５ａ及びドレイン電極層４１５ｂを形成するための導電膜の材料として
は、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、
ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いることが
でき、ソース電極層４１５ａ及びドレイン電極層４１５ｂを形成するための導電膜は、こ
れらの材料のいずれか一つ又は複数を含む膜の単層膜又は積層膜により形成することがで
きる。
また、ソース電極層４１５ａ及びドレイン電極層４１５ｂを形成するための導電膜として
は、チタン膜、該チタン膜上に設けられたアルミニウム膜、及び該アルミニウム膜上に設
けられたチタン膜の三層の積層膜、又はモリブデン膜、該モリブデン膜上に設けられたア
ルミニウム膜、及び該アルミニウム膜上に設けられたモリブデン膜の三層の積層膜を用い
ることが好ましい。勿論、金属導電膜として単層膜、２層の積層膜、又は４層以上の積層
膜を用いてもよい。また、導電膜として、チタン膜、アルミニウム膜及びチタン膜の積層
導電膜を用いた場合は、塩素ガスを用いたドライエッチング法でエッチングすることがで
きる。
また、レジストマスク４３３ａ及びレジストマスク４３３ｂと同じ工程により、レジスト
マスク４３３ｃを形成し、駆動回路部にソース電極層４１５ａ及びドレイン電極層４１５
ｂと同じ材料、同じ工程により導電層４５９を形成する。導電層４５９は、端子電極又は
端子配線としての機能を有する。
また、レジストマスク４３３ａ及びレジストマスク４３３ｂと同じ工程により、レジスト
マスク４３３ｄを形成し、画素部にソース電極層４１５ａ及びドレイン電極層４１５ｂと
同じ材料、同じ工程により導電層４４２を形成する。
次に、レジストマスク４３３ａ乃至レジストマスク４３３ｄを除去し、酸化物半導体層４
３１及び酸化物半導体層４３２の露出面に接して酸化物絶縁層４１６を形成する。
酸化物絶縁層４１６は、少なくとも１ｎｍ以上の膜厚とする。また、スパッタリング法な
ど、酸化物絶縁層４１６に水、水素等の不純物を混入させない方法を適宜用いて酸化物絶
縁層４１６を形成することができる。本実施の形態では、酸化物絶縁層４１６として膜厚
３００ｎｍの酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室
温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパ
ッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又
は希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、タ
ーゲットとして酸化珪素ターゲット又は珪素ターゲットを用いることができる。例えば、
珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜
を形成することができる。酸化物半導体層４３１、酸化物半導体層４３２、及び酸化物半
導体層４３５に接して形成する酸化物絶縁層４１６は、水分や、水素イオンや、ＯＨ−な
どの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いて
形成し、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、又は酸化窒化ア
ルミニウム膜などを用いて形成する。また、酸化物絶縁層４１６を、ボロンがドープされ
たシリコンターゲット材を用いて成膜された酸化シリコン膜を用いて形成することにより
不純物（水分や、水素イオンや、ＯＨ−など）の侵入を抑制することができる。
また、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、窒素
雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物
半導体層４３１及び酸化物半導体層４３２の一部、並びに酸化物半導体層４３５が酸化物
絶縁層４１６と接した状態で加熱される。
以上の工程を経ることによって、酸化物半導体層４３１、酸化物半導体層４３２、及び酸
化物半導体層４３５を低抵抗化し、酸化物半導体層４３１及び酸化物半導体層４３２、の
一部を選択的に酸素過剰な状態とする。その結果、酸化物絶縁層４１６と接するチャネル
形成領域４１３は、Ｉ型となり、酸化物絶縁層４１６に接する酸化物半導体層４３５の部
分はＩ型となり、ソース電極層４１５ａに重なる高抵抗ソース領域４１４ａと、ドレイン
電極層４１５ｂに重なる高抵抗ドレイン領域４１４ｂと、導電層４４２に重なる領域４２
８とが自己整合的に形成される（図３（Ｃ）参照）。
なお、酸化物半導体層の膜厚に応じて高抵抗ソース領域４１４ａ、高抵抗ドレイン領域４
１４ｂ、及び領域４２８の形成範囲は異なる。酸化物半導体層の膜厚が例えば１５ｎｍ以
下である場合、ソース電極層、ドレイン電極層、及び導電層と重なる部分は、全てＮ型（
Ｎ−）の領域となるが、酸化物半導体層の膜厚が例えば３０ｎｍ〜５０ｎｍである場合、
ソース電極層、ドレイン電極層、及び導電層と重なる部分は、ソース電極層、ドレイン電
極層、及び導電層の近傍の部分にＮ型の領域が形成され、Ｎ型の領域の下にはＩ型の領域
が形成される。
また、高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）を形成することに
より、駆動回路の信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域４
１４ｂを形成することで、トランジスタをドレイン電極層から高抵抗ドレイン領域４１４
ｂ、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とすることが
できる。そのため、ドレイン電極層４１５ｂに高電源電位ＶＤＤを供給する配線に接続し
てトランジスタを動作させる場合、ゲート電極層４１１とドレイン電極層４１５ｂとの間
に高電界が印加されても高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）
がバッファとなり局所的に電界集中が生じず、トランジスタの絶縁耐圧を向上させること
ができる。
また、高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）を形成することに
より、駆動回路のリーク電流の低減を図ることができる。
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁層４
１６のエッチングにより導電層４４２に達するコンタクトホール４４１を形成する（図４
（Ａ）参照）。また、ここでのエッチングによりゲート電極層４１１、４２１に達するコ
ンタクトホールも形成する。
次に、レジストマスクを除去した後、透光性を有する導電膜を成膜する。例えば、酸化イ
ンジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯ
と略記する）などをスパッタリング法や真空蒸着法などを用いて成膜することにより透光
性を有する導電膜を形成する。また、透光性を有する導電膜として、窒素を含ませたＡｌ
−Ｚｎ−Ｏ系膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系膜や、窒素を含ませたＺｎ−Ｏ系膜や、窒素
を含ませたＳｎ−Ｚｎ−Ｏ系膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系膜の亜鉛の
組成比（原子％）は、４７原子％以下とし、Ａｌ−Ｚｎ−Ｏ−Ｎ系膜中のアルミニウムの
組成比（原子％）より大きく、Ａｌ−Ｚｎ−Ｏ−Ｎ系膜中のアルミニウムの組成比（原子
％）は、Ａｌ−Ｚｎ−Ｏ−Ｎ系膜中の窒素の組成比（原子％）より大きい。このような材
料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは、残
渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金
（Ｉｎ２Ｏ３―ＺｎＯ）を用いてもよい。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、第８のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層４２７及び導電層４１７を形成する（図４（Ｂ）参照
。）。
また、図５（Ａ１）、図５（Ａ２）は、この段階でのゲート配線端子部の断面図及び上面
図をそれぞれ図示している。図５（Ａ１）は図５（Ａ２）中のＣ１−Ｃ２線に沿った断面
図に相当する。図５（Ａ１）において、酸化物絶縁層４１６上に形成される導電層１５５
は、入力端子として機能する接続用の端子電極である。また、図５（Ａ１）において、端
子部では、ゲート電極層４１１及びゲート配線と同じ材料で形成される端子電極１５１と
、ソース電極層４１５ａ及びソース配線と同じ材料で形成される接続電極１５３とがゲー
ト絶縁層４０２を介して重なり、接している。また、接続電極１５３と導電層１５５が酸
化物絶縁層４１６に設けられたコンタクトホールを介して接している。
また、図５（Ｂ１）、及び図５（Ｂ２）は、ソース配線端子部の断面図及び上面図をそれ
ぞれ図示している。また、図５（Ｂ１）は図５（Ｂ２）中のＤ１−Ｄ２線に沿った断面図
に相当する。図５（Ｂ１）において、酸化物絶縁層４１６上に形成される導電層１５５は
、入力端子として機能する接続用の端子電極である。また、図５（Ｂ１）において、端子
部では、ゲート電極層４１１及びゲート配線と同じ材料で形成される端子電極１５６が、
ソース電極層４１５ａ及びソース配線と電気的に接続される端子電極１５０の下方にゲー
ト絶縁層４０２を介して重なる。端子電極１５６は、端子電極１５０とは電気的に接続し
ておらず、端子電極１５６を端子電極１５０と異なる電位、例えばフローティング、ＧＮ
Ｄ、０Ｖなどに設定すれば、ノイズ対策のための容量又は静電気対策のための容量を形成
することができる。また、端子電極１５０は、酸化物絶縁層４１６を介して導電層１５５
と電気的に接続している。
以上の工程により、８枚のマスクを用いて、同一基板上に薄膜トランジスタ４１０及び薄
膜トランジスタ４２０をそれぞれ駆動回路又は画素部に作り分けて作製することができる
ため、画素部と駆動回路を別々の工程で作製する場合と比較して製造コストを低減するこ
とができる。駆動回路用のトランジスタである薄膜トランジスタ４１０は、高抵抗ソース
領域４１４ａ、高抵抗ドレイン領域４１４ｂ、及びチャネル形成領域４１３を有する酸化
物半導体層４１２を含む薄膜トランジスタであり、画素用のトランジスタである薄膜トラ
ンジスタ４２０は、酸化物半導体層４２２を含むボトムコンタクト型薄膜トランジスタで
ある。薄膜トランジスタ４１０は、高電界が印加されても高抵抗ドレイン領域がバッファ
となり局所的な電界集中が生じず、トランジスタの絶縁耐圧を向上させた構成となってい
る。
また、図２乃至図４に示す半導体装置の作製方法では、ゲート絶縁層を誘電体とし容量配
線と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ４２０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ４１０を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書
では便宜上このような基板をアクティブマトリクス基板ともいう。
また、導電層４１７を酸化物半導体層のチャネル形成領域４１３と重なる位置に設けるこ
とによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下
、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４１０のしきい値
電圧の変化量を低減することができる。また、導電層４１７は、電位がゲート電極層４１
１と同じでもよいし、異なっていてもよく、ゲート電極層として機能させることもできる
。また、導電層４１７は、ＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローティ
ング状態であってもよい。
また、図２乃至図４を用いて説明する半導体装置の作製方法では、レジストマスクをイン
クジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォト
マスクを使用しないため、製造コストを低減できる。
（実施の形態２）
本実施の形態では、実施の形態１の駆動回路の薄膜トランジスタにおいて、酸化物半導体
層とソース電極層又はドレイン電極層との間に、低抵抗ソース領域及び低抵抗ドレイン領
域として酸化物導電層を設ける例について説明する。従って、他は実施の形態１と同様に
行うことができ、実施の形態１と同一部分又は同様な機能を有する部分、及び工程の繰り
返しの説明は省略する。
本実施の形態の半導体装置の構造について図６を用いて説明する。図６は、本実施の形態
の半導体装置の構造の一例を示す断面図である。
図６に示す半導体装置は、図１に示す半導体装置と同様に、基板４００と、基板４００上
に駆動回路及び画素部を有し、駆動回路は、薄膜トランジスタ４１０を有し、画素部は、
薄膜トランジスタ４２０を有する。
薄膜トランジスタ４１０は、基板４００上に設けられたゲート電極層４１１と、ゲート電
極層４１１上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を挟んでゲート電
極層４１１上に設けられ、少なくともチャネル形成領域４１３、高抵抗ソース領域４１４
ａ、及び高抵抗ドレイン領域４１４ｂを有する酸化物半導体層４１２と、酸化物半導体層
４１２の上に設けられた酸化物導電層４０８ａ及び酸化物導電層４０８ｂと、酸化物導電
層４０８ａの上に設けられたソース電極層４１５ａと、酸化物導電層４０８ｂの上に設け
られたドレイン電極層４１５ｂと、を含む。
酸化物導電層４０８ａ及び酸化物導電層４０８ｂとしては、酸化物半導体層４１２よりも
抵抗値が低く、ソース電極層４１５ａ及びドレイン電極層４１５ｂよりも抵抗値が高い材
料を用いることができ、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ
−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−
Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ
系、Ｚｎ−Ｏ系の導電性金属酸化物を適用することができる。また、酸化物導電層４０８
ａ及び酸化物導電層４０８ｂの膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択す
る。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含む
ターゲットを用いて成膜を行い、形成される透光性を有する導電膜に結晶化を阻害するＳ
ｉＯｘ（ｘ＞０）を含ませてもよい。これにより、後の工程で行う脱水化又は脱水素化の
ための加熱処理の際に結晶化してしまうのを抑制することができる。酸化物導電層４０８
ａは、低抵抗ソース領域としての機能を有し、酸化物導電層４０８ｂは低抵抗ドレイン領
域としての機能を有する。
また、駆動回路を、ゲート電極層又はゲート電極層と同じ導電膜を用いて形成された導電
層が、ゲート絶縁層に設けられた開口部を介してドレイン電極層若しくはソース電極層又
はソース電極層若しくはドレイン電極層と同じ導電膜を用いて形成された導電層に電気的
に接続された構造とすることもできる。図６に示す半導体装置は、ゲート電極層４１１と
同一導電膜を用いて形成された導電層４５７と、導電層４５７の上に設けられ、ゲート電
極層４２１と同一導電膜により形成された導電層４５８を有し、導電層４５８の上にゲー
ト絶縁層４０２が設けられ、ゲート絶縁層４０２の上に設けられ、ゲート絶縁層４０２に
設けられた開口部を介して導電層４５７に電気的に接続された酸化物導電層４４６と、酸
化物導電層４４６の上に導電層４５９を有する。酸化物導電層４４６は、酸化物導電層４
０８ａ及び酸化物導電層４０８ｂと同じ導電膜、同じ工程により形成され、導電層４５９
は、ソース電極層４１５ａ及びドレイン電極層４１５ｂと同じ導電膜、同じ工程により形
成される。これにより良好なコンタクトを得ることができ、接触抵抗を低減することがで
きる。よって開口の数の低減、開口の数の低減による占有面積の縮小を図ることができる
。
薄膜トランジスタ４２０は、図１に示す半導体装置と同様に基板４００上に設けられたゲ
ート電極層４２１と、ゲート電極層４２１上に設けられたゲート絶縁層４０２と、ゲート
絶縁層４０２上にそれぞれ設けられたソース電極層４０９ａ及びドレイン電極層４０９ｂ
と、ソース電極層４０９ａ及びドレイン電極層４０９ｂ並びにゲート絶縁層４０２の上に
設けられた酸化物半導体層４２２と、を含む。
また、画素部は、ドレイン電極層４０９ｂに電気的に接続された酸化物導電層４４７を有
し、酸化物導電層４４７上に設けられた導電層４４２を有する。図６に示す酸化物導電層
４４７は、酸化物半導体層４２２の一部の上に設けられる。
また、酸化物半導体層４２２は、領域４２８を有する。領域４２８は、導電層４４２の下
面に接して自己整合的に形成されている。
また、図６に示す半導体装置は、駆動回路及び画素部において、少なくとも酸化物半導体
層４１２の一部及び酸化物半導体層４２２の一部に接する酸化物絶縁層４１６を有する。
なお、酸化物絶縁層４１６の上に窒化物絶縁層を設けてもよい。窒化物絶縁層は、酸化物
絶縁層４１６の下方に設けられるゲート絶縁層４０２又は下地となる絶縁膜と接する構成
とすることが好ましく、基板の側面近傍からの水分や、水素イオンや、ＯＨ−などの不純
物が侵入することをブロックする。特に、酸化物絶縁層４１６と接するゲート絶縁層４０
２又は下地となる絶縁膜を窒化珪素膜とすると有効である。即ち、酸化物半導体層の下面
、上面、及び側面を囲むように窒化珪素膜を設けると、表示装置の信頼性が向上する。
また、図６に示す半導体装置は、駆動回路において、酸化物絶縁層４１６の上にチャネル
形成領域４１３に重なる導電層４１７を有する。例えば、導電層４１７をゲート電極層４
１１と電気的に接続し、同電位とすることで、ゲート電極層４１１と導電層４１７の間に
配置された酸化物半導体層４１２に上下からゲート電圧を印加することができる。また、
ゲート電極層４１１と導電層４１７を異なる電位、例えば固定電位、ＧＮＤ電位、０Ｖと
する場合には、ＴＦＴの電気特性、例えばしきい値電圧などを制御することができる。す
なわち、ゲート電極層４１１及び導電層４１７の一方を第１のゲート電極層として機能さ
せ、ゲート電極層４１１及び導電層４１７の他方を第２のゲート電極層として機能させる
ことで、薄膜トランジスタ４１０を４端子の薄膜トランジスタとして用いることができる
。
さらに、図６に示す半導体装置は、画素部において、酸化物絶縁層４１６の上に設けられ
、酸化物絶縁層４１６に設けられた開口部を介して導電層４４２に接する画素電極層４２
７を有する。
なお、酸化物絶縁層４１６と画素電極層４２７の間に平坦化絶縁層を設けてもよい。酸化
物絶縁層４１６の上に窒化物絶縁層を有する場合には、窒化物絶縁層の上に平坦化絶縁層
を設けることが好ましい。
なお、酸化物半導体層４１２及び酸化物半導体層４２２は、不純物である水分などを低減
する加熱処理（脱水化又は脱水素化のための加熱処理）が行われる。脱水化又は脱水素化
のための加熱処理及び徐冷を行った後、酸化物絶縁層として酸化物半導体層に接して酸化
物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減することが、薄膜トラ
ンジスタ４１０及び薄膜トランジスタ４２０の電気特性の向上及び信頼性の向上に繋がる
。
なお、図６に示す半導体装置では、画素部の薄膜トランジスタより駆動回路部の薄膜トラ
ンジスタの方が高速動作を求められるため、薄膜トランジスタ４１０のチャネル長を薄膜
トランジスタ４２０のチャネル長より短くしてもよい。このとき、例えば薄膜トランジス
タ４１０のチャネル長は１μｍ〜５μｍ程度であることが好ましく、薄膜トランジスタ４
２０のチャネル長は５μｍ〜２０μｍであることが好ましい。
以上のように、本実施の形態の半導体装置の一例は、図１に示す構造に加え、ソース電極
層及びドレイン電極層と酸化物半導体層との間に酸化物導電層からなる低抵抗ソース領域
又は低抵抗ドレイン領域を有する構造である。これにより、周辺回路（駆動回路）の周波
数特性を向上させることができる。例えば金属電極層と酸化物半導体層との接触に比べ、
金属電極層と低抵抗ソース領域及び低抵抗ドレイン領域との接触は、接触抵抗を下げるこ
とができるからである。また、モリブデンを用いた電極層（例えば、モリブデン層、アル
ミニウム層、モリブデン層の積層など）は、酸化物半導体層との接触抵抗が高く、これは
、チタンに比べモリブデンは酸化しにくいため酸化物半導体層から酸素を引き抜く作用が
弱く、モリブデン層と酸化物半導体層の接触界面がｎ型化しないためである。しかし、酸
化物半導体層とソース電極層及びドレイン電極層との間に低抵抗ソース領域及び低抵抗ド
レイン領域を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性
を向上させることができる。また、低抵抗ソース領域及び低抵抗ドレイン領域を設けるこ
とにより、薄膜トランジスタのチャネル長が、低抵抗ソース領域及び低抵抗ドレイン領域
となる層のエッチングの際に決められるため、よりチャネル長を短くすることができる。
次に、図７及び図８を用い、図６に示す半導体装置の作製方法の一例を説明する。
まず図２（Ａ）に示す工程と同様に、基板４００を準備し、基板４００の上に導電膜を形
成した後、第１のフォトリソグラフィ工程により、導電膜の一部の上にレジストマスクを
形成し、該レジストマスクを用いて導電膜をエッチングすることにより、ゲート電極層４
１１及び導電層４５７を形成する。
次に、図２（Ｂ）に示す工程と同様にゲート電極層４１１及び導電層４５７の上に導電膜
を形成し、第２のフォトリソグラフィ工程により、導電膜の一部の上にレジストマスクを
形成し、該レジストマスクを用いて導電膜をエッチングすることにより、ゲート電極層４
２１、導電層４５８、及び導電層４３８を形成する。
次に、図２（Ｃ）に示す工程と同様に、ゲート電極層４１１、導電層４５７、導電層４５
８、ゲート電極層４２１、及び導電層４３８上にゲート絶縁層４０２を形成し、ゲート絶
縁層４０２上に、導電膜を形成し、第３のフォトリソグラフィ工程により、導電膜の一部
の上にレジストマスクを形成し、該レジストマスクを用いて導電膜をエッチングすること
により、ソース電極層４０９ａ及びドレイン電極層４０９ｂ並びに導電層４３９を形成し
、ゲート絶縁層４０２、ソース電極層４０９ａ、ドレイン電極層４０９ｂ、及び導電層４
３９上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０を形成し、酸化物半導
体膜４３０上に第４のフォトリソグラフィ工程により、レジストマスクを形成し、エッチ
ングにより酸化物半導体膜４３０及びゲート絶縁層４０２の不要な部分を除去して、ゲー
ト絶縁層４０２に、導電層４５７に達するコンタクトホール４２６を形成する。
次に、図３（Ａ）に示す工程と同様に第５のフォトリソグラフィ工程により酸化物半導体
膜４３０の一部の上にレジストマスクを形成し、該レジストマスクを用いて酸化物半導体
膜４３０をエッチングすることにより、酸化物半導体膜４３０を島状の酸化物半導体層に
加工し、酸化物半導体層の脱水化又は脱水素化を行う。
脱水化又は脱水素化を行う第１の加熱処理の温度は、例えば４００℃以上７００℃以下、
好ましくは４２５℃以上とする。なお、４２５℃以上であれば、熱処理時間は、１時間以
下でよいが、４２５℃未満であれば、加熱処理時間は、１時間よりも長時間行うこととす
る。ここでは、加熱処理装置の一つである電気炉に上部に酸化物半導体層が形成された基
板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に
触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４３１、
４３２を得る。本実施の形態では、酸化物半導体層の脱水化又は脱水素化を行う加熱温度
Ｔから、再び水が入らないような十分な温度まで、具体的には加熱温度Ｔよりも１００℃
以上下がるまで同じ炉を用い窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、
ヘリウム、ネオン、アルゴン等の希ガス雰囲気下において脱水化又は脱水素化を行う。
酸化物半導体層を４００℃から７００℃の温度で熱処理することで、酸化物半導体層の脱
水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに
、水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、又は
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を２０ｐｐｍ以下、好ましく
は１ｐｐｍ以下、さらに好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件又は酸化物半導体層の材料によっては、酸化物半導体層が結
晶化し、微結晶層又は多結晶層となる場合もある。また、微結晶膜の場合は、結晶成分の
全体に占める割合が８０％以上（好ましくは９０％以上）であって、隣接する微結晶粒同
士が接するように充填されているものが好ましい。また、酸化物半導体層の全てが非晶質
状態となる場合もある。
また、第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこ
ともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォト
リソグラフィ工程により、レジストマスクを形成し、該レジストマスクを用いて選択的に
エッチングを行うことにより酸化物半導体膜を加工する。
酸化物半導体層に対する脱水化、脱水素化の熱処理は、酸化物半導体層成膜後、駆動回路
の酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及
びドレイン電極層上に絶縁膜を形成した後、のいずれで行ってもよい。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオン、ア
ルゴン等）下、酸素雰囲気において加熱処理（例えば４００℃以上７００℃以下）を行い
、ゲート絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
以上の工程を経ることによって酸化物半導体膜全体を酸素過剰な状態とし、高抵抗化、即
ちＩ型化させる（図７（Ａ）参照）。なお、本実施の形態では、酸化物半導体膜成膜直後
に脱水化又は脱水素化を行う第１の加熱処理を行う例を示したが、特に限定されず、酸化
物半導体膜成膜後の工程であればよい。
次に、酸化物半導体層４３１、酸化物半導体層４３２、酸化物半導体層４３５、及びゲー
ト絶縁層４０２の上に酸化物導電膜４０５を形成し、酸化物導電膜４０５の上に導電膜を
形成し、酸化物導電膜４０５の上の導電膜の上に第６のフォトリソグラフィ工程によりレ
ジストマスク４３３ａ及びレジストマスク４３３ｂを形成し、選択的にエッチングを行っ
てソース電極層４１５ａ、ドレイン電極層４１５ｂを形成する（図７（Ｂ）参照）。
酸化物導電膜４０５の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法な
ど）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電膜４０
５の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まな
いものであることが好ましい。そのような酸化物導電膜４０５として、酸化亜鉛、酸化亜
鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができ
る。膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタリング
法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を
行い、酸化物導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱
水化又は脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい
。
なお、酸化物導電膜４０５の上の導電膜のエッチングの際に、酸化物導電膜４０５、酸化
物半導体層４３１、酸化物半導体層４３２、及び酸化物半導体層４３５も除去されないよ
うにそれぞれの材料及びエッチング条件を適宜調節する。
また、レジストマスク４３３ａ及びレジストマスク４３３ｂと同じ工程により、レジスト
マスク４３３ｃを形成し、駆動回路部にソース電極層４１５ａ及びドレイン電極層４１５
ｂと同じ材料、同じ工程により導電層４５９を形成する。導電層４５９は、端子電極又は
端子配線としての機能を有する。
また、レジストマスク４３３ａ及びレジストマスク４３３ｂと同じ工程により、レジスト
マスク４３３ｄを形成し、画素部にソース電極層４１５ａ及びドレイン電極層４１５ｂと
同じ材料、同じ工程により導電層４４２を形成する。
次に、レジストマスク４３３ａ、レジストマスク４３３ｂ、レジストマスク４３３ｃ、及
びレジストマスク４３３ｄを除去し、ソース電極層４１５ａ、ドレイン電極層４１５ｂ、
導電層４５９、及び導電層４４２をマスクとして酸化物導電膜４０５をエッチングし、酸
化物導電層４０８ａ、酸化物導電層４０８ｂ、酸化物導電層４４６、酸化物導電層４４７
を形成する。例えば、酸化亜鉛を成分とする酸化物導電膜４０５は、例えばレジストの剥
離液のようなアルカリ性溶液を用いて容易にエッチングすることができる。
また、酸化物半導体層と酸化物導電層のエッチング速度の差を利用して、チャネル領域を
形成するために酸化物導電層を分割するためのエッチング処理を行う。酸化物導電層のエ
ッチング速度が酸化物半導体層のエッチング速度と比較して速いことを利用して、酸化物
半導体層上の酸化物導電層を選択的にエッチングする。
また、レジストマスク４３３ａ、４３３ｂ、４３３ｃ、４３３ｄの除去は、アッシング工
程によって除去することが好ましい。剥離液を用いたエッチングの場合は、酸化物導電膜
４０５、酸化物半導体層４３１、酸化物半導体層４３２、及び酸化物半導体層４３５が過
剰にエッチングされないように、エッチング条件（エッチャントの種類、濃度、エッチン
グ時間）を適宜調整する。
酸化物半導体層を島状にエッチングした後に、酸化物導電膜を形成し、酸化物導電膜上に
導電膜を積層させて、同一マスクでソース電極層及びドレイン電極層を含む配線パターン
をエッチングすることにより、酸化物導電膜上の導電膜の配線パターンの下に、酸化物導
電膜を残存させることができる。
また、導電層４５７と導電層４５９のコンタクトにおいても、ソース配線の下層に酸化物
導電層４４６が形成されていることにより、酸化物導電層４４６がバッファとなり、また
、酸化物導電層４４６は、金属とは絶縁性の酸化物を作らないため、抵抗成分が厚さ分の
直列抵抗のみとなる。
また、ソース電極層４１５ａ、ドレイン電極層４１５ｂ、導電層４５９、及び導電層４４
２を形成するための導電膜を選択的にエッチングした後、第１の加熱処理を行う場合、酸
化物導電層４０８ａ、酸化物導電層４０８ｂ、酸化物導電層４４６、酸化物導電層４４７
に酸化珪素のような結晶化阻害物質が含まれていない限り、酸化物導電層４０８ａ、酸化
物導電層４０８ｂ、酸化物導電層４４６、酸化物導電層４４７は結晶化する。一方、第１
の加熱処理によって酸化物半導体層は結晶化せず、非晶質構造のままである。酸化物導電
層の結晶は下地面に対して柱状に成長する。その結果ソース電極層及びドレイン電極層を
形成するために、酸化物導電膜の上層の導電膜をエッチングする場合、下層の酸化物導電
膜にアンダーカットが形成されるのを防ぐことができる。
次に、図３（Ｃ）に示す工程と同様に酸化物半導体層４３１及び酸化物半導体層４３２の
露出面に接して酸化物絶縁層４１６を形成し、不活性ガス雰囲気下、又は酸素ガス雰囲気
下で第２の加熱処理を行ってもよい。第２の加熱処理を行うと、酸化物半導体層４３１、
酸化物半導体層４３２、及び酸化物半導体層４３５の一部が酸化物絶縁層４１６と接した
状態で加熱される。
以上の工程を経ることによって、脱水又は脱水素化により低抵抗化された領域の一部を選
択的に酸素過剰な状態とする。その結果、酸化物絶縁層４１６と接するチャネル形成領域
４１３は、Ｉ型となり、酸化物絶縁層４１６に接する酸化物半導体層４３５の部分はＩ型
となり、低抵抗ソース領域（酸化物導電層４０８ａ）に重なる酸化物半導体層４３１の部
分に高抵抗ソース領域４１４ａが自己整合的に形成され、低抵抗ドレイン領域（酸化物導
電層４０８ｂ）に重なる酸化物半導体層４３１の部分に高抵抗ドレイン領域４１４ｂが自
己整合的に形成され、酸化物導電層４４７に重なる酸化物半導体層４３２の部分に領域４
２８が自己整合的に形成される（図７（Ｃ）参照）。
以上の工程により、同一基板上に薄膜トランジスタ４１０及び薄膜トランジスタ４２０を
作製することができる。
次に、図４（Ａ）に示す工程と同様に、第７のフォトリソグラフィ工程を行い、レジスト
マスクを形成し、酸化物絶縁層４１６のエッチングにより導電層４４２に達するコンタク
トホール４４１を形成する（図８（Ａ）参照）。また、ここでのエッチングによりゲート
電極層４１１、４２１に達するコンタクトホールも形成する。
次に、図４（Ｂ）に示す工程と同様に、レジストマスクを除去した後、透光性を有する導
電膜を成膜し、第８のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチ
ングにより不要な部分を除去して画素電極層４２７及び導電層４１７を形成する。
以上の工程により、８枚のマスクを用いて、同一基板上に薄膜トランジスタ４１０及び薄
膜トランジスタ４２０をそれぞれ駆動回路又は画素部に作り分けて作製することができる
ため、画素部と駆動回路を別々の工程で作製する場合と比較して製造コストを低減するこ
とができる。駆動回路用のトランジスタである薄膜トランジスタ４１０は、高抵抗ソース
領域４１４ａ、高抵抗ドレイン領域４１４ｂ、及びチャネル形成領域４１３を有する酸化
物半導体層４１２を含む薄膜トランジスタであり、画素用のトランジスタである薄膜トラ
ンジスタ４２０は、酸化物半導体層４３２を含むボトムコンタクト型薄膜トランジスタで
ある。薄膜トランジスタ４１０は、高電界が印加されても高抵抗ドレイン領域がバッファ
となり局所的な電界集中が生じず、トランジスタの絶縁耐圧を向上させることができる。
また、図７及び図８に示す半導体装置の作製方法では、ゲート絶縁層を誘電体とし容量配
線と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ４２０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ４１０を有する駆動回路を配置することによりアクテ
ィブマトリクス基板とすることができる。
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置の一例である液晶表示装置について
図９を用いて説明する。
図９に示す液晶表示装置は、薄膜トランジスタ１７０を含む駆動回路、薄膜トランジスタ
１８０及び容量１４７を含む画素部、画素電極層１１０、並びに配向膜として機能する絶
縁層１９１が設けられた基板１００と、配向膜として機能する絶縁層１９３、対向電極層
１９４、及びカラーフィルタとして機能する着色層１９５が設けられた対向基板１９０と
が液晶層１９２を挟持して対向している。また、液晶層１９２が設けられた平面と反対側
の基板１００及び対向基板１９０の一平面には、それぞれ偏光板（偏光子を有する層、単
に偏光子ともいう）１９６ａ、１９６ｂが設けられ、ゲート配線の端子部には、接続電極
１１７、端子電極１２１、接続電極１２０、及び接続用の端子電極１２８が設けられ、ソ
ース配線の端子部には、端子電極１２２、接続電極１１８、及び接続用の端子電極１２９
が設けられている。
薄膜トランジスタ１７０としては、例えば実施の形態１に示す駆動回路の薄膜トランジス
タを適用することができ、薄膜トランジスタ１８０としては、例えば実施の形態１に示す
画素部の薄膜トランジスタを適用することができる。図９に示す液晶表示装置では、一例
として、薄膜トランジスタ１７０として図１に示す薄膜トランジスタ４１０を適用し、薄
膜トランジスタ１８０として図１に示す薄膜トランジスタ４２０を適用する場合について
説明する。
また、容量１４７としては、例えば実施の形態１に示す容量を適用することができる。図
９に示す液晶表示装置では、一例として容量１４７として図１に示す容量４５４を適用す
る場合について説明する。
このように、ゲート絶縁層１０２を誘電体とし、誘電体、容量配線層、及び容量電極とで
形成される保持容量である容量１４７も同一基板上に形成することができる。また、容量
配線を設けず、画素電極を、保護絶縁膜及びゲート絶縁層１０２を介して隣り合う画素の
ゲート配線と重ねることにより保持容量を形成してもよい。
端子部に形成された端子電極１２８、１２９はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅ
ｄ Ｃｉｒｃｕｉｔ）との接続に用いられる電極又は配線となる。端子電極１２１上に接
続電極１２０及び接続電極１１７を挟んで形成された端子電極１２８は、ゲート配線の入
力端子として機能する接続用の端子電極となる。端子電極１２２上に接続電極１１８を挟
んで形成された端子電極１２９は、ソース配線の入力端子として機能する接続用の端子電
極である。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する端子を端子部に設
ける。この端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子
である。
また、酸化物絶縁層１０７、導電層１１１、画素電極層１１０上に配向膜として機能する
絶縁層１９１を形成する。
また、対向基板１９０に、着色層１９５、対向電極層１９４、配向膜として機能する絶縁
層１９３を形成する。基板１００と対向基板１９０とを、液晶表示装置のセルギャップを
調節するスペーサを介し、液晶層１９２を挟持してシール材（図示せず）によって貼り合
わせる。上記貼り合わせの工程は減圧下で行ってもよい。
シール材としては、代表的には可視光硬化性、紫外線硬化性、又は熱硬化性の樹脂を用い
るのが好ましい。代表的には、アクリル樹脂、エポキシ樹脂、アミン樹脂などを用いるこ
とができる。また、シール材に光（代表的には紫外線）重合開始剤、熱硬化剤、フィラー
、カップリング剤を含ませてもよい。
また、液晶層１９２を、空隙に液晶材料を封入して形成する。また、基板１００と対向基
板１９０とを貼り合わせる前に滴下するディスペンサ法（滴下法）を用いて液晶層１９２
を形成してもよいし、基板１００と対向基板１９０とを貼り合わせてから毛細管現象を用
いて液晶を注入する注入法を用いて液晶層１９２を形成することもできる。液晶材料とし
ては特に限定はなく、種々の材料を用いることができる。また、液晶材料としてブルー相
を示す材料を用いると配向膜を不要とすることができる。
また、基板１００の外側に偏光板１９６ａを、対向基板１９０の外側に偏光板１９６ｂを
設けることにより、本実施の形態における透過型の液晶表示装置を作製することができる
。
また、本実施の形態では図示しないが、ブラックマトリクス（遮光層）、偏光部材、位相
差部材、反射防止部材などの光学部材（光学基板）などを適宜設けることもできる。例え
ば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライ
ト、サイドライトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
また、液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる
、又は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、
全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直同期周波数を通常の１．５倍、好ましくは２倍以上にすることで動画特性を改
善する所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源又は複数のＥＬ光源などを用いて面光源を構成し、面光源を構成してい
る各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。また、面光源
として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。また
、独立して複数のＬＥＤを制御し、液晶層の光学変調の切り替えタイミングと、ＬＥＤの
発光タイミングと、を同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力を低減させることができる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
酸化物半導体を用いた薄膜トランジスタを用いて半導体装置を形成することにより、製造
コストを低減することができる。特に、上記方法によって、酸化物半導体層に接して酸化
物絶縁膜を形成することによって、安定した電気特性を有する薄膜トランジスタを作製し
、提供することができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有
する半導体装置を提供することができる。
チャネル形成領域の半導体層は高抵抗化領域であるので、薄膜トランジスタの電気特性は
安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼
性の良い薄膜トランジスタを有する半導体装置とすることが可能となる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部又は駆動回路と
同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた非
線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力端
子及び信号線入力端子との間に設けることができる。本実施の形態では、複数の保護回路
を設け、走査線、信号線、及び容量線に静電気等によりサージ電圧が印加され、トランジ
スタなどが破壊されないようにする。そのため、保護回路にサージ電圧が印加されたとき
に、共通配線に電荷を逃がすようにする。また、保護回路は、走査線に対して並列に配置
された非線形素子によって構成されている。非線形素子は、ダイオードのような二端子素
子又はトランジスタのような三端子素子で構成される。例えば、画素部の薄膜トランジス
タ１８０と同じ工程で非線形素子を形成することも可能であり、例えばゲート端子とドレ
イン端子を接続することによりダイオードと同様の特性を持たせることができる。
（実施の形態４）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部を配置する半導体
装置の例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１又は実施の形態２に従って形成する
。また、実施の形態１又は実施の形態２に示す薄膜トランジスタはｎチャネル型ＴＦＴで
あるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部
を画素部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１０（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃ
ｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御
ＩＣともいう）に電気的に接続されている。
図１０（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）（スタートパルスともいう）、第
１の走査線駆動回路用クロック信号（ＧＣＫ１）を供給する。また、タイミング制御回路
５３０５は、第２の走査線駆動回路５３０３に対し、一例として、第２の走査線駆動回路
用スタート信号（ＧＳＰ２）（スタートパルスともいう）、第２の走査線駆動回路用クロ
ック信号（ＧＣＫ２）を供給する。また、タイミング制御回路５３０５は、信号線駆動回
路５３０４に対し、一例として、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動
回路用クロック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号とも
いう）、ラッチ信号（ＬＡＴ）を供給する。なお、各クロック信号は、周期のずれた複数
のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給され
るものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５
３０３との一方を省略することが可能である。
図１０（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを
図ることができる。
また、実施の形態１又は実施の形態２に示す薄膜トランジスタは、ｎチャネル型ＴＦＴで
ある。図１１（Ａ）、図１１（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の
構成、動作について一例を示し説明する。
図１１（Ａ）に示す信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路
５６０２を有する。スイッチング回路５６０２は、複数のスイッチング回路を有する。ス
イッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは２以上の自然数）は、各々、薄膜トラ
ンジスタ５６０３＿１〜５６０３＿ｋ（ｋは２以上の自然数）という複数のトランジスタ
を有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋが、Ｎチャネル型ＴＦＴである
例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋ
と信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋ
の電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図１１（Ａ）の信号線駆動回路の動作について、図１１（Ｂ）のタイミングチャー
トを参照して説明する。図１１（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１又
は実施の形態２に示す薄膜トランジスタで構成される回路を用いることが可能である。こ
の場合、シフトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型、又
はＰチャネル型のいずれかの極性のみで構成することができる。
さらに、走査線駆動回路及び信号線駆動回路の一部、又は走査線駆動回路若しくは信号線
駆動回路の一部に用いるシフトレジスタの一例について説明する。
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバ
ッファ等を有していてもよい。走査線駆動回路において、シフトレジスタにクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給さ
れる。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そ
して、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッフ
ァは大きな電流を流すことが可能なものが用いられる。
さらに、走査線駆動回路及び信号線駆動回路の一部、又は走査線駆動回路若しくは信号線
駆動回路の一部に用いるシフトレジスタの一形態について図１２及び図１３を用いて説明
する。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（
Ｎは３以上の自然数）を有している（図１２（Ａ）参照）。図１２（Ａ）に示すシフトレ
ジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の
配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２
、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信
号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からの
スタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎの
パルス出力回路１０＿ｎ（ｎは、２≦ｎ≦Ｎの自然数）では、一段前段のパルス出力回路
１０＿（ｎ−１）からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎは２以上Ｎ以下の
自然数）が入力される。また第１のパルス出力回路１０＿１では、２段後段の第３のパル
ス出力回路１０＿３からの信号が入力され、２段目以降の第ｎのパルス出力回路１０＿ｎ
では、２段後段の第（ｎ＋２）のパルス出力回路１０＿ｎ＋２からの信号（後段信号ＯＵ
Ｔ（ｎ＋２）という）が入力される。従って各段のパルス出力回路からは、後段及び／又
は二つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜
ＯＵＴ（Ｎ）（ＳＲ））、別の回路等に入力される第２の出力信号（ＯＵＴ（１）〜ＯＵ
Ｔ（Ｎ））が出力される。なお、図１２（Ａ）に示すように、シフトレジスタの最終段の
２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別途第２
のスタートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成とすれば
よい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第
１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ
、ＳＣＫということもあるが、ここではＣＫとして説明を行う
また、第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の
入力端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の
入力端子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１２（
Ｂ）参照）。第１の入力端子２１、第２の入力端子２２、及び第３の入力端子２３は、第
１の配線１１〜第４の配線１４のいずれかと電気的に接続されている。例えば、図１２（
Ａ）において、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１
と電気的に接続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の
入力端子２３が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路
１０＿２は、第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子
２２が第３の配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気
的に接続されている。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１２（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力される。
なお、第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜
トランジスタの他に、上記実施の形態で説明した４端子の薄膜トランジスタを用いること
ができる。なお、本明細書において、薄膜トランジスタが半導体層を介して二つのゲート
電極を有する場合、半導体層より下方のゲート電極を下方のゲート電極、半導体層に対し
て上方のゲート電極を上方のゲート電極とも呼ぶ。
酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造
工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。その
ため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、
しきい値電圧の制御を行うことのできる構成が好適である。４端子の薄膜トランジスタの
しきい値電圧は、薄膜トランジスタのチャネル形成領域の上下にゲート絶縁膜を介してゲ
ート電極を設け、上方及び／または下方のゲート電極の電位を制御することにより所望の
値に制御することができる。
次に、パルス出力回路の具体的な回路構成の一例について、図１２（Ｃ）で説明する。
第１のパルス出力回路１０＿１は、第１のトランジスタ３１〜第１３のトランジスタ４３
を有している。また、上述した第１の入力端子２１〜第５の入力端子２５、及び第１の出
力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される電源線５
１、第２の高電源電位Ｖｃｃが供給される電源線５２、低電源電位ＶＳＳが供給される電
源線５３から、第１のトランジスタ３１〜第１３のトランジスタ４３に信号、又は電源電
位が供給される。ここで図１２（Ｃ）における各電源線の電源電位の大小関係は、第１の
電源電位ＶＤＤは第２の電源電位Ｖｃｃ以上の電位とし、第２の電源電位Ｖｃｃは第３の
電源電位ＶＳＳより大きい電位とする。なお、第１のクロック信号（ＣＫ１）〜第４のク
ロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、Ｈ
レベルのときの電位がＶＤＤ、Ｌレベルのときの電位がＶＳＳであるとする。なお、電源
線５２の電位Ｖｃｃを、電源線５１の電位ＶＤＤより低くすることにより、動作に影響を
与えることなく、トランジスタのゲート電極に印加される電位を低く抑えることができ、
トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお、第１の
トランジスタ３１〜第１３のトランジスタ４３のうち、第１のトランジスタ３１、第６の
トランジスタ３６乃至第９のトランジスタ３９には、４端子のトランジスタを用いること
が好ましい。第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ
３９は、トランジスタ３３のゲート電極及びトランジスタ４０のゲート電極の電位を、制
御信号によって切り替えることが求められるトランジスタであり、ゲート電極に入力され
る制御信号に対する応答が速い（オン電流の立ち上がりが急峻）ことでよりパルス出力回
路の誤動作を低減することができるトランジスタである。そのため４端子のトランジスタ
を用いることによりしきい値電圧を制御することができ、誤動作がより低減できるパルス
出力回路とすることができる。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、薄膜トランジスタは、ゲートと重畳した領域にチャネル
領域が形成される半導体領域（チャネル形成領域ともいう）を有し、ゲートの電位を制御
することにより、チャネル領域を介してドレインとソースの間に流れる電流を制御するこ
とができる。ここで、ソースとドレインとは、薄膜トランジスタの構造や動作条件等によ
って変わるため、いずれがソース又はドレインであるかを限定することが困難である。そ
こで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場
合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合があ
る。
図１２（Ｃ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に接
続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極
（第１のゲート電極及び第２のゲート電極）が第４の入力端子２４に電気的に接続されて
いる。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子
が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子
が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接
続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、
第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、
第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート
電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の
入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線
５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のト
ランジスタ３４のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第
２のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ
３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８
の第２端子に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）
が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子
が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気
的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第２の入力端子
２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジ
スタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端
子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に
電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が電源線５２
に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２
１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極
が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ
４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電
気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端
子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され
、ゲート電極が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲー
ト電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５
３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極
が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に電
気的に接続されている。
図１２（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。
また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第
５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジ
スタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極との接続箇所をノード
Ｂとする。
なお、図１２（Ｃ）、図１３（Ａ）において、ノードＡを浮遊状態とすることによりブー
トストラップ動作を行うための、容量素子を別途設けてもよい。またノードＢの電位を保
持するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１３（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図１３（Ｂ）に示す。なお、シフトレジスタが走査線駆動回路である
場合、図１３（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相
当する。
なお、図１３（Ａ）に示すように、ゲート電極に第２の電源電位Ｖｃｃが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以
下のような利点がある。
ゲート電極に第２の電源電位Ｖｃｃが印加される第９のトランジスタ３９がない場合、ブ
ートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２
端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして
、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。その
ため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第２の電源電位Ｖｃｃが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電
位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないように
することができる。つまり、第９のトランジスタ３９を設けることにより、第１のトラン
ジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、これによりトランジスタ数を削減することができる。
また、第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物
半導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及
び電界効果移動度を高めることができると共に、劣化の度合いを低減することができるた
め、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは
、アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加される
ことによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位Ｖｃｃを供給
する電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引
き回す電源線の数を低減することができるため、回路の小型化を図ることができる。
なお、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）
に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲー
ト電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２
のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジ
スタ３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入力端子２３
によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏
する。なお、図１３（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び
第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８の
トランジスタ３８がオンの状態、次に第７のトランジスタ３７がオフ、第８のトランジス
タ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の
電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲート
電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して２
回生じることとなる。一方、図１３（Ａ）に示すシフトレジスタにおいて、第７のトラン
ジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７
がオン、第８のトランジスタ３８がオフの状態、次に、第７のトランジスタ３７がオフ、
第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３
の入力端子２３の電位が低下することで生じるノードＢの電位の低下を、第８のトランジ
スタ３８のゲート電極の電位の低下による一回に低減することができる。そのため、第７
のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入
力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲート電極（第
１のゲート電極及び第２のゲート電極）に第２の入力端子２２によって供給されるクロッ
ク信号とすることによって、ノードＢの電位の変動回数が低減され、ノイズを低減するこ
とができる。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
（実施の形態５）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜ト
ランジスタを有する駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、シス
テムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）を用い
ることができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の画素に備える。素子基板は、具体的には
、表示素子の画素電極（画素電極層ともいう）のみが形成された状態であってもよいし、
画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状
態であってもよいし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、若しくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）若しくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープ若しくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、又は表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路
）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１４を用いて
説明する。図１４（Ａ１）及び図１４（Ａ２）は、薄膜トランジスタ４０１０、４０１１
、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材
４００５によって封止した、パネルの平面図であり、図１４（Ｂ）は、図１４（Ａ１）（
Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１４（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１４（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図１４（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１
１と、を例示している。薄膜トランジスタ４０１０、４０１１上には酸化物絶縁層４０４
１、及び絶縁層４０２１が順に設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１又は２で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ４０１１としては、例えば実施の形態１又は２で示した薄膜トランジスタ４１０を用
いることができ、画素用の薄膜トランジスタ４０１０としては、例えば実施の形態１又は
２で示した薄膜トランジスタ４２０を用いることができる。本実施の形態において、薄膜
トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は、第２の基板４
００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８
とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対
向電極層４０３１には、それぞれ配向膜として機能する酸化物絶縁層４０３２、４０３３
が設けられ、酸化物絶縁層４０３２、４０３３を介して液晶層４００８が挟持されている
。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、又はアクリル樹脂フィ
ルムを用いることができる。
また、スペーサ４０３５は、絶縁膜を選択的にエッチングすることで得られる柱状のスペ
ーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を
制御するために設けられている。なおスペーサ４０３５として球状のスペーサを用いても
よい。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられ
る共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導
電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。
なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
また、本実施の形態の液晶表示装置を、透過型液晶表示装置又は半透過型液晶表示装置と
しても適用することができる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層（カラーフィルタともいう）、表示素子に用いる電極層という順に設ける例を示す
が、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形
態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。
薄膜トランジスタ４０１１は、保護絶縁膜としてチャネル形成領域を含む半導体層に接し
て酸化物絶縁層４０４１が形成されている。酸化物絶縁層４０４１は、例えば実施の形態
１で示した酸化物絶縁層４１６と同様な材料及び方法で形成すればよい。ここでは、酸化
物絶縁層４０４１として、実施の形態１と同様にスパッタリング法により酸化珪素膜を形
成する。
また、酸化物絶縁層４０４１上に保護絶縁層を形成してもよい。
また、薄膜トランジスタに起因する表面凹凸を低減するため、酸化物絶縁層４０４１上に
平坦化絶縁膜として機能する絶縁層４０２１を形成する。絶縁層４０２１としては、ポリ
イミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱
性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌ
ｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラ
ス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させる
ことで、絶縁層４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）や、ドクターナイフ、ロールコーター、カーテンコータ
ー、ナイフコーター等の器具を用いることができる。絶縁層４０２１の焼成工程と半導体
層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェ
ン若しくはその誘導体、又はこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４又は画素部４０
０２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５は、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１１のソース電極層及びドレイ
ン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また、図１４においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に
実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して
実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して
実装してもよい。
図１５は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いた半
導体装置として液晶表示モジュールを構成する一例を示している。
図１５は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、及び着色層２６０５が設けられ、表示領域が形成される。着色層２６
０５は、カラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に
対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６
０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光
源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシ
ブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コン
トロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との
間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌ
ｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
（実施の形態６）
本明細書に開示する半導体装置は、フレキシビリティを持たすことによって電子書籍（電
子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カード
における表示部等に適用することができる。電子機器の一例を図１６に示す。
図１６は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１及
び筐体２７０３の２つの筐体で構成されている。筐体２７０１及び筐体２７０３は、軸部
２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができ
る。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には、表示部２７０５が組み込まれ、筐体２７０３には、表示部２７０７が
組み込まれている。表示部２７０５及び表示部２７０７は、一続きの画像を表示する構成
としてもよいし、異なる画像を表示する構成としてもよい。異なる画像を表示する構成と
することで、例えば右側の表示部（図１６では表示部２７０５）に文章画像を表示し、左
側の表示部（図１６では表示部２７０７）に別の画像を表示することができる。
また、図１６では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源スイッチ２７２１、操作キー２７２３、スピーカ２７２５などを備
えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一
面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、又はＡＣアダプタ及びＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成と
してもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受
信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ
、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲ
ーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる
。
図１７（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線によ
る通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送
信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１７（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える。
これらは、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン
性が向上するため好ましい。例えば、デジタルフォトフレーム９７００の記録媒体挿入部
に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り
込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１８（Ａ）は、携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成
されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には、表
示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また
、図１８（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９
８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、セン
サ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温
度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度
、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を
備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明
細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた
構成とすることができる。図１８（Ａ）に示す携帯型遊技機は、記録媒体に記録されてい
るプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線
通信を行って情報を共有する機能を有する。なお、図１８（Ａ）に示す携帯型遊技機が有
する機能はこれに限定されず、様々な機能を有することができる。
図１８（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく
、その他付属設備が適宜設けられた構成とすることができる。
図１９（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図１９（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続
するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボ
ード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２は、キーボード９３０４の他に入力操作を行うポインティングデ
バイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の
一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２は、ＣＰＵや
ハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例え
ばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有
している。
上部筐体９３０１には、更に上部筐体９３０１内部にスライドさせて収納可能な表示部９
３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９
３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入
力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる
。
表示部９３０３又は収納可能な表示部９３０７は、液晶表示パネルなどの映像表示装置を
用いる。
また、図１９（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ
放送を受信して映像を表示部９３０３又は表示部９３０７に表示することができる。また
、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま
、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテ
レビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３
０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小
限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータに
おいて有用である。
また、図１９（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電
話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本
体を腕に装着するためのバンド部９２０４、腕に対するバンド部９２０４の固定状態を調
節する調節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構
成されている。
また、本体は、操作スイッチ９２０３を有し、操作スイッチ９２０３である電源入力ボタ
ンや、表示切り替えボタンや、撮像開始指示ボタンを押すとインターネット用のプログラ
ムが起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作
スイッチ９２０３の操作、又はマイク９２０８への音声入力により行われる。なお、図１
９（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指など
で触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手
段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図１９（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テ
レビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記
憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図１９（Ｂ）
に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネルなどの映像表示装置を用いる。図１９（Ｂ）に示す携
帯電話は、小型、且つ、軽量であるため、バッテリー容量の限られており、表示部９２０
１に用いる表示装置は低消費電力で駆動できるパネルを用いることが好ましい。
なお、図１９（Ｂ）では、腕に装着するタイプの電子機器を図示したが、特に限定されず
、携行できる形状を有しているものであればよい。
（実施の形態８）
本実施の形態では、半導体装置の一形態として、実施の形態１及び実施の形態２で示す薄
膜トランジスタを有する表示装置の例を図２０乃至図３３を用いて説明する。本実施の形
態は、表示素子として液晶素子を用いた液晶表示装置の例を図２０乃至図３３を用いて説
明する。図２０乃至図３３の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の
形態１及び実施の形態２で示す薄膜トランジスタを適用することができ、実施の形態１及
び実施の形態２で示す工程で同様に作製できる電気特性及び信頼性の高い薄膜トランジス
タである。ＴＦＴ６２８及びＴＦＴ６２９は、酸化物半導体層をチャネル形成領域とする
薄膜トランジスタである。図２０乃至図３３では、薄膜トランジスタの一例として図１に
示す薄膜トランジスタ４２０を用いる場合について説明するが、これに限定されるもので
はない。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種で
ある。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分
子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの
領域（例えば２〜４個のサブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫
されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明で
は、マルチドメイン設計が考慮された液晶表示装置について説明する。
図２１及び図２２は、それぞれ画素電極及び対向電極を示している。なお、図２１は画素
電極が形成される基板側の平面図であり、図中に示す切断線Ｇ−Ｈに対応する断面構造を
図２０に表している。また、図２２は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
図２０は、ＴＦＴ６２８とそれに電気的に接続する画素電極層６２４、及び保持容量部６
３０が形成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重
ね合わせられ、液晶が注入された状態を示している。
対向基板６０１には、第１の着色膜、第２の着色膜、第３着色膜（図示せず）が形成され
、対向電極層６４０上に突起６４４が形成されている。この構造により、液晶の配向を制
御するための突起６４４とスペーサの高さを異ならせている。画素電極層６２４上には、
配向膜６４８が形成され、同様に対向電極層６４０上及び突起６４４上にも配向膜６４６
が形成されている。また、基板６００と対向基板６０１の間に液晶層６５０が形成されて
いる。
ここでは、スペーサを柱状スペーサを用いて示したがビーズスペーサを散布してもよい。
さらには、スペーサを基板６００上に形成される画素電極層６２４上に形成してもよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６
３０が形成される。画素電極層６２４は、ＴＦＴ６２８と接続し、保持容量部６３０を覆
う絶縁膜６２０、絶縁膜６２０を覆う絶縁膜６２１、絶縁膜６２１を覆う絶縁膜６２２を
それぞれ貫通するコンタクトホール６２３で、導電層６３２、ＴＦＴ６２８の酸化物半導
体層、及び配線６１８と電気的に接続する。ＴＦＴ６２８は、実施の形態１及び２で示す
薄膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８
のゲート配線６０２と同時に形成した第１の容量配線である容量配線６０４と、ゲート絶
縁膜６０６と、配線６１６、６１８と同時に形成した第２の容量配線である容量配線６１
７で構成される。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
例えば、実施の形態１及び実施の形態２で示した材料を用いて画素電極層６２４を形成す
る。画素電極層６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御
する機能を有する。
図２１に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、
それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することが
できる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パ
ネルの画素（ピクセル）は、画素電極層６２４と画素電極層６２６を用いて構成されてい
る。画素電極層６２４と画素電極層６２６はサブピクセルである。図２１に示す液晶表示
装置は２つのサブピクセルで構成されているが、これに限定されず、本実施の形態の液晶
表示装置は、３つ以上の複数のサブピクセルにより構成することもできる。
図２２に対向基板側の平面構造を示す。対向電極層６４０は、画素電極層６２４と同様の
材料を用いて形成することが好ましい。対向電極層６４０上には液晶の配向を制御する突
起６４４が形成されている。なお、図２２では、画素電極層６２４及び画素電極層６２６
を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６と、が重な
り合って配置されている様子を示している。
この画素構造の等価回路を図２３に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配
線６０２、配線６１６と電気的に接続している。また、ＴＦＴ６２８には、保持容量部６
３０及び液晶素子６５１が電気的に接続されている。また、ＴＦＴ６２９には、保持容量
部６３１及び液晶素子６５２が電気的に接続されている。この場合、容量配線６０４と容
量配線６０５の電位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異な
らせることができる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御す
ることにより液晶の配向を精密に制御して視野角を広げている。
また、スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の
近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側
の突起６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて
液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すな
わち、マルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図２４乃至図２７を用いて説明す
る。
図２４と図２５は、ＶＡ型液晶表示パネルの画素構造を示している。図２５は、基板６０
０の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２４に表している。
以下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接
続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
画素電極層６２４は、絶縁膜６２０、絶縁膜６２１、及び絶縁膜６２２をそれぞれ貫通す
るコンタクトホール６２３において、導電層６１１と接続し、導電層６１１は、酸化物半
導体層の高抵抗ドレイン領域６１３及び配線６１８を介してＴＦＴ６２８と接続している
。また、画素電極層６２６は、絶縁膜６２０、絶縁膜６２１、及び絶縁膜６２２をそれぞ
れ貫通するコンタクトホール６２７において、導電層６１２と接続し、導電層６１２は、
酸化物半導体層の高抵抗ドレイン領域６１４及び配線６１９を介してＴＦＴ６２９と接続
している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、
異なるゲート信号を与えることができるように分離されている。一方、データ線として機
能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２
８とＴＦＴ６２９としては、実施の形態１及び実施の形態２で示す薄膜トランジスタを適
宜用いることができる。また、容量配線６９０が設けられている。なお、ゲート配線６０
２、ゲート配線６０３、及び容量配線６９０上には第１のゲート絶縁膜６０６ａ、第２の
ゲート絶縁膜６０６ｂが形成されている。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分
離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が
形成されている。画素電極層６２４と画素電極層６２６に印加する電圧を、ＴＦＴ６２８
及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の
等価回路を図２７に示す。ＴＦＴ６２８は、ゲート配線６０２と接続し、ＴＦＴ６２９は
ゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート
信号を与えることで、ＴＦＴ６２８とＴＦＴ６２９の動作タイミングを異ならせることが
できる。また、ＴＦＴ６２８とＴＦＴ６２９は、共に配線６１６と接続している。また、
ＴＦＴ６２８には、保持容量部６３０及び液晶素子６５１が接続され、ＴＦＴ６２９には
、保持容量部６３１及び液晶素子６５２が接続されている。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。図２６に対向基板側の構造を示す。対向電極層６４０は、異なる画素間で共通化さ
れている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素
電極層６２４及び画素電極層６２６側のスリット６２５とを交互に咬み合うように配置す
ることで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これによ
り、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、第１の液晶素
子が形成されている。また、画素電極層６２６と液晶層６５０と対向電極層６４０が重な
り合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２
の液晶素子が設けられたマルチドメイン構造である。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図２８は、導電層６１１を介してＴＦＴ６２８及びＴＦＴ６２８に電気的に接続する画素
電極層６２４が形成された基板６００と、対向基板６０１とを重ね合わせ、液晶を注入し
た状態を示している。対向基板６０１には、着色膜６３６、平坦化膜６３７などが形成さ
れている。なお、対向基板６０１側には対向電極層が設けられていない。また、基板６０
０と対向基板６０１の間に配向膜６４６及び配向膜６４８を介して液晶層６５０が形成さ
れている。
基板６００上には、電極層６０７及び電極層６０７に接続する容量配線６０４、並びに実
施の形態１及び２で示す薄膜トランジスタであるＴＦＴ６２８が形成される。容量配線６
０４は、ＴＦＴ６２８のゲート配線６０２と同時に形成することができる。電極層６０７
は、実施の形態１及び実施の形態２で示す画素電極層４２７と同様の材料を用いることが
できる。また、電極層６０７は、略画素の形状に区画化した形状で形成する。なお、電極
層６０７及び容量配線６０４上には、ゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８は、ゲート絶縁膜６０６上に形成される。配線６
１６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり、一方向に伸びる配線
であると同時に、ＴＦＴ６２８のソース及びドレインの一方の電極となる。配線６１８は
、ＴＦＴ６２８のソース及びドレインの他方の電極となり、酸化物半導体層の高抵抗ドレ
イン領域６１３及び導電層６１１を介して第２の画素電極となる画素電極層６２４と接続
する配線である。導電層６１１は、実施の形態１に示す導電層４４２と同様の材料を用い
ることができる。
また、配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０の上に絶縁膜
６２１が形成される。また、絶縁膜６２１上には、絶縁膜６２０及び絶縁膜６２１に形成
されるコンタクトホール６２３、導電層６１１、及び高抵抗ドレイン領域６１３を介して
配線６１８に接続する画素電極層６２４が形成される。画素電極層６２４は実施の形態１
で示した画素電極層４２７と同様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。なお、保持容量は、電極層６０７と画素電極層６２４の間で形成されている。
図２９は、画素電極の構成を示す平面図である。図２９に示す切断線Ｏ−Ｐに対応する断
面構造を図２８に表している。画素電極層６２４には、スリット６２５が設けられる。ス
リット６２５は、液晶の配向を制御するためのものである。この場合、電界は、電極層６
０７と画素電極層６２４の間で発生する。電極層６０７と画素電極層６２４の間には、ゲ
ート絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは、５０〜２００ｎｍ
であり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００
と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。
この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶
分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、
視野角が広がることとなる。また、電極層６０７と画素電極層６２４は、共に透光性の電
極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図３０と図３１は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３１は平面図で
あり、図中に示す切断線Ｖ−Ｗに対応する断面構造を図３０に表している。以下の説明で
はこの両図を参照して説明する。
図３０は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には着
色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電極
層は設けられていない。また、基板６００と対向基板６０１の間に、配向膜６４６及び配
向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及び実施の形態１及び実施の形態２で示すＴＦＴ
６２８が形成される。共通電位線６０９は、ＴＦＴ６２８のゲート配線６０２と同時に形
成することができる。また、電極層６０７は略画素の形状に区画化した形状で形成する。
また、ＴＦＴ６２８としては、実施の形態１及び２で示した薄膜トランジスタを適用する
ことができる。
ＴＦＴ６２８の配線６１６、配線６１８は、ゲート絶縁膜６０６上に形成される。配線６
１６は、液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線
であると同時に、ＴＦＴ６２８のソース及びドレインの一方の電極となる。配線６１８は
、ソース及びドレインの他方の電極となり、導電層６１１及び高抵抗ドレイン領域６１３
を介して画素電極層６２４と接続する配線である。
また、配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０上に絶縁膜６
２１が形成される。また、絶縁膜６２１上には、絶縁膜６２０及び絶縁膜６２１に形成さ
れるコンタクトホール６２３、導電層６１１、及び高抵抗ドレイン領域６１３を介して配
線６１８に接続する画素電極層６２４が形成される。画素電極層６２４は、実施の形態１
で示した画素電極層４２７と同様の材料を用いて形成する。なお、図３１に示すように、
画素電極層６２４は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生する
ように形成される。また、画素電極層６２４の櫛歯の部分が共通電位線６０９と同時に形
成した櫛形の電極と交互に咬み合うように形成される。
画素電極層６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、
この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶
分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度
によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。保持容量は、共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設
け、それにより形成されている。容量電極６１５と画素電極層６２４はコンタクトホール
６３３を介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図３２と図３３は、ＴＮ型の液晶表示装置の画素構造を示している。図３３は平面図であ
り、図中に示す切断線Ｋ−Ｌに対応する断面構造を図３２に表している。以下の説明では
この両図を参照して説明する。
画素電極層６２４は、絶縁膜６２０、絶縁膜６２１を貫通するコンタクトホール６２３、
導電層６１１及び高抵抗ドレイン領域６１３を介して配線６１８と接続している。データ
線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形
態１及び２に示すＴＦＴのいずれかを適用することができる。
画素電極層６２４は、実施の形態１で示す画素電極層４２７と同様の材料を用いて形成さ
れる。容量配線６０４は、ＴＦＴ６２８のゲート配線６０２と同時に形成することができ
る。ゲート配線６０２及び容量配線６０４上にはゲート絶縁膜６０６ａ及び６０６ｂが形
成される。保持容量は、容量配線６０４、容量電極６１５、及び容量配線６０４及び容量
電極６１５の間のゲート絶縁膜６０６ａ及び６０６ｂにより形成されている。容量電極６
１５と画素電極層６２４は、コンタクトホール６３３を介して接続されている。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には、平坦化膜６３７が形成され、液晶の配向乱れを防い
でいる。液晶層６５０は、画素電極層６２４と対向電極層６４０の間に配向膜６４８及び
配向膜６４６を介して形成されている。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
また、基板６００側に着色膜６３６が形成されていてもよい。また、基板６００の薄膜ト
ランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の
対向電極層６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
また、配線６１８は、導電層６１１及び高抵抗ドレイン領域６１３を介して画素電極層６
２４に電気的に接続される。
以上のように液晶表示装置を構成することができる。
（実施の形態９）
半導体装置の一形態として電子ペーパーの例を示す。
実施の形態１及び実施の形態２の薄膜トランジスタは、スイッチング素子と電気的に接続
する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパー
は、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ
、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有して
いる。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒又は溶質に複
数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカ
プセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示する
ものである。なお、第１の粒子又は第２の粒子は染料を含み、電界がない場合において移
動しない。また、第１の粒子の色と第２の粒子の色は異なる（無色を含む）。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板、対向基板は必要なく、厚さや重さが低減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクは、ガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至７の薄膜ト
ランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子及び第２の粒子は、導電体材料、絶縁体材料、半
導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクト
ロクロミック材料、磁気泳動材料から選ばれた一種の材料、又はこれらの複合材料を用い
ればよい。
図３４は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ５８１としては、実施の形態１及び実施の形態２で示
す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジ
スタである。また、実施の形態１及び実施の形態２で示す薄膜トランジスタも薄膜トラン
ジスタ５８１として適用することもできる。
図３４の電子ペーパーは、ツイストボール表示方式を用いた例である。ツイストボール表
示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電
極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせ
ての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に形成された薄膜トランジスタ５８１は、ボトムゲート構造の薄膜トランジ
スタであり、基板５８０上に設けられ、半導体層と接する絶縁膜５８３に覆われている。
薄膜トランジスタ５８１のソース電極層又はドレイン電極層は、導電層５８２を介して第
１の電極層５８７と電気的に接続され、導電層５８２は、第１の電極層５８７と絶縁層５
８５に形成する開口で接している。第１の電極層５８７と基板５９６上に形成された第２
の電極層５８８との間には、黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体
で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５
８９の周囲は、樹脂等の充填材５９５で充填されている。第１の電極層５８７が画素電極
に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トラ
ンジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部
を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層５８８と共通電位
線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白又は黒を表示することができる。この原
理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている
。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であ
り、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、
表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であ
るため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備す
る半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが
可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
２８ トランジスタ
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
６１ 期間
６２ 期間
１００ 基板
１０２ ゲート絶縁層
１０７ 酸化物絶縁層
１１０ 画素電極層
１１１ 導電層
１１７ 接続電極
１１８ 接続電極
１２０ 接続電極
１２１ 端子電極
１２２ 端子電極
１２８ 端子電極
１２９ 端子電極
１４７ 容量
１５０ 端子電極
１５１ 端子電極
１５３ 接続電極
１５５ 導電層
１５６ 端子電極
１７０ 薄膜トランジスタ
１８０ 薄膜トランジスタ
１９０ 対向基板
１９１ 絶縁層
１９２ 液晶層
１９３ 絶縁層
１９４ 対向電極層
１９５ 着色層
１９６ａ 偏光板
１９６ｂ 偏光板
４００ 基板
４０２ ゲート絶縁層
４０５ 酸化物導電膜
４０８ａ 酸化物導電層
４０８ｂ 酸化物導電層
４０９ａ ソース電極層
４０９ｂ ドレイン電極層
４１０ 薄膜トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１３ チャネル形成領域
４１４ａ 高抵抗ソース領域
４１４ｂ 高抵抗ドレイン領域
４１５ａ ソース電極層
４１５ｂ ドレイン電極層
４１６ 酸化物絶縁層
４１７ 導電層
４２０ 薄膜トランジスタ
４２１ ゲート電極層
４２２ 酸化物半導体層
４２６ コンタクトホール
４２７ 画素電極層
４２８ 領域
４３０ 酸化物半導体膜
４３１ 酸化物半導体層
４３２ 酸化物半導体層
４３３ａ レジストマスク
４３３ｂ レジストマスク
４３３ｃ レジストマスク
４３３ｄ レジストマスク
４３５ 酸化物半導体層
４３８ 導電層
４３９ 導電層
４４１ コンタクトホール
４４２ 導電層
４４６ 酸化物導電層
４４７ 酸化物導電層
４５４ 容量
４５７ 導電層
４５８ 導電層
４５９ 導電層
５８０ 基板
５８１ 薄膜トランジスタ
５８２ 導電層
５８３ 絶縁膜
５８４ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０４ 容量配線
６０５ 容量配線
６０６ ゲート絶縁膜
６０６ａ ゲート絶縁膜
６０６ｂ ゲート絶縁膜
６０７ 電極層
６０９ 共通電位線
６１１ 導電層
６１２ 導電層
６１３ 高抵抗ドレイン領域
６１４ 高抵抗ドレイン領域
６１５ 容量電極
６１６ 配線
６１７ 容量配線
６１８ 配線
６１９ 配線
６２０ 絶縁膜
６２１ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３１ 保持容量部
６３２ 導電層
６３３ コンタクトホール
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
６９６ 絶縁膜
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 酸化物絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 酸化物絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０４ バンド部
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (1)

  1. 同一基板上に駆動回路が設けられた駆動回路部及び画素が設けられた画素部と、を有し、
    前記駆動回路部に設けられた第１のゲート電極層と、
    前記画素部に設けられ、透光性を有する第２のゲート電極層と、
    前記第１のゲート電極層及び前記第２のゲート電極層の上に設けられたゲート絶縁層と、
    前記ゲート絶縁層を挟んで前記第１のゲート電極層の上に設けられた第１の酸化物半導体層と、
    前記第１の酸化物半導体層の一部の上に設けられた第１のソース電極層及び第１のドレイン電極層と、
    前記ゲート絶縁層の上に設けられ、透光性を有する第２のソース電極層及び第２のドレイン電極層と、
    前記ゲート絶縁層を挟んで前記第２のゲート電極層の上に設けられ、前記第２のソース電極層の上面及び側面並びに前記第２のドレイン電極層の上面及び側面を覆う第２の酸化物半導体層と、
    前記第２の酸化物半導体層の一部の上に設けられ、前記第２のソース電極層及び前記第２のドレイン電極層より低抵抗である導電層と、
    前記第１の酸化物半導体層の一部及び前記第２の酸化物半導体層の一部に接する酸化物絶縁層と、を有する半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102386147B1 (ko) 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027676A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011034068A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof
CN112242173A (zh) * 2009-10-09 2021-01-19 株式会社半导体能源研究所 半导体器件
WO2011043164A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
CN102598279B (zh) * 2009-11-06 2015-10-07 株式会社半导体能源研究所 半导体装置
CN104465318B (zh) 2009-11-06 2018-04-24 株式会社半导体能源研究所 制造半导体器件的方法
CN103400857B (zh) 2009-11-27 2016-12-28 株式会社半导体能源研究所 半导体装置和及其制造方法
KR101850926B1 (ko) 2010-04-09 2018-04-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
US8779799B2 (en) * 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
WO2012172985A1 (ja) * 2011-06-16 2012-12-20 シャープ株式会社 アクティブマトリクス基板の製造方法、アクティブマトリクス基板、表示装置、および、表示装置を備えたテレビジョン受像機
JP2015521804A (ja) * 2012-07-03 2015-07-30 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 薄膜トランジスタの製造方法
JP6475424B2 (ja) * 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
JP6426402B2 (ja) * 2013-08-30 2018-11-21 株式会社半導体エネルギー研究所 表示装置
CN103715267A (zh) * 2013-12-30 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管、tft阵列基板及其制造方法和显示装置
KR20150087647A (ko) 2014-01-22 2015-07-30 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
JP6408372B2 (ja) * 2014-03-31 2018-10-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその駆動制御方法、並びに、電子機器
KR20160014869A (ko) * 2014-07-29 2016-02-12 엘지디스플레이 주식회사 게이트 드라이버 내장형 액정표시장치용 어레이 기판 및 그 제조 방법
CN104375348A (zh) * 2014-12-10 2015-02-25 京东方科技集团股份有限公司 阵列基板及其制造方法和全反射式液晶显示器
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
TWI686870B (zh) * 2015-03-03 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置及使用該顯示裝置之電子裝置
KR102494418B1 (ko) * 2015-04-13 2023-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 패널, 데이터 처리 장치, 및 표시 패널의 제조방법
KR102330497B1 (ko) * 2015-06-02 2021-11-24 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
US11227825B2 (en) * 2015-12-21 2022-01-18 Intel Corporation High performance integrated RF passives using dual lithography process
KR102490188B1 (ko) 2016-11-09 2023-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 전자 기기, 및 표시 장치의 제작 방법
US10790318B2 (en) 2016-11-22 2020-09-29 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and electronic device
US11726376B2 (en) 2016-11-23 2023-08-15 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
US10756118B2 (en) 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
WO2018122665A1 (en) 2016-12-27 2018-07-05 Semiconductor Energy Laboratory Co., Ltd. Display panel, display device, input/output device, and data processing device
JP6867832B2 (ja) * 2017-03-09 2021-05-12 三菱電機株式会社 アレイ基板、液晶表示装置、薄膜トランジスタ、およびアレイ基板の製造方法
JP6903503B2 (ja) * 2017-07-05 2021-07-14 三菱電機株式会社 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
CN110190028A (zh) * 2019-06-10 2019-08-30 北海惠科光电技术有限公司 薄膜晶体管阵列基板制备方法
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
TWI823754B (zh) * 2023-01-17 2023-11-21 友達光電股份有限公司 畫素結構

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000231124A (ja) * 1999-02-12 2000-08-22 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007134687A (ja) * 2005-10-14 2007-05-31 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007298601A (ja) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd 構造体、反射型表示装置、半導体回路の製造方法および反射型表示装置の製造方法
US20080006827A1 (en) * 2006-07-06 2008-01-10 Samsung Electronics Co., Ltd. Making thin film transistors on display panels
JP2008270773A (ja) * 2007-03-23 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作成方法
US20090114918A1 (en) * 2007-11-06 2009-05-07 Wintek Corporation Panel structure and manufacturing method thereof
JP5601940B2 (ja) * 2009-09-04 2014-10-08 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5851318Y2 (ja) 1979-06-18 1983-11-22 嘉明 大林 左官用鏝
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06202156A (ja) * 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6774397B2 (en) 2000-05-12 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2002033331A (ja) * 2000-05-12 2002-01-31 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100628257B1 (ko) * 2000-10-20 2006-09-27 엘지.필립스 엘시디 주식회사 반사형 및 반투과형 ｌｃｄ의 구조
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3708837B2 (ja) * 2001-05-14 2005-10-19 株式会社半導体エネルギー研究所 半導体装置
JP2003029293A (ja) 2001-07-13 2003-01-29 Minolta Co Ltd 積層型表示装置及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3939140B2 (ja) 2001-12-03 2007-07-04 株式会社日立製作所 液晶表示装置
JP2003179233A (ja) * 2001-12-13 2003-06-27 Fuji Xerox Co Ltd 薄膜トランジスタ、及びそれを備えた表示素子
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4370806B2 (ja) 2003-05-15 2009-11-25 カシオ計算機株式会社 薄膜トランジスタパネルおよびその製造方法
GB0313041D0 (en) 2003-06-06 2003-07-09 Koninkl Philips Electronics Nv Display device having current-driven pixels
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP2005019211A (ja) * 2003-06-26 2005-01-20 Casio Comput Co Ltd Ｅｌ表示パネル及びｅｌ表示パネルの製造方法
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4578826B2 (ja) 2004-02-26 2010-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
KR101061850B1 (ko) * 2004-09-08 2011-09-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조방법
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5117667B2 (ja) 2005-02-28 2013-01-16 カシオ計算機株式会社 薄膜トランジスタパネル
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
JP4887646B2 (ja) 2005-03-31 2012-02-29 凸版印刷株式会社 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
WO2007043493A1 (en) 2005-10-14 2007-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20070041856A (ko) * 2005-10-17 2007-04-20 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007134482A (ja) 2005-11-10 2007-05-31 Toppan Printing Co Ltd 薄膜トランジスタ装置およびその製造方法、並びに、それを使用した薄膜トランジスタアレイおよび薄膜トランジスタディスプレイ
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP5129473B2 (ja) 2005-11-15 2013-01-30 富士フイルム株式会社 放射線検出器
US9922600B2 (en) 2005-12-02 2018-03-20 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4693757B2 (ja) * 2005-12-02 2011-06-01 株式会社半導体エネルギー研究所 表示装置
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP2007258675A (ja) 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
CN101416320B (zh) 2006-01-31 2011-08-31 出光兴产株式会社 Tft基板及反射型tft基板以及其制造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5369367B2 (ja) 2006-03-28 2013-12-18 凸版印刷株式会社 薄膜トランジスタおよびその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008033284A (ja) * 2006-07-04 2008-02-14 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
KR100790761B1 (ko) * 2006-09-29 2008-01-03 한국전자통신연구원 인버터
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TWI442368B (zh) 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
JP2008134625A (ja) 2006-10-26 2008-06-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及び電子機器
JP2008129314A (ja) 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
WO2008105347A1 (en) * 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
CN101271869B (zh) 2007-03-22 2015-11-25 株式会社半导体能源研究所 发光器件的制造方法
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5261979B2 (ja) 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR20100047828A (ko) * 2007-06-01 2010-05-10 노오쓰웨스턴 유니버시티 투명한 나노와이어 트랜지스터 및 그 제조 방법
KR101413655B1 (ko) * 2007-11-30 2014-08-07 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조 방법
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
CN101911166B (zh) 2008-01-15 2013-08-21 株式会社半导体能源研究所 发光器件
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP2009265271A (ja) 2008-04-23 2009-11-12 Nippon Shokubai Co Ltd 電気光学表示装置
KR101534012B1 (ko) * 2008-05-09 2015-07-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판, 그 제조 방법 및 액정 표시 장치
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR101499235B1 (ko) * 2008-06-23 2015-03-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
KR20100030865A (ko) * 2008-09-11 2010-03-19 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
TWI559501B (zh) 2009-08-07 2016-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5663231B2 (ja) 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
US8115883B2 (en) 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
WO2011027702A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027701A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027664A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101851926B1 (ko) 2009-09-04 2018-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000231124A (ja) * 1999-02-12 2000-08-22 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007134687A (ja) * 2005-10-14 2007-05-31 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007298601A (ja) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd 構造体、反射型表示装置、半導体回路の製造方法および反射型表示装置の製造方法
US20080006827A1 (en) * 2006-07-06 2008-01-10 Samsung Electronics Co., Ltd. Making thin film transistors on display panels
JP2008270773A (ja) * 2007-03-23 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作成方法
US20090114918A1 (en) * 2007-11-06 2009-05-07 Wintek Corporation Panel structure and manufacturing method thereof
JP5601940B2 (ja) * 2009-09-04 2014-10-08 株式会社半導体エネルギー研究所 半導体装置

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