KR102494418B1 - 표시 패널, 데이터 처리 장치, 및 표시 패널의 제조방법 - Google Patents

표시 패널, 데이터 처리 장치, 및 표시 패널의 제조방법 Download PDF

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KR102494418B1
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슌페이 야마자키
šœ페이 야마자키
코지 쿠스노키
요시하루 히라카타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 매우 편리하거나 신뢰성이 있는 신규 표시 패널, 매우 편리하거나 신뢰성이 있는 신규 데이터 처리장치, 또는 매우 편리하거나 신뢰성이 있는 신규 표시 패널의 제조방법을 제공하는 것이다. 표시 패널은 화소 및 화소와 전기적으로 접속되는 단자를 포함한다. 화소는 제 1 절연막, 제 1 절연막 내에 제공되는 제 1 개구부 내의 제 1 접촉부, 제 1 접촉부와 전기적으로 접속되는 화소 회로, 화소 회로와 전기적으로 접속되는 제 2 접촉부, 제 1 접촉부와 전기적으로 접속되는 제 1 표시 소자, 및 제 2 접촉부와 전기적으로 접속되는 제 2 표시 소자를 포함한다. 제 1 절연막은 제 1 표시 소자와 제 2 표시소자 사이에 놓인 영역을 포함한다. 단자는 다른 부품과의 접촉이 이루어질 수 있는 표면을 포함한다.

Description

표시 패널, 데이터 처리 장치, 및 표시 패널의 제조방법{DISPLAY PANEL, DATA PROCESSOR, AND METHOD FOR MANUFACTURING DISPLAY PANEL}
본 발명의 일 실시형태는 표시 패널, 데이터 처리 장치, 표시 패널의 제조방법, 또는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 실시형태는 상기 기술 분야에 제한되지 않는다. 본 명세서 등에 개시된 발명의 일 실시형태의 기술 분야는 목적, 방법, 또는 제조방법에 관한 것이다. 본 발명의 또 다른 실시형태는 공정, 기계, 제조, 또는 물질의 조성에 관한 것이다. 구체적으로, 본 명세서에 개시된 본 발명의 일 실시형태의 기술 분야의 예는 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 메모리 장치, 그들 중 어느 하나의 구동방법, 및 그들 중 어느 하나의 제조방법을 포함한다.
광-집결 수단 및 화소 전극이 기판의 한 측에 제공되고 화소 전극 내에서 가시광을 전달하는 영역이 광-집결 수단의 광축과 중첩하도록 제공되는 액정 표시 장치가 알려져 있다. 또한, 비-광-집결 방향 Y가 화소 전극 내에서 가시광을 투과하는 영역의 종 방향과 대응될 경우, 광-집결 방향 X 및 비-광-집결 방향 Y를 갖는 이방성의 광-집결 수단을 사용하는 액정 표시 장치가 알려져 있다(특허 문헌 1).
일본 공개 특허출원 제2011-191750호
본 발명의 일 실시형태의 하나의 목적은 매우 편리하거나 신뢰성이 있는 신규 표시 패널을 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 매우 편리하거나 신뢰성이 있는 신규 데이터 처리 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 매우 편리하거나 신뢰성이 있는 신규 표시 패널의 제조방법을 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 신규 표시 패널, 신규 데이터 처리 장치, 신규 표시 패널의 제조방법, 또는 신규 반도체 장치를 제공하는 것이다.
이들 목적의 설명은 다른 목적의 존재를 방해하지 않는다. 또한, 본 발명의 일 실시형태가 모든 목적을 달성시킬 필요는 없다. 다른 목적은 명세서의 설명, 도면, 청구항 등으로 분명해질 것이고 그것으로 도출될 수 있다.
(1) 본 발명의 일 실시형태는 화소 및 단자를 포함하는 표시 패널이다.
화소는 제 1 절연막, 제 1 절연막 내에 제공되는 제 1 개구부 내에 제 1 접촉, 제 1 접촉과 전기적으로 접속되는 화소 회로, 화소 회로와 전기적으로 접속되는 제 2 접촉, 제 1 접촉과 전기적으로 접속되는 제 1 표시 소자, 및 제 2 접촉과 전기적으로 접속되는 제 2 표시 소자를 포함한다.
제 1 절연막은 제 1 표시 소자와 제 2 표시 소자 사이에 놓인 영역을 포함한다. 제 1 표시 소자는 반사막을 포함한다. 반사막은 입사광을 반사시키고 제 2 개구부를 포함한다. 제 1 표시 소자는 반사된 광의 강도를 제어하기 위해 구성된다.
제 2 표시 소자는 제 2 개구부와 중첩하는 영역을 포함한다. 제 2 개구부와 중첩하는 영역은 제 2 개구부 쪽으로 광을 발한다.
단자는 화소 회로와 전기적으로 접속되고 다른 부품과의 접촉이 이루어질 수 있는 표면을 포함한다.
(2) 본 발명의 일 실시형태는 화소 회로가 스위칭 소자를 포함하는 표시 패널이다.
본 발명의 일 실시형태에 의한 표시 패널은 화소 및 화소와 전기적으로 접속되는 단자를 포함한다. 화소는 제 1 절연막, 제 1 절연막 내에 제공된 제 1 개구부 내에 제 1 접촉, 제 1 접촉과 전기적으로 접속되는 화소 회로, 화소 회로와 전기적으로 접속되는 제 2 접촉, 제 1 접촉과 전기적으로 접속되는 제 1 표시 소자, 및 제 2 접촉과 전기적으로 접속되는 제 2 표시 소자를 포함한다. 제 1 절연막은 제 1 표시 소자와 제 2 표시 소자 사이에 놓인 영역을 포함한다. 단자는 다른 부품과의 접촉이 이루어질 수 있는 표면을 포함한다.
예를 들면, 구조에 따라, 제 1 절연막이 제공되는 제 1 표시 소자와 제 2 표시 소자는 단자와 접속되는 화소 회로를 이용하여 구동될 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
(3) 본 발명의 일 실시형태는 화소 회로가 비정질 실리콘이 반도체로서 사용되는 트랜지스터보다 많이 오프-상태 전류를 억제할 수 있는 트랜지스터를 포함하는 표시 패널이다.
본 발명의 일 실시형태에 의한 표시 패널의 화소 회로가 오프-상태의 전류를 억제시킬 수 있는 상기 트랜지스터를 포함하므로, 표시 성능에 따른 플리커를 억제시키면서 화소 회로에 선택 신호를 공급하는 빈도를 감소시킬 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 감소된 소비 전력을 가진 신규 표시 패널을 제공할 수 있다.
(4) 본 발명의 일 실시형태는 제 1 표시 소자가 액정 재료를 함유하는 층 및 제 1과 제 2 도전막을 포함하는 표시 패널이다. 액정 재료의 정렬을 제어하기 위해서 제 1 및 제 2 도전막이 제공된다. 제 1 도전막은 제 1 접촉과 전기적으로 접속된다.
(5) 본 발명의 일 실시형태는 제 2 표시 소자가 제 3 도전막, 제 3 도전막과 중첩하는 영역을 포함하는 제 4 도전막, 및 제 3 도전막과 제 4 도전막 사이에 발광 유기 화합물을 함유하는 층을 포함하는 표시 패널이다. 제 3 도전막은 제 2 접촉과 전기적으로 접속되어 광을 투과한다.
본 발명의 일 실시형태인 표시 패널에 있어서, 반사형 액정 소자 및 유기 EL 소자는 각각 제 1 표시 소자 및 제 2 표시 소자로서 사용된다.
구조로 인해, 명 장소에서는 외광 및 반사형 액정 소자를 이용하여 표시가 행해지는 반면, 암 장소에서는 유기 EL 소자로부터 발하는 광을 이용하여 표시가 행해진다. 어둑한 장소에 있어서는 외광 및 유기 EL 소자로부터 발하는 광을 이용하여 표시가 행해진다. 따라서, 가시성이 높은 표시를 행할 수 있는 신규 표시 패널, 감소된 소비 전력을 가진 신규 표시 패널, 또는 매우 편리하거나 신뢰성이 있는 신규 표시 패널을 제공할 수 있다.
본 발명의 일 실시형태는 제 1 표시 소자가 외광을 반사시키기 위해 구성되고 반사막 내에 제공되는 제 2 개구부의 총 면적에 대한 제 2 개구부 이외에 반사막 부분의 총 면적비가 0.052 이상 및 0.6 이하인 표시 패널이다. 제 2 개구부의 면적은 3 ㎛2 이상 및 25 ㎛2 이하이다.
본 발명의 일 실시형태인 표시 패널은 외광을 반사시키기 위해 구성되는 제 2 소자 및 하나 이상의 개구부를 포함한다. 하나의 개구부의 면적은 3 ㎛2 이상 및 25 ㎛2 이하이다. 개구부의 총 면적에 대한 개구부 이외에 반사막의 총 면적비는 0.052 이상 및 0.6 이하이다.
따라서, 액정 재료의 불규칙적인 정렬을 방지할 수 있다. 명 장소에 있어서, 표시는 외광을 이용하여 행해질 수 있다. 암 장소에 있어서, 표시는 유기 EL 소자로부터 발하는 광을 이용하여 행해질 수 있다. 따라서, 가시성이 높은 표시를 행할 수 있는 신규 표시 패널, 감소된 소비 전력을 가진 신규 표시 패널, 또는 매우 편리하거나 신뢰성이 있는 신규 표시 패널을 제공할 수 있다.
(7) 본 발명의 일 실시형태는 반사막이 제 1 절연막 내에 내장된 영역을 포함하고 영역은 제 1 절연막에 의해 커버되지 않은 표시 패널이다.
본 발명의 일 실시형태인 표시 패널이 노출된 영역과 제 1 절연막 내에 내장된 영역으로 구성된 반사막을 포함하기 때문에, 반사막의 에지에서의 단계를 최소화하여 단계로 인한 정렬 결함의 가능성을 감소시킬 수 있다. 또한, 단자의 접촉으로서 기능하는 표면을 노출시킬 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
본 발명의 일 실시형태는 다른 부품과의 접촉이 이루어질 수 있는 표면이 표시를 행하기 위해 사용된 외광을 반사시키는 반사막의 표면과 동일한 방향을 면하는 표시 패널이다. 단자는 제 1 절연막 내에 내장된 영역을 포함하고 영역은 제 2 절연막에 의해 커버되지 않는다.
본 발명의 일 실시형태에 의한 표시 패널은 제 1 절연막 내에 내장된 영역을 포함하는 단자를 포함하고 영역은 제 2 절연막에 의해 커버되지 않는다. 따라서, 다른 부품과의 접촉이 이루어질 수 있는 단자의 표면이 노출될 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 이러한 신규 표시 패널이 제공될 수 있다.
(9) 본 발명의 일 실시형태는 화소가 제 2 절연막을 포함하는 표시 패널이다. 제 2 절연막은 반사막이 영역과 제 1 절연막 사이에 끼어지도록 제공되는 영역, 및 반사막을 커버하는 영역을 포함한다.
(10) 본 발명의 일 실시형태는 산술 장치 및 입/출력 장치를 포함하는 데이터 처리 장치이다.
산술 장치는 위치 정보를 수신하고 화상 정보 및 제어 정보를 공급하기 위해 구성된다.
입/출력 장치는 위치 정보를 공급하고 화상 정보 및 제어 정보를 수신하기 위해 구성된다. 입/출력 장치는 화상 정보를 표시하는 표시부 및 위치 정보를 공급하는 입력부를 포함한다.
표시부는 상술한 표시 패널을 포함한다. 입력부는 포인터의 위치를 감지하고 위치에 기초해서 위치 정보를 공급하기 위해 구성된다.
산술 장치는 위치 정보에 따라 포인터의 이동 속도를 결정하고 포인터의 이동 속도에 따라 화상 정보의 대비 또는 휘도를 결정하기 위해 구성된다.
본 발명의 일 실시형태의 데이터 처리 장치는 위치 정보를 공급하고 화상 정보 및 산술 장치를 수신하는 입/출력 장치를 포함한다. 산술 장치는 위치 정보를 수신하고 화상 정보를 공급하고 포인터의 이동 속도에 따라 화상 정보의 대비 또는 휘도를 결정한다. 구조에 따라, 화상 정보를 스크롤링함으로써 야기될 수 있는 사용자에 대한 눈의 피로를 감소시킬 수 있고, 즉 눈에 해를 주지 않는 표시를 달성할 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 데이터 처리 장치가 제공될 수 있다.
(11) 본 발명의 일 실시형태는 입력부가 키보드, 하드웨어 버튼, 포인팅 장치, 터치 센서, 조도 센서, 화상 장치, 오디오 입력 장치, 방향 입력 장치, 및 포즈 검출 장치 중 적어도 하나를 포함하는 데이터 처리 장치이다.
따라서, 소비 전력을 감소시킬 수 있고 우수한 가시성을 명 장소에서라도 보장할 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 데이터 처리 장치가 제공될 수 있다.
(12) 본 발명의 일 실시형태는 하기 11 단계를 포함하는 표시 패널의 제조방법이다.
단계 1은 제조 공정에 사용되는 기판 상에 제 1 절연막을 형성하기 위한 것이다.
단계 2는 반사막 및 단자를 형성하기 위한 것이다.
단계 3은 반사막 및 단자를 커버하는 제 2 절연막을 형성하기 위한 것이다.
단계 4는 반사막과 전기적으로 접속되는 제 1 접촉 및 단자와 전기적으로 접속되는 제 3 접촉을 형성하기 위한 것이다.
단계 5는 제 1 접촉 및 제 3 접촉과 전기적으로 접속되는 화소 회로를 형성하기 위한 것이다.
단계 6은 화소 회로와 전기적으로 접속되는 제 2 접촉을 형성하기 위한 것이다.
단계 7은 제 2 접촉과 전기적으로 접속되는 제 2 표시 소자를 형성하기 위한 것이다.
단계 8은 기판을 적층하기 위한 것이다.
단계 9는 제조 공정에 사용되는 기판을 분리하기 위한 것이다.
단계 10은 반사막 및 단자를 노출시키기 위해 제 1 절연막을 제거하기 위한 것이다.
단계 11은 제 1 표시 소자를 형성하기 위한 것이다.
본 발명의 일 실시형태인 표시 패널의 제조방법은 제조 공정에 사용되는 기판을 분리하기 위한 단계 및 반사막과 단자를 노출시키기 위해 제 1 절연막을 제거하기 위한 단계를 포함한다. 따라서, 반사막의 에지에서의 단계를 최소화하여 단계로 인한 정렬 결함의 가능성을 감소시킬 수 있다. 또한, 다른 부품과의 접촉이 이루어지는 단자의 표면이 노출될 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널의 제조방법이 제공될 수 있다.
본 명세서에 첨부된 블록 다이어그램이 독립 블록 중 그들의 기능에 따라 분류된 부품을 나타내지만, 실제의 부품을 그들의 기능에 따라 완전하게 분류하기가 어렵고 하나의 부품이 복수의 기능을 가질 가능성이 있다.
본 명세서에 있어서, 트랜지스터의 용어 "소스" 및 "드레인"은 트랜지스터의 극성 또는 단자에 가해지는 전위 레벨에 따라 서로 교환된다. 일반적으로, n-채널 트랜지스터에 있어서, 저전위가 가해지는 단자를 소스라 부르고, 고전위가 가해지는 단자를 드레인이라 부른다. 또한, p-채널 트랜지스터에 있어서, 저전위가 가해지는 단자를 드레인이라 부르고, 고전위가 가해지는 단자를 소스라 부른다. 본 명세서에 있어서, 소스 및 드레인이 편의를 위해 고정되는 경우라 가정하여 트랜지스터의 접속 관계가 설명되지만, 실제적으로 소스 및 드레인의 명칭은 전위 관계에 따라 서로 교환된다.
또한, 본 명세서에 있어서, 트랜지스터의 "소스"란 활성층으로서 기능하는 반도체막의 일부인 소스 영역 또는 반도체막과 접속되는 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 "드레인"이란 반도체막의 일부인 드레인 영역 또는 반도체막과 접속되는 드레인 전극을 의미한다. "게이트"란 게이트 전극을 의미한다.
또한, 본 명세서에 있어서, 트랜지스터가 연속적으로 서로 접속되는 상태란, 예를 들면 제 1 트랜지스터의 소스 및 드레인 중의 하나만 제 2 트랜지스터의 소스 및 드레인 중 하나에만 접속되는 상태를 의미한다. 또한, 트랜지스터가 서로 평행하게 접속되는 상태란 제 1 트랜지스터의 소스 및 드레인 중 하나가 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되고 제 1 트랜지스터의 소스 및 드레인 중 다른 하나가 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 상태를 의미한다.
본 명세서에 있어서, 용어 "접속"이란 전기 접속을 의미하고 전류, 전압, 또는 전위가 공급되거나 전달될 수 있는 상태와 대응한다. 따라서, 접속 상태란 직접 접속의 상태뿐만 아니라 전류, 전압, 또는 전위가 공급되거나 전달되도록 허용하는 배선, 레지스터, 다이오드, 또는 트랜지스터와 같은 회로 소자를 통한 간접 접속의 상태도 의미한다.
본 명세서에 있어서, 상이한 부품이 회로 다이어그램으로 서로 접속되지 않는 경우라도, 배선의 일부가 전극으로서 기능하는 경우와 같이 실제로 하나의 도전막이 복수 부품의 기능을 가지는 경우가 있다. 용어 "접속"이란 하나의 도전막이 복수 부품의 기능을 가지는 경우도 의미한다.
또한, 본 명세서에 있어서, 트랜지스터의 제 1 전극 및 제 2 전극 중 하나는 소스 전극을 나타내고 다른 하나는 드레인 전극을 나타낸다.
본 발명의 일 실시형태는 매우 편리하거나 신뢰성이 있는 신규 표시 패널, 매우 편리하거나 신뢰성이 있는 신규 정보 처리 장치, 매우 편리하거나 신뢰성이 있는 신규 표시 패널, 신규 표시 패널, 신규 정보 처리 장치의 제조방법, 표시 패널, 또는 신규 반도체 장치의 제조방법을 제공한다.
또한, 이들 효과의 설명은 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 실시형태는 상기 개재된 모든 효과를 달성시킬 필요는 없다. 다른 효과는 명세서의 설명, 도면, 청구항 등으로부터 분명해질 것이고 그것으로 도출될 수 있다.
도 1(A)~1(C)은 본 발명의 일 실시형태에 의한 표시 패널의 구조를 도시하는 상면도 및 회로 다이어그램이다.
도 2(A)~2(C)는 본 발명의 일 실시형태에 의한 표시 패널의 구조를 도시하는 단면도이다.
도 3(A) 및 도 3(B)은 본 발명의 일 실시형태에 의한 표시 패널 단자의 구조를 도시하는 단면도이다.
도 4(A) 및 도 4(B)는 본 발명의 일 실시형태에 의한 표시 패널 단자의 구조를 도시하는 단면도이다.
도 5는 본 발명의 일 실시형태에 의한 표시 패널 단자의 구조를 도시하는 단면도이다.
도 6(A) 및 6(B)은 본 발명의 일 실시형태에 의한 화소의 구조를 도시하는 상면도이다.
도 7은 본 발명의 일 실시형태에 의한 표시 패널의 구조를 도시하는 단면도이다.
도 8(A) 내지 8(C)은 본 발명의 일 실시형태에 의한 표시 패널의 구조를 도시하는 단면도이다.
도 9(A) 내지 9(D)는 본 발명의 일 실시형태에 의한 표시부의 구조를 도시하는 회로 다이어그램이다.
도 10은 본 발명에 의한 표시 패널의 구조를 도시하는 단면도이다.
도 11은 본 발명의 일 실시형태에 의한 표시 패널의 구조를 도시하는 단면도이다.
도 12는 본 발명의 일 실시형태에 의한 표시 패널을 제조하기 위한 방법을 도시하는 플로우 차트이다.
도 13은 본 발명의 일 실시형태에 의한 표시 패널을 제조하기 위한 방법을 도시한다.
도 14는 본 발명의 일 실시형태에 의한 표시 패널을 제조하기 위한 방법을 도시한다.
도 15는 본 발명의 일 실시형태에 의한 표시 패널을 제조하기 위한 방법을 도시한다.
도 16은 본 발명의 일 실시형태에 의한 표시 패널을 제조하기 위한 방법을 도시한다.
도 17은 본 발명의 일 실시형태에 의한 표시 패널을 제조하기 위한 방법을 도시한다.
도 18은 본 발명의 일 실시형태에 의한 표시 패널을 제조하기 위한 방법을 도시한다.
도 19는 본 발명의 일 실시형태에 의한 표시 패널을 제조하기 위한 방법을 도시한다.
도 20(A) 내지 20(D)은 본 발명의 일 실시형태에 의한 트랜지스터의 구조를 도시한다.
도 21(A) 내지 21(C)은 본 발명의 일 실시형태에 의한 트랜지스터의 구조를 도시한다.
도 22는 본 발명의 일 실시형태에 의한 입/출력 장치의 구조를 도시한다.
도 23(A) 및 23(B)은 본 발명의 일 실시형태에 의한 정보 처리 장치의 구조를 도시하는 블록 다이어그램 및 투영도이다.
도 24(A) 내지 24(C)는 본 발명의 일 실시형태에 의한 표시부의 구조를 도시하는 블록 다이어그램 및 회로 다이어그램이다.
도 25(A) 및 25(B)는 본 발명의 일 실시형태에 의한 프로그램을 도시하는 플로우 차트이다.
도 26은 본 발명의 일 실시형태에 의한 화상 정보를 개략적으로 도시한다.
도 27(A) 내지 27(C)은 본 발명의 일 실시형태에 의한 반도체 장치의 구조를 도시하는 단면도 및 회로 다이어그램이다.
도 28은 본 발명의 일 실시형태에 의한 CPU의 구조를 도시하는 블록 다이어그램이다.
도 29는 본 발명의 일 실시형태에 의한 저장 소자의 구조를 도시하는 회로 다이어그램이다.
도 30(A) 내지 30(H)은 본 발명의 일 실시형태에 의한 전자 장치의 구조를 도시한다.
도 31(A1) 내지 31(C)은 본 발명의 일 실시예에 의한 표시 패널의 표시 품질을 나타내기 위한 화상이다.
본 발명의 일 실시형태에 의한 표시 패널은 화소 및 화소와 전기적으로 접속되는 단자를 포함한다. 화소는 제 2 절연막, 제 2 절연막 내에 제공되는 개구부 내에 제 1 접촉, 제 1 접촉과 전기적으로 접속되는 화소 회로, 화소 회로와 전기적으로 접속되는 제 2 접촉, 제 1 접촉과 전기적으로 접속되는 제 1 표시 소자, 및 제 2 접촉과 전기적으로 접속되는 제 2 표시 소자를 포함한다. 제 2 절연막은 제 1 표시 소자와 제 2 표시 소자 사이에 놓인 영역을 포함한다. 단자는 다른 부품과의 접촉이 이루어질 수 있는 표면을 포함한다.
예를 들면, 구조에 따라, 제 2 절연막이 제공되는 제 1 표시 소자 및 제 2 표시 소자는 단자와 접속되는 화소 회로를 이용하여 구동될 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
실시형태는 도면을 참조하여 상세하게 설명될 것이다. 또한, 본 발명은 이하에 설명에 제한되지 않고, 본 발명의 취지 및 범위로부터 벗어나는 것 없이 다양한 변화 및 수정이 이루어질 수 있다는 것은 당업자에게 용이하게 이해된다. 따라서, 본 발명은 이하 실시형태의 내용에 제한되는 것으로서 해석되어서는 안된다. 또한, 후술되는 발명의 구조에 있어서, 동일한 부분 또는 유사한 기능을 가진 부분은 상이한 도면의 동일한 참조 번호로 나타내고, 이러한 부분의 설명은 반복되지 않는다.
(실시형태 1)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 패널의 구조를 도 1(A) 내지 1(C) 및 도 2(A) 내지 2(C)를 참조하여 설명할 것이다.
도 1(A) 내지 1(C)은 본 발명의 일 실시형태의 표시 패널의 구조를 도시한다. 도 1(A)은 본 발명의 일 실시형태의 표시 패널(700, 700B, 또는 700C)의 상면도 또는 저면도이다. 도 1(B)은 도 1(B)에 도시된 화소(702)(i,j)의 상면도이다. 또한, 본 명세서에 있어서, 1 이상의 적분 변수가 참조 번호에 사용될 수 있다. 예를 들면, p가 1 이상의 적분 변수일 경우, "(p)"는 어느 하나의 부품을 명시하는 참조 번호의 일부에 사용될 수 있다(최대 p 부품). 또 다른 예로, m 및 n이 각각 1 이상의 적분 변수일 경우, "(m, n)"은 어느 하나의 부품을 명시하는 참조 번호의 일부에 사용될 수 있다(최대 m×n 부품).
도 2(A) 내지 2(C)는 본 발명의 일 실시형태의 표시 패널의 구조를 도시한다. 도 2(A)는 도 1(A)의 단면선 X1-X2, X3-X4, 및 X5-X6을 따라 취해진 표시 패널(700)의 단면도이다. 도 2(B)는 도 2(A)의 트랜지스터 M의 단면도이다. 도 2(C)는 도 2(A)의 트랜지스터 MD의 단면도이다.
<표시 패널의 구조예 1>
본 실시형태에 기재된 표시 패널(700)은 화소(702)(i,j) 및 기판(770)을 포함한다(도 1(A) 참조).
기판(770)은 화소(702)(i,j)와 중첩하는 영역을 포함한다(도 2(A) 참조).
화소(702)(i,j)는 제 1 표시 소자(750), 제 1 표시 소자(750)와 중첩하는 영역을 가진 제 2 표시 소자(550), 및 제 1 표시 소자(750)와 제 2 표시 소자(550) 사이에 기능층(520)을 포함한다.
기능층(520)은 제 1 표시 소자(750)와 전기적으로 접속되는 제 1 접촉(704C), 제 2 표시 소자(550)와 전기적으로 접속되는 제 2 접촉(504C), 및 제 1 접촉(704C)과 제 2 접촉(504C)과 전기적으로 접속되는 화소 회로(730)(i,j)를 포함한다(도 1(C) 및 도 2(A) 참조).
제 1 표시 소자(750)는 입사광을 반사하는 반사막을 포함하고 입사광에 대한 반사비를 제어하는 기능을 갖는다. 예를 들면, 제 1 도전막(751)은 반사막으로서 기능할 수 있다(도 2(A) 참조).
반사막은 개구부(751H)를 포함한다. 제 2 표시 소자(550)는 개구부(751H)와 중첩하는 영역을 갖는다. 반사막으로서 제 1 도전막(751)을 사용하는 경우에 있어서, 제 1 도전막(751)은 개구부(751H)를 갖는다.
개구부(751H)와 중첩하는 제 2 표시 소자(550)의 영역은 개구부(751H) 쪽으로 광을 발하는 기능을 갖는다. 또한, 제 2 표시 소자(550)로부터 발하는 광은 개구부(751H)를 통해 표시 패널(700)의 표시면으로부터 추출된다.
표시 패널(700)의 화소 회로(730)(i,j)는 스위치 SW1 또는 스위치 SW2와 같은 스위칭 소자를 포함한다(도 1(C) 참조).
표시 패널(700)은 제 1 표시 소자(750), 제 1 표시 소자(750)와 중첩하는 영역을 가진 제 2 표시 소자(550), 제 1 표시 소자(750)와 전기적으로 접속되는 제 1 접촉(704C), 제 2 표시 소자(550)와 전기적으로 접속되는 제 2 접촉(504C), 및 제 1 접촉(704C)과 제 2 접촉(504C)과 전기적으로 접속되는 화소 회로(703)(i,j)를 포함한다.
구조에 따라, 제 1 및 제 2 표시 소자는 동일한 공정으로 형성될 수 있는 화소 회로에 의해 구동될 수 있고 기능층 내에 포함될 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
표시 패널(700)의 화소 회로(730)(i,j)는 스위치로서 사용될 수 있는 트랜지스터도 포함하고 반도체로서 비정질 실리콘을 포함하는 트랜지스터보다 오프-상태의 전류도 많이 억제시킬 수 있다(도 1(C) 참조).
표시 패널(700)의 화소 회로(730)(i,j)가 오프-상태의 전류를 억제시킬 수 있는 상기 트랜지스터를 포함하기 때문에, 표시에 따른 플리커를 억제시키면서 화소 회로에 선택 신호를 공급하는 빈도를 감소시킬 수 있다. 따라서, 감소된 소비 전력 및 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
표시 패널(700)의 제 1 표시 소자(750)는 액정 재료를 함유하는 층(753), 제 1 도전막(751), 및 제 2 도전막(752)을 포함한다. 제 1 도전막(751) 및 제 2 도전막(752)은 액정 재료의 정렬을 제어하기 위해 제공된다. 제 1 도전막(751)과의 전기 접속은 제 1 접촉(704C)에서 이루어진다.
표시 패널(700)의 제 2 표시 소자(550)는 제 3 도전막(551), 제 3 도전막(551)과 중첩하는 영역을 가진 제 4 도전막(552), 및 제 3 도전막(551)과 제 4 도전막(552) 사이에 발광 유기 화합물을 함유하는 층(553)을 포함한다. 제 3 도전막(551)은 제 2 접촉(504C)과 전기적으로 접속되어 광을 투과한다.
표시 패널(700)은 각각 제 1 표시 소자(750) 및 제 2 표시 소자(550)로서 사용되는 반사형 액정 소자 및 유기 EL 소자를 포함한다.
구조로 인해, 명 장소에서는 외광 및 반사형 액정 소자를 이용하여 표시가 행해지는 반면, 암 장소에서는 유기 EL 소자로부터 발하는 광을 이용하여 표시가 행해진다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
제 2 표시 소자(550)는 외광을 반사하는 기능을 갖는 것이 바람직하다. 예를 들면, 가시광을 반사하는 재료는 제 4 도전막(552)에 사용될 수 있다.
반사막 내에 개구부(751H)를 포함하는 개구부의 총 면적에 대한 개구부 이외에 반사막 부분의 총 면적비는 0.052 이상 및 0.6 이하이다. 하나의 개구부(751H)의 면적은 3 ㎛2 이상 및 25 ㎛2 이하이다. 또한, 반사막으로서 제 1 도전막(751)을 사용하는 경우에 있어서, 제 1 도전막(751) 내에 개구부(751H)를 포함하는 개구부의 총 면적에 대한 개구부 이외에 제 1 도전막(751) 부분의 총 면적비는 0.052 이상 및 0.6 이하이다(도 1(B) 참조).
화소의 면적을 1이라 가정할 경우, 반사막의 면적은 화소 면적의 0.5 이상 0.95 이하일 수 있다. 또한, 개구부(751H)의 면적은 화소 면적의 0.052 이상 및 0.3 이하일 수 있다.
구조로 인해, 명 장소에서는 외광 및 반사형 액정 소자를 이용하여 표시가 행해지는 반면, 암 장소에서는 유기 EL 소자로부터 발하는 광을 이용하여 표시가 행해진다. 어둑한 장소에 있어서, 외광 및 유기 EL 소자로부터 발하는 광을 이용해서 표시를 행한다. 또한, 개구부의 크기는 충분히 작아서 액정 소자의 불규칙한 정렬을 방지하면서 표시가 행해진다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
표시 패널(700)의 화소(702)(i,j)는 제 1 도전막(751)을 커버하는 절연막(501A) 및 제 1 도전막(751)과 화소 회로(730)(i,j) 사이에 절연막(501B)을 포함한다.
제 1 도전막(751)은 절연막(501A)과 절연막(501B) 사이에 제공되고 절연막(501B) 내에 내장된다.
표시 패널(700)이 절연막(501B) 내에 내장된 제 1 도전막(751)을 포함하기 때문에, 제 1 도전막의 에지에서의 단계를 최소화하여 단계로 인한 정렬 결함의 가능성을 감소시킬 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
또한, 표시 패널(700)은 하나 또는 복수의 화소를 포함할 수 있다. 예를 들면, n 화소(702)(i,j)는 행 방향으로 배열될 수 있고 m 화소(702)(i,j)는 행 방향을 따라 교차하는 종 방향으로 배열될 수 있다. 또한, i는 1 이상 m 이하의 정수이고, j는 1 이상 및 n 이하의 정수이며, m 및 n 각각은 1 이상의 정수이다.
또한, 표시 패널(700)은 행 방향으로 배열되는 화소(702)(i,1) 내지 화소(702)(i,n)와 전기적으로 접속되는 스캔선 G1(i) 및 G2(i)를 포함할 수 있다(도 1(C) 참조).
또한, 표시 패널(700)은 열 방향으로 배열되는 화소(702)(i,j) 내지 화소(702)(m,j)와 전기적으로 접속되는 신호선 S(j)를 포함할 수 있다.
또한, 표시 패널(700)의 화소(702)(i,j)는 제 1 표시 소자(750)와 중첩하는 영역을 가진 착색막 CF1, 제 1 표시 소자(750)와 중첩하는 영역 내에 개구부를 가진 차광막 BM, 및 착색막 CF1 또는 차광막 BM 사이에 절연막(771) 및 액정 재료를 함유하는 층(753)을 포함한다(도 2(A) 참조). 절연막(771)으로 인해, 착색막 CF1의 두께로 인한 요철을 방지할 수 있다. 또한, 불순물이 차광막 BM, 착색막 CF1 등에서 액정 재료를 함유하는 층(753)으로 확산되는 것을 방지할 수 있다.
표시 패널(700)은 기판(770)과 액정 재료를 함유하는 층(753) 사이에 정렬막 AF2 및 액정 재료를 함유하는 층(753)과 절연막(501A) 사이에 정렬막 AF1을 포함한다.
표시 패널(700)에 있어서, 액정 재료를 함유하는 층(753)은 기판(770), 절연막(501A), 및 실런트(705)에 의해 둘러싸여 있다. 실런트(705)는 기판(770) 및 절연막(501A)을 결합시키는 기능을 갖는다.
표시 패널(700)은 기판(770)과 절연막(501A) 사이에 공간을 위한 구조 KB1를 포함한다.
표시 패널(700)은 화소(702)(i,j)와 중첩하는 영역을 가진 광학막(770P)을 포함한다. 표시 패널(700)에 있어서, 기판(770)은 광학막(770P)과 액정 재료를 함유하는 층(753) 사이에 제공된다.
표시 패널(700)은 기능층(520)을 포함한다. 기능층(520)은 절연막(501A), 절연막(501B), 절연막(501C), 절연막(521B), 절연막(521A), 및 절연막(528)을 포함한다.
절연막(501B) 및 절연막(501C)은 각각 제 1 접촉(704C)이 제공될 경우 개구부를 갖는다. 본 실시형태에 있어서, 절연막(501C)이 절연막(501B) 상에 적층되지만, 절연막(501C)은 생략될 수 있다.
절연막(521B)은 절연막(501C)과 중첩하는 영역을 갖는다.
절연막(521A)은 절연막(501C)과 절연막(521B) 사이에 놓인다.
절연막(521A)은 제 2 접촉(504C)이 제공되는 개구부를 갖는다.
절연막(528)은 제 2 표시 소자(550)가 제공되는 개구부를 갖는다.
표시 패널(700)에 있어서, 착색막 CF2은 제 2 표시 소자(550)와 반사막 내에 개구부(751H) 사이에 놓인다.
표시 패널(700)은 기능층(520)과 중첩하는 영역을 가진 기판(570), 및 기능층(520)과 기판(570)을 결합시키는 결합층(505)을 포함한다.
표시 패널(700)에 있어서, 제 2 표시 소자(550)는 기능층(520)과 기판(570) 사이에 놓인다.
표시 패널(700)은 기능층(520)과 기판(570) 사이에 구조 KB2를 포함하여 그들 사이에 공간을 제공한다.
표시 패널(700)은 구동 회로 GD를 포함한다. 구동 회로 GD는, 예를 들면 트랜지스터 MD를 포함한다(도 1(A) 및 도 2(A) 참조). 구동 회로 GD는, 예를 들면 선택 신호를 스캔선 G1(i) 또는 스캔선 G2(i)에 공급하는 기능을 갖는다.
표시 패널(700)은 배선(511) 및 화소 회로(730)(i,j)와 전기적으로 접속되는 단자(519)를 포함한다. 표시 패널(700)은 배선 ANO, 배선 VCOM1, 및 배선 VCOM2를 포함할 수 있다(도 1(C) 및 도 2(A) 참조).
또한, 연성 인쇄 회로 기판 FPC1은 도전성 재료막 ACF1을 사용하는 단자(519)와 전기적으로 접속될 수 있다. 예를 들면, 표시 패널(700)은 도전성 재료막 ACF1을 사용하는 구동 회로 SD와 전기적으로 접속될 수 있다.
표시 패널(700)은 단자(719)를 포함할 수 있다(도 4(A) 참조). 단자(719)는, 예를 들면 제 2 도전막(752)과 전기적으로 접속된다. 또한, 연성 인쇄 회로 기판 FPC2는 도전성 재료막 ACF2를 사용하는 단자(719)와 전기적으로 접속될 수 있다. 또한, 단자(519)의 재료는 단자(719)에 사용될 수 있고 도전성 재료막 ACF1의 재료는 도전성 재료막 ACF2에 사용될 수 있다.
표시 패널(700)은 제 2 도전막(752) 및 단자(519)를 전기적으로 접속하는 도전성 부재를 포함할 수 있다(도 4(B) 또는 도 5를 참조). 예를 들면, 도전성 입자는 도전성 부재로서 사용될 수 있다.
또한, 구동 회로 SD는 화상 정보에 따라 화상 신호를 공급한다.
표시 패널(700)의 부품을 후술할 것이다. 또한, 부품을 분명하게 구별할 수 없고 하나의 장치는 또 다른 장치로서 기능하거나 또 다른 장치의 일부를 포함하는 경우가 있다.
예를 들면, 가시광을 반사하는 도전막이 제 1 도전막(751)으로서 사용되는 경우에 있어서, 제 1 도전막(751)은 반사막으로서 사용될 수 있고: 제 1 도전막(751)은 반사막으로서 기능하고, 반사막은 제 1 도전막(751)으로서 기능한다.
<구조>
표시 패널(700)은 기판(570), 기판(770), 배선(511), 및 단자(519)를 포함한다.
표시 패널(700)은 실런트(705), 결합층(505), 구조 KB1, 및 구조 KB2를 포함한다.
표시 패널(700)은 화소(702)(i,j), 제 1 표시 소자(750), 및 제 2 표시 소자(550)를 포함한다.
표시 패널(700)은 제 1 도전막(751), 제 2 도전막(752), 액정 재료를 함유하는 층(753), 개구부(751H), 및 반사막을 포함한다.
표시 패널(700)은 제 3 도전막(551), 제 4 도전막(552), 및 발광 유기 화합물을 함유하는 층(553)을 포함한다.
표시 패널(700)은 기능층(520), 화소 회로(730)(i,j), 제 1 접촉(704C), 및 제 2 접촉(504C)을 포함한다.
표시 패널(700)은 스위칭 소자, 트랜지스터 M, 트랜지스터 MD, 절연막(501A), 절연막(501B), 절연막(501C), 절연막(521A), 절연막(521B), 및 절연막(528)을 포함한다.
표시 패널(700)은 착색막 CF1, 착색막 CF2, 차광막 BM, 절연막(771), 정렬막 AF1, 정렬막 AF2, 및 광학막(770P)을 포함한다.
표시 패널(700)은 구동 회로 GD 및 구동 회로 SD를 포함한다.
<<기판(570)>>
기판(570)은 제조 공정에 있어서 열 처리를 견디기에 충분히 높은 내열성을 갖는 재료를 사용하여 형성될 수 있다.
예를 들면, 하기 크기: 6세대(1500 ㎜×1850 ㎜), 7세대(1870 ㎜×2200 ㎜), 8세대(2200 ㎜×2400 ㎜), 9세대(2400 ㎜×2800 ㎜), 및 10세대(2950 ㎜×3400 ㎜) 중 어느 하나를 갖는 대형 유리 기판이 기판(570)으로서 사용될 수 있다. 따라서, 대형 표시 장치가 제조될 수 있다.
기판(570)에 대해서, 유기 재료, 무기 재료, 유기 재료 및 무기 재료의 복합 재료 등이 사용될 수 있다. 예를 들면, 유리, 세라믹, 또는 금속과 같은 무기 재료는 기판(570)에 사용될 수 있다.
구체적으로, 무알칼리 유리, 소다-석회 유리, 칼륨 유리, 크리스탈 유리, 석영, 사파이어 등은 기판(570)에 사용될 수 있다. 구체적으로, 무기 산화물, 무기 질화물, 무기 산화질화물 등을 함유하는 재료는 기판(570)에 사용될 수 있다. 예를 들면, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 산화 알루미늄 등을 함유하는 재료는 기판(570)에 사용될 수 있다. 스테인리스강, 알루미늄 등은 기판(570)에 사용될 수 있다.
예를 들면, 단결정 반도체 기판 또는 실리콘 또는 탄화 실리콘의 다결정 반도체 기판, 실리콘 게르마늄의 화합물 반도체 기판, 또는 SOI 기판은 기판(570)으로서 사용될 수 있다. 따라서, 반도체 소자는 기판(570) 상에 형성될 수 있다.
예를 들면, 금속판, 얇은 유리판, 또는 무기막이 결합된 수지막과 같은 복합 재료가 기판(570)에 사용될 수 있다. 예를 들면, 섬유상 또는 입자상 금속, 유리, 무기 재료 등을 수지막에 분산시킴으로써 형성되는 복합 재료가 기판(570)에 사용될 수 있다. 예를 들면, 섬유상 또는 입자상 수지, 유기 재료 등을 무기 재료에 분산시킴으로써 형성되는 복합 재료가 기판(570)에 사용될 수 있다.
단층 재료 또는 복수의 층이 적층된 적층 재료가 기판(570)에 사용될 수 있다. 예를 들면, 베이스, 베이스 내에 함유된 불순물의 확산을 방지하는 절연막 등이 적층된 적층 재료가 기판(570)에 사용될 수 있다. 구체적으로, 유리 및 유리 내에 함유된 불순물의 확산을 방지하고 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층 등으로부터 선택된 하나 또는 복수의 막이 적층된 적층 재료가 기판(570)에 사용될 수 있다. 또한, 수지 및 산화 실리콘막, 질화 실리콘막, 및 산화질화 실리콘막과 같은 수지를 관통하는 불순물의 확산을 방지하기 위한 막이 적층된 적층 재료가 기판(570)에 사용될 수 있다.
구체적으로, 폴리에스테르, 폴리올레핀, 폴리아미드(예를 들면, 나일론 또는 아라마이드), 폴리이미드, 폴리카보네이트, 아크릴 수지, 우레탄 수지, 에폭시 수지, 실리콘 수지 등과 같은 실록산 결합을 갖는 수지가 기판(570)에 사용될 수 있다. 또한, 하나 이상의 수지 중 어느 하나를 함유하는 막, 판, 적층체 등이 기판(570)에 사용될 수 있다.
구체적으로, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르술폰(PES), 아크릴 등이 기판(570)에 사용될 수 있다.
또한, 페이퍼, 우드 등이 기판(570)에 사용될 수 있다.
예를 들면, 연성 기판이 기판(570)으로서 사용될 수 있다.
또한, 트랜지스터, 커패시터 등이 기판 상에 직접적으로 형성될 수 있다. 또한, 트랜지스터, 커패시터 등이 내열성을 갖는 제조 공정에 사용되는 기판 상에 형성될 수 있고 또 다른 기판에 전달될 수 있으며, 예를 들면 그런 경우에 본 발명의 일 실시형태의 표시 패널 내에 포함되는 기판(570)을 제조하기 위한 공정에서 열 처리 온도가 감소될 수 있다. 따라서, 트랜지스터, 커패시터 등이 연성 기판 상에 형성될 수 있다.
<<기판(770)>>
투광성 재료가 기판(770)에 사용될 수 있다. 예를 들면, 기판(570)에 사용될 수 있는 재료가 기판(770)에 사용될 수 있다.
<<배선(511) 및 단자(519)>>
도전성 재료가 배선(511) 또는 단자(519)에 사용될 수 있다.
예를 들면, 무기 도전성 재료, 유기 도전성 재료 등이 배선(511) 또는 단자(519)에 사용될 수 있다.
구체적으로, 배선(511) 또는 단자(519)가 금속, 도전성 세라믹 등으로 형성될 수 있다. 예를 들면, 알루미늄, 금, 백금, 은, 구리, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 니켈, 철, 코발트, 팔라듐, 및 망간으로부터 선택되는 금속 원소가 배선(511) 또는 단자(519)에 사용될 수 있다. 또한, 상술한 금속 원소 중 어느 하나를 포함하는 합금 등이 배선(511) 또는 단자(519)에 사용될 수 있다. 특히, 구리 및 망간의 합금은 습식 에칭을 사용하는 미세 제조에서 사용되는 것이 바람직하다.
구체적으로, 하기 구조: 티타늄막이 알루미늄막 상에 적층된 2층 구조, 티타늄막이 질화 티타늄막 상에 적층된 2층 구조, 텅스텐막이 질화 티타늄막 상에 적층된 2층 구조, 텅스텐막이 질화 탄탈막 또는 질화 텅스텐막 상에 적층된 2층 구조, 티타늄막, 알루미늄막, 및 티타늄막이 순서대로 적층된 3층 구조 등이 배선(511) 또는 단자(519)에 사용될 수 있다.
예를 들면, 인듐 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 또는 갈륨이 첨가된 아연 산화물과 같은 도전성 산화물이 배선(511) 또는 단자(519)에 사용될 수 있다.
구체적으로, 그래핀 또는 그라파이트를 함유하는 막이 배선(511) 또는 단자(519)에 사용될 수 있다.
예를 들면, 그래핀 산화물을 함유하는 막을 감소시킴으로써 형성되는 그래핀을 함유하는 막이 사용될 수 있다. 구체적으로, 열을 가함으로써, 감소된 제제 등을 사용함으로써 감소가 행해질 수 있다.
도전성 고분자 화합물이 배선(511) 또는 단자(519)에 사용될 수 있다.
<<제 1 접촉(704(C) 및 제 2 접촉(504C)>>
제 1 접촉(704C) 또는 제 2 접촉(504C)이 도전성 재료를 사용하여 형성될 수 있다. 예를 들면, 배선(511) 또는 단자(519)의 재료가 사용될 수 있다.
<<결합층(505) 및 실런트(705)>>
무기 재료, 유기 재료, 무기 재료 및 유기 재료의 복합 재료 등이 결합층(505) 또는 실런트(705)에 사용될 수 있다.
예를 들면, 열 가용성 또는 경화성 수지를 갖는 수지와 같은 유기 재료가 결합층(505) 또는 실런트(705)에 사용될 수 있다.
예를 들면, 반응성 경화성 접착제, 광경화성 접착제, 열경화성 접착제, 및/또는 염기성 접착제와 같은 유기 재료가 결합층(505) 또는 실런트(705)에 사용될 수 있다.
구체적으로, 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, 폴리비닐 클로라이드(PVC) 수지, 폴리비닐 부티랄(PVB) 수지, 또는 에틸렌 비닐 아세테이트(EVA) 수지 등을 함유하는 접착제가 결합층(505) 또는 실런트(705)에 사용될 수 있다.
<<구조 KB1 및 KB2>>
구조 KB1 및 KB2는 유기 재료, 무기 재료, 유기 재료 및 무기 재료의 복합 재료 등을 사용하여 형성될 수 있다. 따라서, 미리 결정된 공간은 구조 KB1 또는 KB2가 제공된 부품 사이에 제공될 수 있다.
구체적으로, 구조 KB1 및 KB2용에 대해서, 폴리에스테르, 폴리올레핀, 폴리아미드, 폴리이미드, 폴리카보네이트, 폴리실록산, 아크릴 수지 등, 또는 이들로부터 선택된 복수 종 수지의 복합 재료가 사용될 수 있다. 감광성 재료가 사용될 수 있다.
<<화소(702)(i,j)>>
화소(702)(i,j)는 제 1 표시 소자(750), 제 2 표시 소자(550), 및 기능층(520)을 포함할 수 있다.
화소(702)(i,j)는 착색막 CF1, 차광막 BM, 절연막(771), 정렬막 AF1, 정렬막 AF2, 및 착색막 CF2을 포함할 수 있다.
<<제 1 표시 소자(750)>>
예를 들면, 광의 투과 또는 반사를 제어하는 기능을 가진 표시 소자가 제 1 표시 소자(750)로서 사용될 수 있다. 예를 들면, 편광판과 액정 소자의 결합된 구조 또는 MEMS 셔터 표시 소자가 사용될 수 있다. 반사형 표시 소자의 사용은 표시 패널의 소비 전력을 감소시킬 수 있다. 구체적으로, 반사형 액정 표시 소자는 제 1 표시 소자(750)로서 사용될 수 있다.
구체적으로, 하기 구동방법: 평면 정렬 스위칭(IPS) 모드, 트위스트 네마틱(TN) 모드, 프린즈 필드 스위칭(FFS) 모드, 축대칭 정렬된 마이크로-셀(ASM) 모드, 광학적으로 보상된 복굴절(OCB) 모드, 강유전성 액정(FLC) 모드, 반강유전성 액정(AFLC) 모드 등 어느 하나에 의해 구동될 수 있는 액정 소자가 사용될 수 있다.
또한, 예를 들면 다중-도메인 수직 정렬(MVA) 모드, 패턴화 수직 정렬(PVA) 모드와 같은 수직 정렬(VA) 모드, 전기적으로 제어된 복굴절(ECB) 모드, 계속적인 핀 휘일 정렬(CPA) 모드, 또는 진보된 슈퍼 뷰(ASV) 모드에 의해 구동될 수 있는 액정 소자가 사용될 수 있다.
예를 들면, 서모트로픽 액정, 저분자 액정, 고분자 액정, 폴리머 분산된 액정, 강유전성 액정, 또는 반강유전성 액정이 사용될 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스메틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다. 또한, 블루상을 나타내는 액정 재료가 사용될 수 있다.
예를 들면, 액정 소자(750)는 액정 재료, 제 1 도전막(751), 및 제 2 도전막(752)을 함유하는 층(753)을 포함할 수 있다. 제 1 도전막(751) 및 제 2 도전막(752)은 액정 재료의 정렬을 제어하기 위해 전기장을 가하도록 배치된다.
제 1 도전막(751) 또는 제 2 도전막(752)은 도전성 재료를 사용하여 형성될 수 있다.
예를 들면, 배선(511)의 재료는 제 1 도전막(751) 또는 제 2 도전막(752)에 사용될 수 있다.
<<반사막>>
반사막은 액정 재료를 함유하는 층(753)을 통과하는 광을 반사시키는 재료로 형성될 수 있고, 그런 경우에는 제 1 표시 소자(750)가 반사형 액정 소자일 수 있다.
또한, 요철 표면을 가진 재료 등이 반사막에 사용될 수 있고, 그런 경우에는 입사광이 다양한 방향으로 반사되어 백색을 표시한다.
또한, 가시광을 반사하는 재료를 사용하여 형성되는 제 1 도전막(751)이 반사막으로서 사용될 수 있다.
제 1 도전막(751)에 제한되는 것 없이 다른 구조가 반사막으로서 사용될 수 있다. 예를 들면, 가시광을 반사하는 재료를 함유하는 반사막은 액정 재료를 함유하는 층(753)과 제 1 도전막(751) 사이에 제공될 수 있다. 또한, 투광성 및 도전성 재료를 사용하여 형성되는 제 1 도전막(751)은 가시광을 반사하는 재료를 함유하는 반사막과 액정 재료를 함유하는 층(753) 사이에 제공될 수 있다.
또한, 제 2 도전막(752)은 가시광을 투과하는 도전성 재료를 사용하여 형성될 수 있다.
예를 들면, 도전성 산화물 또는 인듐을 함유하는 도전성 산화물이 제 2 도전막(752)에 사용될 수 있다. 또한, 광을 투과하기에 충분하게 얇은 금속막이 제 2 도전막(752)으로서 사용될 수 있다.
구체적으로, 인듐 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 갈륨이 첨가된 아연 산화물 등이 제 2 도전막(752)에 사용될 수 있다.
<<개구부(751H)>>
하나의 화소의 반사막 내에 개구부(751H)의 총 면적에 대한 개구부 이외에 반사막 부분의 총 면적비는 0.052 이상 및 0.6 이하가 바람직하다. 개구부(751H)의 총 면적의 비가 너무 큰 경우, 제 1 표시 소자(750)를 사용하여 행해지는 표시는 어둡다. 개구부(751H)의 총 면적의 비가 너무 작은 경우, 제 2 표시 소자(550)를 사용하여 행해지는 표시는 어둡다.
제 1 도전막(751)이 반사막으로서 사용되는 경우에 있어서, 하나의 개구부(751H)의 면적은 3 ㎛2 이상 및 25 ㎛2 이하이다. 제 1 도전막(751) 내에 개구부(751H)의 면적이 너무 큰 경우, 전기장이 액정 재료를 함유하는 층(753)에 균일하게 가해지지 않고, 이것은 제 1 표시 소자(750)의 표시 성능을 저하시킨다. 제 1 도전막(751) 내에 개구부(751H)의 면적이 너무 작은 경우, 제 2 표시 소자(550)로부터 발하는 광이 표시에 유효하게 추출되지 않는다.
개구부(751H)는, 예를 들면 다각형 형상, 사각형 형상, 타원형 형상, 원형 형상, 크로스 형상, 스트라이프 형상, 슬릿형 형상, 또는 체크무늬 패턴을 가질 수 있다(도 1(B) 및 도 6(A) 참조). 개구부(751H)는 다음 화소와 근접할 수 있다(도 6(B) 참조). 개구부(751H)는 동일한 색의 광을 발하는 화소와 근접하게 제공되는 것이 바람직하고, 그런 경우에는 제 2 표시 소자(550)로부터 발하는 광이 크로스 토크라 불리는 인접한 화소의 착색막을 진입하는 바람직하지 않은 현상을 억제시킬 수 있다.
또한, 개구부(751H)는 상이한 색을 투과하는 착색막 CF1 사이에 심과 중첩하는 영역 내에 제공되지 않는 것이 바람직하고, 그런 경우에는 제 2 표시 소자(550)로부터 발하는 광이 인접한 화소의 착색막을 도달하기 어려워진다. 결과적으로, 색 재현성이 높은 표시 패널이 생성될 수 있다.
<<제 2 표시 소자(550)>>
발광 소자는, 예를 들면 제 2 표시 소자(550)로서 사용될 수 있다. 구체적으로, 유기 전기장 발광 소자, 무기 전기장 발광 소자, 발광 다이오드 등이 제 2 표시 소자(550)에 사용될 수 있다.
예를 들면, 백색 광을 발하도록 형성된 적층이 발광 유기 재료를 함유하는 층(553)으로서 사용될 수 있다. 구체적으로, 청색 광을 발하는 형광 재료를 함유하는 발광 유기 재료를 함유하는 층, 형광 재료 이외에 녹색 광 및/또는 적색 광을 발하는 재료를 함유하는 층, 또는 형광 재료 이외에 황색 광을 발하는 재료를 함유하는 층이 발광 유기 재료를 함유하는 층(553)으로서 사용될 수 있다.
예를 들면, 배선(511)에 사용되는 재료는 제 3 도전막(551) 또는 제 4 도전막(552)에 사용될 수 있다.
예를 들면, 가시광을 투과하는 도전성 재료가 제 3 도전막(551)에 사용될 수 있다.
예를 들면, 가시광을 투과하는 도전성 재료가 제 4 도전막(552)에 사용될 수 있다.
구체적으로, 도전성 산화물, 인듐을 함유하는 도전성 산화물, 인듐 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 갈륨이 첨가된 아연 산화물 등이 제 3 도전막(551)에 사용될 수 있다.
또한, 광을 투과하기에 충분히 얇은 금속막이 제 3 도전막(551)으로서 사용될 수 있다.
<<기능층(520)>>
기능층(520)은 화소 회로(730)(i,j), 제 1 접촉(704C), 및 제 2 접촉(504C)을 포함한다. 기능층(520)은 절연막(501A), 절연막(501B), 절연막(501C), 절연막(521A), 절연막(521B), 또는 절연막(528)을 포함한다.
<<화소 회로(730)(i,j)>>
스캔선 G1(i), 스캔선 G2(j), 신호선 S(j), 배선 ANO, 배선 VCOM1, 및 배선 VCOM2와 전기적으로 접속되는 회로가 화소 회로(730)(i,j)로서 사용될 수 있다(도 1(C) 참조).
구체적으로, 화소 회로(730)(i,j)는 스위치 SW1, 커패시터 C1, 스위치 SW2, 커패시터 C2, 및 트랜지스터 M을 포함할 수 있다.
스위치 SW1은 각각 스캔선 G1(i) 및 신호선 S(j)과 전기적으로 접속되는 제어 전극 및 제 1 전극을 포함한다. 또한, 스위치 SW1은 트랜지스터일 수 있다.
커패시터 C1은 각각 스위치 SW1 및 배선 VCOM1의 제 2 전극과 전기적으로 접속되는 제 1 전극 및 제 2 전극을 포함한다.
또한, 제 1 표시 소자(750)의 제 1 도전막(751) 및 제 2 도전막(752)은 각각 스위치 SW1 및 배선 VCOM1의 제 2 전극과 전기적으로 접속될 수 있다.
스위치 SW2는 각각 스캔선 G2(i) 및 신호선 S(j)와 전기적으로 접속되는 제어 전극 및 제 1 전극을 포함한다. 또한, 스위치 SW2는 트랜지스터일 수 있다.
트랜지스터 M은 각각 스위치 SW2 및 배선 ANO의 제 2 전극과 전기적으로 접속되는 게이트 전극 및 제 1 전극을 포함한다.
커패시터 C2는 각각 스위치 SW2의 제 2 전극 및 트랜지스터 M의 제 2 전극과 전기적으로 접속되는 제 1 전극 및 제 2 전극을 포함한다.
또한, 제 2 표시 소자(550)의 제 3 도전막(551) 및 제 4 도전막(552)은 각각 트랜지스터 M 및 배선 VCOM2의 제 2 전극과 전기적으로 접속될 수 있다.
<<트랜지스터 M>>
트랜지스터 M은 반도체막(508) 및 반도체막(508)과 중첩하는 영역을 포함하는 도전막(504)을 포함한다(도 2(B) 참조). 트랜지스터 M은 도전막(512A), 도전막(512B), 및 반도체막(508)과 도전막(504) 사이에 절연막(506)을 포함한다.
또한, 도전막(504)은 게이트 전극으로서 기능하고, 절연막(506)은 게이트 절연막으로서 기능한다. 도전막(512A)은 소스 전극으로서의 기능 및 드레인 전극으로서의 기능 중 하나를 갖고, 도전막(512B)은 다른 하나를 갖는다.
또한, 기능층(520)은 트랜지스터 M을 커버하는 절연막(516) 및 절연막(518)을 포함함으로써 트랜지스터 M으로 불순물이 확산되는 것을 억제시킬 수 있다.
트랜지스터 M으로서, 보텀-게이트 트랜지스터, 탑-게이트 트랜지스터 등이 사용될 수 있다.
예를 들면, 4족 원소를 함유하는 반도체를 포함하는 트랜지스터가 사용될 수 있다. 구체적으로, 실리콘을 함유하는 반도체가 반도체막에 사용될 수 있다. 예를 들면, 단결정 실리콘, 폴리실리콘, 미정질 실리콘, 비정질 실리콘 등이 트랜지스터의 반도체막에 사용될 수 있다.
예를 들면, 산화물 반도체를 포함하는 트랜지스터가 사용될 수 있다. 구체적으로, 인듐을 함유하는 산화물 반도체 또는 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체가 반도체막에 사용될 수 있다.
예를 들면, 반도체막에 비정질 실리콘을 사용하는 트랜지스터보다 오프 상태에서 누전이 낮은 트랜지스터가 사용될 수 있다. 구체적으로, 반도체막에 산화물 반도체를 사용하는 트랜지스터가 사용될 수 있다.
반도체막에 산화물 반도체를 사용하는 트랜지스터의 화소 회로는 반도체막에 비정질 실리콘을 사용하는 트랜지스터의 화소 회로보다 오랜 시간 동안 화상 신호를 유지할 수 있다. 구체적으로, 플리커를 억제시키면서 선택 신호는 30 ㎐ 미만, 바람직하게는 1 ㎐ 미만, 보다 바람직하게는 분당 한번 미만의 진동수에서 공급될 수 있다. 결과적으로, 정보 처리 장치의 사용자에 대한 눈의 피로를 감소시킬 수 있고, 구동하기 위한 소비 전력을 감소시킬 수 있다.
또한, 예를 들면 화합물 반도체를 포함하는 트랜지스터가 사용될 수 있다. 구체적으로, 갈륨 비소를 함유하는 반도체가 반도체막에 사용될 수 있다.
예를 들면, 유기 반도체를 포함하는 트랜지스터가 사용될 수 있다. 구체적으로, 폴리아센 및 그래핀 중 어느 하나를 함유하는 유기 반도체가 반도체막에 사용될 수 있다.
<<스위치 SW1 및 SW2>>
트랜지스터가 스위치 SW1 및 SW2로서 기능할 수 있다.
예를 들면, 트랜지스터 M으로서 동일한 공정으로 제조될 수 있는 트랜지스터가 스위치 SW1 및 SW2로서 사용될 수 있다.
<<절연막(501A)>>
절연막(501A)은 무기 산화물막, 무기 질화물막, 무기 산화질화물막, 또는 이들 막 중 어느 하나와 적층하는 재료를 사용하여 형성될 수 있다. 구체적으로, 절연막(501A)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 산화 알루미늄, 또는 이들 중 복수를 적층하는 재료를 사용하여 형성할 수 있다.
구체적으로, 600 ㎚ 두께의 산화질화 실리콘막 및 200 ㎚ 두께의 질화 실리콘막의 적층 재료를 함유하는 막이 절연막(501A)으로서 사용될 수 있다.
구체적으로, 600 ㎚ 두께의 산화질화 실리콘막, 200 ㎚ 두께의 질화 실리콘막, 200 ㎚ 두께의 산화질화 실리콘막, 140 ㎚ 두께의 질화산화 실리콘막, 및 100 ㎚ 두께의 산화질화 실리콘막이 순서대로 적층되어 함유하는 막이 절연막(501A)으로서 사용될 수 있다.
또한, 절연막(501A)은 폴리이미드와 같은 수지를 함유하는 재료를 사용하여 형성될 수 있다.
절연막은 제조 공정에서 사용되는 기판 상에 형성되고 절연막(501A)으로서 사용되기 위해 기판으로부터 분리된다. 그 경우에 있어서, 절연막(501A)의 두께는 5 ㎛ 이하, 1.5 ㎛ 이하가 바람직하고, 1 ㎛ 이하가 더욱 바람직할 수 있다.
<<절연막(501B) 및 절연막(501C)>>
예를 들면, 절연성 무기 재료, 절연성 유기 재료, 또는 무기 재료 및 유기 재료를 함유하는 절연성 복합 재료가 절연막(501B) 및 절연막(501C)에 사용될 수 있다.
구체적으로, 무기 산화물막, 무기 질화물막, 무기 산화질화물막, 또는 이들 막 중 어느 하나와 적층하는 재료가 절연막(501B) 및 절연막(501C)에 사용될 수 있다. 예를 들면, 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화질화 실리콘막, 또는 이들 막 중 어느 하나와 적층하는 재료가 절연막(501B) 및 절연막(501C)에 사용될 수 있다.
예를 들면, 절연막(501A)에 사용될 수 있는 재료가 절연막(501C)에 사용될 수 있다.
구체적으로, 절연막(501B) 및 절연막(501C)에 대해서, 폴리에스테르, 폴리올레핀, 폴리아미드, 폴리이미드, 폴리카보네이트, 폴리실록산, 아크릴 수지 등, 또는 이들로부터 선택되는 복수 종 수지의 적층 재료 또는 복합 재료가 사용될 수 있다. 또한, 감광성 재료가 사용될 수 있다.
<<절연막(521A), (521B), 및 528>>
절연막(501B) 또는 절연막(501C)에 사용될 수 있는 재료가 절연막(521A, 521B, 또는 528)에 사용될 수 있다.
따라서, 절연막(521A)과 중첩하는 부품으로 인한 단계는, 예를 들면 납작한 표면이 형성될 수 있기 위해 커버될 수 있다. 복수의 배선 사이에 제공되는 절연막(521B)은 복수 배선의 단락을 방지할 수 있다. 제 3 도전막(551)과 중첩하는 개구부를 갖는 절연막(528)은 제 3 도전막(551)과 제 3 도전막(551)의 에지에서 발생할 수 있는 제 4 도전막 사이에 단락을 방지할 수 있다.
<<착색막 CF1 및 CF2>>
착색막 CF1은 미리 결정된 색의 광을 투과하는 재료를 사용하여 형성될 수 있기 때문에, 컬러 필터 등으로서 사용될 수 있다.
예를 들면, 책색막 CF1은 청색, 녹색, 적색, 황색, 또는 백색의 광을 투과하는 재료를 사용하여 형성될 수 있다.
착색막 CF2는, 예를 들면 착색막 CF1의 재료, 구체적으로 착색막 CF1을 통과하는 광을 투과하는 재료를 사용하여 형성될 수 있다. 그 경우에 있어서, 착색막 CF2, 개구부(751H), 및 착색막 CF1을 통과하는 제 2 표시 소자(550)로부터 발하는 광의 일부가 표시 패널의 외측에 추출될 수 있다. 또한, 미리 결정된 컬러 광으로 발하는 광을 전환하는 기능을 가진 재료가 컬러막 CF2에 사용될 수 있다. 구체적으로, 퀀텀닷이 컬러막 CF2에 사용될 수 있다. 따라서, 색 순도가 높은 표시를 달성할 수 있다.
<<차광막 BM>>
광 투과를 방지하는 재료가 차광막 BM에 사용될 수 있고, 그런 경우에는 차광막 BM은, 예를 들면 블랙 매트릭스로서 기능한다.
<<절연막(771)>>
절연막(771)은 폴리이미드, 에폭시 수지, 아크릴 수지 등으로 형성될 수 있다.
<<정렬막 AF1 및 AF2>>
정렬막 AF1 및 AF2는 러빙 공정 또는 광학 정렬 공정에 의해 미리 결정된 정렬을 갖도록 형성된 재료와 같은 폴리이미드 등을 함유하는 재료로 형성될 수 있다.
<<광학막(770P)>>
예를 들면, 편광판, 위상차판, 확산막, 반사방지막, 응축막 등이 광학막(770P)으로서 사용될 수 있다. 또한, 2색 안료를 함유하는 편광판이 광학막(770P)에 사용될 수 있다.
또한, 이물의 부착을 방지하는 대전방지막, 착색제의 부착을 억제하는 방수제막, 사용시 스크래치를 억제하는 하드 코트막 등이 광학막(770P)에 사용될 수 있다.
<<구동 회로 GD>>
시프트 레지스터와 같은 다양한 순차 회로 중 어느 하나가 구동 회로 GD로서 사용될 수 있다. 예를 들면, 트랜지스터 MD, 커패시터 등이 구동 회로 GD에 사용될 수 있다. 구체적으로, 트랜지스터 M과 동일한 단계에서 형성될 수 있는 반도체막을 포함하는 트랜지스터가 사용될 수 있다.
트랜지스터 MD로서, 도전막(524)을 포함하는 트랜지스터와 같은 트랜지스터 M와 상이한 트랜지스터가 사용될 수 있다. 반도체막(508)은 도전막(524 및 504) 사이에 제공된다. 절연막(516)은 도전막(524)과 반도체막(508) 사이에 제공된다. 절연막(506)은 반도체막(508)과 도전막(504) 사이에 제공된다. 예를 들면, 도전막(524)은 도전막(504)에 공급되는 것과 동일한 전위를 공급하는 배선과 전기적으로 접속된다.
또한, 트랜지스터 MD는 트랜지스터 M과 동일한 구조를 가질 수 있다.
<<구동 회로 SD>>
예를 들면, 직접 회로가 구동 회로 SD에 사용될 수 있다. 구체적으로, 실리콘 기판 상에 형성된 직접 회로가 사용될 수 있다.
예를 들면, 칩 온 글라스(COG)법은 절연막(501C) 상에 제공되는 패드 상에 구동 회로 SD를 탑재하는데 사용될 수 있다. 구체적으로, 도전성 재료는 패드 상에 직접 회로를 탑재하는데 사용될 수 있다. 또한, 패드는 화소 회로(730)(i,j)와 전기적으로 접속된다.
<표시 패널의 구조예 2>
본 발명의 일 실시형태의 표시 패널의 또 다른 구조를 도 3(A) 및 3(B)을 참조하여 설명할 것이다.
도 3(A)은 도 1(A)의 단면선 X1-X2, X3-X4, 및 X5-X6을 따라 취해진 본 발명의 일 실시형태의 표시 패널(700B)의 단면 구조를 도시하는 단면도이다. 도 3(B)은 도 3(A)에서 트랜지스터 MB 또는 트랜지스터 MDB를 도시하는 단면도이다.
구조예 1에 기재된 표시 장치의 것과 상이한 구조를 하기 상세하게 기재할 것이고, 상기 설명은 다른 유사한 구조를 위해 나타낸다.
구체적으로, 도 3(A) 및 3(B)에서 표시 패널(700B)은 착색막 CF2가 생략되고, 제 2 표시 소자(550B)가 청색, 녹색, 적색 등의 광을 발하며, 탑 게이트 트랜지스터 MB 및 MDB가 제공되고, 전극을 통하여 사용되는 배선(511)과 전기적으로 접속되는 단자(519B)가 제공되며, 절연막(570B)이 기판(570) 대신에 제공된다는 점에서 도 2(A) 내지 2(C)의 표시 패널(700)과 상이하다.
<<제 2 표시 소자(550B)>>
하나의 화소(서브-화소라고도 불림)에 있어서, 또 다른 서브-화소에 제공된 제 2 표시 소자로부터 발하는 것과 상이한 색의 광을 발하는 제 2 표시 소자(550B)가 사용된다. 예를 들면, 청색 광을 발하는 제 2 표시 소자(550B)가 하나의 화소에 사용되고, 녹색 광 또는 적색 광을 발하는 제 2 표시 소자가 또 다른 화소에 사용된다.
구체적으로, 청색 광을 발하는 발광 유기 화합물을 함유하는 층(553B)을 포함하는 유기 EL 소자가 제 2 표시 소자(550B)에 사용된다. 녹색 광 또는 적색 광을 발하는 발광 유기 화합물을 함유하는 층을 포함하는 유기 EL 소자가 또 다른 화소에 사용된다.
또한, 증발법, 잉크젯법, 또는 섀도 마스크를 사용하는 인쇄법을 채용하여 발광 유기 화합물을 함유하는 층을 형성할 수 있다. 그 경우에 있어서, 하나의 화소에 또 다른 화소에 제공된 제 2 표시 소자로부터 발하는 것과 상이한 색의 광을 발하는 발광 유기 화합물을 함유하는 층이 사용될 수 있다.
또한, 제 2 표시 소자(550B)는 오목한 형상을 가질 수 있고, 발하는 광은 개구부(751H)로 모아질 수 있다. 따라서, 제 2 표시 소자(550B)의 발광 기능을 갖는 영역은 개구부(751H)와 중첩하지 않는 영역까지 넓어질 수 있다. 예를 들면, 개구부(751H)와 중첩하지 않는 영역의 면적은 개구부(751H)와 중첩하는 영역의 면적의 20% 이상일 수 있다. 따라서, 제 2 표시 소자(550B)를 통해 흐르는 전류의 밀도가 감소될 수 있고, 예를 들면 열 발생이 억제될 수 있다. 또한, 신뢰성이 개선될 수 있다. 또한, 개구부(751H)의 면적이 감소될 수 있다.
<<트랜지스터 MB>>
트랜지스터 MB는 절연막(501C)과 중첩하는 영역을 갖는 도전막(504) 및 절연막(501C)과 도전막(504) 사이에 제공되는 영역을 갖는 반도체막(508)을 포함한다. 또한, 도전막(504)은 게이트 전극으로서 기능한다(도 3(B) 참조).
반도체막(508)은 제 1 영역(508A), 제 2 영역(508B), 및 제 3 영역(508C)으로 구성된다. 제 1 영역(508A) 및 제 2 영역(508B)은 도전막(504)과 중첩하지 않는다. 제 3 영역(508C)은 제 1 영역(508A)과 제 2 영역(508B) 사이에 위치되고 도전막(504)과 중첩한다.
트랜지스터 MB는 제 3 영역(508C)과 도전막(504) 사이에 절연막(506)을 포함한다. 또한, 절연막(506)은 게이트 절연막으로서 기능한다.
제 1 영역(508A) 및 제 2 영역(508B)은 제 3 영역(508C)보다 낮은 저항을 갖고, 소스 영역 및 드레인 영역으로서 기능한다.
또한, 예를 들면 후술되는 산화물 반도체막의 저항성을 제어하기 위한 방법은 반도체막(508) 내에 제 1 영역(508A) 및 제 2 영역(508B)을 형성하기 위한 방법으로서 사용될 수 있다. 구체적으로, 희가스를 함유하는 가스를 사용한 플라즈마 처리가 사용될 수 있다. 예를 들면, 도전막(504)이 마스크로서 사용되는 경우, 제 3 영역(508C) 일부의 형상은 도전막(704) 말단부의 형상과 동일할 수 있다.
트랜지스터 MB는 각각 제 1 영역(508A) 및 제 2 영역(508B)과 접하고 있는 도전막(512A) 및 도전막(512B)을 포함한다. 도전막(512A)은 소스 전극 및 드레인 전극 중 하나로서 기능하고, 도전막(512B)은 그것의 다른 하나로서 기능한다.
트랜지스터 MB와 동일한 공정에서 형성될 수 있는 트랜지스터가 트랜지스터 MDB 또는 스위치 SW1으로서 사용될 수 있다.
<<단자(519B)>>
절연막(501A, 501B, 및 501C)에서 개구부 내에 형성되는 도전막이 전극을 통하기 위해 사용될 수 있다. 따라서, 화소 회로가 제공되는 측과 반대되는 절연막(501A, 501B, 또는 501C)의 측 상에 단자(519B)가 제공될 수 있다. 즉, 절연막(501A, 501B, 및 501C)은 화소 회로와 단자(519B) 사이에 제공될 수 있다.
<<절연막(570B)>>
절연막(570B)으로서, 예를 들면 50 ㎚ 이상 및 10 ㎛ 미만, 바람직하게는 100 ㎚ 이상 및 5 ㎛ 미만의 두께를 갖는 절연막이 사용될 수 있다. 구체적으로, 이러한 절연막은 제조 공정에서 사용되는 기판 상에 형성될 수 있고 그것으로부터 상이한 기판으로 전이될 수 있다. 따라서, 표시 패널(700B)의 두께가 작아질 수 있다.
구체적으로, 600 ㎚ 두께의 산화질화 실리콘막 및 200 ㎚ 두께의 질화 실리콘막의 적층 재료를 함유하는 막이 절연막(570B)으로서 사용될 수 있다.
구체적으로, 600 ㎚ 두께의 산화질화 실리콘막, 200 ㎚ 두께의 질화 실리콘막, 200 ㎚ 두께의 산화질화 실리콘막, 140 ㎚ 두께의 질화산화 실리콘막, 및 100 ㎚ 두께의 산화질화 실리콘막이 순서대로 적층된 적층 재료를 함유하는 막이 절연막(570B)으로서 사용될 수 있다.
<표시 패널의 구조예 3>
본 발명의 일 실시형태의 표시 패널의 또 다른 구조를 도 7을 참조하여 설명할 것이다.
도 7은 도 1의 단면선 X1-X2, X3-X4, 및 X5-X6을 따라 취해진 본 발명의 일 실시형태의 표시 패널(700C)의 단면 구조를 도시하는 단면도이다.
구조예 1에 기재된 표시 장치의 것과 상이한 구조를 이하에 상세하게 설명할 것이고, 상기 설명은 다른 유사한 구조를 위해 나타낸다.
구체적으로, 도 7의 표시 패널은 착색막 CF1 및 CF2가 생략되고, 제 2 표시 소자(550B)가 청색, 녹색, 적색 등의 광을 발하며, 제 4 절연막(501D)이 절연막(501A)과 절연막(501B) 사이에 제공되고, 제 2 도전막(752) 대신에 제 2 도전막(752C)이 절연막(501A)과 제 4 절연막(501D) 사이에 제공되며, 제 2 도전막(752C)이 빗살형 형상을 갖는다는 점에서 도 2(A) 내지 2(C)의 것과 상이하다.
이러한 구조에 따라, 제 1 도전막(751) 및 제 2 도전막(752C)은 액정 재료를 함유하는 층(753)의 두께 방향으로 수평의 전기장을 가할 수 있기 때문에, 제 1 표시 소자(750)는 FFS 모드로 구동될 수 있다.
<<제 4 절연막(501D)>>
제4 절연막(501D)은 절연막(501A) 및 절연막(501B)에 사용될 수 있는 재료 중 어느 하나를 사용하여 형성될 수 있다.
<산화물 반도체막의 저항성을 제어하기 위한 방법>
산화물 반도체막의 저항성을 제어하기 위한 방법을 설명할 것이다.
소정 저항을 가진 산화물 반도체막이 반도체막(508), 도전막(524), 제 1 영역(508A), 또는 제 2 영역(508B)에 사용될 수 있다.
예를 들면, 산화물 반도체 내에 함유되는 수소 및 물과 같은 불순물의 농도 및/또는 막 내의 산소 결손을 제어하기 위한 방법이 산화물 반도체막의 저항을 제어하기 위한 방법으로서 사용될 수 있다.
구체적으로, 플라즈마 처리는 수소와 물과 같은 불순물의 농도 및/또는 막 내의 산소 결손을 증가 또는 감소시키기 위한 방법으로서 사용될 수 있다.
구체적으로, 희가스(He, Ne, Ar, Kr, Xe), 수소, 붕소, 인, 및 질소로부터 선택되는 하나 이상의 종을 함유하는 가스를 사용한 플라즈마 처리가 채용될 수 있다. 예를 들면, Ar 분위기 하에 플라즈마 처리, Ar 및 수소의 혼합 가스 분위기 하에 플라즈마 처리, 암모니아 분위기 하에 플라즈마 처리, Ar 및 암모니아의 혼합 가스 분위기 하에 플라즈마 처리, 또는 질소 분위기 하에 플라즈마 처리가 채용될 수 있다. 따라서, 산화물 반도체막이 높은 캐리어 밀도 및 낮은 저항을 가질 수 있다.
또한, 산화물 반도체막이 낮은 저항을 가질 수 있도록, 수소, 붕소, 인, 또는 질소가 이온 주입법, 이온 도핑법, 플라즈마 액침 이온 주입법 등에 의해 산화물 반도체막에 첨가된다.
또한, 산화물 반도체막이 높은 캐리어 밀도 및 낮은 저항을 가질 수 있도록, 수소를 함유하는 절연막은 산화물 반도체와 접하여 형성되고, 수소는 절연막에서 산화물 반도체막으로 확산된다.
예를 들면, 1×1022 원자/㎤ 이상의 수소 농도를 가진 절연막은 산화물 반도체막과 접하여 형성되고, 그런 경우에 수소가 산화물 반도체막에 효과적으로 공급될 수 있다. 구체적으로, 질화 실리콘막은 산화물 반도체막과 접하여 형성되는 절연막으로서 사용될 수 있다.
산화물 반도체막 내에 함유되는 수소는 금속 원자와 결합된 산소와 반응해서 물이 되고, 산소가 방출된 격자(또는 산소가 방출된 부분) 내에 산소 결손이 형성된다. 산소 결손으로 수소의 진입으로 인해, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 금속 원자와 결합된 산소와 수소 일부의 결합은 캐리어로서 기능하는 전자의 발생을 야기시키는 경우가 있다. 따라서, 산화물 반도체막은 높은 캐리어 밀도 및 낮은 저항을 가질 수 있다.
구체적으로, 8×1019 원자/㎤ 이상, 바람직하게는 1×1020 원자/㎤ 이상, 보다 바람직하게는 5×1020 원자/㎤ 이상의 2차 이온 질량 분석기(SIMS)에 의해 측정된 수소 농도를 가진 산화물 반도체가 도전막(524), 제 1 영역(508A), 또는 제 2 영역(508B)에 적합하게 사용될 수 있다.
한편, 높은 저항을 가진 산화물 반도체가 트랜지스터의 채널을 형성하는 반도체막에 사용될 수 있다.
예를 들면, 막 내 또는 계면에서의 산소 결손이 채워질 수 있도록, 산소를 함유하는 절연막, 즉 산소를 방출할 수 있는 절연막은 산화물 반도체막과 접하여 형성되고, 산소는 절연막에서 산화물 반도체막으로 공급된다. 따라서, 산화물 반도체막은 높은 저항을 가질 수 있다.
예를 들면, 산화 실리콘막, 산화질화 실리콘막은 산소를 방출할 수 있는 절연막으로서 사용될 수 있다.
산소 결손이 채워지고 수소 농도가 감소된 산화물 반도체막은 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막이라 불릴 수 있다. 용어 "실질적으로 진성"이란 산화물 반도체막이 8×1011 /㎤ 미만, 바람직하게 1×1011 /㎤ 미만, 더욱 바람직하게 1×1010 /㎤ 미만의 캐리어 밀도를 갖는 상태를 나타낸다. 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막은 적은 캐리어 발생원을 가지므로 낮은 캐리어 밀도를 가질 수 있다. 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막은 결함 상태의 저밀도를 가지므로, 트랩 상태의 저밀도를 가질 수 있다.
또한, 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막을 포함하는 트랜지스터는 매우 낮은 오프-상태의 전류를 갖고; 소자가 1×106 ㎛의 채널폭 및 10 ㎛의 채널 길이 L를 갖는 경우라도, 오프-상태의 전류는 반도체 파라미터 분석자의 측정 제한 이하, 즉 1V 내지 10V의 소스 전극과 드레인 전극 사이에 전압(드레인 전압)에서 1×10-13 A 이하일 수 있다.
매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막인 산화물 반도체막 내에 채널 영역이 형성된 트랜지스터가 전기 특성 및 높은 신뢰성의 작은 변화를 가질 수 있다.
구체적으로, 2×1020 원자/㎤ 이하, 바람직하게 5×1019 원자/㎤ 이하, 보다 바람직하게 1×1019 원자/㎤ 이하, 보다 바람직하게 5×1018 원자/㎤ 미만, 보다 바람직하게 1×1018 원자/㎤ 이하, 보다 바람직하게 5×1017 원자/㎤ 이하, 보다 바람직하게 1×1016 원자/㎤ 이하의 2차 이온 질량 분석기(SIMS)에 의해 측정된 수소 농도를 가진 산화물 반도체가 트랜지스터의 채널이 형성되는 반도체막에 사용되는 것이 바람직할 수 있다.
높은 수소 농도 및/또는 다량의 산소 결손을 갖고 반도체막(508)보다 낮은 저항을 갖는 산화물 반도체막이 도전막(524)으로서 사용된다.
도전막(524)의 수소 농도는 반도체막(508)의 것보다 2배 이상, 바람직하게는 10배 이상이다.
도전막(524)의 저항은 반도체막(508)의 것보다 1×10-8배 이상 및 1×10-1배 미만이다.
구체적으로, 도전막(524)의 저항은 1×10- 3Ω㎝ 이상 및 1×104Ω㎝ 미만, 바람직하게 1×10-3Ω㎝ 이상 및 1×10-1Ω㎝ 미만이다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
(실시형태 2)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 패널의 구조를 도 1(A) 내지 1(C) 및 도 8(A) 및 8(B)를 참조하여 설명할 것이다.
도 1(A) 및 1(C)은 본 발명의 일 실시형태의 표시 패널의 구조를 도시한다. 도 1(A) 및 1(B)은 각각 본 발명의 일 실시형태의 표시 패널(700D) 및 도 1(A)의 화소(702)(i,j)의 상면도이다.
도 8(A) 내지 8(C)은 본 발명의 일 실시형태의 표시 패널의 구조를 도시한다. 도 8(A)은 도 1(A)의 단면선 X1-X2, X3-X4, 및 X5-X6을 따라 취해진 표시 패널(700D)의 단면도이다. 도 8(B)은 도 8(A)의 트랜지스터 M의 단면도이다. 도 8(C)은 도 8(A)의 트랜지스터 MD의 단면도이다.
<표시 패널의 구조예 1>
본 실시형태에 기재된 표시 패널(700D)은 화소(702)(i,j) 및 단자(519D)(1)를 포함한다(도 1(A) 참조).
화소(702)(i,j)는 절연막(501B), 절연막(501B) 내에 제공된 개구부 내에 제 1 접촉(591), 제 1 접촉(591)과 전기적으로 접속되는 화소 회로(730)(i,j), 화소 회로(730)(i,j)와 전기적으로 접속되는 제 2 접촉(592), 제 1 접촉(591)과 전기적으로 접속되는 제 1 표시 소자(750), 및 제 2 접촉(592)과 전기적으로 접속되는 제 2 표시 소자(550)를 포함한다(도 1(C) 및 도 8(A) 참조).
절연막(501B)은 제 1 표시 소자(750)와 제 2 표시 소자(550) 사이에 놓인 영역을 포함한다.
제 1 표시 소자(750)는 입사광을 반사하는 반사막을 포함하고 개구부(751H)를 갖는다. 제 1 표시 소자(750)는 반사된 광의 강도를 제어하기 위해 구성된다. 또한, 제 1 도전막(751)은 반사막으로서 사용될 수 있다.
개구부(751H)와 중첩하는 제 2 표시 소자(550)의 영역은 개구부(751H) 쪽으로 광을 발하는 기능을 갖는다.
단자(519D)(1)는 화소 회로(730)(i,j)와 전기적으로 접속되고 다른 부품과의 접촉이 이루어질 수 있는 표면을 갖는다. 다른 부품과의 접촉이 이루어질 수 있는 표면은 표시를 행하기 위해 사용되는 외광을 반사하는 반사막의 표면과 동일한 방향으로 면하고 있다.
표시 패널(700D)의 화소 회로(730)(i,j)는 스위치 SW1 또는 SW2와 같은 스위칭 소자를 포함한다(도 1(C) 참조).
본 발명의 일 실시형태에 의한 표시 패널(700D)은 화소(702)(i,j) 및 화소와 전기적으로 접속되는 단자(519D)(i,j)를 포함한다. 화소(702)(i,j)는 절연막(501B), 절연막(501B) 내에 제공된 개구부 내에 제 1 접촉(591), 제 1 접촉(591)과 전기적으로 접속되는 화소 회로, 화소 회로(730)(i,j)와 전기적으로 접속되는 제 2 접촉(592), 제 1 접촉(591)과 전기적으로 접속되는 제 1 표시 소자(750), 및 제 2 접촉(592)과 전기적으로 접속되는 제 2 표시 소자(550)를 포함한다. 절연막(501B)은 제 1 표시 소자(750)와 제 2 표시 소자(550) 사이에 놓인 영역을 포함한다. 단자(519D)(i,j)는 다른 부품과의 접촉이 이루어질 수 있는 표면을 포함한다. 다른 부품과의 접촉이 이루어질 수 있는 표면은 표시를 행하기 위해 사용되는 외광을 반사하는 반사막의 표면과 동일한 방향으로 면하고 있다.
구조에 따라, 제 2 절연막이 제공되는 제 1 표시 소자 및 제 2 표시 소자는, 예를 들면 단자와 접속되는 화소 회로를 사용하여 구동될 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
표시 패널(700D)의 화소 회로(730)(i.j)는 스위치로서 사용될 수 있는 트랜지스터를 포함하고 반도체로서 비정질 실리콘을 포함하는 트랜지스터보다 오프-상태의 전류를 많이 억제시킬 수 있다(도 1(C) 참조).
표시 패널(700D)의 화소 회로(730)(i,j)는 오프-상태의 전류를 억제시킬 수 있는 상기 트랜지스터를 포함하기 때문에, 표시에 따른 플리커를 억제시키면서 선택 신호를 화소 회로에 공급하는 빈도를 감소시킬 수 있다. 따라서, 감소된 소비 전력을 갖고 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
표시 패널(700D)의 제 1 표시 소자(750)는 액정 재료를 함유하는 층(753), 제 1 도전막(751), 및 제 2 도전막(752)을 포함한다. 제 1 도전막(751) 및 제 2 도전막(752)은 액정 재료의 정렬을 제어하기 위해 제공된다. 제 1 도전막(751)과의 전기 접속은 제 1 접촉(591)에서 이루어진다(도 8(A) 참조).
표시 패널(700)의 제 2 표시 소자(550D)는 제 3 도전막(551), 제 3 도전막(551)과 중첩하는 영역을 가진 제 4 도전막(552), 및 제 3 도전막(551)과 제 4 도전막(552) 사이에 발광 유기 화합물을 함유하는 층(553)을 포함한다. 제 3 도전막(551)은 제 2 접촉(592)과 전기적으로 접속되어 광을 투과한다.
표시 패널(700D)은 각각 제 1 표시 소자(750) 및 제 2 표시 소자(550)로서 사용되는 반사형 액정 소자 및 유기 EL 소자를 포함한다.
구조로 인해, 명 장소에서는 외광 및 반사형 액정 소자를 이용해서 표시를 행하는 반면, 암 장소에서는 유기 EL 소자로부터 발하는 광을 이용해서 표시를 행한다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다. 따라서, 높은 가시성으로 표시를 행할 수 있는 신규 표시 패널, 감소된 소비 전력을 가진 신규 표시 패널, 또는 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
제 2 표시 소자(550)는 외광을 반사하는 기능을 갖는 것이 바람직하다. 예를 들면, 가시광을 반사하는 재료는 제 4 도전막(552)에 사용될 수 있다.
반사막 내의 개구부(751H)를 포함하는 하나 또는 복수의 개구부의 총 면적에 대한 개구부 이외에 반사막 부분의 총 면적비는 0.052 이상 및 0.6 이하이다. 개구부(751H)의 면적은 3 ㎛2 이상 및 25 ㎛2 이하이다. 또한, 반사막으로서 제 1 도전막(751)을 사용하는 경우에 있어서, 제 1 도전막(751) 내에 개구부(751H)를 포함하는 개구부의 총 면적에 대한 개구부 이외에 제 1 도전막(751) 부분의 총 면적비는 0.052 이상 및 0.6 이하이다(도 1(B) 참조).
화소의 면적을 1이라 가정할 경우, 반사막의 면적은 화소 면적의 0.5 이상 및 0.95 이하일 수 있다. 또한, 개구부(751H)의 면적은 화소 면적의 0.052 이상 및 0.3 이하일 수 있다.
구조로 인해, 액정 재료의 불규칙한 정렬을 방지할 수 있다. 또한, 명 장소에서는 외광 및 반사형 액정 소자를 이용해서 표시를 행하는 반면, 암 장소에서는 유기 EL 소자로부터 발하는 광을 이용해서 표시를 행한다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
표시 패널(700D)의 반사막은 절연막(501B) 내에 내장된 영역을 포함하고 영역은 절연막(501B)에 의해 커버되지 않는다. 예를 들면, 제 1 도전막(751)이 반사막으로서 사용되는 경우에 있어서, 절연막(501B) 내에 내장된 영역은 제 1 도전막(751)의 측면 및 제 1 접촉(591)과 접하는 그 표면 상에 제공된다.
단자(519D)(1)는 절연막(501B) 내에 내장된 영역을 포함하고 영역은 절연막(501B)에 의해 커버되지 않는다.
따라서, 제 1 도전막의 에지에서의 단계를 최소화하여 단계로 인한 정렬 결함의 가능성을 감소시킬 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널이 제공될 수 있다.
또한, 표시 패널(700D)은 하나 또는 복수의 화소를 포함할 수 있다. 예를 들면, n 화소(702)(i,j)는 행 방향으로 배열될 수 있고 m 화소(702)(i,j)는 행 방향과 교차하는 열 방향으로 배열될 수 있다. 또한, i는 1 이상 및 m 이하의 정수이고, j는 1 이상 및 n 이하의 정수이며, m 및 n 각각은 1 이상의 정수이다.
또한, 표시 패널(700D)은 행 방향으로 배열된 화소(702)(i,j) 내지 (702)(i,n)와 전기적으로 접속되는 스캔선 G1(i) 및 G2(i)를 포함할 수 있다(도 1(C) 참조).
또한, 표시 패널(700D)은 열 방향으로 배열된 화소(702)(1,j) 내지 (702)(m,j)와 전기적으로 접속되는 신호선 S(j)를 포함할 수 있다.
또한, 표시 패널(700)의 화소(702)(i,j)는 제 1 표시 소자(750)와 중첩하는 영역을 가진 착색막 CF1, 제 1 표시 소자(750)와 중첩하는 영역 내에 개구부를 갖는 차광막 BM, 및 착색막 CF1 또는 차단막 BM과 액정 재료를 함유하는 층(753) 사이에 절연막(771)을 포함한다(도 8(A) 참조). 절연막(771)으로 인해, 착색막 CF1의 두께에 의한 요철을 방지할 수 있다. 또한, 차광막 BM, 착색막 CF1 등에서 액정 재료를 함유하는 층(753)으로 불순물이 확산되는 것을 방지할 수 있다.
표시 패널(700D)은 기판(770)과 액정 재료를 함유하는 층(753) 사이에 정렬막 AF2 및 액정 재료를 함유하는 층(753)과 절연막(501B) 사이에 정렬막 AF1을 포함한다.
표시 패널(700D)에 있어서, 액정 재료를 함유하는 층(753)은 기판(770), 절연막(501B), 및 실런트(705)에 의해 둘러싸여 있다. 실런트(705)는 기판(770)과 절연막(501B)을 결합시키는 기능을 갖는다.
표시 패널(700D)은 기판(770)과 절연막(501B) 사이에 공간을 위한 구조 KB1을 포함한다.
표시 패널(700D)은 화소(702)(i,j)와 중첩하는 영역을 가진 광학막(770P)을 포함한다. 표시 패널(700D)에 있어서, 기판(770)은 광학막(770P)과 액정 재료를 함유하는 층(753) 사이에 제공된다.
표시 패널(770D)은 기능층(520D)을 포함한다. 기능층(520D)은 절연막(501B), 절연막(501C), 절연막(521A), 절연막(521B), 및 절연막(528)을 포함한다.
절연막(501B) 및 절연막(501C)은 각각 제 1 접촉(591)이 제공되는 개구부 및 제 3 접촉(593)이 제공되는 개구부를 갖는다. 본 실시형태에 있어서 절연막(501C)이 절연막(501B) 상에 적층되지만, 절연막(501C)은 생략될 수 있다.
절연막(521B)은 절연막(501B)과 중첩하는 영역을 갖는다.
절연막(521A)은 절연막(501B)과 절연막(521B) 사이에 놓인다.
절연막(521A)은 제 2 접촉(592)이 제공되는 개구부를 갖는다.
절연막(528)은 제 2 표시 소자(550)가 제공되는 개구부를 갖는다.
표시 패널(700D)에 있어서, 착색막 CF2은 제 2 표시 소자(550)와 반사막 내의 개구부(751H) 사이에 놓인다.
표시 패널(700D)은 기능층(520D)과 중첩하는 영역을 갖는 기판(570), 및 기능층(520D)과 기판(570)을 결합하는 결합층(505)을 포함한다.
표시 패널(700D)에 있어서, 제 2 표시 소자(550)는 기능층(520D)과 기판(570) 사이에 놓인다.
표시 패널(700D)은 기능층(520D)과 기판(570) 사이에 구조 KB2를 포함하여 그들 사이에 공간을 제공한다.
표시 패널(700D)은 구동 회로 GD를 포함한다. 예를 들면, 구동 회로 GD는 트랜지스터 MD를 포함한다(도 1(A) 및 도 8(A) 참조). 예를 들면, 구동 회로 GD는 스캔선 G1(i) 또는 스캔선 G2(i)에 선택 신호를 공급하는 기능을 갖는다.
표시 패널(700D)은 화소 회로(730)(i,j)와 전기적으로 접속되는 배선(511) 및 단자(519D)(1)를 포함한다. 표시 패널(700D)은 배선 ANO, 배선 VCOM1, 및 배선 VCOM2을 포함할 수 있다(도 1(C) 및 도 8(A) 참조).
또한, 연성 인쇄 회로 기판 FPC1은 도전성 재료막 ACF1을 사용하여 단자(519D)(1)와 전기적으로 접속될 수 있다. 예를 들면, 표시 패널(700D)은 도전성 재료막 ACF1을 사용하여 구동 회로 SD와 전기적으로 접속될 수 있다.
표시 패널(700D)은 단자(519D)(2)를 포함할 수 있다. 단자(519D)(2)는 화소 회로(730)(i,j) 또는 단자(519D)(1)를 형성하기 위해 동일한 공정으로 형성될 수 있는 단자와 전기적으로 접속된다. 단자(519D)(2)의 하나의 표면은 다른 부품과 접하고 있고 표시를 행하기 위해 사용되는 외광을 반사하는 반사막의 표면과 동일한 방향으로 면하고 있다. 또한, 예를 들면 단자(519D)(2)는 도전성 부재 CP를 사용하는 제 2 도전막(752)과 전기적으로 접속될 수 있다.
또한, 구동 회로 SD는 화상 정보에 따라 화상 신호를 공급한다.
표시 패널(700D)의 부품을 후술할 것이다. 또한, 부품은 명확하게 구분되지 않을 수 있고 하나의 장치는 또 다른 장치로서 기능하거나 또 다른 장치의 일부를 포함하는 경우가 있다.
예를 들면, 가시광을 반사하는 도전막을 제 1 도전막(751)으로서 사용하는 경우에 있어서, 제 1 도전막(751)은 반사막으로서 사용될 수 있고: 제 1 도전막(751)은 반사막으로서 기능하며, 반사막은 제 1 도전막(751)으로서 기능한다.
<구조>
표시 패널(700D)은 기판(570), 기판(770), 배선(511), 및 단자(519D)(1) 및 단자(519D)(2)를 포함한다(도 8(A) 참조).
표시 패널(700D)은 실런트(705), 결합층(505), 구조 KB1, 및 구조 KB2를 포함한다.
표시 패널(770D)은 화소(702)(i,j), 제 1 표시 소자(750), 및 제 2 표시 소자(550)를 포함한다.
표시 패널(700D)은 제 1 도전막(751), 제 2 도전막(752), 액정 재료를 함유하는 층(753), 개구부(751H), 및 반사막을 포함한다.
표시 패널(700D)은 제 3 도전막(551), 제 4 도전막(552), 및 발광 유기 화합물을 함유하는 층(553)을 포함한다.
표시 패널(700D)은 기능층(520D), 화소 회로(730)(i,j), 제 1 접촉(591), 제 2 접촉(592), 또는 제 3 접촉(593)을 포함한다(도 8(A) 및 도 1(C) 참조).
표시 패널(700D)은 스위칭 소자 SW1, 스위칭 소자 SW2, 트랜지스터 M, 트랜지스터 MD, 절연막(501B), 절연막(501C), 절연막(521A), 절연막(521B), 및 절연막(528)을 포함한다.
표시 패널(700D)은 착색막 CF1, 착색막 CF2, 차광막 BM, 절연막(771), 정렬막 AF1, 정렬막 AF2, 및 광학막(770P)을 포함한다.
표시 패널(770D)은 구동 회로 GD 및 구동 회로 SD를 포함한다.
<<기판(570)>>
기판(570)은 제조 공정에서 열 처리를 견디기에 충분히 높은 내열성을 갖는 재료를 사용하여 형성될 수 있다. 예를 들면, 기판(570)에 사용될 수 있고 실시형태 1에 기재된 재료와 유사한 재료가 사용될 수 있다.
<<기판(770)>>
발광 재료가 기판(770)에 사용될 수 있다. 예를 들면, 기판(570)에 사용될 수 있는 재료가 기판(770)에 사용될 수 있다.
<<배선(511), 단자(519D)(1), 및 단자(519D)(2)>>
도전성 재료는 배선(511), 단자(519D)(1), 또는 단자(519D)(2)에 사용될 수 있다. 예를 들면, 실시형태 1에서 배선(511 또는 519)에 사용될 수 있는 재료와 유사한 재료가 사용될 수 있다.
<<제 1 접촉(591), 제 2 접촉(592), 및 제 3 접촉(593)>>
도전성 재료는 제 1 접촉(591) 또는 제 2 접촉(592)에 사용될 수 있다. 예를 들면, 배선(511) 또는 단자(519D)(1) 또는 단자(519D)(2)에 사용될 수 있는 재료와 유사한 재료가 사용될 수 있다.
<<결합층(505) 및 실런트(705)>>
무기 재료, 유기 재료, 무기 재료와 유기 재료의 복합 재료 등이 결합층(505) 및 실런트(705)에 사용될 수 있다. 예를 들면, 실시형태 1에 기재된 결합층(505) 및 실런트(705)의 재료와 유사한 재료가 사용될 수 있다.
<<구조 KB1 및 KB2>>
구조 KB1 및 KB2는 유기 재료, 무기 재료, 유기 재료와 무기 재료의 복합 재료 등을 사용하여 형성될 수 있다. 따라서, 미리 결정된 공간은 구조 KB1 또는 KB2가 제공되는 부품 사이에 제공될 수 있다. 예를 들면, 구조 KB1 또는 KB2에 사용될 수 있고 실시형태 1에 기재된 재료와 유사한 재료가 사용될 수 있다.
<<화소(702)(i,j)>>
화소(702)(i,j)는 제 1 표시 소자(750), 제 2 표시 소자(550), 및 기능층(520D)을 포함할 수 있다.
화소(702)(i,j)는 착색막 CF1, 차광막 BM, 절연막(771), 정렬막 AF1, 정렬막 AF2, 및 착색막 CF2을 포함할 수 있다.
<<제 1 표시 소자(750)>>
예를 들면, 광의 투과 또는 반사를 제어하는 기능을 갖는 표시 소자가 제 1 표시 소자(750)로서 사용될 수 있다. 예를 들면, 편광판 및 액정 소자 또는 MEMS 셔터 표시 소자의 조합된 구조가 사용될 수 있다. 반사형 표시 소자의 사용은 표시 패널의 소비 전력을 감소시킬 수 있다. 구체적으로, 반사형 액정 표시 소자는 제 1 표시 소자(750)로서 사용될 수 있다. 예를 들면, 제 1 표시 소자(750)에 사용될 수 있고 실시형태 1에 기재된 재료와 유사한 재료가 사용될 수 있다.
<<반사막>>
반사막은 액정 재료를 함유하는 층(753)을 통과하는 광을 반사하는 재료로 형성될 수 있고, 그런 경우에 제 1 표시 소자(750)는 반사형 액정 소자일 수 있다. 예를 들면, 반사막에 사용될 수 있고 실시형태 1에 기재된 재료와 유사한 재료가 사용될 수 있다.
<<개구부(751H)>>
예를 들면, 실시형태 1에 기재된 개구부는 개구부로서 사용될 수 있다.
<<제 2 표시 소자(550)>>
발광 소자는, 예를 들면 제 2 표시 소자(550)로서 사용될 수 있다. 구체적으로, 유기 전기장 발광 소자, 무기 전기장 발광 소자, 발광 다이오드 등이 제 2 표시 소자(550)에 사용될 수 있다.
예를 들면, 백색 광을 발하도록 형성된 스택은 발광 유기 재료를 함유하는 층(553)으로서 사용될 수 있다. 구체적으로, 청색 광을 발하는 형광 재료를 함유하는 발광 유기 재료를 함유하는 층, 형광 재료 이외에 녹색 광 및/또는 적색 광을 발하는 재료를 함유하는 층, 또는 형광 재료 이외에 황색 광을 발하는 재료를 함유하는 층의 스택이 발광 유기 재료를 함유하는 층(553)으로서 사용될 수 있다.
예를 들면, 배선(511)에 사용되는 재료는 제 3 도전막(551) 또는 제 4 도전막(552)에 사용될 수 있다.
예를 들면, 가시광을 투과하는 도전성 재료가 제 3 도전막(551)에 사용될 수 있다.
예를 들면, 가시광을 투과하는 도전성 재료가 제 4 도전막(552)에 사용될 수 있다.
구체적으로, 도전성 산화물, 인듐을 함유하는 도전성 산화물, 인듐 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 갈륨이 첨가된 아연 산화물 등이 제 3 도전막(551)에 사용될 수 있다.
또한, 광을 투과하기에 충분히 얇은 금속막이 제 3 도전막(551)으로서 사용될 수 있다.
<<기능층(520D)>>
기능층(520D)은 화소 회로(730)(i,j), 제 1 접촉(591), 제 2 접촉(592), 및 제 3 접촉(593)을 포함한다. 기능층(520D)은 절연막(501A), 절연막(501B), 절연막(501C), 절연막(521A), 절연막(521B), 및 절연막(528)을 포함한다.
<<화소 회로(730)(i,j)>>
예를 들면, 화소 회로(730)(i,j)에 사용될 수 있고 실시형태 1에 기재된 구조와 유사한 구조가 사용될 수 있다.
<<트랜지스터 M>>
트랜지스터 M은 반도체막(508) 및 반도체막(508)과 중첩하는 영역을 포함하는 도전막(504)을 포함한다(도 8(B) 참조). 트랜지스터 M은 도전막(512A), 도전막(512B), 및 반도체막(508)과 도전막(504) 사이에 절연막(506)을 포함한다. 예를 들면, 트랜지스터 M에 사용될 수 있고 실시형태 1에 기재된 구조와 유사한 구조가 사용될 수 있다.
<<스위치 SW1 및 SW2>>
트랜지스터는 스위치 SW1 또는 SW2로서 기능할 수 있다.
예를 들면, 트랜지스터 M과 동일한 공정에서 제조될 수 있는 트랜지스터는 스위치 SW1 또는 SW2로서 사용될 수 있다.
<<절연막(501B) 및 절연막(501C)>>
본 실시형태에 있어서, 절연막(501C)이 절연막(501B) 상에 적층되지만, 절연막(501C)은 생략될 수 있다. 예를 들면, 절연막(501B) 또는 절연막(501C)에 사용될 수 있고 실시형태 1에 기재된 재료와 유사한 재료가 사용될 수 있다.
<<절연막(521A, 521B, 및 528)>>
예를 들면, 절연막(521A, 521B, 또는 528)에 사용될 수 있고 실시형태 1에 기재된 재료와 유사한 재료가 사용될 수 있다.
<<착색막 CF1 및 CF2>>
예를 들면, 착색막 CF1 또는 CF2에 사용될 수 있고 실시형태 1에 기재된 재료와 유사한 재료가 사용될 수 있다.
<<차광막 BM>>
광 투과를 방지하는 재료가 차광막 BM에 사용될 수 있고, 그런 경우에는 차광막 BM은, 예를 들면 블랙 매트릭스로서 기능한다.
<<절연막(771)>>
절연막(771)은 폴리이미드, 에폭시 수지, 아크릴 수지 등으로 형성될 수 있다.
<<정렬막 AF1 및 AF2>>
정렬막 AF1 및 AF2은 러빙 공정 또는 광학 정렬 공정에 의해 미리 결정된 정렬을 갖도록 형성된 재료와 같이 폴리이미드 등을 함유하는 재료로 형성될 수 있다.
<<광학막(770P)>>
예를 들면, 광학막(770P)에 사용될 수 있고 실시형태 1에 기재된 재료와 유사한 재료가 사용될 수 있다.
<<구동 회로 GD>>
예를 들면, 구동 회로 GD에 사용될 수 있고 실시형태 1에 기재된 구조와 유사한 구조가 사용될 수 있다.
<<구동 회로 SD>>
예를 들면, 직접 회로가 구동 회로 SD 내에 사용될 수 있다. 구체적으로, 실리콘 기판 상에 형성된 직접 회로가 사용될 수 있다.
예를 들면, 칩 온 글라스(COG)법은 절연막(501C) 상에 제공된 패드 상에 구동 회로 SD를 탑재하는데 사용될 수 있다. 구체적으로, 도전성 재료막은 패드 상에 직접 회로를 탑재하는데 사용될 수 있다. 또한, 패드는 화소 회로(730)(i,j)와 전기적으로 접속된다.
<표시 패널의 구조예 2>
본 발명의 일 실시형태의 표시 패널의 또 다른 구조를 도 9(A) 내지 9(D)를 참조하여 설명할 것이다.
도 9(A) 내지 9(D)는 본 발명의 일 실시형태의 표시 패널에 사용될 수 있는 화소 회로의 구조를 도시한다. 도 9(A) 내지 9(D)에 나타낸 화소 회로는 도 1(C)의 화소 회로(730)(i,j) 대신에 사용될 수 있다.
또한, 도 9(A)의 화소 회로(730)(i,j)는 신호선 S1(j) 및 S2(j)와 전기적으로 접속된다는 점에서 도 1(C)의 화소 회로(730)(i,j)와 상이하다.
도 9(B)에 나타낸 화소 회로(730)(i,j)는 신호선 S1(j) 및 S2(j)와 전기적으로 접속되고 스위치 SW1 및 SW2의 제어 전극이 스캔선 G1(i)과 전기적으로 접속된다는 점에서 도 1(C)에 나타낸 화소 회로(730)(i,j)와 상이하다.
도 9(C)에 나타낸 화소 회로(730)(i,j)는 커패시터 C1의 제 2 전극이 배선 CS과 전기적으로 접속된다는 점에서 도 1(C)에 나타낸 화소 회로(730)(i,j)와 상이하다. 또한, 배선 VCOM1 이외에 배선이 배선 CS로서 사용될 수 있다.
도 9(D)에 나타낸 화소 회로(730)(i,j)는 커패시터 C2의 제 2 전극이 배선 ANO와 전기적으로 접속되고, 트랜지스터 M의 제 2 전극이 배선 ANO와 전기적으로 접속된다는 점에서 도 9(A)에 나타낸 화소 회로(730)(i,j)와 상이하다. 또한, 예를 들면 트랜지스터 M은 도전막(524)을 포함하는 트랜지스터 MD와 유사한 구조를 가질 수 있다.
<표시 패널의 구조예 3>
본 발명의 일 실시형태의 표시 패널의 또 다른 구조를 도 10을 참조하여 설명할 것이다.
도 10은 본 발명의 일 실시형태의 표시 패널의 구조를 도시한다. 도 10은 도 1(A)의 단면선 X1-X2, X3-X4, 및 X5-X6를 따라 취해진 본 발명의 일 실시형태인 표시 패널(700E)의 단면도이다.
또한, 도 10에 나타낸 표시 패널(700E)은 제 1 도전막(751) 및 제 2 도전막(752)이 절연막(501B) 내에 내장된 영역 및 절연막(501B)으로부터 노출된 영역을 포함하고 제 2 접촉(592) 및 제 3 도전막(551)이 동일한 도전성 재료를 함유한다는 점에서 도 8(A)에 나타낸 표시 패널(700D)와 상이하다.
구체적으로, 표시 패널(700E)의 제 1 표시 소자(750)는 IPS 모드 등으로 구동되는 액정 표시 소자를 포함한다.
<표시 패널의 구조예 4>
본 발명의 일 실시형태의 표시 패널의 또 다른 구조를 도 11을 참조하여 설명할 것이다.
도 11은 본 발명의 일 실시형태의 표시 패널의 구조를 도시한다. 도 11은 도 1(A)의 단면선 X1-X2, X3-X4, 및 X5-X6를 따라 취해진 본 발명의 일 실시형태인 표시 패널(700E)의 단면도이다.
또한, 도 11의 표시 패널(700F)은 전자 잉크를 함유하는 층(753T)이 액정 재료를 함유하는 층(753) 대신에 제공되고, 제 1 투명 도전막(751T)이 개구부(751H)를 갖는 제 1 도전막(751) 대신에 제공되며, 투명 구조 KB3가 제 2 표시 소자(550)와 중첩하는 영역 내에 놓인다는 점에서 도 8(A)에 표시 패널(700D)과 상이하다.
구체적으로, 표시 패널(700F)의 전자 잉크를 함유하는 층(753T)은 전기 영동 잉크와 같은 재기록할 수 있는 전자 잉크를 함유한다. 전자 잉크의 전기적인 제어에 의해, 재기록 및 소거를 행할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
(실시형태 3)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 패널을 제조하기 위한 방법을 도 12 내지 19를 참조하여 설명할 것이다.
도 12는 본 발명의 일 실시형태의 표시 패널(700D)을 제조하기 위한 방법을 도시하는 플로우 차트이다. 도 13 내지 19는 도 1(A)의 단면선 X1-X2, X3-X4, 및 X5-X6를 따라 취해진 제조 단계에서의 표시 패널(700D)의 단면도이다.
<표시 패널의 제조방법>
본 실시형태에 기재된 표시 패널(700D)의 제조방법은 하기 11 단계로 구성된다.
<단계 1>
단계 1에 있어서, 절연막(501A)은 제조 공정에 사용되는 기판 상에 형성된다(도 12에서 U1을 참조). 예를 들면, 분리막(510W)이 절연막(501A)과 기판(510) 사이에 제공되도록 절연막(501A)을 형성한다.
제조 공정에 사용되는 기판은, 예를 들면 기판(510) 및 기판(510)과 중첩하는 영역을 가진 분리막(510W)을 포함할 수 있다.
기판(510)은 제조 공정에서 열 처리를 견디기에 충분히 높은 내열성을 갖는 재료를 사용하여 형성될 수 있다.
예를 들면, 하기 크기: 6세대(1500 ㎜×1850 ㎜), 7세대(1870 ㎜×2200 ㎜), 8세대(2200 ㎜×2400 ㎜), 9세대(2400 ㎜×2800 ㎜), 및 10세대(2950 ㎜×3400 ㎜) 중 어느 하나를 갖는 대형 유리 기판이 사용될 수 있다. 따라서, 대형 LCD가 기판(510)으로서 사용될 수 있고, 대형 표시 장치가 제조될 수 있다.
기판(510)에 대해서, 유기 재료, 무기 재료, 유기 재료와 무기 재료의 복합 재료 등이 사용될 수 있다. 예를 들면, 유리, 세라믹, 또는 금속과 같은 무기 재료가 기판(510)에 사용될 수 있다.
구체적으로, 무알칼리 유리, 소다-석회 유리, 칼륨 유리, 크리스탈 유리 석영, 사파이어 등이 기판(510)에 사용될 수 있다. 구체적으로, 무기 산화물, 무기 질화물, 무기 산화질화물 등이 기판(510)에 사용될 수 있다. 예를 들면, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 또는 산화 알루미늄막이 기판(510)에 사용될 수 있다. 스테인리스강, 알루미늄 등이 기판(510)에 사용될 수 있다.
예를 들면, 수지, 수지막, 또는 플라스틱과 같은 유기 재료가 기판(510)에 사용될 수 있다. 구체적으로, 수지막 또는 폴리에스테르, 폴리올레핀, 폴리아미드, 폴리이미드, 폴리카보네이트, 아크릴 수지 등의 수지판이 기판(510)에 사용될 수 있다.
예를 들면, 금속판, 얇은 유리판, 또는 무기 재료의 막이 부착된 수지막과 같은 복합 재료가 기판(510)에 사용될 수 있다. 예를 들면, 섬유상 또는 입자상 금속, 유리, 무기 재료 등을 수지막에 분산시킴으로써 형성되는 복합 재료가 기판(510)으로서 사용될 수 있다. 예를 들면, 섬유상 또는 입자상 수지, 유기 재료 등을 무기 재료에 분산시킴으로써 형성되는 복합 재료가 기판(510)으로서 사용될 수 있다.
단층 재료 또는 복수의 층이 적층된 적층 재료가 기판(510)에 사용될 수 있다. 예를 들면, 베이스, 베이스 내에 함유된 불순물의 확산을 방지하는 절연막 등이 적층된 적층 재료가 기판(510)에 사용될 수 있다.
예를 들면, 절연막(501A)을 단계 9에서 기판(510)으로부터 분리되도록 허용하는 재료를 사용하여 분리막(510W)을 형성할 수 있다.
또한, 절연막(501A)이 기판(510)으로부터 분리된 후에 분리막(510W)이 기판(510)측 상에 남아있을 수 있다. 또한, 기판(510)으로부터 절연막(501A)과 함께 분리막(510W)을 분리시킬 수 있다.
구체적으로, 기판(510), 분리막(501W), 및 절연막(501A)이 각각 무알칼리 유리 기판, 텅스텐 등을 함유한 막, 및 무기 산화물을 함유한 막 또는 무기 산화질화물을 사용하여 형성되는 경우에 있어서, 절연막(501A)이 기판(510)으로부터 분리된 후에 분리막(510W)은 기판(510)측 상에 남아있을 수 있다.
기판(510), 분리막(510W), 및 절연막(501A)이 각각 무알칼리 유리 기판, 폴리이미드를 함유한 막, 및 다양한 재료를 함유한 막을 사용하여 형성되는 경우 분리막(510W)은 기판(510)으로부터 절연막(501A)과 함께 분리될 수 있다.
예를 들면, 절연막(501A)은 화학 기상 증착법, 스퍼터링법, 코팅법 등에 의해 분리막(501W) 상에 형성된다. 그 다음, 절연막(501A)을 완성시키기 위해서 불필요한 부분은 포토리소그래피 공정 등에 의해 제거된다.
또한, 절연막(501A)의 주변부가 기판(510)과 접하도록 분리막(510W)보다 절연막(501A)을 크게하는 것이 바람직하고, 그런 경우에 제조 공정에서 사용되는 기판으로부터 절연막(501A)의 의도되지 않은 분리의 발생을 감소시킬 수 있다.
구체적으로, 0.7 ㎜ 두께의 유리판이 기판(510)으로서 사용되고, 200 ㎚ 두께의 산화질화 실리콘막 및 30 ㎚ 두께의 텅스텐막이 기판(501)측으로부터 순서대로 적층된 적층 재료가 분리막(510W)에 사용된다. 또한, 600 ㎚ 두께의 산화질화 실리콘막 및 200 ㎚ 두께의 질화 실리콘막이 분리막(510W)측으로부터 순서대로 적층된 적층 재료를 포함하는 막이 절연막(501A)으로서 사용될 수 있다. 또한, 산화질화 실리콘막은 질소보다 산소를 많이 포함하는 막을 나타내고, 질화산화 실리콘막은 산소보다 질소를 많이 포함하는 막을 나타낸다.
구체적으로, 절연막(501A) 대신에, 600 ㎚ 두께의 산화질화 실리콘막, 200 ㎚ 두께의 질화 실리콘막, 200 ㎚ 두께의 산화질화 실리콘막, 140 ㎚ 두께의 질화산화 실리콘막, 및 100 ㎚ 두께의 산화질화 실리콘막이 분리막(510W)측으로부터 순서대로 적층된 적층 재료를 포함하는 막이 사용될 수 있다.
<<단계 2>>
단계 2에 있어서, 반사막 및 단자가 형성된다(도 12에서 U2 참조). 또한, 제 1 도전막(751)은 본 실시형태의 실시예에서 반사막으로서 기능한다.
반사막은 개구부(751H)를 포함한다. 단자는 단자(519D)(1) 및 단자(519D)(2)를 포함한다.
도전성 재료를 함유하는 막은 화학 기상 증착법, 스퍼터링법, 코팅법 등에 의해 절연막(501A) 상에 형성된다. 그 다음, 반사막 및 단자(519D)(1) 및 단자(519D)(2)로서 사용되는 제 1 도전막(751)을 완성시키기 위해서, 불필요한 부분은 포토리소그래피 공정에 의해 제거된다.
<<단계 3>>
단계 3에 있어서, 반사막 및 단자를 커버하는 절연막(501B)이 형성된다(도 12에서 U3 참조). 또한, 절연막(501B)과 중첩하는 영역을 갖는 절연막(501C)은 절연막(501B)이 형성된 후에 연속적으로 형성될 수 있다.
절연막(501B) 및 절연막(501C)은 개구부를 갖는다.
불순물 확산을 억제하는 막은 화학 기상 증착법, 스퍼터링법, 코팅법 등에 의해 반사막 및 단자를 커버하기 위해 형성된다.
그 다음, 절연막(501B) 및 절연막(501C)을 완성시키기 위해서, 제 1 도전막(751)에 이르는 개구부 및 단자(519D)(1)에 이르는 개구부는 포토리소그래피 공정 등에 의해 형성된다.
<<단계 4>>
단계 4에 있어서, 제 1 접촉(591) 및 제 3 접촉(593)이 형성된다(도 12 및 도 13에서 U4 참조). 반사막은 제 1 접촉(591)과 전기적으로 접속되어 있다. 단자(519D)(1)는 제 3 접촉(593)과 전기적으로 접속되어 있다. 또한, 트랜지스터 M, 트랜지스터 MD, 또는 스위치 SW1로서 사용될 수 있는 트랜지스터의 게이트 전극으로서 기능하는 도전막(504)은 제 1 접촉(591) 및 단자(519D)와 함께 형성될 수 있다.
도전성 재료를 함유하는 막은 화학 기상 증착법, 스퍼터링법, 코팅법 등에 의해 절연막(501C), 제 1 도전막(751)에 이르는 개구부, 및 단자(519D)(1)에 이르는 개구부와 접하도록 형성된다.
그 다음, 제 1 접촉(591), 제 3 접촉(593), 및 도전막(504)을 완성시키기 위해서, 불필요한 부분은 포토리소그래피 공정에 의해 제거된다.
<<단계 5>>
단계 5에 있어서, 제 1 접촉(591) 및 제 3 접촉(593)과 전기적으로 접속되는 화소 회로가 형성된다(도 12에서 U5 참조).
도전성 재료를 함유하는 막, 절연 재료를 함유하는 막, 반도체 재료를 함유하는 막 등이 화학 기상 증착법, 스퍼터링법 등에 의해 형성된다. 그 다음, 막의 불필요한 부분은 포토리소그래피법 등에 의해 제거된다. 증착법 및 포토리소그래피법 등의 조합으로, 트랜지스터 M, 트랜지스터 MD, 및 스위치 SW1으로서 기능하는 트랜지스터 등을 포함하는 화소 회로가 완성된다.
이어서, 화소 회로의 트랜지스터와 같은, 소자를 보호하는 절연막(516 및 518)이 형성된다. 또한, 제 2 게이트 전극으로서 기능하는 도전막(524)은 절연막(516 및 518) 사이에 형성된다.
그 다음, 착색막 CF2이 형성된다.
그 다음, 절연막(521A)이 형성된다. 화소 회로에 이르는 개구부가 절연막(516, 518, 및 521A) 내에 형성된다.
<<단계 6>>
단계 6에 있어서, 화소 회로와 전기적으로 접속되는 제 2 접촉(592)이 형성된다(도 12 및 도 14에서 U6 참조). 또한, 배선은 제 2 접촉(592)과 함께 형성될 수 있다.
예를 들면, 도전성 재료를 함유하는 막이 화학 기상 증착법, 스퍼터링법, 코팅법 등에 의해 형성된다.
그 다음, 막의 불필요한 부분은 포토리소그래피법 등에 의해 제거되어 제 2 접촉(592)을 형성한다.
<<단계 7>>
단계 7에 있어서, 제 2 접촉(592)과 전기적으로 접속되는 제 2 표시 소자(550)가 형성된다(도 12 및 도 15에서 U7 참조).
예를 들면, 절연막(521B)은 제 2 접촉(592)과 제 2 표시 소자(550) 사이에 형성된다.
이어서, 제 2 접촉(592)과 전기적으로 접속되는 제 3 도전막(551)을 형성하기 위해서, 도전성 재료를 함유하는 막은 화학 기상 증착법, 스퍼터링법 등에 의해 형성된다. 그 다음, 제 3 도전막(551)을 종료시키기 위해서, 불필요한 부분은 포토리소그래피법으로 제거된다.
이어서, 제 3 도전막(551)과 중첩하는 영역 내에 개구부를 갖는 절연막(528)이 형성된다. 또한, 제 3 도전막(551)의 말단이 절연막(528)에 의해 커버된다. 예를 들면, 감광성 폴리머막은 코팅법 등에 의해 형성되고, 절연막(528)을 종료시키기 위해서, 그것의 불필요한 부분은 포토리소그래피법에 의해 제거된다.
그 다음, 절연막(528)과 접하는 구조 KB2는, 예를 들면 절연막(528)의 것과 유사한 방법에 의해 형성된다.
그 다음, 발광 유기 화합물을 함유하는 층(553)은 절연막(528)의 개구부에 노출된 제 3 도전막(551)을 커버하기 위해 형성된다. 섀도 마스크를 사용하는 증발법, 인쇄법, 잉크젯법 등이 사용될 수 있다.
그 다음, 발광 유기 화합물을 함유하는 층(553)이 제 3 도전막(551)과 제 4 도전막(552) 사이에 제공되도록 제 4 도전막(552)이 형성된다. 구체적으로, 섀도 마스크를 사용하는 증발법, 스퍼터링법 등이 사용될 수 있다. 또한, 제 4 도전막(552)은 배선(511)과 전기적으로 접속된다.
<<단계 8>>
단계 8에 있어서, 기판(570)이 적층된다(도 12 및 도 16에서 U8 참조).
유체 수지 등을 가해서 결합층(505)을 형성한다. 구체적으로, 코팅법, 인쇄법, 잉크젯법 등이 사용될 수 있다. 또한, 시트형 유체 수지 등을 결합해서 결합층(505)을 형성한다.
그 다음, 기능층(520D) 및 기판(570)은 결합층(505)을 사용하여 결합된다.
<<단계 9>>
단계 9에 있어서, 제조 공정에 사용되는 기판(510)이 분리된다(도 12 및 도 17에서 U9 참조).
예를 들면, 제조 공정에 사용되는 기판(510)으로부터 분리막(510W)에 날카로운 팁을 스티킹함으로써, 또는 레이저 등을 사용하는 방법(예를 들면, 레이저 어블레이션법)에 의해 분리막(510W)의 일부가 절연막(510A)로부터 제거됨으로써 분리 개시점을 형성할 수 있다.
그 다음, 제조 공정에서 사용되는 기판(510)이 분리 개시점으로부터 서서히 분리된다.
또한, 분리막(510W)과 절연막(501A) 사이에 계면 부근이 이온으로 조사되어 정전기를 제거하면서 분리가 행해질 수 있다. 구체적으로, 이온은 이온화 장치에 의해 발생될 수 있다. 또한, 분리막(501W)과 절연막(501A) 사이의 계면에 노즐에 의해 액체가 사출되고 분사될 수 있다. 예를 들면, 사출된 액체 또는 분사된 액체로서, 물, 극성 용매, 분리막(501W)을 용해하는 액체 등이 사용될 수 있다. 이러한 액체를 사출함으로써, 분리를 동반하는 정전기 등의 영향이 감소될 수 있다.
특히, 텅스텐 산화물을 함유하는 막이 분리막(501W)에 사용되는 경우에 있어서, 물을 함유하는 액체가 사출되거나 분사되면서 기판(501)이 분리되고, 이것은 분리에 따른 응력의 감소를 유도한다.
<<단계 10>>
단계 10에 있어서, 절연막(501A)은 제거되어 반사막 및 단자를 노출시킨다(도 12 및 도 18의 U10 참조).
절연막(501A)은 웨트 에칭 또는 드라이 에칭과 같은 에칭, 화학적 기계적 연마 등에 의해 제거될 수 있다.
<<단계 11>
단계 11에 있어서, 제 1 표시 소자가 형성된다(도 12 및 도 19의 U11 참조).
카운터 기판이 분리된다. 구체적으로, 차광막 BM, 착색막 CF1, 절연막(771), 제 2 도전막(752), 구조 KB1, 및 정렬막 AF2을 포함하는 기판(770)은 카운터 기판으로서 준비된다.
그 다음, 절연막(510B) 및 제 1 도전막(751)과 중첩하는 영역을 포함하는 정렬막 AF1은 인쇄법, 러빙법 등을 사용하여 형성된다.
실런트(705)가 형성된다. 구체적으로, 유체 수지를 가해서 디스펜싱법, 인쇄법등을 사용하여 프레임형 형상을 형성한다. 또한, 도전성 부재 CP를 함유하는 재료를 단자(519D)(2)와 중첩하는 실런트(705)의 영역에 가한다.
그 다음, 액정 재료는 디스펜싱법을 사용하여 실런트(705)에 의해 둘러싸인 영역 내에 적하된다.
그 다음, 기판(770)을 실런트(705)를 사용하여 절연막(501B)과 결합시킨다. 또한, 구조 KB1은 절연막(501B)과 기판(770) 사이에 제공되어서 도전성 부재 CP를 사용하는 단자(519D)(2) 및 제 2 도전막(752)을 전기적으로 접속시킨다.
본 실시형태의 표시 패널(700D)의 제조방법은 제조 공정에 사용되는 기판(510)을 분리하기 위한 단계 및 절연막(501A)을 제거하기 위한 단계를 포함하여 반사막 및 단자를 노출시킨다. 따라서, 반사막의 에지에서의 단계를 최소화하여 단계로 인한 정렬 결함의 가능성을 감소시킬 수 있다. 또한, 다른 부품과의 접촉이 이루어지는 단자의 표면을 노출시킬 수 있다. 따라서, 매우 편리하거나 신뢰성이 있는 신규 표시 패널의 제조방법이 제공될 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
(실시형태 4)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 패널에 사용될 수 있는 트랜지스터의 구조를 도 20(A) 내지 20(C)을 참조하여 설명할 것이다.
<반도체 장치의 구조예>
도 20(A)은 트랜지스터(100)의 상면도이다. 도 20(B)은 도 20(A)의 단면선 X1-X2를 따라 취해진 단면도이고, 도 20(C)은 도 20(A)의 단면선 Y1-Y2를 따라 취해진 단면도이다. 또한, 도 20(A)에 있어서, 트랜지스터(100)의 몇몇 부품(예를 들면, 게이트 절연막으로서 기능하는 절연막)은 복잡성을 피하기 위해 도시되지 않는다. 몇몇 경우에 있어서, 단면선 Y1-T2의 방향을 채널 길이 방향으로 나타내고 단면선 X1-X2의 방향을 채널 폭 방향으로 나타낸다. 도 20(A)에 있어서, 몇몇 부품은 후술되는 트랜지스터의 몇몇 상면도에 도시되지 않는다.
또한, 트랜지스터(100)는 실시형태 1 또는 2에 기재된 표시 패널에 사용될 수 있다.
예를 들면, 트랜지스터(100)가 트랜지스터 M로서 사용되는 경우, 기판(102), 도전막(104), 절연막(106)과 절연막(107)의 적층막, 산화물 반도체막(108), 도전막(112a), 도전막(112b), 절연막(114)과 절연막(116)의 적층막, 및 절연막(118)을 각각 절연막(501C), 도전막(504), 절연막(506), 반도체막(508), 도전막(512A), 도전막(512B), 절연막(516), 및 절연막(518)이라 불릴 수 있다.
트랜지스터(100)는 기판(102) 상에 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 상에 절연막(106), 절연막(106) 상에 절연막(107), 절연막(107) 상에 산화물 반도체막(108), 및 산화물 반도체막(108)과 전기적으로 접속되는 소스 및 드레인 전극으로서 기능하는 도전막(112a 및 112b)을 포함한다. 트랜지스터(100) 상에, 구체적으로 도전막(112a 및 112b) 및 산화물 반도체막(108) 상에 절연막(114, 116, 및 118)이 제공된다. 절연막(114, 116, 118)은 트랜지스터(100)용 보호 절연막으로서 기능한다.
산화물 반도체막(108)은 도전막(104)측 상에 제 1 산화물 반도체막(108a) 및 제 1 산화물 반도체막(108a) 상에 제 2 산화물 반도체막(108b)을 포함한다. 또한, 절연막(106 및 107)은 트랜지스터(100)의 게이트 절연막으로서 기능한다.
In-M 산화물(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf임) 또는 In-M-Zn 산화물은 산화물 반도체막(108)에 사용될 수 있다. 반도체막(108)에 대해서 In-M-Zn 산화물을 사용하는 것이 특히 바람직하다.
제 1 산화물 반도체막(108a)은 In의 원자 비율이 M의 원자 비율보다 큰 제 1 영역을 포함한다. 제 2 산화물 반도체막(108b)은 In의 원자 비율이 제 1 산화물 반도체막(108a)의 것보다 작은 제 2 영역을 포함한다. 제 2 영역은 제 1 영역보다 더 얇은 부분을 포함한다.
In의 원자 비율이 M의 원자 비율보다 큰 제 1 영역을 포함하는 제 1 산화물 반도체막(108a)은 트랜지스터(100)의 전계-효과 이동도(또한, 이동도 또는 μFE으로 단순하게 나타냄)를 증가시킬 수 있다. 구체적으로, 트랜지스터(100)의 전계-효과 이동도는 10 ㎠/Vs를 초과할 수 있다.
예를 들면, 게이트 신호를 발생시키는 게이트 드라이버용(구체적으로, 게이트 드라이버 내에 포함되는 시프트 레지스터의 출력 단자와 접속되는 디멀티플렉스) 전계-효과 이동도가 높은 트랜지스터의 사용은 반도체 장치 또는 표시 장치가 좁은 프레임을 갖도록 허용한다.
한편, In의 원자 비율이 M의 것보다 큰 제 1 영역을 포함하는 제 1 산화물 반도체막(108a)은 광 조사에 있어서 트랜지스터(100)의 전기 특성을 변화시키는 것을 훨씬 용이하게 만든다. 그러나, 본 발명의 일 실시형태의 반도체 장치에 있어서, 제 2 산화물 반도체막(108b)은 제 1 산화물 반도체막(108a) 상에 형성된다. 또한, 제 1 산화물 반도체막(108b) 내에 채널 영역을 포함하는 부분 및 채널 영역 부근의 두께는 제 1 산화물 반도체막(108a)의 두께보다 작다.
또한, 제 2 산화물 반도체막(108b)은 In의 원자 비율이 제 1 산화물 반도체막(108a)보다 작은 제 2 영역을 포함하기 때문에 제 1 산화물 반도체막(108a)의 것보다 큰 Eg를 갖는다. 이런 이유로 인해, 제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b)의 층상 구조인 산화물 반도체막(108)은 광 조사에 따른 네가티브 바이어스 응력 시험에 대한 높은 저항을 갖는다.
산화물 반도체막(108)에 의해 흡수되는 광의 양은 광 조사 중에 감소될 수 있다. 결과적으로, 광 조사로 인해 트랜지스터(100)의 전기적인 특성의 변화가 감소될 수 있다. 본 발명의 일 실시형태의 반도체 장치에 있어서, 절연막(114) 또는 절연막(116)은 초과 산소를 포함하고 있다. 이 구조는 광 조사로 인해 트랜지스터(100)의 전기적인 특성의 변화를 더 감소시킬 수 있다.
여기서, 산화물 반도체막(108)을 도 20(B)을 참조하여 상세하게 설명한다.
도 20(B)은 도 20(C)에 도시된 트랜지스터(100) 내에 산화물 반도체막(108) 및 그 부근의 단면 확대도이다.
도 20(B)에 있어서, t1, t2-1, 및 t2-2는 각각 산화물 반도체막(108a)의 두께, 산화물 반도체막(108b)의 하나의 두께, 및 산화물 반도체막(108b)의 다른 두께를 나타낸다. 산화물 반도체막(108a) 상에 산화물 반도체막(108b)은 도전막(112a 및 112b)이 형성된 경우 산화물 반도체막(108a)이 에칭 가스, 부식액 등에 노출되는 것을 방지한다. 이것은 산화물 반도체막(108a)이 없거나 두께가 거의 감소되지 않는 이유이다. 반대로, 산화물 반도체막(108b)에 있어서, 함몰이 에칭된 영역 내에 형성되기 위해서, 도전막(112a 및 112b)과 중첩하지 않는 부분은 도전막(112a 및 112b)의 형성에 의해 에칭된다. 즉, 도전막(112a 및 112b)과 중접하는 영역 내에 산화물 반도체막(108b)의 두께는 t2-1이고, 도전막(112a 및 112b)과 중첩하지 않는 영역 내의 산화물 반도체막(108b)의 두께는 t2-2이다.
산화물 반도체막(108a)과 산화물 반도체막(108b)의 두께 사이에 관계에 대해서 말하자면, t2-1>t1>t2-2가 바람직하다. 두께 관계에 따른 트랜지스터는 높은 전계-효과 이동도 및 광 조사의 임계 전압의 적은 변화를 가질 수 있다.
산소 결손이 트랜지스터(100) 내에 포함되는 산화물 반도체막(108) 내에 형성되는 경우, 캐리어로서 기능하는 전자가 발생되고; 결과적으로 트랜지스터(100)는 노멀리-온이 되는 경향이 있다. 따라서, 안정한 트랜지스터 특성을 위해, 산화물 반도체막(108) 내의 산소 결손, 특히 산화물 반도체막(108a) 내에 산소 결손을 감소시키는 것이 중요하다. 본 발명의 일 실시형태의 트랜지스터의 구조에 있어서, 초과 산소가 산화물 반도체막(108) 상에 절연막, 여기서 산화물 반도체막(108) 상에 절연막(114) 및/또는 절연막(116)으로 도입됨으로써, 절연막(114) 및/또는 절연막(116)에서 산화물 반도체막(108)으로 산소가 이동하여 산화물 반도체막(108) 내, 특히 산화물 반도체막(108a) 내에 산소 결손을 채운다.
절연막(114 및 116)은 각각 화학량론적 조성의 것을 초과하여 산소를 포함하는 영역(산소 초과 영역)을 포함한다. 즉, 절연막(114 및 116)은 산소를 방출할 수 있는 절연막이다. 또한, 예를 들면 증착 후에 산소가 절연막(114 및 116)으로 도입되는 방식으로 산소 초과 영역이 절연막(114 및 116) 내에 형성된다. 산소를 도입하기 위한 방법으로서, 이온 주입법, 이온 도핑법, 플라즈마 액침 이온 주입법, 플라즈마 처리 등을 채용할 수 있다.
산화물 반도체막(108a) 내에 산소 결손을 채우기 위해서, 산화물 반도체막(108b) 내에 채널 영역을 포함하는 부분 및 채널 영역 부근의 두께는 작은 것이 바람직하고, t2-2<t1을 만족하는 것이 바람직하다. 예를 들면, 산화물 반도체막(108b) 내에 채널 영역을 포함하는 부분 및 채널 영역 부근의 두께는 1 ㎚ 이상 및 20 ㎚ 이하가 바람직하고, 3 ㎚ 이상 및 10 ㎚ 이하가 보다 바람직하다.
본 실시형태의 반도체 장치의 다른 구성 소자를 상세하게 후술한다.
<<기판>>
후에 행해지는 열 처리를 적어도 견디기에 충분한 내열성을 재료가 갖는 한 기판(102)의 재료 등의 특성에 특별히 제한되지 않는다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판이 기판(102)으로서 사용될 수 있다.
또한, 단결정 반도체 기판 또는 실리콘 또는 탄화 실리콘의 다결정 반도체 기판, 실리콘 게르마늄, SOI 기판 등의 화합물 반도체 기판이 기판(102)으로서 사용될 수 있다.
또한, 반도체 소자, 절연막 등과 함께 제공된 이들 기판 중 어느 하나를 기판(102)으로서 사용할 수 있다.
유리 기판이 기판(102)으로서 사용되는 경우에 있어서, 하기 크기: 6세대(1500 ㎜×1850 ㎜), 7세대(1870 ㎜×2200 ㎜), 8세대(2200 ㎜×2400 ㎜), 9세대(2400 ㎜×2800 ㎜), 및 10세대(2950 ㎜×3400 ㎜) 중 어느 하나를 갖는 큰 기판을 사용할 수 있다. 따라서, 큰 표시 장치가 제조될 수 있다.
또한, 연성 기판이 기판(102)으로서 사용될 수 있고, 트랜지스터(100)가 연성 기판 상에 직접적으로 제공될 수 있다. 또한, 분리층은 기판(102)과 트랜지스터(100) 사이에 제공될 수 있다. 분리층 상에 형성된 반도체 장치의 일부 또는 전체가 기판(102)으로부터 분리되고 또 다른 기판 상으로 전이될 경우에 분리층이 사용될 수 있다. 그러한 경우에 있어서, 트랜지스터(100)는 낮은 내열성을 갖는 기판 또는 마찬가지로 연성 기판에 전이될 수 있다.
<<게이트 전극 및 소스와 드레인 전극으로서 기능하는 도전막>>
게이트 전극으로서 기능하는 도전막(104) 및 각각 소스 전극과 드레인 전극으로서 기능하는 도전막(112a 및 112b)은 크롬(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브덴(Mo), 탄탈(Ta), 티타늄(Ti), 텅스텐(W), 망간(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co)로부터 선택된 금속 원소; 이들 금속 원소의 어느 하나를 그 성분으로서 포함하는 합금; 이들 금속 원소의 어느 하나의 조합을 포함하는 합금 등을 사용하여 각각 형성될 수 있다.
또한, 도전막(104, 112a, 및 112b)은 단층 구조 또는 2 이상의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막이 적층된 2층 구조, 질화 티타늄막 상에 티타늄막이 적층된 2층 구조, 질화 티타늄막 상에 텅스텐막이 적층된 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 상에 텅스텐 막이 적층된 2층 구조, 및 티타늄막, 알루미늄막, 및 티타늄막이 순서대로 적층된 3층 구조를 들 수 있다. 또한, 합금막 또는 알루미늄과 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소를 조합한 질화막이 사용될 수 있다.
도전막(104, 112a, 및 112b)은 인듐 주석 산화물, 텅스텐 산화물을 포함하는 인듐 산화물, 텅스텐 산화물을 포함하는 인듐 아연 산화물, 티타늄 산화물을 포함하는 인듐 산화물, 티타늄 산화물을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘 산화물이 첨가된 인듐 주석 산화물과 같은 투광 도전성 재료를 사용하여 형성될 수 있다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti임)은 도전막(104, 112a, 및 112b)에 사용될 수 있다. 웨트 에칭 공정이 공정으로 사용될 수 있기 때문에 Cu-X 합금막의 사용은 제조 비용을 감소시키는 것을 가능하게 한다.
<<게이트 절연막으로서 기능하는 절연막>>
트랜지스터(100)의 게이트 절연막으로서 기능하는 각각의 절연막(106 및 107)으로서, 플라즈마 향상된 화학적 기상 증착(PECVD)법, 스퍼터링법 등에 의해 형성되는 하기 막 중 적어도 하나를 포함하는 절연막: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈막, 산화 마그네슘막, 산화 란탄막, 산화 세륨막, 및 산화 네오디뮴막을 사용할 수 있다. 또한, 절연막(106 및 107)의 적층 구조 대신에, 상기로부터 선택되는 재료를 사용하여 형성된 단층의 절연막 또는 3층 이상의 절연막이 사용될 수 있다.
절연막(106)은 산소의 관통을 방해하는 차단막으로서의 기능을 갖는다. 예를 들면, 초과 산소가 절연막(107), 절연막(114), 절연막(116), 및/또는 산화물 반도체막(108)에 공급되는 경우에 있어서, 절연막(106)이 산소의 관통을 방해할 수 있다.
또한, 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접하고 있는 절연막(107)은 산화물 절연막이 바람직하고 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소-초과 영역)을 포함하는 것이 바람직하다. 즉, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 예를 들면, 절연막(107) 내에 산소 초과 영역을 제공하기 위해서, 절연막(107)은 산소 분위기 내에 형성된다. 또한, 산소 초과 영역은 증착 후 절연막(107)으로의 산소 도입에 의해 형성될 수 있다. 산소를 도입하기 위한 방법으로서, 이온 주입법, 이온 도핑법, 플라즈마 액침 이온 주입법, 플라즈마 처리 등을 채용할 수 있다.
산화 하프늄이 절연막(107)에 사용되는 경우에 있어서, 하기 효과가 달성된다. 산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 높은 유전율을 갖는다. 따라서, 산화 하프늄을 사용함으로써, 산화 실리콘이 사용되는 경우와 비교한 대로 절연막(107)의 두께가 커질 수 있기 때문에; 터널 전류에 의한 누전이 낮아질 수 있다. 즉, 낮은 오프-상태의 전류를 가진 트랜지스터를 제공하는 것이 가능해진다. 게다가, 결정질 구조를 가진 산화 하프늄은 비정질 구조를 가진 산화 하프늄보다 높은 유전율을 갖는다. 따라서, 낮은 오프-상태의 전류를 가진 트랜지스터를 제공하기 위해서 결정질 구조를 가진 산화 하프늄을 사용하는 것이 바람직하다. 결정질 구조의 예로는 단사정 구조 및 등축정계 구조를 포함한다. 또한, 본 발명의 일 실시형태는 그것에 제한되지 않는다.
본 실시형태에 있어서, 질화 실리콘막은 절연막(106)으로서 형성되고, 산화 실리콘막은 절연막(107)으로서 형성된다. 질화 실리콘막은 산화 실리콘막보다 높은 유전율을 갖고 산화 실리콘막의 것과 상응하는 커패시턴스에 대해서 큰 두께가 요구된다. 따라서, 질화 실리콘막이 트랜지스터(100)의 게이트 절연막 내에 포함되는 경우, 절연막의 물리적 두께가 증가될 수 있다. 이것은 트랜지스터(100)의 내전압의 저하를 감소시키고 또한 내전압을 증가시킴으로써 트랜지스터(100)에 대한 정전 방전 데미지를 감소시키는 것이 가능해진다.
<<산화물 반도체막>>
산화물 반도체막(108)은 상술한 재료를 사용하여 형성될 수 있다.
산화물 반도체막(108)이 In-M-Zn 산화물을 포함하는 경우에 있어서, In-M-Zn 산화물을 형성하기 위해 사용되는 스퍼터링 타겟의 금속 원소의 원자비가 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:4.1이 바람직하다.
산화물 반도체막(108)이 In-M-Zn 산화물로 형성되는 경우에 있어서, 스퍼터링 타겟으로서 다결정질의 In-M-Zn 산화물을 포함하는 타겟을 사용하는 것이 바람직하다. 다결정질의 In-M-Zn 산화물을 포함하는 타겟의 사용은 결정질을 갖는 산화물 반도체막(108)의 형성을 가능하게 한다. 또한, 형성된 산화물 반도체막(108) 내에 금속 원소의 원자비는 스퍼터링 타겟의 금속 원소의 상기 원자비에서 오차로서 ±40% 내로 달라진다. 예를 들면, 4:2:4.1의 In 내지 Ga 및 Zn의 원자비로 스퍼터링 타겟이 사용되는 경우, 산화물 반도체막(108) 내의 In 내지 Ga 및 Zn의 원자비는 4:2:3일 수 있거나 4:2:3 부근일 수 있다.
산화물 반도체막(108a)은 In:M:Zn=2:1:3, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1의 원자비를 갖는 스퍼터링 타겟을 사용하여 형성될 수 있다. 산화물 반도체막(108b)은 In:M:Zn=1:1:1 또는 In:M:Zn=1:1:1.2의 원자비를 갖는 스퍼터링 타겟을 사용하여 형성될 수 있다. 또한, 산화물 반도체막(108b)을 형성하기 위해 사용되는 스퍼터링 타겟 중 금속 원소의 원자비는 반드시 In≥M 및 Zn≥M를 만족할 필요는 없고, In:M:Zn=1:3:2와 같이 In≥M 및 Zn<M을 만족할 수 있다.
산화물 반도체막(108)의 에너지 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 더욱 바람직하게는 3 eV 이상이다. 넓은 에너지 갭을 갖는 산화물 반도체의 사용은 트랜지스터(100)의 오프-상태의 전류를 감소시킬 수 있다. 특히, 2 eV 이상, 바람직하게는 2 eV 이상 및 3.0 eV 이하의 에너지 갭을 갖는 산화물 반도체막은 산화물 반도체막(108a)으로서 사용되는 것이 바람직하고, 2.5 eV 이상 및 3.5 eV 이하의 에너지 갭을 갖는 산화물 반도체막은 산화물 반도체막(108b)으로서 사용되는 것이 바람직하다. 또한, 산화물 반도체막(108b)은 산화물 반도체막(108a)의 것보다 큰 에너지 갭을 갖는 것이 바람직하다.
산화물 반도체막(108a) 및 산화물 반도체막(108b)의 각각의 두께는 3 ㎚ 이상 및 200 ㎚ 이하이고, 바람직하게 3 ㎚ 이상 및 100 ㎚ 이하이며, 보다 바람직하게 3 ㎚ 이상 및 50 ㎚ 이하이다. 또한, 그들 사이에 상술한 두께 관계를 만족하는 것이 바람직하다.
낮은 캐리어 밀도를 가진 산화물 반도체막은 산화물 반도체막(108b)으로서 사용된다. 예를 들면, 산화물 반도체막(108b)의 캐리어 밀도는 1×1017 /㎤ 이하, 바람직하게 1×1015 /㎤ 이하, 더욱 바람직하게 1×1013 /㎤ 이하, 가장 바람직하게 1×1011 /㎤ 이하이다.
또한, 상술한 조성 및 재료에 제한되는 것 없이, 적절한 조성을 가진 재료가 트랜지스터의 요구되는 반도체 특성 및 전기 특성(예를 들면, 전계-효과 이동도 및 임계 전압)에 따라 사용될 수 있다. 또한, 트랜지스터의 요구되는 반도체 특성을 얻기 위해서, 산화물 반도체막(108a) 및 산화물 반도체막(108b)의 캐리어 밀도, 불순물 농도, 결함 밀도, 산소에 대한 금속 원소의 원자비, 원자간 거리, 밀도 등이 적절하게 설정된다.
또한, 산화물 반도체막(108a) 및 산화물 반도체막(108b)으로서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하는 것이 바람직하고, 그런 경우에는 트랜지스터가 보다 우수한 전기 특성을 가질 수 있다. 여기서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은 상태(산소 결손량이 작음)를 "매우 정제된 진성" 또는 "실질적으로 매우 정제된 진성"이라 불린다. 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막은 적은 캐리어 발생원을 가지기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 채널 영역이 산화물 반도체막 내에 형성되는 트랜지스터는 드물게 네가티브 임계 전압을 갖는다(드물게 노멀리 온이다). 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막은 결함 상태의 저밀도를 가지므로 적은 캐리어 트랩을 갖는 경우가 있다. 또한, 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막은 매우 낮은 오프-상태의 전류를 갖고; 소자가 1×106 ㎛의 채널 폭 및 10 ㎛의 채널 길이를 갖는 경우라도, 오프-상태의 전류는 반도체 파라미터 분석자의 측정 한계 이하, 즉 1V 내지 10V의 소스 전극과 드레인 전극 사이에 전압(드레인 전압)에서 1×10-13 A 이하일 수 있다.
따라서, 채널 영역이 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막 내에 형성된 트랜지스터는 전기 특성의 작은 변화 및 높은 신뢰성을 가질 수 있다. 산화물 반도체막 내의 트랩 상태에 의해 트랩된 전하가 방출되는데 오랜 시간이 걸려 고정된 전하와 같이 행동할 수 있다. 따라서, 채널 영역이 트랩 상태의 고밀도를 갖는 산화물 반도체막 내에 형성되는 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다. 불순물의 예로는, 수소, 질소, 알칼리 금속, 알칼리 토금속 등을 들 수 있다.
산화물 반도체막 내에 포함되는 수소는 금속 원자와 결합된 산소와 반응하여 물이되고, 산소가 방출된 격자 내(또는 산소가 방출되는 부분)에도 산소 결손을 야기한다. 산소 결손으로의 수소 진입으로 인해, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 몇몇 경우에 있어서, 금속 원자와 결합된 산소와 수소 일부의 결합은 캐리어로서 기능하는 전자의 발생을 야기한다. 따라서, 수소를 함유하는 산화물 반도체막을 포함하는 트랜지스터가 노멀리 온이 되는 경향이 있다. 따라서, 산화물 반도체막(108) 내의 수소를 가능한 한 많이 감소시키는 것이 바람직하다. 구체적으로, 산화물 반도체막(108)에 있어서, SIMS로 측정되는 수소의 농도는 2×1020 원자/㎤ 이하, 바람직하게 5×1019 원자/㎤ 이하, 더욱 바람직하게 1×1019 원자/㎤ 이하, 더욱 바람직하게 5×1018 원자/㎤, 더욱 바람직하게 1×1018 원자/㎤ 이하, 더욱 바람직하게 5×1017 원자/㎤ 이하, 및 더욱 바람직하게 1×1016 원자/㎤ 이하이다.
14족에 속하는 원소 중에 하나인 실리콘 또는 탄소가 제 1 산화물 반도체막(108a) 내에 포함되는 경우, 산소 결손이 제 1 산화물 반도체막(108a)에서 증가되고, 제 1 산화물 반도체막(108a)은 n형 막이 된다. 따라서, 제 1 산화물 반도체막(108a) 내의 실리콘 또는 탄소의 농도(농도는 SIMS로 측정) 또는 산화물 반도체막(108a)과의 계면 부근에서 실리콘 또는 탄소의 농도(농도는 SIMS로 측정)는 2×1018 원자/㎤ 이하, 바람직하게 2×1017 원자/㎤ 이하가 되도록 설정된다.
또한, SIMS로 측정되는 제 1 산화물 반도체막(108a)의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018 원자/㎤ 이하, 바람직하게 2×1016 원자/㎤ 이하이다. 산화물 반도체와 결합하는 경우 알칼리 금속 및 알칼리 토금속은 캐리어를 발생시킬 수 있고, 그런 경우에는 트랜지스터의 오프-상태의 전류가 증가될 수 있다. 따라서, 산화물 반도체막(108a)의 알칼리 금속 또는 알칼리 토금속의 농도를 감소시키는 것이 바람직하다.
또한, 질소를 포함하는 경우, 산화물 반도체막(108a)은 캐리어로서 기능하는 전자의 발생 및 캐리어 밀도의 증가에 의해 용이하게 n형이 된다. 따라서, 질소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리-온 특성을 갖는 경향이 있다. 이런 이유로 인해, 산화물 반도체막 내의 질소를 가능한 한 많이 감소시키는 것이 바람직하고; SIMS로 측정되는 질소의 농도는, 예를 들면 5×1018 원자/㎤ 이하가 되도록 설정되는 것이 바람직하다.
예를 들면, 제 1 및 제 2 산화물 반도체막(108a 및 108b)의 각각은 비단결정 구조를 가질 수 있다. 예를 들면, 비단결정 구조는 후술되는 c축 정렬된 결정질 산화물 반도체(CAAC-OS), 다결정질 구조, 미정질 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중에서, 비정질 구조는 결함 상태 중 가장 높은 밀도를 갖는 반면, CAAC-OS는 결함 상태 중 가장 낮은 밀도를 갖는다.
<<트랜지스터의 보호 절연막으로서 기능하는 절연막>>
절연막(114 및 116)은 각각 산화물 반도체막(108)에 산소를 공급하는 기능을 갖는다. 절연막(118)은 트랜지스터(100)의 보호 절연막의 기능을 갖는다. 절연막(114 및 116)은 산소를 포함한다. 또한, 절연막(114)은 산소를 투과할 수 있는 절연막이다. 절연막(114)은 후 단계에서 절연막(116)을 형성할 때에 산화물 반도체막(108)에 대한 데미지를 경감시키는 막으로서도 기능한다.
5 ㎚ 이상 및 150 ㎚ 이하, 바람직하게 5 ㎚ 이상 및 50 ㎚ 이하의 두께를 가진 산화 실리콘막, 산화질화 실리콘막 등이 절연막(114)으로서 사용될 수 있다.
또한, 절연막(114) 내의 결함수가 작고, 통상적으로 실리콘의 불포화 결합으로 인해 g=2.001에서 나타나는 신호와 대응하는 스핀 밀도가 전자 스핀 공명(ESR) 측정에 의해 3×1017 스핀/㎤ 이하인 것이 바람직하다. 이것은 절연막(114) 내의 결함 밀도가 높은 경우이기 때문에, 산소는 결함과 결합하고 절연막(114)을 투과하는 산소량은 감소된다.
또한, 외측으로부터 절연막(114)을 진입하는 모든 산소는 절연막(114)의 외측으로 이동하지 않고 몇몇 산소가 절연막(114)에 남아있다. 또한, 산소가 절연막(114)을 진입하고 절연막(114) 내에 포함되는 산소가 절연막(114)의 외측으로 이동하는 방식으로 산소의 이동이 절연막(114) 내에서 발생하는 경우가 있다. 산소를 투과하는 산화물 절연막이 절연막(114)으로서 형성되는 경우, 절연막(114) 상에 제공되는 절연막(116)으로부터 방출되는 산소가 절연막(114)을 통해 산화물 반도체막(108)으로 이동될 수 있다.
또한, 절연막(114)은 질소 산화물로 인해 저밀도 상태를 갖는 산화물 절연막을 사용하여 형성될 수 있다. 또한, 질소 산화물로 인해 밀도 상태가 산화물 반도체막의 가전자대 최대(EV_OS)의 에너지와 전도대 최소(EC_OS)의 에너지 사이에 형성될 수 있다. 질소 산화물을 적게 방출하는 산화질화 실리콘막, 질소 산화물을 적게 방출하는 산화질화 알루미늄막 등은 상기 산화물 절연막으로서 사용될 수 있다.
또한, 질소 산화물을 적게 방출하는 산화질화 실리콘막은 방출되는 암모니아량이 TDS 분석으로 방출되는 질소 산화물량보다 큰 막이고; 방출되는 암모니아량은 통상적으로 1×1018 /㎤ 이상 및 5×1019 /㎤ 이하이다. 또한, 방출되는 암모니아량은 막의 표면 온도가 50℃ 이상 및 650℃ 이하, 바람직하게 50℃ 이상 및 550℃ 이하가 되는 열 처리에 의해 방출되는 암모니아량이다.
예를 들면, 질소 산화물(NOx; x는 0 초과 및 2 이하, 바람직하게 1 이상 및 2 이하임), 통상적으로 NO2 또는 NO은 절연막(114) 내에 레벨을 형성한다. 레벨은 산화물 반도체막(108)의 에너지 갭 내에 위치된다. 따라서, 질소 산화물이 절연막(114)과 산화물 반도체막(108) 사이에 계면으로 확산되는 경우, 전자는 절연막(114)측에 레벨에 의해 트랩되는 경우가 있다. 결과적으로, 트랩된 전자는 절연막(114)과 산화물 반도체막(108) 사이에 계면 부근에 남아있기 때문에; 트랜지스터의 임계 전압은 포지티브 방향으로 시프트된다.
질소 산화물은 열 처리로 암모니아 및 산소와 반응한다. 절연막(114) 내에 포함된 질소 산화물이 열 처리로 절연막(116) 내에 포함된 암모니아와 반응하기 때문에, 절연막(114) 내에 포함된 질소 산화물이 감소된다. 따라서, 전자는 절연막(114)과 산화물 반도체막(108) 사이에 계면 부근에서 거의 트랩되지 않는다.
이러한 산화물 절연막을 사용함으로써, 절연막(114)은 트랜지스터의 임계 전압의 시프트를 감소시킬 수 있고, 이것은 트랜지스터의 전기 특성의 작은 변화를 유도한다.
또한, 절연막(114)의 100K 이하에서의 ESR 스펙트럼에 있어서, 트랜지스터의 제조 공정의 열 처리, 통상적으로 300℃ 이상 및 350℃ 미만 온도에서의 열 처리에 의해, 2.037 이상 및 2.039 이하의 g-인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g-인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g-인자에서 나타나는 제 3 신호가 관찰된다. X-밴드를 사용하여 ESR 측정에 의해 얻어지는 제 1 및 제 2 신호의 스플릿 폭 및 제 2 및 제 3 신호의 스플릿 폭은 각각 약 5 mT이다. 2.037 이상 및 2.039 이하의 g-인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g-인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g-인자에서 나타나는 제 3 신호의 스핀 밀도의 합은 1×1018 스핀/㎤ 미만, 통상적으로 1×1017 스핀/㎤ 이상 및 1×1018 스핀/㎤ 미만이다.
100K 이하에서의 ESR 스펙트럼에 있어서, 2.037 이상 및 2.039 이하의 g-인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g-인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g-인자에서 나타나는 제 3 신호는 질소 산화물(NOx; x는 0 초과 및 2 이하, 바람직하게 1 이상 및 2 이하임)에 기인되는 신호와 대응된다. 질소 산화물의 통상예는 일산화질소 및 이산화질소를 포함한다. 즉, 2.037 이상 및 2.039 이하의 g-인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g-인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g-인자에서 나타나는 제 3 신호의 총 스핀 밀도가 작을수록 산화물 절연막 내의 질소 산화물의 함량이 작아진다.
SIMS로 측정되는 상기 산화물 절연막의 질소 농도는 6×1020 원자/㎤ 이하이다.
상기 산화물 절연막을 실란 및 일산화이질소를 사용하여 220℃ 이상 및 350℃ 이하의 막 표면 온도에서 PECVD법에 의해 형성함으로써 조밀하고 딱딱한 막을 형성할 수 있다.
절연막(116)은 화학량론적 조성의 것을 초과하여 산소를 함유하는 산화물 절연막을 사용하여 형성된다. 화학량론적 조성의 것을 초과하여 산소를 포함하는 산화물 절연막으로부터 열에 의해 산소의 일부가 방출된다. 화학량론적 조성의 것을 초과하여 산소를 포함하는 산화물 절연막은 산소 원자로 전환된 방출된 산소량이 TDS 분석으로 1.0×1019 원자/㎤ 이상, 바람직하게 3.0×1020 원자/㎤ 이상인 산화물 절연막이다. 또한, TDS 분석으로 막 표면의 온도는 100℃ 이상 및 700℃ 이하, 또는 100℃ 이상 및 500℃ 이하가 바람직하다.
30 ㎚ 이상 및 500 ㎚ 이하, 바람직하게 50 ㎚ 이상 및 400 ㎚ 이하의 두께를 가진 산화 실리콘막, 산화질화 실리콘막 등이 절연막(116)으로서 사용될 수 있다.
절연막(116)의 결함수가 작고, 통상적으로 실리콘의 불포화 결합으로 인해 g=2.001에서 나타나는 신호와 대응하는 스핀 밀도가 ESR 측정에 의해 1.5×1018 스핀/㎤ 미만, 바람직하게 1×1018 스핀/㎤ 이하인 것이 바람직하다. 또한, 절연막(116)이 절연막(114)보다 산화물 반도체막(108)으로부터 보다 떨어져 제공되기 때문에; 절연막(116)은 절연막(114)보다 높은 결함 밀도를 가질 수 있다.
또한, 절연막(114 및 116)은 동일한 종의 재료로 형성된 절연막을 사용하여 형성될 수 있기 때문에; 절연막(114 및 116) 사이에 경계가 명확하게 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에 있어서, 절연막(114 및 116) 사이의 경계는 파선으로 나타낸다. 절연막(114 및 116)의 2층 구조가 본 실시형태에 기재되지만, 본 발명은 이것에 제한되지 않는다. 예를 들면, 절연막(114)의 단층 구조가 채용될 수 있다.
절연막(118)은 질소를 포함한다. 또한, 절연막(118)은 질소 및 실리콘을 포함한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단하는 기능을 갖는다. 산화물 반도체막(108)으로부터 산소의 외곽 확산, 절연막(114 및 116) 내에 포함되는 산소의 외곽 확산, 및 절연막(118)을 제공함으로써 외측으로부터 산화물 반도체막(108)으로 수소, 물 등의 진입을 방지하는 것이 가능해진다. 예를 들면, 질화물 절연막은 절연막(118)으로서 사용될 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하여 형성된다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대하여 차단 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등에 대하여 차단 효과를 갖는 산화물 절연막이 제공될 수 있다. 산소, 수소, 물 등에 대하여 차단 효과를 갖는 산화물 절연막으로서, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등을 들 수 있다.
상술한 도전막, 절연막, 및 산화물 반도체막과 같은 다양한 막이 스퍼터링법 또는 PECVD법으로 형성될 수 있지만, 이러한 막은 또 다른 방법, 예를 들면 열 CVD법에 의해 형성될 수 있다. 열 CVD법의 예로는 금속 유기 화학적 기상 증착(MOCVD)법 및 원자층 증착(ALD)법을 포함한다.
열 CVD법은 막을 형성하기 위해서 플라즈마를 이용하지 않기 때문에 플라즈마 데미지로 인한 결함이 발생되지 않는다는 이점을 갖는다.
챔버 내의 압력이 대기압 또는 감압으로 설정되기 위해서 한 번에 챔버에 소스 가스 및 산화제를 공급하고, 기판 부근 또는 기판 상에 서로 반응하는 방식으로 열 CVD법에 의한 증착을 행할 수 있다.
챔버 내의 압력이 대기압 또는 감압으로 설정되고, 반응을 위한 소스 가스가 순차적으로 챔버에 도입된 다음, 가스 도입 순서가 반복되는 방식으로 ALD법에 의한 증착을 행할 수 있다. 예를 들면, 2종 이상의 소스 가스가 순차적으로 개별 스위칭 밸브(고속 밸브라고도 불림)를 스위칭함으로써 챔버에 공급된다. 예를 들면, 제 1 소스 가스가 도입되고, 불활성 가스(예를 들면, 아르곤 또는 질소) 등이 동시에 도입되거나 소스 가스가 혼합되지 않도록 제 1 가스의 도입 후에 제 2 소스 가스가 도입된다. 또한, 제 1 소스 가스 및 불활성 가스가 한 번에 도입되는 경우에 있어서, 불활성 가스는 캐리어 가스로서 기능하고, 불활성 가스는 제 2 소스 가스의 도입과 동시에 도입될 수도 있다. 또한, 제 1 소스 가스는 불활성 가스의 도입 대신에 진공 배출에 의해 배기된 다음, 제 2 소스 가스가 도입될 수 있다. 제 1 소스 가스가 기판의 표면 상에서 흡수되어 제 1 층을 형성한 다음; 제 2 소스 가스가 도입되어 제 1 층과 반응한 결과; 박막을 형성하기 위해서, 제 2 층은 제 1 층 상에 적층된다. 가스 도입 순서는 바람직한 두께를 얻을 때까지 여러 번 반복함으로써, 우수한 단차 피복을 가진 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서의 반복 횟수에 의해 조정될 수 있으므로; ALD법은 두께를 정확하게 조정하는 것을 가능하게 하기 때문에 극미한 FET를 제조하기에 적합하다.
본 실시형태에 있어서, 도전막, 절연막, 산화물 반도체막, 및 금속 산화물막과 같은 다양한 막이 MOCVD법 또는 ALD법과 같은 열 CVD법에 의해 형성될 수 있다. 예를 들면, In-Ga-Zn-O막이 형성되는 경우에 있어서, 트리메틸인듐, 트리메틸갈륨, 및 디메틸아연이 사용된다. 또한, 트리메틸인듐의 화학식은 In(CH3)3이다. 트리메틸갈륨의 화학식은 Ga(CH3)3이다. 디메틸아연의 화학식은 Zn(CH3)2이다. 상기 조합에 제한되는 것 없이, 트리에틸갈륨(화학식: Ga(C2H5)3)은 트리메틸갈륨 대신에 사용될 수 있고 디에틸아연(화학식: Zn(C2H5)2)은 디메틸아연 대신에 사용될 수 있다.
예를 들면, 산화 하프늄막이 ALD법을 사용하여 증착 장치에 의해 형성되는 경우에 있어서, 2종의 가스, 즉 산화제로서 오존(O3) 및 용제 및 하프늄 전구체 화합물(예를 들면, 테트라키스(디메틸아미드)하프늄(TDMAH)과 같은 하프늄 알콕시드 또는 하프늄 아미드)을 함유하는 액체를 기화시킴으로써 얻어지는 소스 가스가 사용된다. 또한, 테트라키스(디메틸아미드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 또 다른 재료액의 예로는 테트라키스(에틸메틸아미드)하프늄을 포함한다.
예를 들면, 산화 알루미늄막이 ALD법을 사용하여 증착 장치에 의해 형성되는 경우에 있어서, 2종의 가스, 예를 들면 산화제로서 H2O 및 용제 및 알루미늄 전구체 화합물(예를 들면, 트리메틸알루미늄(TMA))을 함유하는 액체를 기화시킴으로써 얻어지는 소스 가스가 사용된다. 또한, 트리메틸알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료액의 예로는 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 및 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트)를 포함한다.
예를 들면, 산화 실리콘막이 ALD법을 사용하여 증착 장치에 의해 형성되는 경우에 있어서, 막이 형성되는 표면 상에 헥사클로로디실란이 흡수되고, 흡수질에 포함되는 염소가 제거되며, 산화 가스(예를 들면, O2 또는 일산화이질소)의 라디칼이 공급되어서 흡수질과 반응한다.
예를 들면, 텅스텐막을 형성하기 위해서, 텅스텐막이 ALD법을 사용하여 증착 장치를 사용하여 형성되는 경우에 있어서, WF6 가스 및 B2H6 가스가 순차적으로 복수 회 도입되어 초기 텅스텐막을 형성한 다음, WF6 가스 및 H2 가스를 사용한다. 또한, SiH4 가스가 B2H6 가스 대신에 사용될 수 있다.
예를 들면, 산화물 반도체막, 예를 들면 In-Ga-Zn-O막이 ALD법을 사용하여 증착 장치를 사용하여 형성되는 경우에 있어서, In(CH3)3 가스 및 O3 가스가 순차적으로 복수 회 도입되어 InO층을 형성하고, GaO층은 Ga(CH3)3 가스 및 O3 가스를 사용하여 형성된 다음, ZnO층이 Zn(CH3)2 가스 및 O3 가스를 사용하여 형성된다. 또한, 이들 층의 순서는 본 실시예에 제한되지 않는다. In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층과 같은 혼합 화합물층은 이들 가스를 혼합함으로써 형성될 수 있다. 또한, Ar과 같은 불활성 가스와 물을 버블링함으로써 얻어지는 H2O 가스가 O3 가스 대시에 사용될 수 있지만, 그것은 H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스가 사용될 수 있다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스가 사용될 수 있다. 또한, Zn(CH3)2 가스가 사용될 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
(실시형태 5)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 패널에 사용될 수 있는 트랜지스터의 구조를 도 21(A) 내지 21(C)를 참조하여 설명할 것이다.
<반도체 장치의 구조예>
도 21(A)은 트랜지스터(100)의 상면도이다. 도 21(B)은 도 10(A)의 절단선 X1-X2를 따라 취해진 단면도이고, 도 21(C)은 도 10(A)의 절단선 Y1-Y2를 따라 취해진 단면도이다. 또한, 도 21(A)에 있어서, 트랜지스터(100)의 몇몇 부품(예를 들면, 게이트 절연막으로서 기능하는 절연막)은 복잡성을 피하기 위해 도시되지 않는다. 또한, 절단선 X1-X2의 방향을 채널 길이 방향이라 불릴 수 있고, 절단선 Y1-Y2의 방향을 채널 폭 방향이라 불릴 수 있다. 도 21(A)에 대해 말하자면, 몇몇 부품은 후술되는 트랜지스터의 상면도에 도시되지 않는 경우가 있다.
트랜지스터(100)는 실시형태 1 또는 2 등에 기재된 표시 패널에 사용될 수 있다.
예를 들면, 트랜지스터(100)가 트랜지스터 MD로서 사용되는 경우, 기판(102), 도전막(104), 절연막(106)과 절연막(107)의 적층막, 산화물 반도체막(108), 도전막(112a), 도전막(112b), 절연막(114)과 절연막(116)의 적층막, 절연막(118), 및 도전막(120b)은 각각 절연막(501C), 도전막(504), 절연막(506), 반도체막(508), 도전막(512A), 도전막(512B), 절연막(516), 절연막(518), 및 도전막(524)이라 불릴 수 있다.
트랜지스터(100)는 기판(102) 상에 제 1 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 상에 절연막(106), 절연막(106) 상에 절연막(107), 절연막(107) 상에 산화물 반도체막(108), 및 산화물 반도체막(108)과 전기적으로 접속되는 소스 및 드레인 전극으로서 기능하는 도전막(112a 및 112b), 산화물 반도체막(108) 및 도전막(112a 및 112b) 상에 절연막(114 및 116), 절연막(116) 상에 있고 도전막(112b)과 전기적으로 접속되는 도전막(120a), 절연막(116) 상에 도전막(120b), 및 절연막(116)과 도전막(120a 및 120b) 상에 절연막(118)을 포함한다.
절연막(106 및 107)은 트랜지스터(100)의 제 1 게이트 절연막으로서 기능한다. 절연막(114 및 116)은 트랜지스터(100)의 제 2 게이트 절연막으로서 기능한다. 절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 본 명세서 등에 있어서, 절연막(106 및 107)은 총괄하여 제 1 절연막이라 불리고, 절연막(114 및 116)은 총괄하여 제 2 절연막이라 불리며, 절연막(118)은 제 3 절연막이라 불리는 경우가 있다.
도전막(120b)은 트랜지스터(100)의 제 2 게이트 전극으로서 사용될 수 있다.
트랜지스터(100)가 표시 패널에 사용되는 경우에 있어서, 도전막(102a)은 표시 소자의 전극 등으로서 사용될 수 있다.
산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 산화물 반도체막(108b)(도전막(104)측 상), 및 산화물 반도체막(108b) 상에 산화물 반도체막(108c)을 포함한다. 산화물 반도체막(108b 및 108c)은 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 함유한다.
예를 들면, 산화물 반도체막(108b)은 In의 원자비가 M의 원자비보다 큰 영역을 포함하는 것이 바람직하다. 산화물 반도체막(108c)은 In의 원자비가 산화물 반도체막(108b)의 것보다 작은 영역을 포함하는 것이 바람직하다.
In의 원자비가 M의 것보다 큰 영역을 포함하는 산화물 반도체막(108b)은 트랜지스터(100)의 전계-효과 이동도(단순하게 이동도 또는 μFE라고도 함)를 증가시킬 수 있다. 구체적으로, 트랜지스터(100)의 전계-효과 이동도는 10 ㎠/Vs를 초과할 수 있고, 바람직하게 30 ㎠/Vs를 초과할 수 있다.
예를 들면, 게이트 신호를 발생하는 게이트 드라이버용(구체적으로, 게이트 드라이버에 포함되는 시프트 레지스터의 출력 단자와 접속되는 디멀티플렉스) 높은 전계-효과 이동도를 가진 트랜지스터의 사용은 반도체 장치 또는 표시 장치가 좁은 프레임을 갖도록 허용한다.
한편, In의 원자비가 M의 것보다 큰 영역을 포함하는 산화물 반도체막(108b)은 광 조사로 트랜지스터(100)의 전기 특성을 훨씬 용이하게 변화시킨다. 그러나, 본 발명의 일 실시형태의 반도체 장치에 있어서, 산화물 반도체막(108c)은 산화물 반도체막(108b) 상에 형성된다. 또한, In의 원자비가 산화물 반도체막(108b)의 것보다 작은 영역을 포함하는 산화물 반도체막(108c)이 산화물 반도체막(108b)보다 큰 Eg를 갖는다. 이런 이유로 인해, 산화물 반도체막(108b)과 산화물 반도체막(108c)의 층상 구조인 산화물 반도체막(108)은 광 조사에 따라 네가티브 바이어스 응력 시험에 대한 높은 저항을 갖는다.
산화물 반도체막(108)의 채널 영역을 진입하는 수소 또는 수분과 같은 불순물, 특히 산화물 반도체막(108b)은 트랜지스터 특성에 악영향을 주므로, 문제가 야기된다. 또한, 산화물 반도체막(108b)의 채널 영역 내에 수소 또는 수분과 같은 불순물의 양이 가능한 한 작은 것이 바람직하다. 또한, 산화물 반도체막(108b) 의 채널 영역 내에 형성되는 산소 결손은 트랜지스터 특성에 악영향을 주므로 문제가 야기된다. 예를 들면, 산화물 반도체막(108b)에서 채널 영역 내에 형성되는 산소 결손은 수소와 결합하여 캐리어 공급원으로서 기능한다. 산화물 반도체막(108b)의 채널 영역 내에 발생되는 캐리어 공급원은 산화물 반도체막(108b)을 포함하는 트랜지스터(100)의 전기 특성의 변화, 통상적으로 임계 전압에서의 시프트를 야기한다. 따라서, 산화물 반도체막(108b)의 채널 영역 내의 산소 결손량이 가능한 한 작은 것이 바람직하다.
이것을 고려하여, 본 발명의 일 실시형태는 산화물 반도체막(108)과 접하는 절연막, 구체적으로 산화물 반도체막(108) 하에 형성되는 절연막(107) 및 산화물 반도체막(108) 상에 형성되는 절연막(114 및 116)이 초과 산소를 포함하는 구조이다. 산소 또는 초과 산소가 절연막(107) 및 절연막(114 및 116)에서 산화물 반도체막(108)으로 전이됨으로써, 산화물 반도체막 내에 산소 결손이 감소될 수 있다. 결과적으로, 트랜지스터(100)의 전기 특성의 변화, 특히 광 조사에 의한 트랜지스터(100)의 변화를 감소시킬 수 있다.
본 발명의 일 실시형태에 있어서, 절연막(107) 및 절연막(114 및 116)이 제조되어 초과 산소를 함유하기 때문에, 제조방법은 제조 단계수가 증가되지 않거나 제조 단계수의 증가가 매우 작은 것이 사용된다. 따라서, 트랜지스터(100)는 높은 수율로 제조될 수 있다.
구체적으로, 산화물 반도체막(108b)을 형성하는 단계에 있어서, 산화물 반도체막(108b)은 산소 가스를 함유하는 분위기 하에 스퍼터링법에 의해 형성됨으로써 산소 또는 초과 산소가 산화물 반도체막(108b)이 형성되는 절연막(107)에 첨가된다.
또한, 도전막(120a 및 120b)을 형성하는 단계에 있어서, 도전막(120a 및 120b)은 산소 가스를 함유하는 분위기 하에 스퍼터링법에 의해 형성됨으로써, 산소 또는 초과 산소가 도전막(120a 및 120b)이 형성되는 절연막(116)에 첨가된다. 또한, 몇몇 경우에 있어서, 산소 또는 초과 산소가 절연막(116)에 첨가되는 경우 절연막(116) 하에 산소 또는 초과 산소가 절연막(114) 및 산화물 반도체막(108)에도 첨가된다.
<산화물 도체>
이어서, 산화물 도체를 설명한다. 도전막(120a 및 120b)을 형성하는 단계에 있어서, 도전막(120a 및 120b)은 절연막(114 및 116)으로부터 산소의 방출을 억제하기 위한 보호막으로서 기능한다. 도전막(120a 및 120b)은 절연막(118)을 형성하는 단계 전에 반도체로서 기능하고 절연막(118)을 형성하는 단계 후에 도체로서 기능한다.
도전막(120a 및 120b)을 도체로서 기능하도록 허용하기 위해서, 산소 결손이 도전막(120a 및 120b)에 형성되고 수소가 절연막(118)에서 산소 결손으로 첨가됨으로써, 도너 레벨이 전도대 부근에 형성된다. 결과적으로, 산화물 반도체막이 도체가 되기 위해서, 도전막(120a 및 120b) 각각의 전도도가 증가된다. 도체가 된 도전막(120a 및 120b)은 각각 산화물 도체라 불릴 수 있다. 산화물 반도체는 일반적으로 그들의 큰 에너지 갭으로 인해 가시적인 투광성을 갖는다. 산화물 도체는 전도대 부근의 도너 레벨을 갖는 산화물 반도체이다. 따라서, 도너 레벨에 의한 흡수 영향은 산화물 도체에서 작아지고, 산화물 도체는 산화물 반도체의 것과 비교 가능한 가시적인 투광성을 갖는다.
<반도체 장치의 부품>
본 실시형태의 반도체 장치의 부품을 상세하게 후술할 것이다.
후술되는 재료로서, 실시형태 4에 기재된 재료가 사용될 수 있다.
실시형태 4에 기재된 기판(102)에 사용될 수 있는 재료는 본 실시형태의 기판(102)에 사용될 수 있다. 또한, 실시형태 4에 기재된 절연막(106 및 107)에 사용될 수 있는 재료는 본 실시형태의 절연막(106 및 107)에 사용될 수 있다.
또한, 실시형태 4에 기재된 게이트 전극, 소스 전극, 및 드레인 전극으로서 기능하는 도전막에 사용될 수 있는 재료는 본 실시형태의 제 1 게이트 전극, 소스 전극, 및 드레인 전극으로서 기능하는 도전막에 사용될 수 있다.
<<산화물 반도체막>>
산화물 반도체막(108)은 상술한 재료를 사용하여 형성될 수 있다.
산화물 반도체막(108b)이 In-M-Zn 산화물을 포함하는 경우에 있어서, In-M-Zn 산화물을 형성하기 위해 사용되는 스퍼터링 타겟의 금속 원소의 원자비는 In>M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타겟에서 금속 원소 간의 원자비는, 예를 들면 In:M:Zn=2:1:3, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1이다.
산화물 반도체막(108c)이 In-M-Zn 산화물인 경우에 있어서, In-M-Zn 산화물의 막을 형성하기 위해 사용되는 스퍼터링 타겟의 금속 원소의 원자비는 In≤M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타겟에서 금속 원소의 원자비는, 예를 들면 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, 또는 In:M:Zn=1:4:5이다.
산화물 반도체막(108b 및 108c)이 In-M-Zn 산화물로 형성되는 경우에 있어서, 스퍼터링 타겟으로서 다결정질 In-M-Zn 산화물을 포함하는 타겟을 사용하는 것이 바람직하다. 다결정질 In-M-Zn 산화물을 포함하는 타겟의 사용은 결정도를 갖는 산화물 반도체막(108b 및 108c)의 형성을 가능하게 한다. 또한, 형성된 산화물 반도체막(108b 및 108c) 각각의 금속 원소의 원자비는 스퍼터링 타겟의 금속 원소의 상기 원자비에서 오차로서 ±40% 내로 달라진다. 예를 들면, 4:2:4.1의 In 내지 Ga 및 Zn 원자비를 가진 산화물 반도체막(108b)의 스퍼터링 타겟이 사용되는 경우, 산화물 반도체막(108b)에서 In 내지 Ga 및 Zn 원자비는 4:2:3일 수 있거나 4:2:3 부근일 수 있다.
산화물 반도체막(108)의 에너지 갭은 2 eV 이상, 바람직하게 2.5 eV 이상, 더욱 바람직하게 3 eV 이상이다. 넓은 에너지 갭을 갖는 산화물 반도체의 사용은 트랜지스터(100)의 오프-상태의 전류를 감소시킬 수 있다. 특히, 2 eV 이상, 바람직하게 2 eV 이상 및 3.0 eV 이하의 에너지 갭을 갖는 산화물 반도체막은 산화물 반도체막(108b)으로서 사용되는 것이 바람직하고, 2.5 eV 이상 및 3.5 eV 이하의 에너지 갭을 갖는 산화물 반도체막은 산화물 반도체막(108c)으로서 사용되는 것이 바람직하다. 또한, 산화물 반도체막(108c)은 산화물 반도체막(108b)보다 높은 에너지 갭을 갖는 것이 바람직하다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)의 각각의 두께는 3 ㎚ 이상 및 200 ㎚ 이하, 바람직하게 3 ㎚ 이상 및 100 ㎚ 이하, 보다 바람직하게 3 ㎚ 이상 및 50 ㎚ 이하이다.
낮은 캐리어 밀도를 가진 산화물 반도체막은 산화물 반도체막(108c)으로서 사용된다. 예를 들면, 산화물 반도체막(108c)의 캐리어 밀도는 1×1017 /㎤ 이하, 바람직하게 1×1015 /㎤ 이하, 더욱 바람직하게 1×1013 /㎤ 이하, 가장 바람직하게 1×1011 /㎤ 이하이다.
또한, 상술되는 조성 및 재료에 제한되는 것 없이, 적절한 조성을 가진 재료가 트랜지스터의 요구되는 반도체 특성 및 전기 특성(예를 들면, 전계-효과 이동도 및 임계 전압)에 따라 사용될 수 있다. 또한, 트랜지스터의 요구되는 반도체 특성을 얻기 위해서, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 캐리어 밀도, 불순물 농도, 결함 밀도, 산소에 대한 금속 원소의 원자비, 원자간 거리, 밀도 등을 적절하게 설정하는 것이 바람직하다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)으로서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하는 것이 바람직하고, 그런 경우에 트랜지스터는 보다 우수한 전기 특성을 가질 수 있다. 여기서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 결손량이 작음) 상태를 "매우 정제된 진성" 또는 "실질적으로 매우 정제된 진성"이라 부른다. 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막은 적은 캐리어 발생원을 가지기 때문에, 낮은 캐리어 밀도를 가질 수 있다. 따라서, 채널 영역이 산화물 반도체막에 형성된 트랜지스터가 드물게 네가티브 임계 전압(드물게 노멀리 온임)을 갖는다. 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막은 결함 상태의 저밀도를 가지므로 적은 캐리어 트랩을 갖는 경우가 있다. 또한, 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막이 매우 낮은 오프-상태의 전류를 갖고; 소자가 1×106 ㎛의 채널폭 및 10 ㎛의 채널 길이를 갖는 경우라도, 오프-상태의 전류는 반도체 파라미터 분석자의 측정 한계 이하, 즉 1V 내지 10V의 소스 전극과 드레인 전극 사이에 전압(드레인 전압)에서 1×10-13 A 이하일 수 있다.
따라서, 채널 영역이 매우 정제된 진성 또는 실질적으로 매우 정제된 진성 산화물 반도체막인 트랜지스터는 전기 특성의 작은 변화를 갖고 높은 신뢰성을 가질 수 있다. 산화물 반도체막의 트랩 상태에 의해 트랩되는 전하가 방출되는데 오랜 시간이 걸려 고정된 전하같이 행동할 수 있다. 따라서, 채널 영역이 트랩 상태의 고밀도를 갖는 산화물 반도체막에 형성되는 트랜지스터가 불안정한 전기 특성을 갖는 경우가 있다. 불순물의 예로서는, 수소, 질소, 알칼리 금속, 및 알칼리 토금속을 들 수 있다.
산화물 반도체막 내에 포함된 수소는 금속 원자와 결합된 산소와 반응하여 물이 되고, 산소가 방출된 격자 내(또는 산소가 방출된 부분)에 산소 결손이 발생한다. 산소 결손으로의 수소 진입으로 인해, 캐리어로서 기능하는 전자가 발생하는 경우가 있다. 또한, 몇몇 경우에 있어서, 금속 원자와 결합된 산소와 수소 일부의 결합은 캐리어로서 기능하는 전자의 발생을 야기한다. 따라서, 수소를 함유한 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이되는 경향이 있다. 따라서, 산화물 반도체막(108) 내에 수소를 가능한 한 감소시키는 것이 바람직하다. 구체적으로, 산화물 반도체막(108)에 있어서, SIMS로 측정되는 수소의 농도는 2×1020 원자/㎤ 이하, 바람직하게 5×1019 원자/㎤ 이하, 더욱 바람직하게 1×1019 원자/㎤ 이하, 더욱 바람직하게 5×1018 원자/㎤ 이하, 더욱 바람직하게 1×1018 원자/㎤ 이하, 더욱 바람직하게 5×1017 원자/㎤ 이하, 및 더욱 바람직하게 1×1016 원자/㎤ 이하이다.
산화물 반도체막(108b)은 수소 농도가 산화물 반도체막(108c)의 것보다 작은 영역을 포함하는 것이 바람직하다. 수소 농도가 산화물 반도체막(108c)의 것보다 작은 영역을 갖는 산화물 반도체막(108b)을 포함하는 반도체 장치는 신뢰성에 있어서 증가될 수 있다.
14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막(108b) 내에 포함되는 경우, 산소 결손이 산화물 반도체막(108b)에서 증가되고, 산화물 반도체막(108b)이 n형막이 된다. 따라서, 산화물 반도체막(108b) 내의 실리콘 또는 탄소의 농도(농도는 SIMS로 측정됨) 또는 산화물 반도체막(108b)과의 계면 부근 내의 실리콘 또는 탄소의 농도(농도는 SIMS로 측정됨)는 2×1018 원자/㎤ 이하, 바람직하게 2×1017 원자/㎤ 이하가 되도록 설정된다.
또한, SIMS로 측정된, 산화물 반도체막(108b)의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018 원자/㎤ 이하, 바람직하게 2×1016 원자/㎤ 이하이다. 산화물 반도체와 결합되는 경우 알칼리 금속 및 알칼리 토금속은 캐리어를 발생시킬 수 있고, 그런 경우에 트랜지스터의 오프-상태의 전류가 증가될 수 있다. 따라서, 산화물 반도체막(108b)의 알칼리 금속 또는 알칼리 토금속의 농도를 감소시키는 것이 바람직하다.
또한, 질소를 포함하는 경우, 산화물 반도체막(108b)은 캐리어로서 기능하는 전자 발생 및 캐리어 밀도의 증가에 의해 n형이 된다. 따라서, 질소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리-온 특성을 갖는 경향이 있다. 이런 이유로 인해, 산화물 반도체막 내의 질소는 가능한 한 감소되는 것이 바람직하고; SIMS로 측정된 질소의 농도는, 예를 들면 5×1018 원자/㎤ 이하가 되도록 설정하는 것이 바람직하다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)은, 예를 들면 비단결정 구조를 가질 수 있다. 예를 들면, 비단결정 구조는 후술되는 c축 정렬된 결정질 산화물 반도체(CAAC-OS), 다결정질 구조, 미정질 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중에서도, 비정질 구조는 결함 상태 중 가장 높은 밀도를 갖는 반면, CAAC-OS는 결함 상태 중 가장 낮은 밀도를 갖는다.
<<제 2 게이트 절연막으로서 기능하는 절연막>>
절연막(114 및 116)은 트랜지스터(100)의 제 2 게이트 절연막으로서 기능한다. 또한, 절연막(114 및 116)은 각각 산화물 반도체막(108)에 산소를 공급하는 기능을 가질 수 있다. 즉, 절연막(114 및 116)은 산소를 함유한다. 또한, 절연막(114)은 산소를 투과할 수 있는 절연막이다. 또한, 절연막(114)은 후 단계에서 절연막(116)을 형성할 때에 산화물 반도체막(108)에 대한 데미지를 경감시키는 막으로서도 기능한다.
예를 들면, 실시형태 4에 기재된 절연막(114 및 116)은 본 실시형태에서 절연막(114 및 116)으로서 사용될 수 있다.
<<도전막으로서 기능하는 산화물 반도체막, 제 2 게이트 전극으로서 기능하는 산화물 반도체막>>
상술된 산화물 반도체막(108)의 재료는 제 2 게이트 전극으로서 기능하는 도전막(120a) 및 도전막(120b)에 사용될 수 있다.
즉, 제 2 게이트 전극으로서 기능하는 도전막(120a) 및 도전막(120b)은 산화물 반도체막(108)(산화물 반도체막(108b) 및 산화물 반도체막(108c)) 내에 함유되는 것과 동일한 금속 원소를 함유한다. 예를 들면, 제 2 게이트 전극으로서 기능하는 도전막(120b) 및 산화물 반도체막(108)(산화물 반도체막(108b) 및 산화물 반도체막(108c))은 동일한 금속 원소를 함유하기 때문에; 제조 비용이 감소될 수 있다.
예를 들면, 제 2 게이트 전극으로서 기능하는 도전막(120a) 및 도전막(102b)이 각각 In-M-Zn 산화물인 경우에 있어서, In-M-Zn 산화물을 형성하기 위해 사용되는 스퍼터링 타겟 중 금속 원소의 원자비는 In≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타겟 중 금속 원소의 원자비는 In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등이다.
제 2 게이트 전극으로서 기능하는 도전막(120a) 및 도전막(120b)은 각각 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 또한, 도전막(120a) 및 도전막(120b)이 각각 적층 구조를 갖는 경우에 있어서, 스퍼터링 타겟의 조성은 상술한 것에 제한되지 않는다.
<<트랜지스터의 보호 절연막으로서 기능하는 절연막>>
절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
절연막(118)은 수소 및 질소 중 하나 또는 모두를 포함한다. 또한, 절연막(118)은 질소 및 실리콘을 포함한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단하는 기능을 갖는다. 산화물 반도체막(108)으로부터 산소의 외곽 확산, 절연막(114 및 116) 내에 포함되는 산소의 외곽 확산, 및 절연막(118)을 제공함으로써 외측으로부터 산화물 반도체막(108)으로의 수소, 물 등의 진입을 방지하는 것이 가능해진다.
절연막(118)은 제 2 게이트 전극으로서 기능하는 도전막(120a) 및 도전막(120b)에 수소 및 질소 중 하나 또는 모두를 공급하는 기능을 갖는다. 절연막(118)은 수소를 포함하는 것이 바람직하고 도전막(120a 및 120b)에 수소를 공급하는 기능을 갖는다. 절연막(118)으로부터 수소가 공급된 도전막(120a 및 120b)은 도체로서 기능한다.
질화물 절연막은, 예를 들면 절연막(118)으로서 사용될 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하여 형성된다.
상술된 도전막, 절연막, 및 산화물 반도체막과 같은 다양한 막이 스퍼터링법 또는 PECVD법에 의해 형성될 수 있지만, 이러한 막은 또 다른 방법, 예를 들면 열 CVD법에 의해 형성될 수 있다. 열 CVD법의 예로는 MOCVD법 및 ALD법을 포함한다. 구체적으로, 실시형태 4에 기재된 방법을 사용할 수 있다.
본 실시형태를 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합할 수 있다.
(실시형태 6)
본 실시형태에 있어서, 본 발명의 일 실시형태인 입/출력 장치의 구조를 도 22를 참조하여 설명할 것이다.
도 22는 부품을 도시하기 위한 입/출력 장치(800)의 분해도이다.
입/출력 장치(800)는 표시 패널(806)과 중첩하는 영역을 갖는 표시 패널(806) 및 터치 센서(804)를 포함한다. 또한, 입/출력 장치(800)는 터치 패널이라 불릴 수 있다.
입/출력 장치(800)는 터치 센서(804) 및 표시 패널(806)을 구동하기 위한 구동 회로(810), 구동 회로(810)에 전력을 공급하기 위한 배터리(811), 및 터치 센서(804), 표시 패널(806), 구동 회로(810), 및 배터리(811)가 저장되는 하우징을 제공한다.
<<터치 센서(804)>>
터치 센서(804)는 표시 패널(806)과 중첩하는 영역을 포함한다. 또한, FPC(803)는 터치 센서(804)와 전기적으로 접속된다.
예를 들면, 터치 센서(804)에 대해서, 저항성 터치 센서, 정전식 터치 센서, 또는 광전 변환 소자를 사용하는 터치 센서가 사용될 수 있다.
또한, 터치 센서(804)는 표시 패널(806)의 일부로서 사용될 수 있다.
<<표시 패널(806)>>
예를 들면, 실시형태 1 또는 2에 기재된 표시 패널은 표시 패널(806)로서 사용될 수 있다. 또한, FPC(805)는 표시 패널(806)과 전기적으로 접속된다.
<<구동 회로(810)>>
구동 회로(810)로서, 예를 들면 전력 공급 회로 또는 신호 처리 회로가 사용될 수 있다. 배터리에 공급된 전력 또는 외부 상업 전력 공급이 이용될 수 있다.
신호 처리 회로는 비디오 신호 및 클록 신호를 출력하는 기능을 갖는다.
전력 공급 회로는 미리 결정된 전력을 공급하는 기능을 갖는다.
<<하우징>>
예를 들면, 상부 커버(801), 상부 커버(801)에 맞는 하부 커버(802), 및 상부 커버(801)와 하부 커버(802)에 의해 둘러싸인 영역 내에 저장된 프레임(809)이 하우징에 사용될 수 있다.
프레임(809)은 표시 패널(806)을 보호하는 기능, 및 구동 회로(810)의 작동에 의해 발생되는 전자파를 차단하는 기능 또는 라디에이터판의 기능을 갖는다.
금속, 수지, 엘라스토머 등이 상부 커버(801), 하부 커버(802), 또는 프레임(809)에 사용될 수 있다.
<<배터리(811)>>
배터리(811)는 전력을 공급하는 기능을 갖는다.
또한, 편광판, 위상차판, 또는 프리즘 시트와 같은 부재가 입/출력 장치(800)에 사용될 수 있다.
본 실시형태를 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합할 수 있다.
(실시형태 7)
본 실시형태에 있어서, 본 발명의 일 실시형태의 정보 처리 장치의 구조를 도 23(A) 및 23(B), 도 24(A) 내지 24(D), 도 25(A) 및 25(B), 및 도 26을 참조하여 설명할 것이다.
도 23(A)은 정보 처리 장치(200)의 구조를 도시하는 블록 다이어그램이다. 도 23(B)은 정보 처리 장치(200)의 외부도의 예를 도시하는 투영도이다.
도 24(A)는 표시부(230)의 구성을 도시하는 블록 다이어그램이다. 도 24(B)는 표시부(230B)의 구성을 도시하는 블록 다이어그램이다. 도 24(C)는 화소(232)(i,j)의 구성을 도시하는 회로 다이어그램이다.
<정보 처리 장치의 구성예>
본 실시형태에 기재된 정보 처리 장치(200)는 산술 장치(210) 및 입/출력 장치(220)를 포함한다(도 23(A) 참조).
산술 장치(210)는 위치 정보 P1를 수신하고 화상 정보 V 및 제어 정보를 공급하기 위해 구성된다.
입/출력 장치(220)는 위치 정보 P1를 공급하고 화상 정보 V 및 제어 정보를 수신하기 위해 구성된다.
입/출력 장치(220)는 화상 정보 V를 표시하는 표시부(230) 및 위치 정보 P1을 공급하는 입력부(240)를 포함한다.
표시부(230)는 제 1 표시 소자 및 제 1 표시 소자의 반사막 내의 개구부와 중첩하는 제 2 표시 소자를 포함한다. 표시부(230)는 제 1 표시 소자를 구동하기 위한 제 1 화소 회로 및 제 2 표시 소자를 구동하기 위한 제 2 화소 회로를 더 포함한다.
입력부(240)는 포인터의 위치를 감지하고 위치에 따라 결정되는 위치 정보 P1를 공급하기 위해 구성된다.
산술 장치(210)는 위치 정보 P1에 따라 포인터의 이동 속도를 결정하기 위해 구성된다.
산술 장치(210)는 이동 속도에 따라 화상 정보 V의 대비 또는 휘도를 결정하기 위해 구성된다.
본 실시형태에 기재된 정보 처리 장치(200)는 위치 정보 P1을 공급하고 화상 정보 V를 수신하는 입/출력 장치(220) 및 위치 정보 P1를 수신하고 화상 정보 V를 공급하는 산술 장치(210)를 포함한다. 산술 장치(210)는 위치 정보 P1의 이동 속도에 따라 화상 정보 V의 대비 또는 휘도를 결정하기 위해 구성된다.
이 구조에 따라, 화상 정보의 표시 위치가 이동되는 경우 야기되는 사용자에 대한 눈의 피로가 감소될 수 있고, 즉 눈에 해를 주지 않는 표시를 달성할 수 있다. 또한, 예를 들면 소비 전력이 감소될 수 있고 직접적인 일광에 노출된 명 장소일지라도 우수한 가시성이 제공될 수 있다. 따라서, 편리하거나 신뢰성이 있는 신규 정보 처리 장치가 제공될 수 있다.
<구성>
본 발명의 일 실시형태의 정보 처리 장치는 산술 장치(210) 또는 입/출력 장치(220)를 포함한다.
<<산술 장치(210)>>
산술 장치(210)는 산술부(211) 및 메모리부(212)를 포함한다. 산술 장치(210)는 송신 경로(214) 및 입/출력 인터페이스(215)를 더 포함한다(도 23(A) 참조).
<<산술부(211)>>
산술부(211)는, 예를 들면 프로그램을 실행하기 위해 구성된다. 예를 들면, 실시형태 8에 기재된 CPU가 사용될 수 있다. 따라서, 소비 전력이 충분하게 감소될 수 있다.
<<메모리부(212)>>
메모리부(212)는, 예를 들면 산술부(211), 초기 정보, 설정 정보, 화상 등에 의해 실행된 프로그램을 저장하기 위해 구성된다.
구체적으로, 하드 디스크, 플래시 메모리, 산화물 반도체를 포함하는 트랜지스터를 포함하는 메모리 등이 메모리부(212)에 사용될 수 있다.
<<입/출력 인터페이스(215), 송신 경로(214)>>
입/출력 인터페이스(215)는 단자 또는 배선을 포함하고 정보를 공급하고 수신하기 위해 구성된다. 예를 들면, 입/출력 인터페이스(215)는 송신 경로(214) 및 입/출력 장치(220)와 전기적으로 접속될 수 있다.
송신 경로(214)는 배선을 포함하고 정보를 공급하고 수신하기 위해 구성된다. 예를 들면, 송신 경로(214)는 입/출력 인터페이스(215)와 전기적으로 접속될 수 있다. 또한, 송신 경로(214)는 산술부(211) 또는 메모리부(212)와 전기적으로 접속될 수 있다.
<<입/출력 장치(220)>>
입/출력 장치(220)는 표시부(230), 입력부(240), 센서부(250), 또는 통신부(290)를 포함한다.
<<표시부(230)>>
표시부(230)는 표시 영역(231), 구동 회로 GD, 및 구동 회로 SD를 포함한다(도 24(A) 참조). 예를 들면, 실시형태 1 또는 2에 기재된 표시 패널이 사용될 수 있다. 따라서, 낮은 소비 전력이 달성될 수 있다.
표시 영역(231)은 행 방향으로 배열된 복수의 화소(232)(i,1) 내지 화소(232)(i,n), 열 방향으로 배열된 복수의 화소(232)(1,j) 내지 화소(232)(m,j), 화소(232)(i,1) 내지 화소(232)(i,n)와 전기적으로 접속되는 스캔선 G(i), 및 화소(232)(1,j) 내지 화소(232)(m,j)와 전기적으로 접속되는 신호선 S(j)를 포함한다. 또한, i는 1 이상 및 m 이하의 정수이고, j는 1 이상 및 n 이하의 정수이며, m 및 n 각각은 1 이상의 정수이다.
또한, 화소(232)(i,j)는 스캔선 G1(i), 스캔선 G2(i), 신호선 S(j), 배선 ANO, 배선 VCOM1, 및 배선 VCOM2와 전기적으로 접속된다(도 24(C) 참조).
또한, 스캔선 G1(i)은 스캔선 G1(i) 및 스캔선 G2(i)를 포함한다(도 24(A) 및 24(B) 참조).
표시부는 복수의 구동 회로를 포함할 수 있다. 예를 들면, 표시부(230B)는 구동 회로 GDA 및 구동 회로 GDB를 포함할 수 있다(도 24(B) 참조).
<<구동 회로 GD>>
구동 회로 GD는 제어 정보에 따라 선택 신호를 공급하기 위해 구성된다.
예를 들면, 구동 회로 GD는 제어 정보에 따라 30 ㎐ 이상, 바람직하게 60 ㎐ 이상의 진동수에서 하나의 스캔선에 선택 신호를 공급하기 위해 구성된다. 따라서, 이동 화상이 매끄럽게 표시될 수 있다.
예를 들면, 구동 회로 GD는 제어 정보에 따라 30 ㎐ 미만, 바람직하게 1 ㎐ 미만, 보다 바람직하게 분당 한번 미만의 진동수에서 하나의 스캔선에 선택 신호를 공급하기 위해 구성된다. 따라서, 플리커가 억제되면서 정지 화상이 표시될 수 있다.
예를 들면, 복수의 구동 회로가 제공되는 경우에 있어서, 구동 회로 GDA 및 GDB가 상이한 진동수에서 선택 신호를 공급할 수 있다. 구체적으로, 플리커가 억제되는 상태에서 정지 화상이 표시되는 영역보다 이동 화상이 매끄럽게 표시되는 영역에 높은 진동수에서 선택 신호가 공급될 수 있다.
<<구동 회로 SD>>
구동 회로 SD는 화상 정보 V에 따라 화상 신호를 공급하기 위해 구성된다.
<<화소(232)(i,j)>>
화소(232)(i,j)는 제 1 표시 소자(235LC) 및 제 1 표시 소자(235LC)의 반사막 내의 개구부와 중첩하는 제 2 표시 소자(235EL)를 포함한다. 화소(232)(i,j)는 제 1 표시 소자(235LC)를 구동하기 위한 제 1 화소 회로 및 제 2 표시 소자(235EL)를 구동하기 위한 제 2 화소 회로를 더 포함한다(도 24(C) 참조).
<<제 1 표시 소자(235LC)>>
예를 들면, 광 투과를 제어하는 기능을 갖는 표시 소자가 제 1 표시 소자(235LC)로서 사용될 수 있다. 구체적으로, 편광판 및 액정 소자, MEMS 셔터 표시 소자 등이 사용될 수 있다.
구체적으로, 하기 구동 모드: 평면 정렬 스위칭(IPS) 모드, 트위스트 네마틱(TN) 모드, 프린즈 필드 스위칭(FFS) 모드, 축대칭 정렬된 마이크로-셀(ASM) 모드, 광학적으로 보상된 복굴절(OCB) 모드, 강유전성 액정(FLC) 모드, 반강유전성 액정(AFLC) 모드 등 어느 하나에 의해 구동되는 액정 소자가 사용될 수 있다.
또한, 예를 들면 다중-도메인 수직 정렬(MVA) 모드, 패턴화 수직 정렬(PVA) 모드와 같은 수직 정렬(VA) 모드, 전기적으로 제어된 복굴절(ECB) 모드, 계속적인 핀 휘일 정렬(CPA) 모드, 또는 진보된 슈퍼 뷰(ASV) 모드에 의해 구동될 수 있는 액정 소자가 사용될 수 있다.
제 1 표시 소자(235LC)는 제 1 전극, 제 2 전극, 및 액정층을 포함한다. 제 1 전극과 제 2 전극 사이에 가해지는 전압에 의해 배향이 제어되는 액정 재료를 액정층이 함유한다. 예를 들면, 액정 재료의 배향은 액정층의 두께 방향(또한 수직 방향이라 불림), 수평 방향, 또는 대각선 방향으로 전기장에 의해 제어될 수 있다.
예를 들면, 서모트로픽 액정, 저분자 액정, 고분자 액정, 폴리머 분산된 액정, 강유전성 액정, 반강유전성 액정 등이 사용될 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스메틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다. 또한, 블루상을 나타내는 액정 재료가 사용될 수 있다.
<<제 2 표시 소자(235EL)>>
유기 EL 소자와 같은 광을 발하는 기능을 갖는 표시 소자가 제 2 표시 소자(235EL)로서 사용될 수 있다.
구체적으로, 백색 광을 발하는 유기 EL 소자는 제 2 표시 소자(234EL)로서 사용될 수 있다. 또한, 청색 광, 녹색 광, 또는 적색 광을 발하는 유기 EL 소자는 제 2 표시 소자(235EL)로서 사용될 수 있다.
<<화소 회로>>
제 1 표시 소자(235LC) 및/또는 제 2 표시 소자(235EL)를 구동하기 위해 구성된 회로를 포함하는 화소 회로가 사용될 수 있다.
예를 들면, 스캔선 G1(i), 스캔선 G2(i), 신호선 S(j), 배선 ANO, 배선 VCOM1, 및 배선 VCOM2와 전기적으로 접속되고 발광 소자 및 유기 EL 소자를 구동하는 화소 회로에 대해서 설명한다(도 24(C) 참조).
또한, 예를 들면 스위치, 트랜지스터, 다이오드, 레지스터, 커패시터, 또는 인덕터가 화소 회로에 사용될 수 있다.
예를 들면, 하나 또는 복수의 트랜지스터가 스위치로서 사용될 수 있다. 또한, 병렬로, 직렬로, 또는 병렬 접속과 직렬 접속의 조합으로 접속된 복수의 트랜지스터가 스위치로서 사용될 수 있다.
예를 들면, 커패시터는 제 1 표시 소자(235LC)의 제 1 전극 및 제 1 전극과 중첩하는 영역을 갖는 도전막에 의해 형성될 수 있다.
예를 들면, 화소 회로는 스위치 SW1, 제 1 표시 소자(235LC), 및 커패시터 C1으로서 기능하는 트랜지스터를 포함한다. 트랜지스터의 게이트 전극은 스캔선 G1(i)과 전기적으로 접속되고, 트랜지스터의 제 1 전극은 신호선 S(j)와 전기적으로 접속된다. 제 1 표시 소자(235LC)의 제 1 전극은 트랜지스터의 제 2 전극과 전기적으로 접속되고, 제 1 표시 소자(235LC)의 제 2 전극은 배선 VCOM1과 전기적으로 접속된다. 커패시터 C1의 제 1 전극은 트랜지스터의 제 2 전극과 전기적으로 접속되고, 커패시터 C1의 제 2 전극은 배선 VCOM1과 전기적으로 접속된다.
화소 회로는 스위치 SW2로서 기능하는 트랜지스터를 포함한다. 트랜지스터의 게이트 전극은 스캔선 G2(i)와 전기적으로 접속되고, 트랜지스터의 제 1 전극은 신호선 S(j)과 전기적으로 접속된다. 또한, 화소 회로는 트랜지스터 M를 포함한다. 트랜지스터 M의 게이트 전극은 스위치 SW2로서 기능하는 트랜지스터의 제 2 전극과 전기적으로 접속된다. 트랜지스터 M의 제 1 전극은 배선 ANO과 전기적으로 접속된다. 또한, 화소 회로는 커패시터 C2를 포함한다. 커패시터 C2의 제 1 전극은 스위치 SW2로서 기능하는 트랜지스터의 제 2 전극과 전기적으로 접속된다. 커패시터 C2의 제 2 전극은 트랜지스터 M의 제 2 전극과 전기적으로 접속된다. 또한, 화소 회로는 제 2 표시 소자(235EL)를 포함한다. 제 2 표시 소자(235EL)의 제 1 전극 및 제 2 전극은 각각 트랜지스터 M의 제 2 전극 및 배선 VCOM2과 전기적으로 접속된다.
<<트랜지스터>>
예를 들면, 동일한 단계에서 형성된 반도체막은 구동 회로 및 화소 회로의 트랜지스터에 사용될 수 있다.
구동 회로 및 화소 회로의 트랜지스터로서, 보텀-게이트 트랜지스터, 탑-게이트 트랜지스터 등이 사용될 수 있다.
예를 들면, 반도체로서 비정질 실리콘을 포함하는 보텀-게이트 트랜지스터용 제조 선은 반도체로서 산화물 반도체를 포함하는 보텀-게이트 트랜지스터용 제조 선으로 용이하게 리모델링될 수 있다. 또한, 예를 들면 반도체로서 폴리실리콘을 포함하는 탑-게이트 트랜지스터용 제조 선은 반도체로서 산화물 반도체를 포함하는 탑-게이트 트랜지스터용 제조 선으로 용이하게 리모델링될 수 있다.
예를 들면, 4족 원소를 함유하는 반도체를 포함하는 트랜지스터가 사용될 수 있다. 구체적으로, 실리콘을 함유하는 반도체를 반도체막에 사용할 수 있다. 예를 들면, 단결정 실리콘, 폴리실리콘, 미정질 실리콘, 또는 비정질 실리콘이 트랜지스터의 반도체에 사용될 수 있다.
또한, 반도체 내에 폴리실리콘을 사용하는 트랜지스터를 형성하기 위한 온도는 반도체 내에 단결정 실리콘을 사용하는 트랜지스터를 형성하기 위한 온도 미만이다.
또한, 반도체 내에 폴리실리콘을 사용하는 트랜지스터는 반도체 내에 비정질 실리콘을 사용하는 트랜지스터보다 전계-효과 이동도가 높기 때문에, 폴리실리콘을 사용하는 트랜지스터를 포함하는 화소는 높은 구경비를 가질 수 있다. 또한, 고밀도에서 배열된 화소, 게이트 구동 회로, 및 소스 구동 회로는 동일한 기판 상에 형성될 수 있다. 결과적으로, 전기 장치 내에 포함되는 부품수가 감소될 수 있다.
또한, 반도체 내에 폴리실리콘을 사용하는 트랜지스터는 반도체 내에 비정질 실리콘을 사용하는 트랜지스터보다 높은 신뢰성을 갖는다.
예를 들면, 산화물 반도체를 포함하는 트랜지스터가 사용될 수 있다. 구체적으로, 인듐을 함유하는 산화물 반도체 또는 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체가 반도체막에 사용될 수 있다.
예를 들면, 반도체막용 비정질 실리콘을 사용하는 트랜지스터보다 오프-상태에서 낮은 누전을 갖는 트랜지스터가 사용될 수 있다. 구체적으로, 반도체막용 산화물 반도체를 사용하는 트랜지스터가 사용될 수 있다.
반도체막용 산화물 반도체를 사용하는 트랜지스터의 화소 회로는 반도체막용 비정질 실리콘을 사용하는 트랜지스터의 화소 회로보다 오랜 시간 동안 화상 신호를 유지할 수 있다. 구체적으로, 선택 신호는 플리커를 억제시키면서 30 ㎐ 미만, 바람직하게 1 ㎐ 미만, 보다 바람직하게 분당 한번 미만의 진동수에서 공급될 수 있다. 결과적으로, 정보 처리 장치의 사용자에 대한 눈의 피로를 감소시킬 수 있고, 구동하기 위한 소비 전력을 감소시킬 수 있다.
또한, 예를 들면 화합물 반도체를 포함하는 트랜지스터가 사용될 수 있다. 구체적으로, 갈륨 비소를 함유하는 반도체가 반도체막에 사용될 수 있다.
예를 들면, 유기 반도체를 포함하는 트랜지스터가 사용될 수 있다. 구체적으로, 폴리아센 및 그래핀 중 어느 하나를 함유하는 유기 반도체가 반도체막에 사용될 수 있다.
<<입력부(240)>>
다양한 휴면 인터페이스 등이 입력부(240)로서 사용될 수 있다(도 12(A) 참조).
예를 들면, 키보드, 마우스, 터치 센서, 마이크로폰, 카메라 등이 입력부(240)로서 사용될 수 있다. 또한, 표시부(230)와 중첩하는 영역을 갖는 터치 센서가 사용될 수 있다. 표시부(230) 및 표시부(230)와 중첩하는 영역을 갖는 터치 센서를 포함하는 입/출력 장치를 터치 패널이라 부를 수 있다.
예를 들면, 사용자가 터치 패널 상에 포인터로서 그/그녀의 손가락을 사용하여 다양한 제스처(예를 들면, 탭, 드레그, 스와이프, 및 핀치 인)를 만들 수 있다.
산술 장치(210)는, 예를 들면 터치 패널 상에 손가락의 위치, 트랙 등의 정보를 분석하고 분석 결과가 미리 결정된 조건을 충족할 경우 특정 제스처가 공급되는 것을 결정한다. 따라서, 사용자는 제스처를 사용함으로써 소정 제스처와 관련된 소정 작동 명령을 공급할 수 있다.
예를 들면, 화상 정보가 터치 패널 상에서 그/그녀 손가락을 터치하고 이동하는 제스처를 사용함으로써 표시되는 부분을 변화시키기 위해 사용자는 "스크롤 명령"을 공급할 수 있다.
<<센서부(250)>>
센서부(250)는 주위 상태를 측정함으로써 정보 P2를 획득하기 위해 구성된다.
예를 들면, 카메라, 가속도 센서, 방향 센서, 압력 센서, 온도 센서, 습도 센서, 조도 센서, 또는 회로를 수신하는 글로벌 위치 시스템(GPS) 신호를 센서부(250)로서 사용할 수 있다.
예를 들면, 센서부(250)의 조도 센서에 의해 측정되는 주변광 레벨이 미리 결정된 조도보다 충분히 높게 산술 장치(210)가 결정될 경우, 화상 데이터는 제 1 표시 소자(135LC)를 사용하여 표시된다. 어둑한 산술 장치(210)가 결정될 경우, 화상 데이터는 제 1 표시 소자(135LC) 및 제 2 표시 소자(235EL)를 사용하여 표시된다. 어두운 산술 장치(210)가 결정될 경우, 화상 데이터는 제 2 표시 소자(235EL)를 사용하여 표시된다.
구체적으로, 화상은 주변 밝기에 따라 반사형 표시 소자 및/또는 자기-발광성 표시 소자로 표시된다. 예를 들면, 액정 소자 및 유기 EL 소자는 각각 반사형 표시 소자 및 자기-발광성 표시 소자로서 사용될 수 있다.
따라서, 화상 정보는, 예를 들면 반사형 표시 소자가 강한 주변광 하에서 사용되고, 반사형 표시 소자 및 자기-발광성 표시 소자가 어둑한 광에서 사용되며, 자기-발광성 표시 소자가 어두운 광에서 사용되는 방식으로 표시될 수 있다. 따라서, 높은 가시성 및 낮은 소비 전력을 가진 신규 표시 장치가 제공될 수 있다. 매우 편리하거나 신뢰성이 있는 신규 데이터 처리장치가 제공될 수 있다.
예를 들면, CCD 카메라와 같은 주변광의 색도를 측정하는 센서는 센서부(250)에서 사용될 수 있고, 화이트 밸런스는 센서부(250)에 의해 측정된 주변광의 색도에 따라 조정될 수 있다.
구체적으로, 제 1 단계에 있어서, 주변광의 화이트 밸런스의 불균형 혼란이 측정된다.
제 2 단계에 있어서, 주변광의 반사를 사용하는 제 1 표시 소자에 의해 표시되도록 화상에서 불충분한 색의 광의 강도를 평가한다.
제 3 단계에 있어서, 주변광은 제 1 표시 소자에 의해 반사되고, 불충분한 색의 광이 보충되기 위해서 광이 제 2 표시 소자로부터 발하게 됨으로써 화상이 표시된다.
이 방식으로, 제 1 표시 소자에 의해 반사되는 광 및 제 2 표시 소자로부터 발하는 광을 이용함으로써 조정된 화이트 밸런스로 표시가 행해질 수 있다. 따라서, 낮은 소비 전력 또는 조정된 화이트 밸런스를 가진 화상을 표시할 수 있고 매우 편리하거나 신뢰성이 있는 신규 데이터 처리장치가 제공될 수 있다.
<<통신부(290)>>
통신부(290)는 네트워크에/네트워크로부터 정보를 공급 및 획득하기 위해 구성된다.
<<프로그램>>
본 발명의 일 실시형태의 프로그램은 도 25(A) 및 25(B) 및 도 26을 참조하여 설명할 것이다.
도 25(A)는 본 발명의 일 실시형태의 프로그램의 주처리를 나타내는 플로우 차트이고, 도 25(B)는 개입 중단 처리를 나타내는 플로우 차트이다.
도 26은 표시부(230) 상에 화상 정보를 표시하기 위한 방법을 개략적으로 도시한다.
본 발명의 일 실시형태의 프로그램은 하기 단계를 갖는다(도 25(A) 참조).
제 1 단계에 있어서, 설정이 초기화된다(도 25(A)에서 (S1) 참조).
예를 들면, 미리 결정된 화상 정보 및 제 2 모드는 초기화에 사용될 수 있다.
예를 들면, 정지 화상은 미리 결정된 화상 정보로서 사용될 수 있다. 또한, 선택 신호가 30 ㎐ 미만, 바람직하게 1 ㎐ 미만, 보다 바람직하게 분당 한번 미만의 진동수에서 공급되는 모드가 제 1 모드로서 사용될 수 있다. 예를 들면, 제 2 시간 척도 상에 데이터 처리장치에 시간이 표시되는 경우에 있어서, 선택 신호가 1 ㎐의 진동수에서 공급되는 모드가 제 2 모드로서 사용될 수 있다. 분 시간 척도 상에 데이터 처리장치에 시간이 표시되는 경우에 있어서, 선택 신호가 분당 한번 공급되는 모드를 제 1 모드로서 사용할 수 있다.
제 2 단계에 있어서, 개입 중단 처리가 허용된다(도 25(A)에서 S2 참조). 또한, 개입 중단 처리를 실행하기 위해 허용된 산술 장치는 주처리에 따라 병렬로 개입 중단 처리를 행할 수 있다. 개입 중단 처리에서 주처리로 돌아오는 산술 장치는 주처리에서 개입 중단 처리의 결과를 반영할 수 있다. 예를 들면, 초 시간 척도 상에 정보 처리 장치에 시간이 표시되는 경우에 있어서, 선택 신호가 1 ㎐의 진동수에서 공급되는 모드는 제 2 모드로서 사용될 수 있다. 분 시간 척도 상에 정보 처리 장치에 시간이 표시되는 경우에 있어서, 선택 신호가 분당 한번 공급되는 모드는 제 2 모드로서 사용될 수 있다.
산술 장치는 카운터가 초기값을 가질 경우 개입 중단 처리를 실행할 수 있고, 산술 장치가 개입 중단 처리로부터 돌아오는 경우 초기값 이외에 값으로 카운터를 설정할 수 있다. 따라서, 프로그램이 개시된 후에 개입 중단 처리가 실행될 준비가 되어 있다.
제 3 단계에 있어서, 화상 정보는 제 1 단계 또는 개입 중단 처리에서 선택된 모드로 표시된다(도 25(A)에서 S3 참조).
예를 들면, 초기화에 따라, 미리 결정된 화상 정보는 제 2 모드로 표시된다.
구체적으로, 미리 결정된 화상 정보는 선택 신호가 30 ㎐ 미만, 바람직하게 1 ㎐ 미만, 보다 바람직하게 분당 한번 미만의 진동수에서 하나의 스캔선에 공급되는 모드로 표시된다.
예를 들면, 제 1 화상 정보 PIC1이 표시부(230)에 표시되기 위해서 선택 신호가 시간 T1에서 공급된다. 예를 들면, 시간 T1 후 1초인 시간 T2에서, 미리 결정된 화상 정보가 표시되기 위해서 선택 신호가 공급된다.
또한, 미리 결정된 사건이 개입 중단 처리에 공급되지 않는 경우에 있어서, 화상 정보는 제 2 모드로 표시된다.
예를 들면, 제 4 화상 정보 PIC4가 표시부(230)에 표시되기 위해서 선택 신호가 시간 T5에서 공급된다. 예를 들면, 시간 T5 후 1초인 시간 T6에서, 동일한 화상 정보가 표시되기 위해서 선택 신호가 공급된다. 또한, 시간 T5에서 시간 T6으로의 기간 길이는 시간 T1에서 시간 T2로의 기간 길이와 동일할 수 있다.
예를 들면, 미리 결정된 사건이 개입 중단 처리에 공급되는 경우에 있어서, 미리 결정된 화상 정보는 제 1 모드로 표시된다.
구체적으로, "페이지 전환 명령"과 관련된 사건이 개입 중단 처리에 공급되는 경우에 있어서, 선택 신호가 30 ㎐ 이상, 바람직하게 60 ㎐ 이상의 진동수에서 하나의 스캔선에 공급되는 모드로 하나에서 또 다른것으로 화상 정보가 전환된다.
또한, "스크롤 명령"과 관련된 사건이 개입 중단 처리에 공급되는 경우에 있어서, 선택 신호가 30 ㎐ 이상, 바람직하게 60 ㎐ 이상의 진동수에서 하나의 스캔선에 공급되는 모드로 표시된 제 1 화상 정보 PIC1의 일부 및 하기 일부를 포함하는 제 2 화상 정보 PIC2가 표시된다.
따라서, 예를 들면 "페이지 전환 명령"에 따라 화상이 서서히 전환되는 이동 화상을 매끄럽게 표시할 수 있다. 또한, "스크롤 명령"에 따라 화상이 서서히 이동되는 이동 화상을 매끄럽게 표시할 수 있다.
구체적으로, 표시부 등이 제 1 화상 정보 PIC1의 것으로부터 변화되는 제 2 화상 정보 PIC2가 표시되기 위해서, "스크롤 명령"과 관련된 사건이 공급된 후에 선택 신호가 시간 T3에서 공급된다(도 26 참조). 표시부 등이 제 2 화상 정보 PIC2의 것으로부터 변화되는 제 3 화상 정보 PIC3이 표시되기 위해서, 선택 신호가 시간 T4에서 공급된다. 또한, 시간 T2에서 시간 T3의 기간, 시간 T3에서 시간 T4의 기간, 및 시간 T4에서 시간 T5의 기간 각각은 시간 T1에서 시간 T2의 기간보다 짧다.
제 4 단계에 있어서, 종료 명령이 공급되는 경우 프로그램은 제 5 단계로 이동하고, 종료 명령이 공급되지 않는 경우 프로그램은 제 3 단계로 이동한다(도 25(A)에서 S4 참조).
또한, 개입 중단 처리에 있어서, 예를 들면 종료 명령이 공급될 수 있다.
제 5 단계에 있어서, 프로그램이 종료된다(도 25(A)에서 S5 참조).
개입 중단 처리가 후술되는 제 6~제 8 단계까지 포함된다(도 25(B) 참조).
제 6 단계에 있어서, 미리 결정된 사건이 공급되는 경우 처리가 제 7 단계까지 진행되는 반면, 미리 결정된 사건이 공급되지 않는 경우 처리가 제 8 단계까지 진행된다(도 25(B)에서 S6 참조).
예를 들면, 미리 결정된 사건이 미리 결정된 기간에서 공급되는지 아닌지는 갈림 조건일 수 있다. 구체적으로, 미리 결정된 기간은 0초 이상 및 5초 이하이고, 바람직하게 1초 이하, 더욱 바람직하게 0.5초 이하, 가장 바람직하게 0.1초 이하일 수 있다.
예를 들면, 미리 결정된 사건은 종료 명령과 관련된 사건을 포함할 수 있다.
제 7 단계에 있어서, 모드가 변화된다(도 25(B)에서 S7 참조). 구체적으로, 제 1 모드가 선택되는 경우 모드가 제 2 모드로 변화되고, 또는 제 2 모드가 선택되는 경우 모드가 제 1 모드로 변화된다.
제 8 단계에 있어서, 개입 중단 처리가 종료된다(도 25(B)에서 S8 참조).
<<미리 결정된 사건>>
다양한 명령이 다양한 사건과 관련될 수 있다.
하기 명령: 하나에서 또 다른 하나로 표시된 화상 정보를 스위칭하기 위한 "페이지-전환 명령" 및 화상 정보 일부의 표시부를 이동하고 그 일부로부터 계속 또 다른 일부를 표시하기 위한 "스크롤 명령"을 예로서 들 수 있다.
예를 들면, 하기 사건: 마우스(예를 들면, "클릭" 및 "드레그")와 같은 포인팅 장치를 사용하여 공급되는 사건 및 포인터(예를 들면, "탭", "드레그", 및 "스와이프")로서 사용되는 손가락 등으로 터치 패널에 공급되는 사건을 사용할 수 있다.
예를 들면, 포인터에 의해 정해진 슬라이드바의 위치, 스와이프 속도, 및 드레그 속도가 미리 결정된 사건과 관련된 명령으로 정해지는 파라미터로서 사용될 수 있다.
구체적으로, 페이지-전환 속도 등을 결정하는 파라미터가 사용되어 "페이지-전환 명령"을 실행할 수 있고, 표시 위치 등의 이동 속도를 결정하는 파라미터를 사용하여 "스크롤 명령"을 실행할 수 있다.
예를 들면, 표시 휘도, 대비, 채도는 페이지-전환 속도 및/또는 스크롤 속도에 따라 변화될 수 있다.
구체적으로, 페이지-전환 속도 및/또는 스크롤 속도가 미리 결정된 속도보다 높은 경우에 있어서, 표시 휘도는 속도와 연동하여 저하될 수 있다.
또한, 페이지-전환 속도 및/또는 스크롤 속도가 미리 결정된 속도보다 높은 경우에 있어서, 대비는 속도와 연동하여 저하될 수 있다.
예를 들면, 사용자의 눈이 표시된 화상을 따라갈 수 없는 속도는 미리 결정된 속도로서 사용될 수 있다.
화상 정보에 포함되는 명 영역(높은 회색도를 가짐)의 회색도가 화상 정보에 포함되는 암 영역(낮은 회색도를 가짐)의 회색도와 근접해지는 방식으로 대비를 감소시킬 수 있다.
또한, 화상 정보에 포함되는 암 영역의 회색도가 화상 정보에 포함되는 명 영역의 회색도와 근접해지는 방식으로 대비를 감소시킬 수 있다.
구체적으로, 페이지-전환 속도 및/또는 스크롤 속도가 미리 결정된 속도보다 높은 경우에 있어서, 속도와 연동하여 황색톤이 증가되거나 청색톤이 감소되도록 표시가 행해질 수 있다.
화상 정보는 센서부(250)에 의해 획득된 정보 처리 장치(200)의 사용 분위기에 기초하여 발생될 수 있다. 예를 들면, 획득된 주위 휘도 등에 따라 사용자의 선택으로부터 선택된 색이 화상 정보의 배경색으로서 사용될 수 있다(도 23(B) 참조). 따라서, 바람직한 환경이 정보 처리 장치(200)의 사용자에게 제공될 수 있다.
화상 정보는 통신부(290)를 사용한 특정 공간 중에서 분포된 수신된 정보에 따라 발생될 수 있다. 예를 들면, 교육 자료는 교실 중에서 분포될 수 있고 교과서로서 사용되도록 표시될 수 있다. 또한, 회사 내의 회의실 중에서 전송된 자료를 수신하고 표시할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
(실시형태 8)
본 실시형태에 있어서, 전력화되지 않은 경우라도 저장된 데이터를 유지할 수 있고 무제한의 기록 작동수를 갖는 반도체 장치(메모리 장치), 및 반도체 장치를 포함하는 CPU를 설명할 것이다. 본 실시형태에 기재된 CPU는, 예를 들면 실시형태 7에 기재된 정보 처리 장치에 사용될 수 있다.
<메모리 장치>
전력화되지 않은 경우라도 저장된 데이터를 유지할 수 있고 무제한의 기록 작동수를 갖는 반도체 장치(메모리 장치)의 예를 도 27(A) 내지 27(C)에 나타낸다. 또한, 도 27(B)은 도 27(A)의 구조의 회로 다이어그램이다.
도 27(A) 및 27(B)에 도시된 반도체 장치는 제 1 반도체 재료를 사용한 트랜지스터(3200), 제 2 반도체 재료를 사용한 트랜지스터(3300), 및 커패시터(3400)를 포함한다.
제 1 및 제 2 반도체 재료는 상이한 에너지 갭을 갖는 것이 바람직하다. 예를 들면, 제 1 반도체 재료는 산화물 반도체 이외에 반도체 재료(이러한 반도체 재료의 예로는 실리콘(변형 실리콘을 포함), 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 및 유기 반도체를 포함함)일 수 있고, 제 2 반도체 재료는 산화물 반도체일 수 있다. 단결정 실리콘과 같은, 산화물 반도체 이외에 재료를 사용한 트랜지스터는 용이하게 고속에서 작동될 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 낮은 오프-상태의 전류를 갖는다.
트랜지스터(3300)는 산화물 반도체를 포함하는 반도체층에 채널이 형성된 트랜지스터이다. 트랜지스터(3300)의 오프-상태의 전류가 작기 때문에, 저장된 데이터는 오랜 기간 동안 유지될 수 있다. 즉, 재생 작동이 불필요하거나 재생 작동의 빈도가 매우 낮은 반도체 메모리가 제공될 수 있기 때문에 소비 전력이 충분히 감소될 수 있다.
도 27(B)에 있어서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속된다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 하나와 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속된다. 트랜지스터(3200)의 게이트 전극 및 트랜지스터(3300)의 소스 전극과 드레인 전극 중 다른 하나는 커패시터(3400)의 하나의 전극과 전기적으로 접속된다. 제 5 배선(3005)은 커패시터(3400)의 다른 전극과 전기적으로 접속된다.
도 27(A)의 반도체 장치는 트랜지스터(3200)의 게이트 전극의 전위가 유지될 수 있는 특징을 가지므로, 하기와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대해서 설명한다. 우선, 트랜지스터(3300)를 온 상태로 하기 위해서, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 된 전위로 설정한다. 따라서, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 및 커패시터(3400)에 공급된다. 즉, 미리 결정된 전하는 트랜지스터(3200)의 게이트 전극에 공급된다(기록). 여기서, 상이한 전위 레벨(이하, 저-레벨 전하 및 고-레벨 전하라 불림)을 제공하는 2종의 전하 중 하나가 공급된다. 그 후, 트랜지스터(3300)를 오프 상태로 하기 위해서, 제 4 배선(3004)의 전위는 트랜지스터(3300)가 오프 상태가 되는 전위로 설정한다. 따라서, 트랜지스터(3200)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프-상태의 전류가 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하가 오랜 시간 동안 유지된다.
이어서, 데이터의 판독에 대해서 설명한다. 미리 결정된 전위(일정한 전위)가 제 1 배선(3001)에 공급되면서 적절한 전위(판독 전위)가 제 5 배선(3005)에 공급됨으로써, 제 2 배선(3002)의 전위가 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라 달라진다. 이것은 n-채널 트랜지스터가 트랜지스터(3200)로서 사용되는 경우가 있기 때문이고, 고-레벨 전하가 트랜지스터(3200)의 게이트 전극에 주어질 경우 그때에 겉보기 임계 전압 Vth _H은 저-레벨 전하가 트랜지스터(3200)의 게이트 전극에 주어지는 경우 그때에 겉보기 임계 전압 Vth _L보다 낮다. 여기서, 겉보기 임계 전압은 트랜지스터(3200)를 온 상태로 하기 위해 요구되는 제 5 배선(3005)의 전위를 나타낸다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L 사이에 있는 전위 V0로 설정함으로써, 트랜지스터(3200)의 게이트 전극에 공급되는 전하가 결정될 수 있다. 예를 들면, 고-레벨 전하가 기록시 트랜지스터(3200)의 게이트 전극에 공급되고 제 5 배선(3005)의 전위가 V0(>Vth _H)인 경우에 있어서, 트랜지스터(3200)가 온 상태가 된다. 한편, 저-레벨 전하가 기록시 트랜지스터(3200)의 게이트 전극에 공급되는 경우에 있어서, 제 5 배선(3005)의 전위가 V0(<Vth _L)인 경우라도 트랜지스터(3200)가 오프 상태로 남아있다. 따라서, 트랜지스터(3200)의 게이트 전극에 유지되는 데이터가 제 2 배선(3002)의 전위를 결정함으로써 판독될 수 있다.
또한, 메모리 셀이 배열된 경우에 있어서, 바람직한 메모리 셀의 데이터가 판독될 필요가 있다. 예를 들면, 데이터가 판독되지 않는 메모리 셀의 제 5 배선(3005)은 트랜지스터가 게이트 전극에 공급된 전위, 즉 Vth _H 미만의 전위와 상관 없이 오프 상태가 되는 전위로 공급됨으로써 바람직한 메모리 셀의 데이터만 판독할 수 있다. 또한, 데이터가 판독되지 않는 메모리 셀의 제 5 배선(3005)은 트랜지스터(3200)가 게이트 전극에 공급되는 전위, 즉 Vth _L 이상의 전위와 상관없이 온 상태가 되는 전위로 공급됨으로써 바람직한 메모리 셀의 데이터만 판독할 수 있다.
도 27(C)에 도시되는 반도체 장치는 트랜지스터(3200)가 제공되지 않는다는 점에서 도 27(A)에 도시된 반도체 장치와 상이하다. 또한, 이 경우에 있어서, 데이터의 작동을 기록 및 유지하는 것은 도 27(A)에 도시된 반도체 장치와 유사한 방식으로 행해질 수 있다.
이어서, 도 27(C)에 도시된 반도체 장치의 데이터 판독에 대해서 설명한다. 트랜지스터(3300)가 온 상태가 되는 경우, 플로팅 상태 및 커패시터(3400)에 있는 제 3 배선(3003)이 서로 전기적으로 접속되어 있고, 전하는 제 3 배선(3003)과 커패시터(3400) 사이에 재분배된다. 결과적으로, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003) 전위의 변화량은 커패시터(3400)(또는 커패시터(3400)에 축적된 전하)의 하나의 전극 전위에 따라 달라진다.
예를 들면, 전하 재분배 후에 제 3 배선(3003)의 전위는 (CB×VB0+C×V)/(CB+C)이고, 이 경우 V가 커패시터(3400)의 하나의 전극 전위이고, C는 커패시터(3400)의 커패시턴스이며, CB는 제 3 배선(3003)의 커패시턴스 부품이고, VB0는 전하 재분배 전에 제 3 배선(3003)의 전위이다. 따라서, 메모리 셀이 커패시터(3400)의 하나의 전극 전위가 V1 및 V0(V1>V0)인 2개의 상태 중 어느 하나라 가정하면, 전위 V1(=(CB×VB0+C×V1)/(CB+C))를 유지하는 경우의 제 3 배선(3003)의 전위가 전위 V0(=(CB×VBO+C×V0)/(CB+C))를 유지하는 경우의 제 3 배선(3003)의 전위보다 높다는 것을 발견할 수 있다.
그 다음, 미리 결정된 전위와 제 3 배선(3003)의 전위를 비교함으로써, 데이터를 판독할 수 있다.
이 경우에 있어서, 제 1 반도체 재료를 포함하는 트랜지스터는 메모리 셀을 구동하기 위한 구동 회로에 사용될 수 있고, 제 2 반도체 재료를 포함하는 트랜지스터는 트랜지스터(3300)로서 구동 회로 상에 적층될 수 있다.
채널 형성 영역이 산화물 반도체를 사용하여 형성되고 매우 작은 오프-상태의 전류를 갖는 트랜지스터를 포함하는 경우, 본 실시형태에 기재된 반도체 장치는 매우 오랜 시간 동안 저장된 데이터를 유지할 수 있다. 즉, 재생 작동이 불필요해지거나 재생 작동의 빈도가 매우 낮으며, 이것은 소비 전력의 충분한 감소로 이어진다. 또한, 저장된 데이터는 전력이 공급되지 않는 경우(또한 전위가 고정되는 것이 바람직함)라도 오랜 시간 동안 유지될 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에 있어서, 고전압이 기록 데이터에 필요되지 않고 소자의 열화의 문제가 없다. 종래의 비휘발성 메모리와 달리, 예를 들면 플로팅 게이트로 및 플로팅 게이트로부터 전자를 주입하고 추출할 필요가 있기 때문에; 게이트 절연막의 열화와 같은 문제가 야기되지 않는다. 즉, 본 실시형태에 기재된 반도체 장치는 데이터를 재기록할 수 있는 횟수에 제한을 갖지 않고, 이것은 종래의 비휘발성 메모리의 문제이며, 그것의 신뢰성이 철저하게 개선된다. 또한, 데이터는 트랜지스터의 상태(온 또는 오프)에 따라 기록됨으로써, 고속 작동이 용이하게 달성될 수 있다.
상기 메모리 장치는, 예를 들면 중앙 처리 장치(CPU), 및 전파 식별(RF-ID) 태그에 부가해서 디지털 신호 처리기(DSP), 커스텀 LSI, 또는 프로그램 가능 논리 소자(PLD)와 같은 LSI에도 사용될 수 있다.
<CPU>
상기 메모리 장치를 포함하는 CPU를 후술한다.
도 28은 상기 메모리 장치를 포함하는 CPU의 구성예를 도시하는 블록 다이어그램이다.
도 28에 도시된, 기판(1190) 상에 CPU는 산술 논리 장치(ALU)(1191), ALU 컨트롤러(1192), 명령 해독기(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(BUS I/F)(1198), 재기록할 수 있는 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 포함한다. 반도체 기판, SOI 기판, 유리 기판 등이 기판(1190)으로서 사용된다. ROM(1199) 및 ROM 인터페이스(1189)가 분리 칩 상에 제공될 수 있다. 말할 필요도 없이, 도 28의 CPU는 단지 구성이 간소화된 예이고, 실제 CPU는 어플리케이션에 따라 다양한 구성을 가질 수 있다. 예를 들면, CPU는 하기: 도 28에 도시된 CPU를 포함하는 구조 또는 산술 회로가 하나의 코어로서 여겨지고; 복수의 코어가 포함되며; 코어가 병렬로 작동하는 구성을 가질 수 있다. 내부 산술 회로 내 또는 데이터 버스 내에서 CPU가 처리될 수 있는 비트수는, 예를 들면 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통한 CPU에 입력되는 명령은 명령 해독기(1193)에 입력되어 그 안에서 해독된 다음, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 해독된 명령에 따라 다양한 제어를 실행한다. 구체적으로, ALU 컨트롤러(1192)는 ALU(1191)의 작동을 제어하기 위한 신호를 발생시킨다. CPU가 프로그램을 실행하는 반면, 인터럽트 컨트롤러(1194)는 그것의 우선 사항 또는 마스크 상태에 따라 외부 입/출력 장치 또는 주변 회로로부터 인터럽트 요구를 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 주소를 발생시키고 CPU의 상태에 따라 레지스터(1196)로부터/에 데이터를 판독/기록한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 명령 해독기(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 작동 타이밍을 제어하기 위한 신호를 발생시킨다. 예를 들면, 타이밍 컨트롤러(1195)는 참조 클록 신호에 근거하여 내부 클록 신호를 발생시키기 위해 내부 클록 발생기를 포함하고 상기 회로에 내부 클록 신호를 공급한다.
도 28에 도시된 CPU에 있어서, 메모리 셀이 레지스터(1196)에 제공된다.
도 28에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)가 ALU(1191)로부터의 명령에 따라 레지스터(1196)의 유지 데이터의 작동을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함된 메모리 셀의 플립-플롭 또는 커패시터에 의해 데이터가 유지될지 아닐지를 선택한다. 플립-플롭에 의해 유지되는 데이터가 선택된 경우, 전력 공급 전압이 레지스터(1196)의 메모리 셀에 공급된다. 커패시터에 의해 유지되는 데이터가 선택되는 경우, 데이터가 커패시터 내에 재기록되고, 레지스터(1196)의 메모리 셀에 전력 공급 전압의 공급을 중단시킬 수 있다.
도 29는 레지스터(1196)에 사용될 수 있는 메모리 소자의 회로 다이어그램의 예이다. 메모리 소자(1200)는 전력 공급이 중단된 경우 저장된 데이터가 휘발성인 회로(1201), 전력 공급이 중단되는 경우라도 저장된 데이터가 비휘발성인 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 커패시터(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 커패시터(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 메모리 소자(1200)는 필요에 따라 다이오드, 레지스터, 또는 인덕터와 같은 또 다른 소자를 더 포함할 수 있다.
여기서, 상술한 메모리 장치가 회로(1202)로서 사용될 수 있다. 메모리 소자(1200)에 전력 공급 전압의 공급이 중단되는 경우, 접지 전위(0V) 또는 회로(1202)의 트랜지스터(1209)가 오프 상태가 되는 전위가 트랜지스터(1209)의 게이트에 연속하여 입력된다. 예를 들면, 트랜지스터(1209)의 게이트가 레지스터와 같은 로드를 통해 접지된다.
스위치(1203)가 하나의 도전성 타입(예를 들면, n-채널 트랜지스터)을 갖는 트랜지스터(1213)이고 스위치(1204)가 하나의 도전성 타입과 반대되는 도전성 타입(예를 들면, p-채널 트랜지스터)을 갖는 트랜지스터(1214)인 예를 여기에 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 하나와 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 하나와 대응하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이에 전도 또는 비전도(즉, 트랜지스터(1213)의 온/오프 상태)가 트랜지스터(1213)의 게이트에 입력된 제어 신호 RD에 의해 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 하나와 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인의 다른 하나와 대응하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이에 전도 또는 비전도(즉, 트랜지스터(1214)의 온/오프 상태)가 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의해 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 하나가 한 쌍의 전극의 커패시터(1208) 및 트랜지스터(1210)의 게이트 중 하나와 전기적으로 접속된다. 여기서, 접속 부분은 노드 M2로서 불리어진다. 트랜지스터(1210)의 소스 및 드레인 중 하나가 저 전력 공급 전위를 공급할 수 있는 배선(예를 들면, GND선)과 전기적으로 접속되고, 그 다른 하나는 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 하나)와 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)와 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 하나)는 전력 공급 전위 VDD를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나), 논리 소자(1206)의 입력 단자, 및 한 쌍의 전극의 커패시터(1207) 중 하나가 서로 전기적으로 접속된다. 여기서, 접속부를 노드 M1이라 불린다. 한 쌍의 전극의 커패시터(1207) 중 다른 하나는 일정한 전위로 공급될 수 있다. 예를 들면, 한 쌍의 전극의 커패시터(1207) 중 다른 하나는 저전력 공급 전위(예를 들면, GND) 또는 고전력 공급 전위(예를 들면, VDD)로 공급될 수 있다. 한 쌍의 전극의 커패시터(1207)의 다른 하나는 저전력 공급 전위를 공급할 수 있는 배선(예를 들면, GND선)과 전기적으로 접속된다. 한 쌍의 전극의 커패시터(1208)의 다른 하나는 일정한 전위로 공급될 수 있다. 예를 들면, 한 쌍의 전극의 커패시터(1208) 중 다른 하나는 저전력 공급 전위(예를 들면, GND) 또는 고전력 공급 전위(예를 들면, VDD)로 공급될 수 있다. 한 쌍의 전극의 커패시터(1208)의 다른 하나는 저전력 공급 전위를 공급할 수 있는 배선(예를 들면, GND선)과 전기적으로 접속된다.
커패시터(1207) 및 커패시터(1208)는 트랜지스터, 배선 등의 기생 용량이 활발하게 이용되는 한 제공될 필요가 없다.
제어 신호 WE는 트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대해 말하자면, 제 1 단자와 제 2 단자 사이에 도전 상태 또는 비도전 상태가 제어 신호 WE와 상이한 제어 신호 RD에 의해 선택된다. 스위치 중 하나의 제 1 단자 및 제 2 단자가 도전 상태에 있는 경우, 스위치의 다른 하나의 제 1 단자 및 제 2 단자가 비도전 상태에 있다.
회로(1201)에 유지되는 데이터와 대응하는 신호는 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력된다. 도 29는 회로(1201)로부터 신호 출력이 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력되는 예를 도시한다. 스위치(1203)의 제 2 단자로부터 신호 출력(트랜지스터(1201)의 소스 및 드레인 중 다른 하나)의 논리값은 논리 소자(1206)에 의해 도치되고, 도치된 신호가 회로(1220)를 통한 회로(1201)에 입력된다.
도 29의 예에 있어서, 스위치(1203)의 제 2 단자로부터 신호 출력(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)은 논리 소자(1206) 및 회로(1220)를 통한 회로(1201)에 입력되지만; 본 발명의 일 실시형태는 이것에 제한되는 것은 아니다. 스위치(1203)의 제 2 단자로부터 신호 출력(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)은 그것의 논리값이 도치되는 것 없이 회로(1201)에 입력될 수 있다. 예를 들면, 회로(1201)가 입력 단자로부터 신호 입력의 논리값의 도치에 의해 얻어지는 신호가 유지되는 노드를 포함하는 경우에 있어서, 스위치(1203)의 제 2 단자로부터 신호 출력(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)이 노드에 입력될 수 있다.
도 29에 있어서, 트랜지스터(1209)를 제외한 메모리 소자(1200)에 포함된 트랜지스터는 각각 산화물 반도체 이외에 반도체를 사용하여 형성된 층 또는 기판(1190)에 채널이 형성되는 트랜지스터일 수 있다. 예를 들면, 트랜지스터는 채널이 실리콘층 또는 실리콘 기판에 형성된 트랜지스터일 수 있다. 또한, 채널이 산화물 반도체막 내에 형성된 트랜지스터가 메모리 소자(1200)의 모든 트랜지스터에 사용될 수 있다. 또한, 메모리 소자(1200)에 있어서, 채널이 산화물 반도체막 내에 형성된 트랜지스터는 트랜지스터(1209) 외에 포함될 수 있고, 채널이 산화물 반도체 이외에 반도체를 사용하여 형성된 층 또는 기판(1190) 내에 형성되는 트랜지스터는 트랜지스터의 다른 하나에 사용될 수 있다.
도 29에 있어서, 회로(1201)로서, 예를 들면 플립-플롭 회로가 사용될 수 있다. 논리 소자(1206)로서, 예를 들면 인버터 또는 클록 인버터가 사용될 수 있다.
메모리 소자(1200)가 전력 공급 전압과 함께 공급되지 않는 기간에 있어서, 본 실시형태에 기재된 반도체 장치는 회로(1202)에 제공된 커패시터(1208)에 의해 회로(1201)에 저장된 데이터를 유지할 수 있다.
채널이 산화물 반도체막 내에 형성되는 트랜지스터의 오프-상태 전류가 매우 작다. 예를 들면, 채널이 산화물 반도체막 내에 형성되는 트랜지스터의 오프-상태 전류가 채널이 결정성을 갖는 실리콘 내에 형성되는 트랜지스터의 것보다 상당하게 작다. 따라서, 채널이 산화물 반도체막 내에 형성되는 트랜지스터가 트랜지스터(1209)로서 사용되는 경우, 전력 공급 전압이 메모리 소자(1200)에 공급되지 않는 기간에도 오랜 시간 동안 커패시터(1208)에 신호가 유지된다. 메모리 소자(1200)는 전력 공급 전압의 공급이 중단되는 기간에도 저장된 내용(데이터)을 유지할 수 있다.
메모리 소자가 스위치(103) 및 스위치(1204)로 프리-차지 작동을 행하기 때문에, 전력 공급 전압의 공급이 재시작된 후에 다시 근원 자료를 유지하기 위해 회로(1201)에 요구되는 시간이 짧아질 수 있다.
회로(1202)에 있어서, 커패시터(1208)에 의해 유지되는 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 메모리 소자(1200)에 전력 공급 전압의 공급이 재시작된 후, 커패시터(1208)에 의해 유지된 신호는 회로(1202)로부터 판독되기 위해서 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)와 대응하는 것으로 전환될 수 있다. 결과적으로, 커패시터(1208)에 의해 유지된 신호에 대응하는 전위가 다소 변화되는 경우라도 근원 신호가 정확하게 판독될 수 있다.
프로세서 내에 포함된 레지스터 또는 캐시 메모리와 같은 메모리 장치 내에 상술한 메모리 소자(1200)를 사용함으로써, 메모리 장치의 데이터가 전력 공급 전압의 공급의 중단으로 인해 소실되는 것을 방지할 수 있다. 또한, 전력 공급 전압의 공급이 재시작된 직후, 메모리 장치는 전력 공급이 중단되기 전과 동일한 상태로 돌아올 수 있다. 따라서, 프로세서 또는 프로세서 내에 포함된 하나 또는 복수의 논리 회로에 있어서 단시간 동안 전력 공급이 중단될 수 있고, 이것은 낮은 소비 전력을 가져온다.
본 실시형태의 CPU에 메모리 소자(1200)가 사용되지만, 메모리 소자는 디지털 신호 처리기(DSP), 커스텀 LSI, 또는 프로그램 가능 논리 소자(PLD)와 같은 LSI, 및 전파 식별(RF-ID)에도 사용될 수 있다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 어느 하나와 적절하게 조합되어 실행될 수 있다.
(실시형태 9)
본 실시형태에 있어서, 본 발명의 일 실시형태의 반사형 표시 장치를 포함하는 표시 모듈 및 전자 장치를 도 30(A) 내지 30(H)를 참조하여 설명할 것이다.
도 30(A) 내지 30(G)은 전자 장치를 도시한다. 이들 전자 장치는 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 작동키(5005)(전력 스위치 및 작동 스위치를 포함), 접속 단자(5006), 센서(5007)(측정력, 변위, 위치, 속도, 가속, 각속도, 회전 진동수, 거리, 광, 액체, 자성, 온도, 화학 물질, 소리, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유속, 습도, 경사도, 진동, 냄새, 또는 적외선의 기능을 갖는 센서), 마이크로폰(5008) 등을 포함할 수 있다.
도 30(A)은 상기 부품에 부가하여 스위치(5009), 적외선 포트(5010) 등을 포함할 수 있는 모바일 컴퓨터를 도시한다. 도 30(B)은 기록 매체가 제공된 휴대용 화상 재생 장치(예를 들면, DVD 재생 장치)를 도시하고, 상기 부품에 부가하여 휴대용 화상 재생 장치는 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 포함할 수 있다. 도 30(C)은 상기 부품에 부가하여 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 포함할 수 있는 고글형 표시를 도시한다. 도 30(D)은 상기 부품에 부가하여 기록 매체 판독부(5011) 등을 포함할 수 있는 휴대형 게임 콘솔을 도시한다. 도 30(E)은 텔레비전 수신 기능을 가진 디지털 카메라를 도시하고, 상기 부품에 부가하여 디지털 카메라는 안테나(5014), 셔터 버튼(5015), 화상 수신부(5016) 등을 포함할 수 있다. 도 30(F)은 상기 부품에 부가하여 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 포함할 수 있는 휴대형 게임 콘솔을 도시한다. 도 30(G)은 상기 부품에 부가하여 신호를 전달하고 수신할 수 있는 충전기(5017)를 포함할 수 있는 휴대형 텔레비전 수신기를 도시한다.
도 30(A) 내지 30(G)의 전자 장치는 표시부 상에 다양한 정보(예를 들면, 정지 화상, 이동 화상, 및 텍스트 화상)를 표시하는 기능, 터치 패널 기능, 달력, 날짜, 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 프로세싱을 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 가진 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능을 가진 다양한 데이터를 송수신하는 기능, 및 기록 매체에 저장된 프로그램 또는 데이터를 판독하고 그것을 표시부 상에 표시하는 기능과 같은 다양한 기능을 가질 수 있다. 또한, 복수의 표시 기능을 포함하는 전자 장치는 또 다른 표시부 상에 주로 텍스트 정보를 표시하면서 하나의 표시부 상에 주로 화상 정보를 표시하는 기능, 시차 고려 등에 따른 복수의 표시부 상에 화상을 표시함으로써 3차원 화상을 표시하는 기능을 가질 수 있다. 또한, 화상 수신부를 포함하는 전자 장치는 정지 화상을 촬영하는 기능, 이동 화상을 취하는 기능, 숏 화상을 자동으로 또는 수동으로 보정하는 기능, 기록 매체(외부 기록 매체 또는 카메라에 포함된 기록 매체)의 숏 화상을 저장하는 기능, 표시부 상에 숏 화상을 표시하는 기능 등을 가질 수 있다. 또한, 도 30(A) 내지 30(G)의 전자 장치의 기능은 이것에 제한되는 것은 아니고, 전자 장치는 다양한 기능을 가질 수 있다.
도 30(H)은 스마트 워치를 도시하고, 이것은 하우징(7302), 표시 패널(7304), 작동 버튼(7311 및 7312), 접속 단자(7313), 밴드(7321), 클래스프(7322) 등을 포함한다.
베젤로서 기능하는 하우징(7302) 내에 탑재된 표시 패널(7304)은 직사각형이 아닌 표시 영역을 포함한다. 표시 패널(7304)은 직사각형 표시 영역을 가질 수 있다. 표시 패널(7304)은 시간을 나타내는 아이콘(7305), 또 다른 아이콘(7306) 등을 표시할 수 있다.
도 30(H)의 스마트 워치는 표시부 상에 다양한 전보(예를 들면, 정지 화상, 이동 화상, 및 텍스트 화상)을 표시하는 기능, 터치 패널 기능, 달력, 날짜, 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)의 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 가진 다양한 컴퓨터 네트워크에 접속되어 있는 기능, 무선 통신 기능을 가진 다양한 데이터를 송수신하는 기능, 및 기록 매체에 저장된 프로그램 또는 데이터를 판독하고 그것을 표시부에 표시하는 기능과 같은 다양한 기능을 가질 수 있다.
하우징(7302)은 스피커, 센서(측정력, 변위, 위치, 속도, 가속, 각속도, 회전 진동수, 거리, 광, 액체, 자성, 온도, 화학 물질, 소리, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유속, 습도, 경사도, 진동, 냄새, 또는 적외선의 기능을 갖는 센서), 마이크로폰 등을 포함할 수 있다. 또한, 스마트 워치는 표시 패널(7304)용 발광 소자를 사용하여 제조될 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
[실시예 1]
본 실시예에 있어서, 본 발명의 일 실시형태의 제조된 표시패널을 도 31(A1) 내지 31(C)을 참조하여 설명할 것이다.
도 31(A) 내지 31(C)은 화상을 표시하는 제조된 표시 패널의 포토이다. 도 31(A1) 내지 31(A3) 및 도 31은 제 1 표시 소자가 사용될 경우 표시 패널의 표시 품질을 나타내기 위한 포토이다. 도 31(B1) 내지 31(B3)은 제 2 표시 소자가 사용될 경우 표시 패널의 표시 품질을 나타내기 위한 포토이다.
표 1은 제조된 표시 패널의 세부사항을 나타낸다.
Figure 112016092056025-pct00001
본 발명의 일 실시형태인 제조된 표시 패널 내에 포함되는 제 1 표시 소자로서 전기적으로 제어되는 복굴절(ECB) 모드의 반사형 액정 소자가 사용된다. 백색 발광 유기 EL 소자는 제 2 표시 소자로서 사용된다.
제조된 표시 패널은 제 1 표시 소자 및 제 2 표시 소자와 중첩하는 영역을 갖는 착색층을 포함한다. 풀 컬러 표시는 착색층을 통과하여 광을 이용하여 행해진다.
<<평가>>
표시 패널은 형광 램프가 구비된 라이트룸에서 제 1 표시 소자를 사용하여 표시가 이루어진다(도 31(A1) 내지 31(A3) 참조). 표시 패널은 반사형 액정 소자를 사용하여 양호한 풀컬러 표시를 제공한다.
또한, 제 1 표시 소자를 사용하여, 표시 패널은 낮 중에 맑은 날씨에서 옥외의 표시가 행해진다(도 31(C) 참조). 이러한 강한 주변광 하에 있더라도, 표시 패널은 반사형 액정 소자를 사용하여 양호한 풀컬러 표시를 제공한다.
표시 패널은 제 2 표시 소자를 사용하여 암 장소에서 표시가 행해진다(도 31(B1) 내지 31(B3) 참조). 표시 패널은 유기 EL 소자를 사용하여 양호한 풀컬로 표시를 제공한다.
본 명세서 등에 있어서, 예를 들면 그것을 명쾌하게 기재한 경우, X 및 Y가 접속되고, X 및 Y가 전기적으로 접속된 경우, X 및 Y가 기능적으로 접속된 경우, 및 X 및 Y가 직접적으로 접속된 경우가 그 안에 포함된다. 따라서, 미리 결정된 접속 관계에 제한되는 것 없이, 도면 및 텍스트에 나타낸 접속 관계, 예를 들면 도면 및 텍스트에 나타낸 접속 관계를 갖는 소자 사이에 또 다른 소자를 끼울 수 있다.
여기서, X 및 Y는 각각 대상(예를 들면, 장지, 소자, 회로, 선, 전극, 단자, 도전막, 또는 층)을 나타낸다.
예를 들면, X 및 Y가 직접적으로 접속된 경우에 있어서, X와 Y 사이에 전기적 접속이 가능한 소자(예를 들면, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 로드)는 X와 Y 사이에 접속되지 않고, X 및 Y는 그 사이에 제공된 X와 Y 사이에 전기적 접속이 가능한 소자(예를 들면, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 로드) 없이 접속된다.
예를 들면, X 및 Y가 전기적으로 접속된 경우에 있어서, X와 Y 사이에 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들면, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 로드)가 X와 Y 사이에 접속될 수 있다. 스위치는 온 또는 오프가 되도록 제어한다. 즉, 스위치는 전류가 그것을 통해서 흐르는지 아닌지를 결정하기 위해서 전도되거나 비전도(온 또는 오프 상태)된다. 또한, 스위치는 전류 경로를 선택 및 변화시키는 기능을 갖는다. 또한, X 및 Y가 전기적으로 접속된 경우는 X 및 Y가 직접적으로 접속된 경우를 포함한다.
예를 들면, X 및 Y가 기능적으로 접속된 경우에 있어서, X와 Y 사이에 기능적 접속을 가능하게 하는 하나 이상의 회로(예를 들면, 인버터와 같은 논리 회로, NAND 회로, 또는 NOR 회로; DA 컨버터 회로와 같은 단일 컨버터 회로, AD 컨버터 회로, 또는 감마 보정 회로; 전력원 회로와 같은 전위 레벨 컨버터 회로(예를 들면, 단계-업 회로 또는 단계-다운 회로) 또는 신호의 전위 레벨을 변화시키기 위한 레벨 시프터 회로; 전압원; 전류원; 스위칭 회로; 신호 진폭, 전류량 등을 증가시킬 수 있는 회로와 같은 진폭 회로, 가동상의 진폭, 차동 진폭 회로, 소스 플로어 회로, 또는 버퍼 회로; 신호 발생 회로; 메모리 회로; 및/또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 또한, 예를 들면 X와 Y사이에 또 다른 회로가 끼어진 경우라도 X로부터 신호 출력이 Y로 전달되는 경우에 있어서, X 및 Y는 기능적으로 접속된다. 또한, X 및 Y가 기능적으로 접속된 경우는 X 및 Y가 직접적으로 접속된 경우 및 X 및 Y가 전기적으로 접속된 경우를 포함한다.
또한, 명쾌하게 기재할 경우, X와 Y가 전기적으로 접속되고, X와 Y가 전기적으로 접속된 경우(즉, X와 Y가 그 사이에 제공된 또 다른 소자 또는 또 다른 회로와 접속됨), X와 Y가 기능적으로 접속된 경우(즉, X와 Y가 그 사이에 제공된 또 다른 회로와 기능적으로 접속됨), 및 X와 Y가 직접적으로 접속된 경우(즉, X와 Y가 그 사이에 제공된 또 다른 소자 또는 또 다른 회로없이 접속됨)가 그 안에 포함된다. 즉, 본 명세서 등에 있어서, 명쾌한 설명 "X와 Y가 전기적으로 접속됨"은 설명 "X와 Y가 접속됨"과 동일하다.
예를 들면, 하기 표현 중 어느 하나는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하는(또는 통하지 않은) X와 전기적으로 접속되고 트랜지스터의 드레인(또는 제 2 단자 등)은 Z2를 통하는(또는 통하지 않은) Y와 전기적으로 접속된 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 하나의 일부와 직접적으로 접속되고 Z1의 또 다른 일부가 X와 직접적으로 접속되면서 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 하나의 일부와 직접적으로 접속되고 Z2의 또 다른 일부가 Y와 직접적으로 접속되는 경우에 사용될 수 있다.
표현의 예로는, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)이 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 순서대로 서로 전기적으로 접속되며", "트랜지스터의 소스(또는 제 1 단자 등)가 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Y와 전기적으로 접속되며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 순서대로 서로 전기적으로 접속되고", "X는 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통하는 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(제 2 단자 등), 및 Y는 순서대로 접속되어 제공된다"를 포함한다. 회로 구조의 접속 순서가 상기 예와 유사한 표현에 의해 정의되는 경우, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)은 서로 구분되어서 기술적 범위를 명시할 수 있다.
표현의 다른 예로는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하는 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않으며, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등) 및 트랜지스터의 드레인(또는 제 2 단자 등) 사이에 경로이고, Z1은 제 1 접속 경로 상에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하는 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않으며, Z2는 제 3 접속 경로 상에 있다"를 포함한다. 표현의 또 다른 예로는 "트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하는 제 1 접속 경로와 적어도 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않으며, 제 2 접속 경로는 트랜지스터가 제공되는 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Z2를 통하는 제 3 접속 경로와 적어도 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다". 표현의 또 다른 예로는 "트랜지스터의 소스(또는 제 1 단자 등)는 제 1 전기적 경로 상에 적어도 Z1을 통하는 X와 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않으며, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)에서 트랜지스터의 드레인(또는 제 2 단자 등)의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 제 3 전기적 경로 상에 적어도 Z2를 통하는 Y와 전기적으로 접속되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않으며, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)에서 트랜지스터의 소스(또는 제 1 단자 등)이다". 회로 구조의 접속 경로가 상기 예와 유사한 표현에 의해 정의되는 경우, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)은 서로 구분되어 기술적 범위를 명시할 수 있다.
또한, 이들 표현은 실시예이고 표현에 제한되지 않는다. 여기서, X, Y, Z1, 및 Z2는 각각 대상(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)을 나타낸다.
개별 부품이 회로 다이어그램에 서로 전기적으로 접속되어 있는 경우라도, 하나의 부품이 복수의 부품의 기능을 갖는 경우가 있다. 예를 들면, 배선의 일부가 전극으로서도 기능할 경우, 하나의 도전막은 배선 및 전극으로서 기능한다. 따라서, 본 명세서의 "전기적 접속"은 하나의 도전막이 복수의 부품 기능을 갖는 경우와 같이 이것의 카테고리에 포함된다.
ACF1: 도전성 재료 ACF2: 도전성 재료
AF1: 정렬막 AF2: 정렬막
ANO: 배선 C1: 커패시터
C2: 커패시터 CF1: 착색막
CF2: 착색막 CP: 도전성 부재
CS: 배선 G: 스캔선
G1: 스캔선 G2: 스캔선
GD: 구동 회로 SD: 구동 회로
GDA: 구동 회로 GDB: 구동 회로
KB1: 구조 KB2: 구조
KB3: 구조 M: 트랜지스터
MB: 트랜지스터 MD: 트랜지스터
MDB: 트랜지스터 M1: 노드
M2: 노드 P1: 위치 정보
P2: 정보 SW1: 스위치
SW2: 스위치 T1: 시간
T2: 시간 T3: 시간
T4: 시간 T5: 시간
T6: 시간 V: 화상 데이터
V0: 전위 V1: 전위
VCOM1: 배선 VCOM2: 배선
VDD: 전력 공급 전위 FPC1: 연성 인쇄 회로 기판
FPC2: 연성 인쇄 회로 기판 PIC1: 화상 데이터
PIC2: 화상 데이터 PIC3: 화상 데이터
PIC4: 화상 데이터 100: 트랜지스터
102: 기판 104: 도전막
106: 절연막 107: 절연막
108: 산화물 반도체막 108a: 산화물 반도체막
108b: 산화물 반도체막 108c: 산화물 반도체막
112a: 도전막 112b: 도전막
114: 절연막 116: 절연막
118: 절연막 120a: 도전막
120b: 도전막 150: 트랜지스터
200: 데이터 처리 장치 210: 산술 장치
211: 산술부 212: 메모리부
214: 송신 경로 215: 입/출력 인터페이스
220: 입/출력 장치 230: 표시부
230B: 표시부 231: 표시 영역
232: 화소 235EL: 표시 소자
235LC: 표시 소자 240: 입력부
250: 센서부 290: 통신부
501A: 절연막 501B: 절연막
501C: 절연막 501D: 절연막
504: 도전막 504C: 접촉
505: 결합층 506: 절연막
508: 반도체막 510: 기판
510W: 분리막 511: 배선
512A: 도전막 512B: 도전막
516: 절연막 518: 절연막
520: 기능층 519: 단자
519B: 단자 519D: 단자
520D: 기능층 521A: 절연막
521B: 절연막 524: 도전막
528: 절연막 550: 표시 소자
550B: 표시 소자 551: 도전막
552: 도전막 553: 발광 유기 화합물을 함유하는 층
553B: 발광 유기 화합물을 함유하는 층 570: 기판
570B: 절연막 591: 접촉
592: 접촉 593: 접촉
700: 표시 패널 700B: 표시 패널
700C: 표시 패널 700D: 표시 패널
700E: 표시 패널 700F: 표시 패널
702: 화소 704: 도전막
704C: 접촉 705: 실런트
719: 단자 730: 화소 회로
750: 표시 소자 751: 도전막
751T: 도전막 751H: 개구부
752: 도전막 752C: 도전막
753: 액정 재료를 함유하는 층 753T: 전자 잉크를 함유하는 층
770: 기판 770P: 광학막
771: 절연막 800: 입/출력 장치
801: 상부 커버 802: 하부 커버
803: FPC 804: 터치 센서
805: FPC 806: 표시 패널
809: 프레임 810: 구동 회로
811: 배터리 1189: ROM 인터페이스
1190: 기판 1191: ALU
1192: ALU 컨트롤러 1193: 명령 디코더
1194: 인터럽트 컨트롤러 1195: 타이밍 컨트롤러
1196: 레지스터 1197: 레지스터 컨트롤러
1198: 버스 인터페이스 1199: ROM
1200: 메모리 소자 1201: 회로
1202: 회로 1203: 스위치
1204: 스위치 1206: 논리 소자
1207: 커패시터 1208: 커패시터
1209: 트랜지스터 1210: 트랜지스터
1213: 트랜지스터 1214: 트랜지스터
1220: 회로 3001: 배선
3002: 배선 3003: 배선
3004: 배선 3005: 배선
3200: 트랜지스터 3300: 트랜지스터
3400: 커패시터 5000: 하우징
5001: 표시부 5002: 표시부
5003: 스피커 5004: LED 램프
5005: 작동키 5006: 접속 단자
5007: 센서 5008: 마이크로폰
5009: 스위치 5010: 적외선 포트
5011: 기록 매체 판독부 5012: 지지부
5013: 이어폰 5014: 안테나
5015: 셔터 버튼 5016: 화상 수신부
5017: 전하 7302: 하우징
7304: 표시 패널 7305: 아이콘
7306: 아이콘 7311: 작동 버튼
7312: 작동 버튼 7313: 접속 단자
7321: 밴드 7322: 클래스프
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2015년 4월 13일 일본 특허청에 출원된 일본 특허출원 제2015-081519호, 2015년 6월 8일 일본 특허청에 출원된 일본 특허출원 제2015-115638호, 및 2015년 7월 30일 일본 특허청에 출원된 일본 특허출원 제2015-150202호에 기초한다.

Claims (17)

  1. 반도체 장치로서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 1 커패시터;
    제 2 커패시터;
    제 1 표시 소자;
    제 2 표시 소자;
    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 4 배선;
    제 5 배선; 및
    제 6 배선을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 1 표시 소자 및 상기 제 1 커패시터의 전극들 중 한쪽에 전기적으로 접속되고,
    상기 제 1 커패시터의 전극들 중 다른 한쪽은 상기 제 4 배선 및 상기 제 1 표시 소자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 게이트 및 상기 제 2 커패시터의 전극들 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 커패시터의 전극들 중 다른 한쪽 및 상기 제 2 표시 소자에 전기적으로 접속되고,
    상기 제 5 배선은 상기 제 2 표시 소자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 6 배선에 전기적으로 접속되며,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 1 커패시터;
    제 2 커패시터;
    제 1 표시 소자;
    제 2 표시 소자;
    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 4 배선;
    제 5 배선;
    제 6 배선; 및
    제 7 배선을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 1 표시 소자 및 상기 제 1 커패시터의 전극들 중 한쪽에 전기적으로 접속되고,
    상기 제 1 커패시터의 전극들 중 다른 한쪽은 상기 제 7 배선에 전기적으로 접속되고,
    상기 제 5 배선은 상기 제 1 표시 소자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 게이트 및 상기 제 2 커패시터의 전극들 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 커패시터의 전극들 중 다른 한쪽 및 상기 제 2 표시 소자에 전기적으로 접속되고,
    상기 제 6 배선은 상기 제 2 표시 소자에 전기적으로 접속되는, 반도체 장치.
  3. 반도체 장치로서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 1 커패시터;
    제 2 커패시터;
    제 1 표시 소자;
    제 2 표시 소자;
    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 4 배선;
    제 5 배선;
    제 6 배선;
    제 7 배선; 및
    제 8 배선을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 1 표시 소자 및 상기 제 1 커패시터의 전극들 중 한쪽에 전기적으로 접속되고,
    상기 제 1 커패시터의 전극들 중 다른 한쪽은 상기 제 8 배선에 전기적으로 접속되고,
    상기 제 5 배선은 상기 제 1 표시 소자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 7 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 제 1 게이트, 상기 제 3 트랜지스터의 제 2 게이트, 및 상기 제 2 커패시터의 전극들 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 배선 및 상기 제 2 커패시터의 전극들 중 다른 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 표시 소자에 전기적으로 접속되고,
    상기 제 6 배선은 상기 제 2 표시 소자에 전기적으로 접속되는, 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 정보 처리 장치로서,
    프로그램을 저장하는 메모리부를 포함하는 산술 장치; 및
    입/출력 장치를 포함하고,
    상기 산술 장치는 위치 정보를 수신하고 화상 정보 및 제어 정보를 공급하고,
    상기 입/출력 장치는 상기 위치 정보를 공급하고 상기 화상 정보 및 상기 제어 정보를 수신하고,
    상기 입/출력 장치는 상기 화상 정보를 표시하는 표시부 및 상기 위치 정보를 공급하는 입력부를 포함하고,
    상기 표시부는 제 1 항 내지 제 3 항 중 어느 한 항에 따른 상기 반도체 장치를 포함하고,
    상기 입력부는 포인터의 위치를 감지하고 상기 위치에 따라 결정된 위치 정보를 공급하고,
    상기 산술 장치는 상기 위치 정보에 따라 상기 포인터의 이동 속도를 결정하고,
    상기 산술 장치는 상기 포인터의 상기 이동 속도에 따라 상기 화상 정보의 대비 또는 휘도를 조정하는, 정보 처리 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
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