WO2018163946A1 - 半導体装置および表示装置 - Google Patents

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WO2018163946A1
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oxide semiconductor
semiconductor device
thin film
tft
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PCT/JP2018/007695
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French (fr)
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俊克 伊藤
今井　元
北川　英樹
菊池　哲郎
節治 西宮
輝幸 上田
健吾 原
徹 大東
鈴木　正彦
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シャープ株式会社
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    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a thin film transistor (oxide semiconductor TFT) including an oxide semiconductor layer as an active layer.
  • a semiconductor device including a thin film transistor (oxide semiconductor TFT) including an oxide semiconductor layer as an active layer.
  • the present invention also relates to a display device including such a semiconductor device.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • Patent Document 1 discloses an active matrix substrate using an In—Ga—Zn—O-based semiconductor film as an active layer of a TFT.
  • oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT. In addition, since the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the TFT structure is roughly divided into a bottom gate structure and a top gate structure.
  • a bottom gate structure is often employed for an oxide semiconductor TFT.
  • an etch stop (ES) type in which an etch stop layer is formed on a channel region
  • BCE back channel etch
  • JP 2012-134475 A International Publication No. 2012/132953
  • the oxide semiconductor TFT there is a problem that, when a reducing gas (for example, hydrogen gas) comes into contact with the oxide semiconductor layer in a manufacturing process or the like, oxygen deficiency occurs and the characteristics of the TFT change.
  • a reducing gas for example, hydrogen gas
  • TFT characteristics fluctuate when moisture or the like enters the oxide semiconductor layer from the outside after long-time driving or after an aging test.
  • the threshold voltage Vth shifts to the negative side, increasing off-leakage current or causing depletion (normally on state). May cause display defects.
  • a channel region of an oxide semiconductor layer is covered with a protective layer (sometimes called a passivation layer) between a source electrode and a drain electrode.
  • a protective layer sometimes called a passivation layer
  • SiNx silicon nitride
  • Patent Document 2 discloses a configuration in which a protective film is provided so as to cover a planarizing resin film provided on an oxide semiconductor TFT.
  • a moisture-absorbing planarizing resin film such as an organic photosensitive resin film
  • a moisture-proof protective film such as a SiNx film
  • Patent Document 2 has a configuration that suppresses moisture from entering the planarizing resin film from the outside of the liquid crystal panel by disposing the end face of the planarizing resin film inside or under the sealing material. Are listed. This suppresses moisture from reaching the oxide semiconductor layer through the planarizing resin film.
  • the peripheral circuit for example, a gate monolithic circuit
  • the planarizing resin film does not exist on the peripheral circuit TFT. It becomes a state. Therefore, the peripheral circuit TFT may be destroyed by the spacer in the seal. If the peripheral circuit is not disposed under the seal material, that is, if the peripheral circuit is disposed outside the seal material, it is possible to prevent the peripheral circuit TFT from being destroyed, but in that case, the frame area becomes wide. .
  • the planarizing resin film can be present on the peripheral circuit TFT.
  • a moisture-proof protective film is provided by the spacer in the seal. If a crack is formed in the film, moisture will enter the planarizing resin film from the crack.
  • the present invention has been made in view of the above problems, and an object thereof is to realize stable TFT characteristics in a semiconductor device including an oxide semiconductor TFT.
  • a semiconductor device is a semiconductor device including a substrate, a plurality of thin film transistors supported by the substrate, and a protective layer covering the plurality of thin film transistors, each of the plurality of thin film transistors A gate electrode provided on the substrate; a gate insulating layer covering the gate electrode; an oxide semiconductor layer provided on the gate insulating layer and facing the gate electrode with the gate insulating layer interposed therebetween; A back channel etch type thin film transistor having a source electrode and a drain electrode electrically connected to the oxide semiconductor layer, wherein the gate electrode has a tapered portion defined by a side surface having a tapered shape; When viewed from the surface normal direction, the outer edge of the oxide semiconductor layer is an edge extending in a direction intersecting the channel width direction. There are, include an edge located inside the edge of the gate electrode in the channel width direction, from the edge of the oxide semiconductor layer, the distance to the inner end of the tapered portion is 1.5 ⁇ m or more.
  • the protective layer is an inorganic insulating layer formed from an inorganic insulating material.
  • the protective layer includes a silicon oxide layer in contact with the oxide semiconductor layer, and a silicon nitride layer or a silicon nitride oxide layer provided on the silicon oxide layer.
  • the semiconductor device according to the present invention is an active matrix substrate having a display area defined by a plurality of pixels and a peripheral area located around the display area.
  • a semiconductor device includes a pixel thin film transistor provided in each of the plurality of pixels, and the plurality of thin film transistors includes the pixel thin film transistor.
  • a semiconductor device includes a peripheral circuit provided in the peripheral region and including at least one circuit thin film transistor, and the plurality of thin film transistors include the at least one circuit thin film transistor.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • the oxide semiconductor layer has a stacked structure.
  • a display device includes an active matrix substrate, a counter substrate disposed to face the active matrix substrate, a display medium layer provided between the active matrix substrate and the counter substrate,
  • the active matrix substrate is a semiconductor device having any one of the above-described configurations.
  • stable TFT characteristics can be realized in a semiconductor device including an oxide semiconductor TFT.
  • FIG. 1 is a plan view schematically showing a semiconductor device (TFT substrate) 100 according to an embodiment of the present invention, showing the entire semiconductor device 100.
  • FIG. 2 is a plan view schematically showing the semiconductor device 100, and shows a region corresponding to one pixel P of the semiconductor device 100.
  • FIG. 3 is a cross-sectional view schematically showing the semiconductor device 100, showing a cross section taken along the line 3A-3A 'in
  • FIG. 4 is a cross-sectional view schematically showing the semiconductor device 100, showing a cross section taken along the line 4A-4A 'in
  • FIG. 1 is a cross-sectional view schematically showing a semiconductor device 100, showing a cross-sectional structure of a TFT 10 in a cross section parallel to a channel width direction DW.
  • FIG. 2 is a diagram illustrating a planar structure of a TFT 10.
  • FIG. It is sectional drawing which shows the semiconductor device 900 of a comparative example.
  • 1 is a cross-sectional view schematically showing a semiconductor device 100, showing the vicinity of an edge 4e1 of an oxide semiconductor layer 4 of a TFT 10.
  • FIG. It is sectional drawing which shows the semiconductor device 900 of a comparative example.
  • (A), (b), and (c) are process sectional drawings which show the manufacturing process of the semiconductor device 100.
  • FIG. 10A and 10B are process cross-sectional views illustrating the manufacturing process of the semiconductor device 100.
  • 10A and 10B are process cross-sectional views illustrating the manufacturing process of the semiconductor device 100.
  • FIG. 10A and 10B are process cross-sectional views illustrating the manufacturing process of the semiconductor device 100.
  • 2 is a plan view schematically showing a circuit TFT 10 ′ provided in the semiconductor device 100.
  • FIG. FIG. 15 is a diagram showing a cross section including a circuit TFT 10 ′ of the semiconductor device 100, and shows a cross section taken along the line 15A-15A ′ in FIG. 14. It is a typical top view showing an example of a plane structure of active matrix substrate 700 by an embodiment of the present invention.
  • 4 is a cross-sectional view of a crystalline silicon TFT 710A and an oxide semiconductor TFT 710B in an active matrix substrate 700.
  • an active matrix substrate (TFT substrate) for a liquid crystal display device will be exemplified as a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device according to the embodiment of the present invention may be another display device such as an electric device. It may be an active matrix substrate used in an electrophoretic display device, a MEMS (Micro Electro Mechanical System) display device, an organic EL (Electroluminescence) display device, or the like.
  • FIGS. 1 and 2 are plan views schematically showing the semiconductor device 100.
  • FIG. FIG. 1 shows the entire semiconductor device 100
  • FIG. 2 shows a region corresponding to one pixel P of the semiconductor device 100.
  • 3 and 4 are cross-sectional views schematically showing the semiconductor device 100, showing cross sections taken along lines 3A-3A 'and 4A-4A' in FIG. 2, respectively.
  • the semiconductor device 100 includes a display area DR defined by a plurality of pixels P and a peripheral area (also referred to as a “frame area”) FR positioned around the display area DR.
  • the plurality of pixels P are arranged in a matrix including a plurality of rows and a plurality of columns.
  • the semiconductor device 100 includes a substrate 1, a plurality of thin film transistors (TFTs) 10 supported on the substrate 1, and a protective layer 20 that covers the plurality of TFTs 10. .
  • the semiconductor device 100 further includes a plurality of scanning lines (gate bus lines) G extending in the row direction, a plurality of signal lines (source bus lines) S extending in the column direction, and pixels provided in each of the plurality of pixels P.
  • An electrode 30 is an electrode.
  • the substrate 1 is made of an insulating and transparent material.
  • the substrate 1 is, for example, a glass substrate.
  • Each of the plurality of TFTs 10 is a back channel etch type oxide semiconductor TFT, and includes a gate electrode 2, a gate insulating layer 3, an oxide semiconductor layer 4, a source electrode 5, and a drain electrode 6.
  • the TFT 10 shown in FIG. 2 and the like is a pixel TFT provided in each pixel P.
  • the gate electrode 2 is provided on the substrate 1.
  • the gate electrode 2 is electrically connected to the scanning wiring G, and a scanning signal (gate signal) is supplied from the scanning wiring G.
  • a scanning signal gate signal
  • the gate electrode 2 extends from the scanning line G in the column direction.
  • the gate insulating layer 3 is provided so as to cover the gate electrode 2.
  • the gate insulating layer 3 includes a silicon nitride (SiNx) layer 3a and a silicon oxide (SiO 2 ) layer 3b provided on the silicon nitride layer 3a. That is, the gate insulating layer 3 has a stacked structure.
  • the oxide semiconductor layer 4 is provided on the gate insulating layer 3.
  • the oxide semiconductor layer 4 has an island shape and faces the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • the source electrode 5 and the drain electrode 6 are electrically connected to the oxide semiconductor layer 4.
  • the source electrode 5 and the drain electrode 6 are in contact with a part of the upper surface of the oxide semiconductor layer 4 (top contact structure).
  • the source electrode 5 is electrically connected to the signal line S, and a display signal (source signal) is supplied from the signal line S.
  • a part of the signal wiring S (a part in contact with the oxide semiconductor layer 4) functions as the source electrode 5.
  • the drain electrode 6 is electrically connected to the pixel electrode 30.
  • the source electrode 5 and the drain electrode 6 have a laminated structure including lower layers 5a and 6a and upper layers 5b and 6b formed of different conductive materials.
  • the region 4 s in contact with the source electrode 5 is called “source region”, and the region 4 d in contact with the drain electrode 6 is called “drain region”.
  • a region 4 c that overlaps with the gate electrode 2 and is located between the source region 4 s and the drain region 4 d is referred to as a “channel region”.
  • the direction DL parallel to the direction of current flow through the channel region 4c is referred to as “channel length direction”, and the direction DW orthogonal to the channel length direction DL is referred to as “channel width direction”.
  • channel width direction DW is parallel to the column direction (that is, the channel length direction DL is parallel to the row direction), and the source region 4s, the channel region 4c, and the drain region 4d are aligned along the row direction. Yes.
  • the protective layer (passivation layer) 20 is an inorganic insulating layer formed from an inorganic insulating material.
  • the protective layer 20 has a laminated structure.
  • the protective layer 20 includes a silicon oxide (SiO 2 ) layer 20a in contact with the oxide semiconductor layer 4 and a silicon nitride (SiNx) layer 20b provided on the silicon oxide layer 20a.
  • SiO 2 silicon oxide
  • SiNx silicon nitride
  • SiON silicon nitride oxide
  • the organic insulating layer 7 is provided on the protective layer 20.
  • the organic insulating layer 7 is made of, for example, a photosensitive resin material.
  • the organic insulating layer 7 is sometimes called a “flattened resin layer”.
  • a common electrode 32 is provided on the organic insulating layer 7.
  • the common electrode 32 is formed from a transparent conductive material.
  • the common electrode 32 is a single conductive film continuously formed over a plurality of pixels P, and is given a common potential in the entire display region DR.
  • the dielectric layer 8 is provided so as to cover the common electrode 32.
  • the dielectric layer 8 is made of an inorganic insulating material (for example, silicon nitride).
  • a pixel electrode 30 is provided on the dielectric layer 8.
  • the pixel electrode 30 has at least one (two in the illustrated example) slit 30a.
  • the pixel electrode 30 is connected to the drain electrode 6 of the TFT 10 in the contact hole CH.
  • the contact hole CH includes an opening 20 o formed in the protective layer 20, an opening 7 o formed in the organic insulating layer 7, and an opening 8 o formed in the dielectric layer 8.
  • the common electrode 32 is not formed around the contact hole CH (a region surrounded by a two-dot chain line in FIG. 2).
  • FIG. 5 is a cross-sectional view of the semiconductor device 100 and shows a cross-sectional structure of the TFT 10 in a cross section parallel to the channel width direction DW.
  • FIG. 6 is a diagram showing a planar structure of the TFT 10.
  • the gate electrode 2 has a tapered portion TP defined by a side surface 2s having a tapered shape.
  • the taper angle (angle formed with respect to the substrate surface) of the side surface 2s is less than 90 ° (for example, about 60 °), and the shape of the side surface 2s is a so-called forward taper.
  • the outer edge of the oxide semiconductor layer 4 when viewed from the normal direction of the substrate surface, includes edges 4e1 and 4e2 extending in a direction intersecting (substantially orthogonal here) with the channel width direction DW. These edges 4e1 and 4e2 are located inside the edge of the gate electrode 2 in the channel width direction DW.
  • the distance d (see FIG. 5) from the edge 4e1 of the oxide semiconductor layer 4 to the inner end of the tapered portion TP is 1.5 ⁇ m or more.
  • the distance d from the edge 4e2 of the oxide semiconductor layer 4 to the inner end of the tapered portion TP is 1.5 ⁇ m or more.
  • FIG. 7 is a cross-sectional view showing a semiconductor device 900 of a comparative example.
  • the positional relationship between the gate electrode 2 of the TFT 10 and the oxide semiconductor layer 4 is different from that of the liquid crystal display device 100 of the present embodiment.
  • the edge 4e of the oxide semiconductor layer 4 extending in the direction substantially orthogonal to the channel width direction DW is located outside the edge of the gate electrode 2 in the channel width direction DW.
  • the edge 4e of the oxide semiconductor layer 4 is located on the tapered surface 3t of the gate insulating layer 3 (formed corresponding to the tapered portion TP of the gate electrode 2), and the side surface of the oxide semiconductor layer 4 is There may be a reverse taper (or a state close to the reverse taper) with respect to the substrate surface.
  • the coverage of the silicon oxide layer 20a, which is the lower layer of the protective layer 20, is deteriorated, and there is a possibility that voids are generated in the silicon oxide layer 20a.
  • the voids in the silicon oxide layer 20a are not filled even when the silicon nitride layer 20b, which is the upper layer of the protective layer 20, is formed.
  • the moisture w from the outside is oxidized through the organic insulating layer 7.
  • the TFT 10 enters the physical semiconductor layer 4 and is depleted. Further, the hydrogen gas generated during the formation of the silicon nitride layer 20b reaches the oxide semiconductor layer 4 from the voids of the silicon oxide layer 20a to reduce the oxide semiconductor, which also causes depletion of the TFT 10.
  • the edges 4e1 and 4e2 extending in the direction intersecting the channel width direction DW of the oxide semiconductor layer 4 are positioned on the inner side of the edge of the gate electrode 2 in the channel width direction DW. is doing. Therefore, as shown in FIG. 8, the edge 4e1 of the oxide semiconductor layer 4 is not located on the tapered surface 3t of the gate insulating layer 3 (the same applies to the edge 4e2). Therefore, the side surface of the oxide semiconductor layer 4 is prevented from being reversely tapered. Therefore, the coverage of the silicon oxide layer 20a, which is the lower layer of the protective layer 20, is improved, and the generation of voids in the silicon oxide layer 20a is suppressed.
  • the thickness of the silicon nitride layer 20b which is the upper layer of the protective layer 20
  • the amount of hydrogen gas (desorbed hydrogen) generated during the formation of the silicon nitride layer 20b can be reduced, which can further suppress depletion of the TFT 10.
  • the side surface of the oxide semiconductor layer 4 (side surface located on the tapered surface 3t of the gate insulating layer 3) is reverse tapered, that is, overhangs with respect to the substrate surface normal (or Therefore, when the source electrode 5 and the drain electrode 6 are formed, the metal material M tends to remain in the vicinity of the side surface of the oxide semiconductor layer 4 as shown in FIG.
  • Ti tends to remain on the side surfaces of the oxide semiconductor layer 4 when the Ti film is patterned by dry etching.
  • the remaining metal material M causes a leak current.
  • the distance d from the edges 4e1 and 4e2 of the oxide semiconductor layer 4 to the inner end of the tapered portion TP is a predetermined value or more.
  • the distance d is preferably 1.5 ⁇ m or more, considering the line width variation of the gate electrode 2 and the oxide semiconductor layer 4, the photo-alignment accuracy, etc., and 2.0 ⁇ m It was found that the above is more preferable.
  • the edges 4e1 and 4e2 of the oxide semiconductor layer 4 can be more reliably prevented from being positioned on the tapered surface 3t of the gate insulating layer 3.
  • FIGS. 10 to 13 are process cross-sectional views showing the manufacturing process of the semiconductor device 100.
  • a cross-section corresponding to FIG. 3 is shown on the left side of the figure, and a cross-section corresponding to FIG. 4 is shown on the right side of the figure. It is shown.
  • a conductive film is deposited on a substrate (for example, a glass substrate) 1, and this conductive film is subjected to a photolithography process (photoresist application, exposure, development, etching, resist stripping).
  • a photolithography process photoresist application, exposure, development, etching, resist stripping.
  • the gate electrode 2 and the scanning wiring G are formed. Etching is performed by wet etching, for example.
  • the gate electrode 2 and the scanning wiring G have, for example, a stacked structure in which a Ti layer having a thickness of 5 nm to 100 nm and a Cu layer having a thickness of 100 nm to 500 nm are stacked in this order.
  • the gate insulating layer 3 is formed so as to cover the gate electrode 2 and the scanning wiring G.
  • the gate insulating layer 3 has a stacked structure in which, for example, a silicon nitride (SiNx) layer 3a having a thickness of 50 nm to 500 nm and a silicon oxide (SiO 2 ) layer 3b having a thickness of 25 nm to 500 nm are stacked in this order.
  • an oxide semiconductor film is deposited on the gate insulating layer 3, this oxide semiconductor film is annealed at a predetermined temperature, and then patterned using a photolithography process.
  • the oxide semiconductor layer 4 is formed.
  • the oxide semiconductor layer 4 is, for example, an In—Ga—Zn—O-based semiconductor layer with a thickness of 5 nm to 200 nm.
  • a conductive film is deposited, and the conductive film is patterned using a photolithography process, thereby forming the source electrode 5, the drain electrode 6, and the signal wiring S.
  • the lower layers 5a and 6a of the source electrode 5, the drain electrode 6 and the signal wiring S are Ti layers having a thickness of 5 nm to 100 nm, for example, and the upper layers 5b and 6b are Cu layers having a thickness of 100 nm to 500 nm, for example.
  • Etching of the upper layers 5b and 6b is performed by, for example, wet etching, and etching of the lower layers 5a and 6a is performed by, for example, dry etching.
  • a protective layer 20 is formed so as to cover the oxide semiconductor layer 4, the source electrode 5, the drain electrode 6, and the like.
  • the thickness of the silicon oxide layer 20a of the protective layer 20 is, for example, not less than 200 nm and not more than 500 nm, and the thickness of the silicon nitride layer 20b is, for example, more than 0 nm and not more than 100 nm. Note that a silicon nitride oxide layer may be provided instead of the silicon nitride layer 20b.
  • the organic insulating layer 7 is formed on the protective layer 20.
  • the organic insulating layer 7 is made of, for example, a photosensitive resin material.
  • the thickness of the organic insulating layer 7 is, for example, 1 ⁇ m or more and 3 ⁇ m or less.
  • An opening 7o is formed in the organic insulating layer 7 at a position corresponding to the contact hole CH.
  • the common electrode 32 is, for example, an ITO layer having a thickness of 50 nm to 200 nm.
  • the dielectric layer 8 is formed so as to cover the common electrode 32.
  • the dielectric layer 8 is, for example, a SiNx layer having a thickness of 100 nm or more and 400 nm or less. Openings 8o and 20o are formed in the dielectric layer 8 and the protective layer 20 at positions corresponding to the contact holes CH by a photolithography process.
  • a transparent conductive film is deposited on the dielectric layer 8, and the transparent conductive film is patterned using a photolithography process, thereby forming a pixel electrode 30 having a slit 30a.
  • the pixel electrode 30 is an ITO layer having a thickness of 50 nm to 200 nm, for example. In this way, the semiconductor device 100 can be obtained.
  • the semiconductor device 100 may include a peripheral circuit provided in the peripheral region FR and including at least one circuit TFT.
  • the peripheral circuit is, for example, a gate driver (scanning wiring driving circuit) monolithically formed on the substrate 1.
  • FIG. 14 is a plan view schematically showing the circuit TFT 10 ′.
  • FIG. 15 is a view showing a cross section including the circuit TFT 10 ′ of the semiconductor device 100, and shows a cross section taken along the line 15 A- 15 A ′ in FIG.
  • the circuit TFT 10 ′ has a gate electrode 2, a gate insulating layer 3, an oxide semiconductor layer 4, a source electrode 5 and a drain electrode 6, similarly to the pixel TFT 10. That is, the circuit TFT 10 ′ is also an oxide semiconductor TFT.
  • the gate electrode 2 of the circuit TFT 10 ' also has a tapered portion TP defined by a side surface 2s having a tapered shape.
  • the outer edge of the oxide semiconductor layer 4 when viewed from the normal direction of the substrate surface, has edges 4e1 and 4e2 extending in a direction intersecting (substantially orthogonal here) with the channel width direction DW. Including. These edges 4e1 and 4e2 are located inside the edge of the gate electrode 2 in the channel width direction DW.
  • the distance d from the edge 4e1 of the oxide semiconductor layer 4 to the inner end of the tapered portion TP is 1.5 ⁇ m or more.
  • the distance d from the edge 4e2 of the oxide semiconductor layer 4 to the inner end of the tapered portion TP is 1.5 ⁇ m or more.
  • circuit TFT 10 ′ Since the circuit TFT 10 ′ has the above-described configuration, the same effect as described for the pixel TFT 10 can be obtained. In other words. Stable TFT characteristics can be realized for the circuit TFT 10 '.
  • the oxide semiconductor included in the oxide semiconductor layer 4 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 4 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 4 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer, or a plurality of crystalline materials having different crystal structures.
  • An oxide semiconductor layer may be included, and a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer 4 may include at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer 15 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 4 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 4 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 4 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor
  • a Zr—In—Zn—O based semiconductor an Hf—In—Zn—O based semiconductor, or the like may be included.
  • the semiconductor device of this embodiment is an active matrix substrate including an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • the active matrix substrate is provided with a TFT (pixel TFT) for each pixel.
  • a TFT pixel TFT
  • the pixel TFT for example, an oxide semiconductor TFT using an In—Ga—Zn—O-based semiconductor film as an active layer is used.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the TFT (circuit TFT) constituting the peripheral drive circuit for example, a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as a pixel TFT and a crystalline silicon TFT is used as a circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced. It becomes.
  • the TFT 10 described with reference to FIGS. 2 to 6 can be applied. This point will be described later.
  • FIG. 16 is a schematic plan view showing an example of a planar structure of the active matrix substrate 700 of this embodiment
  • FIG. 17 is a crystalline silicon TFT (hereinafter referred to as “first thin film transistor”) in the active matrix substrate 700
  • 710A is a cross-sectional view illustrating a cross-sectional structure of 710A and an oxide semiconductor TFT (hereinafter referred to as "second thin film transistor”) 710B.
  • the active matrix substrate 700 has a display area 702 including a plurality of pixels and an area (non-display area) other than the display area 702.
  • the non-display area includes a drive circuit formation area 701 in which a drive circuit is provided.
  • a gate driver circuit 740, an inspection circuit 770, and the like are provided in the drive circuit formation region 701, for example.
  • a plurality of gate bus lines (not shown) extending in the row direction and a plurality of source bus lines S extending in the column direction are formed.
  • each pixel is defined by a gate bus line and a source bus line S, for example.
  • Each gate bus line is connected to each terminal of the gate driver circuit.
  • Each source bus line S is connected to each terminal of a driver IC 750 mounted on the active matrix substrate 700.
  • a second thin film transistor 710B is formed as a pixel TFT in each pixel of the display region 702, and a first thin film transistor 710A is formed as a circuit TFT in the drive circuit formation region 701. Has been.
  • the active matrix substrate 700 includes a substrate 711, a base film 712 formed on the surface of the substrate 711, a first thin film transistor 710A formed on the base film 712, and a second thin film transistor 710B formed on the base film 712. It has.
  • the first thin film transistor 710A is a crystalline silicon TFT having an active region mainly containing crystalline silicon.
  • the second thin film transistor 710B is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the first thin film transistor 710A and the second thin film transistor 710B are integrally formed on the substrate 711.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT.
  • the first thin film transistor 710A includes a crystalline silicon semiconductor layer (eg, a low-temperature polysilicon layer) 713 formed over the base film 712, a first insulating layer 714 that covers the crystalline silicon semiconductor layer 713, and a first insulating layer. 714A, and a gate electrode 715A provided on 714.
  • a portion of the first insulating layer 714 located between the crystalline silicon semiconductor layer 713 and the gate electrode 715A functions as a gate insulating film of the first thin film transistor 710A.
  • the crystalline silicon semiconductor layer 713 has a region (active region) 713c where a channel is formed, and a source region 713s and a drain region 713d located on both sides of the active region, respectively.
  • the first thin film transistor 710A also includes a source electrode 718sA and a drain electrode 718dA connected to the source region 713s and the drain region 713d, respectively.
  • the source and drain electrodes 718 sA and 718 dA are provided on an interlayer insulating film (here, the second insulating layer 716) that covers the gate electrode 715 A and the crystalline silicon semiconductor layer 713, and are in contact holes formed in the interlayer insulating film. And may be connected to the crystalline silicon semiconductor layer 713.
  • the second thin film transistor 710B includes a gate electrode 715B provided over the base film 712, a second insulating layer 716 covering the gate electrode 715B, and an oxide semiconductor layer 717 disposed over the second insulating layer 716.
  • a first insulating layer 714 that is a gate insulating film of the first thin film transistor 710A may be extended to a region where the second thin film transistor 710B is to be formed.
  • the oxide semiconductor layer 717 may be formed over the first insulating layer 714.
  • a portion of the second insulating layer 716 located between the gate electrode 715B and the oxide semiconductor layer 717 functions as a gate insulating film of the second thin film transistor 710B.
  • the oxide semiconductor layer 717 includes a region (active region) 717c where a channel is formed, and a source contact region 717s and a drain contact region 717d located on both sides of the active region.
  • a portion of the oxide semiconductor layer 717 that overlaps with the gate electrode 715B with the second insulating layer 716 interposed therebetween serves as an active region 717c.
  • the second thin film transistor 710B further includes a source electrode 718sB and a drain electrode 718dB connected to the source contact region 717s and the drain contact region 717d, respectively. Note that a structure in which the base film 712 is not provided over the substrate 711 is also possible.
  • the thin film transistors 710A and 710B are covered with a passivation film 719 and a planarization film 720.
  • the gate electrode 715B is connected to the gate bus line (not shown)
  • the source electrode 718sB is connected to the source bus line (not shown)
  • the drain electrode 718dB is connected to the pixel electrode 723.
  • the drain electrode 718 dB is connected to the corresponding pixel electrode 723 in the opening formed in the passivation film 719 and the planarization film 720.
  • a video signal is supplied to the source electrode 718sB through the source bus line, and necessary charges are written into the pixel electrode 723 based on the gate signal from the gate bus line.
  • a transparent conductive layer 721 is formed as a common electrode on the planarizing film 720, and a third insulating layer 722 is formed between the transparent conductive layer (common electrode) 721 and the pixel electrode 723. May be.
  • the pixel electrode 723 may be provided with a slit-shaped opening.
  • Such an active matrix substrate 700 can be applied, for example, to a display device in FFS (Fringe Field Switching) mode.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the TFT 10 described with reference to FIGS. 2 to 6 can be used as the second thin film transistor 710B of the present embodiment.
  • the gate electrode 2 the gate insulating layer 3, the oxide semiconductor layer 4, the source electrode 5 and the drain electrode 6 in the TFT 10 are respectively connected to the gate electrode 715B and the second electrode shown in FIG.
  • the insulating layer (gate insulating layer) 716, the oxide semiconductor layer 717, the source electrode 718sB, and the drain electrode 718dB may be provided.
  • a thin film transistor 710B that is an oxide semiconductor TFT may be used as a TFT (inspection TFT) included in the inspection circuit 770 illustrated in FIG.
  • the inspection TFT and the inspection circuit may be formed in a region where the driver IC 750 shown in FIG. 16 is mounted, for example. In this case, the inspection TFT is disposed between the driver IC 750 and the substrate 711.
  • the first thin film transistor 710A has a top gate structure in which a crystalline silicon semiconductor layer 713 is disposed between a gate electrode 715A and a substrate 711 (base film 712).
  • the second thin film transistor 710B has a bottom gate structure in which the gate electrode 715B is disposed between the oxide semiconductor layer 717 and the substrate 711 (the base film 712).
  • the TFT structure of the first thin film transistor 710A is not limited to the above.
  • the first thin film transistor 710A may have a bottom gate structure.
  • a second insulating layer 716 that is a gate insulating film of the second thin film transistor 710B extends to a region where the first thin film transistor 710A is formed, and is an interlayer that covers the gate electrode 715A and the crystalline silicon semiconductor layer 713 of the first thin film transistor 710A. It may function as an insulating film. As described above, when the interlayer insulating film of the first thin film transistor 710A and the gate insulating film of the second thin film transistor 710B are formed in the same layer (second insulating layer) 716, the second insulating layer 716 has a stacked structure. You may have.
  • the second insulating layer 716 includes a hydrogen-donating layer that can supply hydrogen (eg, a silicon nitride layer) and an oxygen-donating layer that can supply oxygen and is disposed over the hydrogen-donating layer (eg, it may have a stacked structure including a silicon oxide layer.
  • the gate electrode 715A of the first thin film transistor 710A and the gate electrode 715B of the second thin film transistor 710B may be formed in the same layer.
  • the source and drain electrodes 718sA and 718dA of the first thin film transistor 710A and the source and drain electrodes 718sB and 718dB of the second thin film transistor 710B may be formed in the same layer. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • the active matrix substrate (semiconductor device) according to the embodiment of the present invention is suitably used for a display device.
  • the display device may include an active matrix substrate according to an embodiment of the present invention, a counter substrate disposed to face the active matrix substrate, and a display medium layer provided between the active matrix substrate and the counter substrate.
  • an active matrix substrate of a liquid crystal display device that performs display in a horizontal electric field mode such as the FFS mode has been described as an example.
  • a vertical electric field mode (for example, a voltage applied in the thickness direction of the liquid crystal layer)
  • the present invention can also be applied to an active matrix substrate of a liquid crystal display device that performs display in a TN mode or a vertical alignment mode.
  • the active matrix substrate according to the embodiment of the present invention is also suitably used for a display device other than a liquid crystal display device (a display device including a display medium layer other than a liquid crystal layer).
  • the active matrix substrate according to the embodiment of the present invention is also used for an electrophoretic display device, an organic EL (Electroluminescence) display device, and the like.
  • the infiltration of moisture into the flattening resin film is suppressed by covering the flattening resin film having high hygroscopicity with a moistureproof protective film.
  • the intrusion of moisture can be sufficiently prevented by the protective layer 20. Therefore, it is not necessary to form a highly moisture-proof protective film on the organic insulating layer 7. Further, a stable TFT characteristic can be realized even when a highly moisture-proof protective film is provided on the organic insulating layer 7 and the end face of the organic insulating layer 7 is disposed under the sealing material. This is because even if a crack is formed in the protective film on the organic insulating layer 7 by the spacer in the seal and moisture enters the organic insulating layer 7, the protective layer 20 can prevent moisture from entering the TFT 10.
  • stable TFT characteristics can be realized in a semiconductor device including an oxide semiconductor TFT.
  • the semiconductor device according to the embodiment of the present invention is suitably used, for example, as an active matrix substrate for a display device.

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Abstract

本発明の実施形態による半導体装置（１００）は、基板（１）と、基板に支持された複数のＴＦＴ（１０）と、複数のＴＦＴを覆う保護層（２０）とを備える。各ＴＦＴは、ゲート電極（２）、ゲート絶縁層（３）、酸化物半導体層（４）、ソース電極（５）およびドレイン電極（６）を有するバックチャネルエッチ型のＴＦＴである。ゲート電極は、テーパ形状を有する側面（２ｓ）によって規定されるテーパ部（ＴＰ）を有する。基板面法線方向から見たとき、酸化物半導体層の外縁は、チャネル幅方向（ＤＷ）に交差する方向に延びるエッジ（４ｅ１、４ｅ２）であって、チャネル幅方向においてゲート電極のエッジよりも内側に位置するエッジを含む。酸化物半導体層のエッジから、テーパ部の内側端までの距離が１．５μｍ以上である。

Description

半導体装置および表示装置
　本発明は、半導体装置に関し、特に、活性層として酸化物半導体層を含む薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えた半導体装置に関する。また、本発明は、そのような半導体装置を備えた表示装置にも関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
　酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
　ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多い。ボトムゲーム構造のＴＦＴとして、チャネル領域上にエッチストップ層が形成されるエッチストップ（ＥＳ）型と、チャネル領域上にエッチストップ層が形成されないバックチャネルエッチ（ＢＣＥ）型とが知られている。
特開２０１２－１３４４７５号公報 国際公開第２０１２／１３２９５３号
　酸化物半導体ＴＦＴでは、製造プロセスなどにおいて、酸化物半導体層に還元性のガス（例えば水素ガス）が接触すると酸素欠損が生じ、ＴＦＴの特性が変化するという問題がある。また、長時間駆動後またはエージング試験後に、酸化物半導体層に外部から水分などが侵入することによってＴＦＴ特性が変動することが知られている。具体的には、水分などの侵入によってｎ型の酸化物半導体層が還元作用を受けると、閾値電圧Ｖｔｈがマイナス側にシフトし、オフリーク電流が増大したり、デプレッション化（ノーマリオン状態）が生じて表示不良を引き起こすおそれがある。
　例えば、バックチャネルエッチ型の酸化物半導体ＴＦＴでは、ソース電極とドレイン電極との間において、酸化物半導体層のチャネル領域が保護層（パッシベーション層と呼ばれることもある）によって覆われている。しかしながら、保護層として窒化シリコン（ＳｉＮｘ）層などを形成する場合、その工程において水素が酸化物半導体層に拡散してＴＦＴの特性を変動させるという問題がある。また、バックチャネルエッチ型のＴＦＴでは、各層端部で形成される段差が多く、保護層のカバレッジ（段差被覆性）が十分ではないために、保護層形成後にも酸化物半導体層へのガスや水分の到達を防ぎきれない場合がある。
　これに対し、酸化物半導体層へのガスや水分の到達を防ぐための種々の方法が検討されている。しかしながら、従来の方法では、酸化物半導体ＴＦＴのデプレッション化を十分に抑制しきれなかったり、良好な素子特性を得るために製造プロセスが複雑化することによって製造コストの上昇を招いたりするおそれがあった。
　例えば、特許文献２は、酸化物半導体ＴＦＴ上に設けられる平坦化樹脂膜を覆うように保護膜を設ける構成を開示している。特許文献２の構成では、吸湿性の高い平坦化樹脂膜（有機感光性樹脂膜など）を防湿性の保護膜（ＳｉＮｘ膜など）で覆うことによって、平坦化樹脂膜への水分の侵入を抑制している。また、特許文献２には、平坦化樹脂膜の端面をシール材の内側またはシール材の下に配置することによって、液晶パネルの外部から平坦化樹脂膜に水分が侵入することを抑制する構成が記載されている。これにより、平坦化樹脂膜を介して酸化物半導体層に水分が到達することを抑制している。
　しかしながら、平坦化樹脂膜の端面をシール材の内側に配置する構成では、周辺回路（例えばゲートモノリシック回路）をシール材の下に配置すると、周辺回路用ＴＦＴの上に平坦化樹脂膜が存在しない状態になる。そのため、シール内スペーサーによって周辺回路用ＴＦＴが破壊されるおそれがある。シール材の下に周辺回路を配置しなければ、つまり、シール材の外側に周辺回路を配置すれば、周辺回路用ＴＦＴの破壊を防ぐことができるが、その場合、額縁領域が広くなってしまう。
　また、平坦化樹脂膜の端面をシール材の下に配置する構成では、周辺回路用ＴＦＴの上に平坦化樹脂膜を存在させることができるが、その場合、シール内スペーサーによって防湿性の保護膜にクラックが形成されると、そのクラックから平坦化樹脂膜に水分が侵入してしまう。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備える半導体装置において、安定したＴＦＴ特性を実現することにある。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された複数の薄膜トランジスタと、前記複数の薄膜トランジスタを覆う保護層と、を備えた半導体装置であって、前記複数の薄膜トランジスタのそれぞれは、前記基板上に設けられたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられ、前記ゲート絶縁層を介して前記ゲート電極に対向する酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有するバックチャネルエッチ型の薄膜トランジスタであり、前記ゲート電極は、テーパ形状を有する側面によって規定されるテーパ部を有し、基板面法線方向から見たとき、前記酸化物半導体層の外縁は、チャネル幅方向に交差する方向に延びるエッジであって、チャネル幅方向において前記ゲート電極のエッジよりも内側に位置するエッジを含み、前記酸化物半導体層の前記エッジから、前記テーパ部の内側端までの距離が１．５μｍ以上である。
　ある実施形態において、前記保護層は、無機絶縁材料から形成された無機絶縁層である。
　ある実施形態において、前記保護層は、前記酸化物半導体層に接する酸化シリコン層と、前記酸化シリコン層上に設けられた窒化シリコン層または窒化酸化シリコン層とを含む。
　ある実施形態において、本発明による半導体装置は、複数の画素によって規定される表示領域と、前記表示領域の周囲に位置する周辺領域とを有するアクティブマトリクス基板である。
　ある実施形態において、本発明による半導体装置は、前記複数の画素のそれぞれに設けられた画素用薄膜トランジスタを備え、前記複数の薄膜トランジスタは、前記画素用薄膜トランジスタを含む。
　ある実施形態において、本発明による半導体装置は、前記周辺領域に設けられ、少なくとも１つの回路用薄膜トランジスタを含む周辺回路を備え、前記複数の薄膜トランジスタは、前記少なくとも１つの回路用薄膜トランジスタを含む。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む。
　ある実施形態において、前記酸化物半導体層は、積層構造を有する。
　本発明の実施形態による表示装置は、アクティブマトリクス基板と、前記アクティブマトリクス基板に対向するように配置された対向基板と、前記アクティブマトリクス基板および前記対向基板の間に設けられた表示媒体層と、を備えた表示装置であって、前記アクティブマトリクス基板は、上述したいずれかの構成を有する半導体装置である。
　本発明の実施形態によると、酸化物半導体ＴＦＴを備える半導体装置において、安定したＴＦＴ特性を実現することができる。
本発明の実施形態による半導体装置（ＴＦＴ基板）１００を模式的に示す平面図であり、半導体装置１００全体を示している。 半導体装置１００を模式的に示す平面図であり、半導体装置１００の１つの画素Ｐに対応した領域を示している。 半導体装置１００を模式的に示す断面図であり、図２中の３Ａ―３Ａ’線に沿った断面を示している。 半導体装置１００を模式的に示す断面図であり、図２中の４Ａ―４Ａ’線に沿った断面を示している。 半導体装置１００を模式的に示す断面図であり、チャネル幅方向ＤＷに平行な断面におけるＴＦＴ１０の断面構造を示している。 ＴＦＴ１０の平面構造を示す図である。 比較例の半導体装置９００を示す断面図である。 半導体装置１００を模式的に示す断面図であり、ＴＦＴ１０の酸化物半導体層４のエッジ４ｅ１近傍を示している。 比較例の半導体装置９００を示す断面図である。 （ａ）、（ｂ）および（ｃ）は、半導体装置１００の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００の製造工程を示す工程断面図である。 半導体装置１００が備える回路用ＴＦＴ１０’を模式的に示す平面図である。 半導体装置１００の、回路用ＴＦＴ１０’を含む断面を示す図であり、図１４中の１５Ａ－１５Ａ’線に沿った断面を示している。 本発明の実施形態によるアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図である。 アクティブマトリクス基板７００における結晶質シリコンＴＦＴ７１０Ａおよび酸化物半導体ＴＦＴ７１０Ｂの断面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。なお、以下では、本発明の実施形態による半導体装置として、液晶表示装置用のアクティブマトリクス基板（ＴＦＴ基板）を例示するが、本発明の実施形態による半導体装置は、他の表示装置、例えば、電気泳動表示装置、ＭＥＭＳ（Micro Electro Mechanical System）表示装置、有機ＥＬ（Electroluminescence）表示装置などに用いられるアクティブマトリクス基板であってよい。
　（実施形態１）
　図１から図４を参照しながら、本実施形態における半導体装置（ＴＦＴ基板）１００を説明する。図１および図２は、半導体装置１００を模式的に示す平面図である。図１は、半導体装置１００全体を示しており、図２は、半導体装置１００の１つの画素Ｐに対応した領域を示している。図３および図４は、半導体装置１００を模式的に示す断面図であり、それぞれ図２中の３Ａ―３Ａ’線および４Ａ－４Ａ’線に沿った断面を示している。
　半導体装置１００は、図１に示すように、複数の画素Ｐによって規定される表示領域ＤＲと、表示領域ＤＲの周囲に位置する周辺領域（「額縁領域」とも呼ばれる）ＦＲとを有する。複数の画素Ｐは、複数の行および複数の列を含むマトリクス状に配列されている。
　また、半導体装置１００は、図２、図３および図４に示すように、基板１と、基板１に支持された複数の薄膜トランジスタ（ＴＦＴ）１０と、複数のＴＦＴ１０を覆う保護層２０とを備える。半導体装置１００は、さらに、行方向に延びる複数の走査配線（ゲートバスライン）Ｇと、列方向に延びる複数の信号配線（ソースバスライン）Ｓと、複数の画素Ｐのそれぞれに設けられた画素電極３０とを備える。
　基板１は、絶縁性を有し、透明な材料から形成されている。基板１は、例えばガラス基板である。
　複数のＴＦＴ１０のそれぞれは、バックチャネルエッチ型の酸化物半導体ＴＦＴであり、ゲート電極２、ゲート絶縁層３、酸化物半導体層４、ソース電極５およびドレイン電極６を有する。図２などに示されているＴＦＴ１０は、各画素Ｐに設けられた画素用ＴＦＴである。
　ゲート電極２は、基板１上に設けられている。ゲート電極２は、走査配線Ｇに電気的に接続されており、走査配線Ｇから走査信号（ゲート信号）を供給される。図示している例では、ゲート電極２は、走査配線Ｇから列方向に延設されている。
　ゲート絶縁層３は、ゲート電極２を覆うように設けられている。図示している例では、ゲート絶縁層３は、窒化シリコン（ＳｉＮｘ）層３ａと、窒化シリコン層３ａ上に設けられた酸化シリコン（ＳｉＯ２）層３ｂとを含む。つまり、ゲート絶縁層３は、積層構造を有する。
　酸化物半導体層４は、ゲート絶縁層３上に設けられている。酸化物半導体層４は、島状であり、ゲート絶縁層３を介してゲート電極２に対向する。
　ソース電極５およびドレイン電極６は、酸化物半導体層４に電気的に接続されている。図示している例では、ソース電極５およびドレイン電極６は、それぞれ酸化物半導体層４の上面の一部に接触している（トップコンタクト構造）。ソース電極５は、信号配線Ｓに電気的に接続されており、信号配線Ｓから表示信号（ソース信号）を供給される。図示している例では、信号配線Ｓの一部（酸化物半導体層４に接触している部分）がソース電極５として機能する。ドレイン電極６は、画素電極３０に電気的に接続されている。図示している例では、ソース電極５およびドレイン電極６は、互いに異なる導電材料から形成された下層５ａ、６ａと上層５ｂ、６ｂとを含む積層構造を有する。
　酸化物半導体層４のうち、ソース電極５と接する領域４ｓは、「ソース領域」と呼ばれ、ドレイン電極６と接する領域４ｄは、「ドレイン領域」と呼ばれる。また、酸化物半導体層４のうち、ゲート電極２とオーバーラップし、かつ、ソース領域４ｓとドレイン領域４ｄとの間に位置する領域４ｃは、「チャネル領域」と呼ばれる。
　本願明細書では、基板面に平行な面内において、チャネル領域４ｃを電流が流れる方向に平行な方向ＤＬを「チャネル長方向」と呼び、チャネル長方向ＤＬに直交する方向ＤＷを「チャネル幅方向」と呼ぶ。本実施形態では、チャネル幅方向ＤＷが列方向に平行であり（つまりチャネル長方向ＤＬが行方向に平行であり）、ソース領域４ｓ、チャネル領域４ｃおよびドレイン領域４ｄが行方向に沿って並んでいる。
　保護層（パッシベーション層）２０は、無機絶縁材料から形成された無機絶縁層である。保護層２０は、積層構造を有する。具体的には、保護層２０は、酸化物半導体層４に接する酸化シリコン（ＳｉＯ２）層２０ａと、酸化シリコン層２０ａ上に設けられた窒化シリコン（ＳｉＮｘ）層２０ｂとを含む。なお、窒化シリコン層２０ｂに代えて、窒化酸化シリコン（ＳｉＯＮ）層を設けてもよい。
　保護層２０上に、有機絶縁層７が設けられている。有機絶縁層７は、例えば感光性樹脂材料から形成される。有機絶縁層７は、「平坦化樹脂層」と呼ばれることもある。
　有機絶縁層７上に、共通電極３２が設けられている。共通電極３２は、透明な導電材料から形成されている。共通電極３２は、複数の画素Ｐにわたって連続的に形成された単一の導電膜であり、表示領域ＤＲ全体で共通の電位を与えられる。
　共通電極３２を覆うように、誘電体層８が設けられている。誘電体層８は、無機絶縁材料（例えば窒化シリコン）から形成されている。
　誘電体層８上に、画素電極３０が設けられている。画素電極３０は、少なくとも１つ（図示している例では２つ）のスリット３０ａを有する。画素電極３０は、コンタクトホールＣＨにおいて、ＴＦＴ１０のドレイン電極６に接続されている。コンタクトホールＣＨは、保護層２０に形成された開口部２０ｏ、有機絶縁層７に形成された開口部７ｏおよび誘電体層８に形成された開口部８ｏを含む。なお、共通電極３２は、コンタクトホールＣＨ周辺（図２中の二点鎖線で囲まれた領域）には形成されていない。
　図５および図６を参照しながら、本実施形態の半導体装置１００における、ゲート電極２と酸化物半導体層４との位置関係をより具体的に説明する。図５は、半導体装置１００の断面図であり、チャネル幅方向ＤＷに平行な断面におけるＴＦＴ１０の断面構造を示している。図６は、ＴＦＴ１０の平面構造を示す図である。
　図５に示すように、ゲート電極２は、テーパ形状を有する側面２ｓによって規定されるテーパ部ＴＰを有する。側面２ｓのテーパ角（基板面に対してなす角度）は、９０°未満（例えば６０°程度）であり、側面２ｓの形状は、いわゆる順テーパである。
　図６に示すように、基板面法線方向から見たとき、酸化物半導体層４の外縁は、チャネル幅方向ＤＷに交差する（ここでは略直交する）方向に延びるエッジ４ｅ１および４ｅ２を含む。これらのエッジ４ｅ１および４ｅ２は、チャネル幅方向ＤＷにおいてゲート電極２のエッジよりも内側に位置している。
　酸化物半導体層４のエッジ４ｅ１から、テーパ部ＴＰの内側端までの距離ｄ（図５参照）は、１．５μｍ以上である。同様に、酸化物半導体層４のエッジ４ｅ２から、テーパ部ＴＰの内側端までの距離ｄは、１．５μｍ以上である。
　本実施形態の半導体装置１００は、上述した構成を有していることにより、安定したＴＦＴ特性を実現することができる。この理由を、図７も参照しながら説明する。図７は、比較例の半導体装置９００を示す断面図である。
　比較例の半導体装置９００では、ＴＦＴ１０のゲート電極２と酸化物半導体層４との位置関係が、本実施形態の液晶表示装置１００と異なっている。比較例の液晶表示装置９００では、酸化物半導体層４の、チャネル幅方向ＤＷに略直交する方向に延びるエッジ４ｅは、チャネル幅方向ＤＷにおいてゲート電極２のエッジよりも外側に位置している。この場合、酸化物半導体層４のエッジ４ｅが、ゲート絶縁層３のテーパ面３ｔ（ゲート電極２のテーパ部ＴＰに対応して形成される）上に位置し、酸化物半導体層４の側面が基板面に対して逆テーパ（もしくは逆テーパに近い状態）になることがある。そのため、保護層２０の下層である酸化シリコン層２０ａのカバレッジが悪くなり、酸化シリコン層２０ａに空隙が発生するおそれがある。酸化シリコン層２０ａの空隙は、保護層２０の上層である窒化シリコン層２０ｂが形成されても埋まらず、図７に示しているように、外部からの水分ｗが有機絶縁層７を介して酸化物半導体層４に侵入してＴＦＴ１０がデプレッション化されてしまう。また、窒化シリコン層２０ｂの形成時に発生する水素ガスが酸化シリコン層２０ａの空隙から酸化物半導体層４に到達して酸化物半導体を還元し、そのことによってもＴＦＴ１０のデプレッション化が生じてしまう。
　これに対し、本実施形態の半導体装置１００では、酸化物半導体層４のチャネル幅方向ＤＷに交差する方向に延びるエッジ４ｅ１および４ｅ２は、チャネル幅方向ＤＷにおいてゲート電極２のエッジよりも内側に位置している。そのため、図８に示すように、酸化物半導体層４のエッジ４ｅ１は、ゲート絶縁層３のテーパ面３ｔ上には位置しない（エッジ４ｅ２も同様である）。従って、酸化物半導体層４の側面が逆テーパとなることが防止される。そのため、保護層２０の下層である酸化シリコン層２０ａのカバレッジが良好になり、酸化シリコン層２０ａに空隙が発生することが抑制される。それ故、外部からの水分や水素ガスに起因するデプレッション化を抑制できる。また、保護層２０の上層である窒化シリコン層２０ｂの厚さが比較的薄くても十分に水分の侵入を防ぐことができるので、窒化シリコン層２０ｂの厚さを小さくすることができる。そのため、窒化シリコン層２０ｂの形成時に発生する水素ガス（脱離水素）の量を少なくすることができるので、そのことによってＴＦＴ１０のデプレッション化をいっそう抑制することができる。上述したように、本実施形態の半導体装置１００によれば、安定したＴＦＴ特性を実現することができる。
　また、比較例の半導体装置９００では、酸化物半導体層４の側面（ゲート絶縁層３のテーパ面３ｔ上に位置する側面）が逆テーパ、つまり、基板面法線に対してオーバーハングする（あるいはそれに近い状態になる）ことになるので、ソース電極５およびドレイン電極６の形成時に、図９に示すように、酸化物半導体層４の側面近傍に金属材料Ｍが残りやすい。例えば、ソース電極５およびドレイン電極６の下層としてＴｉ層を用いる場合、Ｔｉ膜をドライエッチングによりパターニングする際に酸化物半導体層４の側面にＴｉが残存しやすい。残存した金属材料Ｍは、リーク電流の原因となる。これに対し、本実施形態の半導体装置１００では、酸化物半導体層４の側面近傍に残存した金属材料Ｍに起因するリーク電流の発生も防止することができる。
　なお、ゲート電極２に対する酸化物半導体層４の相対的な位置が、製造プロセス上の要因により、所望の位置（設計上の位置）からずれることがある。そのため、安定したＴＦＴ特性をより確実に実現する観点からは、酸化物半導体層４のエッジ４ｅ１および４ｅ２から、テーパ部ＴＰの内側端までの距離ｄが所定の値以上であることが好ましい。本願発明者が詳細な検討を行ったところ、ゲート電極２および酸化物半導体層４の線幅ばらつきやフォトアライメント精度等を考慮すると、距離ｄが１．５μｍ以上であることが好ましく、２．０μｍ以上であることがより好ましいことがわかった。距離ｄが１．５μｍ以上であることにより、酸化物半導体層４のエッジ４ｅ１および４ｅ２がゲート絶縁層３のテーパ面３ｔ上に位置することをより確実に防止することができる。
　［製造方法］
　図１０から図１３を参照しながら、半導体装置１００の製造方法の例を説明する。図１０から図１３は、半導体装置１００の製造工程を示す工程断面図であり、図中左側には図３に対応した断面が示されており、図中右側には図４に対応した断面が示されている。
　まず、図１０（ａ）に示すように、基板（例えばガラス基板）１上に導電膜を堆積し、この導電膜をフォトリソグラフィープロセス（フォトレジスト付与、露光、現像、エッチング、レジスト剥離）を用いてパターニングすることにより、ゲート電極２および走査配線Ｇ（ここでは不図示）を形成する。エッチングは、例えばウェットエッチングで行われる。ゲート電極２および走査配線Ｇは、例えば、厚さ５ｎｍ以上１００ｎｍ以下のＴｉ層および厚さ１００ｎｍ以上５００ｎｍ以下のＣｕ層がこの順で積層された積層構造を有する。
　次に、図１０（ｂ）に示すように、ゲート電極２および走査配線Ｇを覆うようにゲート絶縁層３を形成する。ゲート絶縁層３は、例えば、厚さ５０ｎｍ以上５００ｎｍ以下の窒化シリコン（ＳｉＮｘ）層３ａおよび厚さ２５ｎｍ以上５００ｎｍ以下の酸化シリコン（ＳｉＯ２）層３ｂがこの順で積層された積層構造を有する。
　続いて、図１０（ｃ）に示すように、ゲート絶縁層３上に酸化物半導体膜を堆積し、この酸化物半導体膜を所定の温度でアニール処理し、その後にフォトリソグラフィプロセスを用いてパターニングすることによって、酸化物半導体層４を形成する。酸化物半導体層４は、例えば、厚さ５ｎｍ以上２００ｎｍ以下のＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。
　次に、図１１（ａ）に示すように、導電膜を堆積し、この導電膜をフォトリソグラフィプロセスを用いてパターニングすることによって、ソース電極５、ドレイン電極６および信号配線Ｓを形成する。ソース電極５、ドレイン電極６および信号配線Ｓの下層５ａ、６ａは、例えば厚さ５ｎｍ以上１００ｎｍ以下のＴｉ層であり、上層５ｂ、６ｂは、例えば厚さ１００ｎｍ以上５００ｎｍ以下のＣｕ層である。上層５ｂ、６ｂのエッチングは、例えばウェットエッチングで行われ、下層５ａ、６ａのエッチングは、例えばドライエッチングで行われる。
　次に、図１１（ｂ）に示すように、酸化物半導体層４やソース電極５、ドレイン電極６などを覆うように、保護層２０を形成する。保護層２０の酸化シリコン層２０ａの厚さは、例えば２００ｎｍ以上５００ｎｍ以下であり、窒化シリコン層２０ｂの厚さは、例えば０ｎｍ超１００ｎｍ以下である。なお、窒化シリコン層２０ｂに代えて、窒化酸化シリコン層を設けてもよい。
　続いて、図１２（ａ）に示すように、保護層２０上に有機絶縁層７を形成する。有機絶縁層７は、例えば感光性樹脂材料から形成される。有機絶縁層７の厚さは例えば１μｍ以上３μｍ以下である。有機絶縁層７の、コンタクトホールＣＨに対応する位置には開口部７ｏが形成されている。
　次に、図１２（ｂ）に示すように、有機絶縁層７上に透明導電膜を堆積し、この透明導電膜をフォトリソグラフィプロセスを用いてパターニングすることによって、共通電極３２を形成する。共通電極３２は、例えば、厚さ５０ｎｍ以上２００ｎｍ以下のＩＴＯ層である。
　続いて、図１３（ａ）に示すように、共通電極３２を覆うように誘電体層８を形成する。誘電体層８は、例えば、厚さ１００ｎｍ以上４００ｎｍ以下のＳｉＮｘ層である。誘電体層８および保護層２０の、コンタクトホールＣＨに対応する位置には、フォトリソグラフィプロセスにより開口部８ｏ、２０ｏが形成される。
　その後、図１３（ｂ）に示すように、誘電体層８上に透明導電膜を堆積し、この透明導電膜をフォトリソグラフィプロセスを用いてパターニングすることによって、スリット３０ａを有する画素電極３０を形成する。画素電極３０は、例えば、厚さ５０ｎｍ以上２００ｎｍ以下のＩＴＯ層である。このようにして、半導体装置１００を得ることができる。
　［回路用ＴＦＴ］
　半導体装置１００は、周辺領域ＦＲに設けられ、少なくとも１つの回路用ＴＦＴを含む周辺回路を備えてもよい。周辺回路は、例えば、基板１上にモノリシックに形成されたゲートドライバ（走査配線駆動回路）である。
　図１４および図１５に、回路用ＴＦＴ１０’の例を示す。図１４は、回路用ＴＦＴ１０’を模式的に示す平面図である。図１５は、半導体装置１００の、回路用ＴＦＴ１０’を含む断面を示す図であり、図１４中の１５Ａ－１５Ａ’線に沿った断面を示している。
　回路用ＴＦＴ１０’は、画素用ＴＦＴ１０と同様に、ゲート電極２、ゲート絶縁層３、酸化物半導体層４、ソース電極５およびドレイン電極６を有する。つまり、回路用ＴＦＴ１０’も、酸化物半導体ＴＦＴである。
　図１５に示すように、回路用ＴＦＴ１０’のゲート電極２も、テーパ形状を有する側面２ｓによって規定されるテーパ部ＴＰを有する。また、図１４に示すように、基板面法線方向から見たとき、酸化物半導体層４の外縁は、チャネル幅方向ＤＷに交差する（ここでは略直交する）方向に延びるエッジ４ｅ１および４ｅ２を含む。これらのエッジ４ｅ１および４ｅ２は、チャネル幅方向ＤＷにおいてゲート電極２のエッジよりも内側に位置している。
　また、酸化物半導体層４のエッジ４ｅ１から、テーパ部ＴＰの内側端までの距離ｄは、１．５μｍ以上である。同様に、酸化物半導体層４のエッジ４ｅ２から、テーパ部ＴＰの内側端までの距離ｄは、１．５μｍ以上である。
　回路用ＴＦＴ１０’が上述した構成を有していることにより、画素用ＴＦＴ１０について説明したのと同様の効果を得ることができる。つまり。回路用ＴＦＴ１０’について安定したＴＦＴ特性を実現することができる。
　［酸化物半導体について］
　酸化物半導体層４に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層４は、２層以上の積層構造を有していてもよい。酸化物半導体層４が積層構造を有する場合、酸化物半導体層４は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよく、また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層４が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層４は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本発明の実施形態では、酸化物半導体層１５は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層４は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（実施形態２）
　以下、図面を参照しながら、本発明による半導体装置の他の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
　アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
　画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
　画素用ＴＦＴとして、図２～図６を参照しながら説明したＴＦＴ１０を適用することが可能である。この点については後述する。
　次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
　図１６は、本実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図、図１７は、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
　図１６に示すように、アクティブマトリクス基板７００は、複数の画素を含む表示領域７０２と、表示領域７０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域７０１を含んでいる。駆動回路形成領域７０１には、例えばゲートドライバ回路７４０、検査回路７７０などが設けられている。表示領域７０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣ７５０の各端子に接続されている。
　図１７に示すように、アクティブマトリクス基板７００において、表示領域７０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域７０１には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
　アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
　第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
　第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
　薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
　なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳ（Ｆｒｉｎｇｅ　ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極７２３から出て液晶層（図示せず）を通り、さらに画素電極７２３のスリット状の開口を通ってコモン電極７２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　本実施形態の第２薄膜トランジスタ７１０Ｂとして、図２～図６を参照しながら説明したＴＦＴ１０を用いることができる。図２～図６のＴＦＴ１０を適用する場合、ＴＦＴ１０におけるゲート電極２、ゲート絶縁層３、酸化物半導体層４、ソース電極５およびドレイン電極６を、それぞれ、図１７に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソース電極７１８ｓＢおよびドレイン電極７１８ｄＢに対応させてもよい。
　また、図１６に示す検査回路７７０を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。
　なお、図示していないが、検査ＴＦＴおよび検査回路は、例えば、図１６に示すドライバＩＣ７５０が実装される領域に形成されてもよい。この場合、検査用ＴＦＴは、ドライバＩＣ７５０と基板７１１との間に配置される。
　図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　第１薄膜トランジスタ７１０ＡのＴＦＴ構造は上記に限定されない。例えば、第１薄膜トランジスタ７１０Ａがボトムゲート構造を有していてもよい。
　第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
　第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　（表示装置）
　本発明の実施形態によるアクティブマトリクス基板（半導体装置）は、表示装置に好適に用いられる。表示装置は、本発明の実施形態によるアクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた表示媒体層とを備え得る。なお、これまでは、ＦＦＳモード等の横電界モードで表示を行う液晶表示装置のアクティブマトリクス基板を例に説明を行ったが、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）で表示を行う液晶表示装置のアクティブマトリクス基板にも適用され得る。また、本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置以外の表示装置（液晶層以外の表示媒体層を備える表示装置）にも好適に用いられる。例えば、本発明の実施形態によるアクティブマトリクス基板は、電気泳動表示装置や有機ＥＬ（Electroluminescence）表示装置などにも用いられる。
　なお、特許文献２の液晶表示装置では、吸湿性の高い平坦化樹脂膜を防湿性の保護膜で覆うことによって、平坦化樹脂膜への水分の侵入を抑制している。これに対し、本発明の実施形態によるアクティブマトリクス基板１００を備えた液晶表示装置では、保護層２０によって水分の侵入を十分に防止することができる。そのため、有機絶縁層７上に防湿性の高い保護膜を形成する必要がない。また、有機絶縁層７上に防湿性の高い保護膜を設けるとともに、有機絶縁層７の端面をシール材の下に配置した場合でも、安定したＴＦＴ特性を実現できる。有機絶縁層７上の保護膜にシール内スペーサによってクラックが形成され、水分が有機絶縁層７に侵入したとしても、保護層２０によってＴＦＴ１０への水分の侵入を防止することができるからである。
　本発明の実施形態によると、酸化物半導体ＴＦＴを備える半導体装置において、安定したＴＦＴ特性を実現することができる。本発明の実施形態による半導体装置は、例えば表示装置用のアクティブマトリクス基板として好適に用いられる。
　１　　基板
　２　　ゲート電極
　２ｓ　　ゲート電極の側面
　３　　ゲート絶縁層
　３ａ　　窒化シリコン層
　３ｂ　　酸化シリコン層
　４　　酸化物半導体層
　４ｃ　　チャネル領域
　４ｓ　　ソース領域
　４ｄ　　ドレイン領域
　４ｅ１、４ｅ２　　酸化物半導体層のエッジ
　５　　ソース電極
　５ａ　　ソース電極の下層
　５ｂ　　ソース電極の上層
　６　　ドレイン電極
　６ａ　　ドレイン電極の下層
　６ｂ　　ドレイン電極の上層
　７　　有機絶縁層
　７ｏ　　開口部
　８　　誘電体層
　８ｏ　　開口部
　１０　　薄膜トランジスタ（ＴＦＴ）
　１０’　　回路用ＴＦＴ
　２０　　保護層
　２０ａ　　酸化シリコン層
　２０ｂ　　窒化シリコン層
　３０　　画素電極
　３０ａ　　スリット
　３２　　共通電極
　１００、７００　　半導体装置（アクティブマトリクス基板）
　ＣＨ　　コンタクトホール
　ＤＬ　　チャネル長方向
　ＤＷ　　チャネル幅方向
　Ｇ　　走査配線（ゲートバスライン）
　Ｓ　　信号配線（ソースバスライン）
　Ｐ　　画素
　ＤＲ　　表示領域
　ＦＲ　　周辺領域（額縁領域）
　ＴＰ　　ゲート電極のテーパ部

Claims (10)

  1. 　基板と、
    　前記基板に支持された複数の薄膜トランジスタと、
    　前記複数の薄膜トランジスタを覆う保護層と、
    を備えた半導体装置であって、
    　前記複数の薄膜トランジスタのそれぞれは、前記基板上に設けられたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられ、前記ゲート絶縁層を介して前記ゲート電極に対向する酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有するバックチャネルエッチ型の薄膜トランジスタであり、
    　前記ゲート電極は、テーパ形状を有する側面によって規定されるテーパ部を有し、
    　基板面法線方向から見たとき、前記酸化物半導体層の外縁は、チャネル幅方向に交差する方向に延びるエッジであって、チャネル幅方向において前記ゲート電極のエッジよりも内側に位置するエッジを含み、前記酸化物半導体層の前記エッジから、前記テーパ部の内側端までの距離が１．５μｍ以上である、半導体装置。
  2. 　前記保護層は、無機絶縁材料から形成された無機絶縁層である、請求項１に記載の半導体装置。
  3. 　前記保護層は、前記酸化物半導体層に接する酸化シリコン層と、前記酸化シリコン層上に設けられた窒化シリコン層または窒化酸化シリコン層とを含む請求項１または２に記載の半導体装置。
  4. 　複数の画素によって規定される表示領域と、前記表示領域の周囲に位置する周辺領域とを有するアクティブマトリクス基板である、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記複数の画素のそれぞれに設けられた画素用薄膜トランジスタを備え、
    　前記複数の薄膜トランジスタは、前記画素用薄膜トランジスタを含む、請求項４に記載の半導体装置。
  6. 　前記周辺領域に設けられ、少なくとも１つの回路用薄膜トランジスタを含む周辺回路を備え、
    　前記複数の薄膜トランジスタは、前記少なくとも１つの回路用薄膜トランジスタを含む、請求項４または５に記載の半導体装置。
  7. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１から６のいずれかに記載の半導体装置。
  8. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む請求項７に記載の半導体装置。
  9. 　前記酸化物半導体層は、積層構造を有する、請求項１から８のいずれかに記載の半導体装置。
  10. 　アクティブマトリクス基板と、
    　前記アクティブマトリクス基板に対向するように配置された対向基板と、
    　前記アクティブマトリクス基板および前記対向基板の間に設けられた表示媒体層と、
    を備えた表示装置であって、
    　前記アクティブマトリクス基板は、請求項１から９のいずれかに記載の半導体装置である表示装置。
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