JP2014067920A - 薄膜トランジスタおよび表示装置 - Google Patents

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Abstract

【課題】信頼性を高めた薄膜トランジスタ、表示装置を提供すること。
【解決手段】実施形態に係る表示装置は、ゲート絶縁膜と、ゲート絶縁膜の一主面上の一部に設けられ第１部分乃至第７部分を有する半導体層と、ゲート絶縁膜を介して半導体層と対向するゲート電極と、半導体層の第３部分を覆う第１のチャネル保護膜と、第１のチャネル保護膜上面、半導体層の第４部分及び第５部分を覆う第２のチャネル保護膜と、第２のチャネル保護膜を介して半導体層の第４部分と対向しつつ第６部分を覆う第１導電層と、第２のチャネル保護膜を介して半導体層の第５部分と対向しつつ第７部分を覆う第２導電層と、半導体層の第１部分及び第２部分、第１導電層、第２導電層、及び第２のチャネル保護膜を覆い１．０×１０２０ａｔｍ／ｃｍ３以上の水素を含むパッシベーション膜と、を備える薄膜トランジスタを有する。
【選択図】 図１

Description

本発明の実施形態は、酸化物半導体を用いた薄膜トランジスタおよび表示装置に関する。
薄膜トランジスタ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ)は、液晶表示装置や有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）表示装置等に広く用いられている。
大型表示装置に用いられているアモルファスシリコンＴＦＴは、移動度は１ｃｍ２／Ｖ・ｓ程度で、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成できるために、大面積に低コストかつ均一に形成できる。
また、中小型表示装置に用いられている低温ポリシリコンＴＦＴは、移動度が１００ｃｍ２／Ｖ・ｓ程度で、長時間駆動において高い信頼性を有している。
近年、さらに信頼性の高いＴＦＴが望まれている。そこで、ＴＦＴの半導体層材料として、酸化物半導体が注目されている。
特開２００４−１０３９５７号公報
Ｎ．Ｓａｉｔｏ ｅｔ． ａｌ．， ＩＤＷ‘１０ Ｄｉｇ．，１８５５（２０１０）．
本発明が解決しようとする課題は、信頼性を高めた薄膜トランジスタおよび表示装置を提供することである。
上記目的を達成するために、実施形態に係る表示装置は、一主面を有するゲート絶縁膜と、前記ゲート絶縁膜の一主面上の一部に設けられ、第１部分、前記一主面と平行な一平面において該第１部分と対向する第２部分、該第１部分と該第２部分とに挟まれた第３部分、該第１部分と該第３部分とに挟まれた第４部分、該第２部分と該第３部分とに挟まれた第５部分、該第１部分と該第４部分に挟まれた第６部分、該第２部分と該第５部分に挟まれた第７部分、を有する半導体層と、前記ゲート絶縁膜を介して前記半導体層と対向するゲート電極と、前記半導体層の前記第３部分を覆う第１のチャネル保護膜と、前記第１のチャネル保護膜上面、前記半導体層の前記第４部分及び前記第５部分を覆う第２のチャネル保護膜と、前記第２のチャネル保護膜を介して前記半導体層の前記第４部分と対向しつつ、前記第６部分を覆う第１導電層と、前記第２のチャネル保護膜を介して前記半導体層の前記第５部分と対向しつつ、前記第７部分を覆う第２導電層と、前記半導体層の前記第１部分及び前記第２部分、前記第１導電層、前記第２導電層、及び前記第２のチャネル保護膜を覆うパッシベーション膜と、を備え、前記パッシベーション膜は１．０×１０２０ａｔｍ／ｃｍ３以上の水素を含む薄膜トランジスタを有する。
また、実施形態に係る薄膜トランジスタは、一主面を有するゲート絶縁膜と、前記ゲート絶縁膜の一主面上の一部に設けられ、第１部分、前記一主面と平行な一平面において該第１部分と対向する第２部分、該第１部分と該第２部分とに挟まれた第３部分、該第１部分と該第３部分とに挟まれた第４部分、該第２部分と該第３部分とに挟まれた第５部分、該第１部分と該第４部分に挟まれた第６部分、該第２部分と該第５部分に挟まれた第７部分、を有する半導体層と、前記ゲート絶縁膜を介して前記半導体層と対向するゲート電極と、前記半導体層の前記第３部分を覆う第１のチャネル保護膜と、前記第１のチャネル保護膜上面、前記半導体層の前記第４部分及び前記第５部分を覆う第２のチャネル保護膜と、前記第２のチャネル保護膜を介して前記半導体層の前記第４部分と対向しつつ、前記第６部分を覆う第１導電層と、前記第２のチャネル保護膜を介して前記半導体層の前記第５部分と対向しつつ、前記第７部分を覆う第２導電層と、前記半導体層の前記第１部分及び前記第２部分、前記第１導電層、前記第２導電層、及び前記第２のチャネル保護膜を覆うパッシベーション膜と、を備え、前記パッシベーション膜は１．０×１０２０ａｔｍ／ｃｍ３以上の水素を含む。
第１の実施形態に係る表示装置を示す平面図である。 第１の実施形態に係る薄膜トランジスタを示す平面図である。 第１の実施形態の係る薄膜トランジスタを示す一断面図である。 第１の実施形態の係る薄膜トランジスタを示す他の断面図である。 第１の実施形態に係る表示装置を示す一部断面図である。 第１の実施形態の係る薄膜トランジスタの特性示すグラフ図である。 比較例に係る薄膜トランジスタを示す平面図および断面図である。 比較例に係る薄膜トランジスタの特性を示すグラフ図である。 第１の実施形態の第１の変形例に係る薄膜トランジスタを示す断面図である。 第１の実施形態の第２の変形例に係る薄膜トランジスタを示す断面図である。 第２の実施形態に係る薄膜トランジスタを示す平面図である。 第２の実施形態の係る薄膜トランジスタを示す一断面図である。 第３の実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 第３の実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 第３の実施形態に係る表示装置の製造方法を示すフローチャート図である。
薄膜トランジスタ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ)に用いる信頼性の高い半導体材料として、酸化物半導体が注目されている。例えば、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ（以下、ＩＧＺＯ））などの酸化物半導体が注目されている。
酸化物半導体は、例えばスパッタリング法によって室温で大面積に均一に成膜でき、かつ可視光域で透明である。従って、この酸化物半導体を用いたＴＦＴは耐熱性の低いプラスチックフィルム基板上に形成することができ、このようなＴＦＴによりフレキシブルな表示装置を形成することが可能である。また、酸化物半導体は、電界効果移動度がアモルファスシリコンに対して１０倍程度であり、高い電界効果移動度を有する。また、酸化物半導体に３００℃〜４００℃の高温ポストアニールを施すことで、ＢＴＳ試験（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）に対して、高い信頼性を得ることができる。このように酸化物半導体は均一性が高く、電界効果移動度が高く、製造コストが低いので、酸化物半導体を用いたＴＦＴは、表示装置の次世代バックプレーン素子として最有力候補となっている。
しかしながら、酸化物半導体を用いた薄膜トランジスタを低温プロセスで形成する場合、その信頼性をより高めたいという要求がある。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る表示装置を示す平面図である。表示装置としては、有機ＥＬ表示装置や液晶表示装置が挙げられるが、ここではアクティブマトリクス型有機ＥＬ表示装置２００を用いて説明する。有機ＥＬ表示装置２００は表示領域にマトリクス状に配置された複数の画素部１を有するが、図１では１つの画素部１を拡大して表している。有機ＥＬ表示装置２００は、複数の画素部１が配置された表示領域１００と、表示領域１００以外の領域である周辺領域１１０とを有する。
周辺領域１１０には、信号線駆動回路２、制御線駆動回路３、およびコントローラ４が設けられている。コントローラ４は信号線駆動回路２と制御線駆動回路３とに接続されている。コントローラ４は、信号線駆動回路２と制御線駆動回路３の動作のタイミング制御を行う。
また、信号線駆動回路２と画素部１とは、図中列方向に沿って設けられた複数の信号線ＤＬで接続されている。制御線駆動回路３と画素部１とは、図中行方向に沿って設けられた複数の制御線ＣＬで接続されている。信号線駆動回路２は、信号線ＤＬを通して画素部１に映像信号に対応する信号電圧を供給する。制御線駆動回路３は、制御線ＣＬを通して画素部１に走査線駆動信号を供給する。
画素部１は、供給される電流に応じて発光する有機ＥＬ素子１１と、書き込みＴＦＴ１２１、駆動ＴＦＴ１２２、及びキャパシタ１２３を有する。書き込みＴＦＴ１２１と駆動ドランジスタ１２２は、バックゲート型の薄膜ＴＦＴである。信号線ＤＬは書き込みＴＦＴ１２１のソース電極に、制御線ＣＬは書き込みＴＦＴ１２１のゲート電極に接続されている。書き込みＴＦＴ１２１のドレイン電極は、駆動ＴＦＴ１２２のゲート電極に接続されている。
有機ＥＬ素子は、有機ＥＬ層とアノード電極とカソード電極を有する。駆動ＴＦＴ１２２のソース電極は有機ＥＬ素子１１のアノード電極に接続されている。駆動ＴＦＴ１２２のドレイン電極には、電源線１２４が接続されており、正電源電圧Ｖｄｄが供給される。書き込みＴＦＴ１２１のドレイン電極と駆動ＴＦＴ１２２のドレイン電極との間にはキャパシタ１２３が接続されている。有機ＥＬ素子１１のカソード電極の電圧をＶｓｓとする。なお、書き込みＴＦＴ１２１も駆動ＴＦＴ１２２も、構成は同じである。
図２乃至図４を用いて、駆動ＴＦＴ１２２について説明する。図２は、第１の実施形態に係る駆動ＴＦＴを示す平面図である。図３は、第１の実施形態の係る駆動ＴＦＴを示す一断面図である。図３の断面図は、図２のＡ−Ａ線断面を示す。図４は、第１の実施形態の係る駆動ＴＦＴを示す他の断面図である。図４の断面図は、図２のＢ−Ｂ線断面を示す。
駆動ＴＦＴ１２２は、第１導電部２７と、第２導電部２８と、ゲート電極２３と、ゲート絶縁膜２４と、半導体層２５と、チャネル保護膜２６と、パッシベーション膜２９と、を含む。
ゲート電極２３は、基板２０上の一部に設けられる。ゲート電極２３には、例えば、モリブデンタングステン（ＭｏＷ）、モリブデンタンタル（ＭｏＴａ）及びタングステン（Ｗ）などの高融点金属が用いられる。また、ゲート電極２３には、ヒロック対策を施したアルミニウム（Ａｌ）を主成分とするＡｌ合金を用いても良く、Ａｌと高融点金属の積層としてもよい。ここで、ゲート電極２３が設けられた基板２０の一主面と垂直な方向をＺ方向とする。基板２０の一主面に平行な一方向をＸ方向とする。基板２０の一主面に平行でＸ方向と垂直をなす方向をＹ方向とする。Ｚ方向に沿って、基板２０、ゲート電極２３、ゲート絶縁膜２４が積層されている。
ゲート絶縁膜２４は、ゲート電極２３の上に設けられる。この例においては、ゲート絶縁膜２４は、ゲート電極２３を覆いつつ基板２０の全体に設けられる。ゲート絶縁膜２４は、一主面２４ａを有する。一主面２４ａはＸＹ面に平行である。ゲート絶縁膜２４には、例えば、絶縁性と光透過性とを有する材料が用いられる。ゲート絶縁膜２４には、例えば、シリコン酸化膜(ＳｉＯｘ；Ｘは任意の正の値)や窒化膜(ＳｉＮｘ)、シリコン酸窒化膜(ＳｉＯＮ)やアルミナ膜(Ａｌ２Ｏ３)、あるいはこれらの膜の積層膜などの絶縁材料が用いられる。
半導体層２５は、ゲート絶縁膜２４の一主面２４ａの上に設けられる。ゲート絶縁膜２４は、ゲート電極２３と半導体層２５との間に設けられ、ゲート電極２３と半導体層２５とを絶縁する。すなわち、ゲート電極２３は、ゲート絶縁膜２４を介して半導体層２５と対向する。半導体層２５には、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の少なくともいずれかを含む酸化物半導体が用いられる。すなわち、半導体層２５には、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体、Ｉｎ−Ｇａ−Ｏ酸化物半導体、及び、Ｉｎ−Ｚｎ−Ｏ酸化物半導体のいずれかが用いられる。酸化物半導体はアモルファス状態でも多結晶状態でも良いが、本実施形態においてはアモルファス状態の酸化物半導体を用いる。半導体層２５は、ｐ型、ｎ型、ＣＭＯＳなどを用いても良い。半導体層２５の膜厚は、例えば、５ｎｍ以上１００ｎｍ以下である。電気的特性を考慮すると、半導体層２５の膜厚は、例えば１０ｎｍ程度とすることができる。
アモルファス酸化物半導体を含む半導体層２５においては、例えば、透過電子顕微鏡（ＴＥＭ）やＸ線回折（ＸＲＤ）で観察しても、結晶性を示す回折パターンなどが観察されない。半導体層２５の膜質及び形状は、走査型電子顕微鏡（ＳＥＭ）やＴＥＭなどで観察できる。
半導体層２５は、上記のアモルファス酸化物半導体中に、上記の酸化物半導体の微結晶が分散された材料を用いても良い。
半導体層２５上には、チャネル保護膜２６が設けられている。チャネル保護膜２６は、半導体層２５及びゲート絶縁膜２４を覆うように設けられている。チャネル保護膜２６は、第１のチャネル保護膜２６１と第２のチャネル保護膜２６２とを有する。第１のチャネル保護膜２６１は半導体層２５及びゲート絶縁膜２４を覆うように設けられている。第２のチャネル保護膜２６２は、第１のチャネル保護膜２６１上に設けられている。第１のチャネル保護膜２６１及び第２のチャネル保護膜２６２は、半導体層２５を保護する。
第１のチャネル保護膜２６１及び第２のチャネル保護膜２６２には、例えば、シリコン酸化膜(ＳｉＯｘ；Ｘは任意の正の値)や窒化膜(ＳｉＮｘ)、シリコン酸窒化膜(ＳｉＯＮ)やアルミナ膜(Ａｌ２Ｏ３)などの絶縁材料が用いられる。第１のチャネル保護膜２６１には、半導体層１４０よりも耐酸性の強い、例えば酸化シリコンなどの酸素を含有する絶縁材料を用いる。第２のチャネル保護膜２６２にも、半導体層１４０よりも耐酸性の強い酸化シリコンなどが用いられる。第２のチャネル保護膜２６２を第１のチャネル保護膜２６１よりも酸化度の高い膜とする。すなわち、第２のチャネル保護膜２６２は第１のチャネル保護膜２６１よりも酸素原子を多く含有する。
チャネル保護膜２６は、第１の開口２６ａと第２の開口２６ｂとを有する。第１の開口２６ａと第２の開口２６ｂは、例えばＸ方向に沿って対向して設けられている。図３に示すように、第１の開口２６ａ及び第２の開口２６ｂは、半導体層２５の一部を露出させる。第１のチャネル保護膜の一部２６１ａ及び第２のチャネル保護膜の一部２６２ａは、Ｘ方向において第１の開口２６ａ及び第２の開口２６ｂに挟まれている。第１の開口２６ａの第２の開口２６ｂと対向する側において、第１のチャネル保護膜の側面２６１ｓは第２のチャネル保護膜の一部２６２ａに覆われている。第２の開口２６ｂの第１の開口２６ａと対向する側において、第１のチャネル保護膜の側面２６１ｓは第２のチャネル保護膜の一部２６２ａに覆われている。
また、図４に示すように、Ｙ方向において半導体層２５の側面２５ｔは、第１のチャネル保護膜２６１に覆われている。Ｙ方向において、第１のチャネル保護膜２６１の側面２６１ｔは、第２のチャネル保護膜２６２から露呈している。
第１の開口２６ａの一部には、第１導電部２７が設けられている。第１導電部２７は、さらに、第１の開口２６ａ側の第２のチャネル保護膜の一部２６２ｐを覆う。また、第２の開口２６ｂの一部には、第２導電部２８が設けられている。第２導電部２８は、さらに、第２の開口２６ｂ側の第２のチャネル保護膜の一部２６２ｐを覆う。第１導電部２７及び第２導電部２８は、Ｘ方向において、チャネル保護膜２６を介して対向する。
第１導電部２７は、半導体層２５と電気的に接続されている。第２導電部２８は、半導体層２５と電気的に接続されている。第１導電部２７及び第２導電部２８には、例えば、チタン（Ｔｉ）、Ａｌ及びＭｏなどが用いられる。第１導電部２７及び第２導電部２８は、例えば、Ｔｉ、Ａｌ及びＭｏの少なくともいずれかを含む積層体でもよい。第１導電部３１及び第２導電部３２は、インジウムタングステンオキサイド（ＩＴＯ）でもよい。もしくは、第１導電部３１及び第２導電部３２は、チャネル保護膜２６で覆われていない半導体層２５の一部にアルゴン（Ａｒ）プラズマ処理を施すことにより、この部分を低抵抗化したものでも良い。第１導電部２７は、駆動ＴＦＴ１２２のソース電極及びドレイン電極の一方である。第２導電部２８は、駆動ＴＦＴ１２２のソース電極及びドレイン電極の他方である。本実施形態においては、第１導電部２７はドレイン電極であり、第２導電部２８はソース電極である。
第１の導電部２７、第２の導電部２８、保護膜２６、第１の開口２６ａ、及び第２の開口２６ｂは、パッシベーション膜２９により覆われている。図３に示すように、Ｘ方向において第１の導電部２７及び第２の導電部２８に挟まれた第２のチャネル保護膜２６２ａは、パッシベーション膜２９により覆われている。図４に示すように、Ｙ方向において、第２のチャネル保護膜２６２から露呈する第１のチャネル保護膜２６１の側面２６１ｔは、パッシベーション膜２９により覆われている。半導体層２５の一部は、チャネル保護膜２６の開口２６ａ、２６ｂを通してパッシベーション膜２９と接する。パッシベーション膜２９には、例えば、絶縁性と光透過性とを有する材料が用いられる。パッシベーション膜２９には、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のいずれかが用いられる。パッシベーション膜２９は水素を含む。パッシベーション膜２９は、例えば、１．０×１０２０ａｔｍ／ｃｍ３以上の水素を含有する。
ゲート電極２３に電圧を印加すると、半導体層２５にチャネルが発生し、第１導電部２７と第２導電部２８との間に電流が流れる。
図３に示すように、半導体層２５は、第１部分２５ａ、Ｘ方向において第１部分２５ａと対向する第２部分２５ｂ、第１部分２５ａと第２部分２５ｂとに挟まれた第３部分２５ｃ、第１部分２５ａと第３部分２５ｃとに挟まれた第４部分２５ｄ、第２部分２５ｂと第３部分２５ｃとに挟まれた第５部分２５ｅ、第１部分２５ａと第４部分２５ｄに挟まれた第６部分２５ｆ、第２部分２５ｂと第５部分２５ｅに挟まれた第７部分２５ｇ、を有する。
第１のチャネル保護膜２６１は、半導体層２５の第３部分２５ｃを覆う。第２のチャネル保護膜２６２は、第１のチャネル保護膜２６１の上面２６１ａＴと半導体層２５の第４部分２５ｄ及び第５部分２５ｅを覆う。第１導電層２７は、第２のチャネル保護膜２６２を介して半導体層２５の第４部分２５ｄと対向しつつ、第６部分２５ｆを覆う。第２導電層２８は、第２のチャネル保護膜２６２を介して半導体層２５の第５部分２５ｅと対向しつつ、第７部分２５ｇを覆う。パッシベーション膜２９は、半導体層２５の第１部分２５ａ及び第２部分２５ｂ、第１導電層２７、第２導電層２８、及び第２のチャネル保護膜２６２を覆う。
酸化物半導体からなる半導体層２５の抵抗は、半導体層２５の上面を覆う膜の酸化度によって変化する。酸化度の低い膜に覆われると、半導体層２５の抵抗は低くなる。一方、酸化度の高い膜に覆われると、半導体層２５の抵抗は高くなる。
半導体層２５のうち、第１のチャネル保護膜２６１により覆われた第３部分２５ｃは、第２のチャネル保護膜２６２により覆われた第４部分２５ｄおよび第５部分２５ｅよりも低抵抗である。この第３部分２５ｃにおける抵抗を低くすることにより、駆動ＴＦＴ１２２の電界効果移動度を高くすることができる。
また、半導体層２５の第４部分２５ｄおよび第５部分２５ｅのうち、第２のチャネル保護膜２６２に近い側２５ｄａおよび２５ｅａは、比較的高抵抗である。一般的に、酸化度の低いチャネル保護膜を介してドレイン電極と半導体層の一部を対向させると、その半導体層の一部が低抵抗化しすぎて活性層として機能しなくなってしまう場合がある。しかしながら、本実施形態においては、酸化度の高い第２のチャネル保護膜２６２を介してドレイン電極である第１導電層２７と半導体層２５の第４部分２５ｄを対向させている。従って、第４部分２５ｄの第２のチャネル保護膜２６２に近い側２５ｄａが高抵抗化されるので、このような問題が生じにくい。
また、開口２６ａを介して半導体層２５とパッシベーション膜２９が接触しているので、パッシベーション膜２９に含まれる水素が半導体層２５へ拡散しやすい。特に、パッシベーション膜２９中の水素は半導体層２５の第４部分２５ｄに供給されると、第４部分２５ｄが低抵抗化しにくくなる。
このように、半導体層２５のうち、チャネル保護膜２６を介してドレイン電極である第１導電層２７と対向する第４部分２５ｄは第３部分２５ｃと比べて高抵抗である。特に第４部分２５ｄのうち、第２のチャネル保護膜２６２側の部分２５ｄａがゲート絶縁膜２４側の部分２５ｄｂよりも高抵抗である。従って、半導体層２５の中で活性層として機能する部分が短くならないので、所望の特性を有する駆動ＴＦＴ１２２が得られる。
半導体層２５の第２のチャネル保護膜２６２で覆われた第２部分２５ｂのＸ方向の長さは、例えば３μｍ以下であり、さらには１μｍ以下とすることが好ましい。すなわち、第１部分と第２部分を結ぶ方向に沿った、第４部分及び第５部分の長さは、例えば３μｍ以下であり、さらには１μｍ以下とすることが好ましい。第２部分２５ｂのＸ方向の長さをこのような長さにすることにより、第４部分２５ｄを十分に高抵抗化することができる。
第４部分２５ｄの第２のチャネル保護膜２６２側の部分２５ｄａの抵抗率は、例えば１．０×１０５Ω・ｃｍ以上、より好ましくは１．０×１０７Ω・ｃｍ以上とすることができる。第４部分２５ｄの第２のチャネル保護膜２６２側の部分２５ｄａとは、例えば、第２のチャネル保護膜２６２とゲート絶縁膜２４で挟まれた半導体２５の一部のうち、Ｚ方向においてゲート絶縁膜２４よりも第２のチャネル保護膜２６２に近い半分をいう。例えば、Ｚ方向における第２のチャネル保護膜２６２との距離が半導体層２５の厚さの三分の一以下である位置について、抵抗率を、１．０×１０５Ω・ｃｍ以上、より好ましくは１．０×１０７Ω・ｃｍ以上とすることができる。
一方、第４部分２５ｄのゲート絶縁膜２４側の部分２５ｄｂの抵抗率は、例えば１．０×１０５Ω・ｃｍ以下、より好ましくは１．０×１０3Ω・ｃｍ以下とすることができる。第４部分２５ｄのゲート絶縁膜２４側の部分２５ｄｂとは、例えば、第２のチャネル保護膜２６２とゲート絶縁膜２４で挟まれた半導体２５の一部のうち、Ｚ方向において第２のチャネル保護膜２６２よりもゲート絶縁膜２４に近い半分をいう。例えば、Ｚ方向におけるゲート絶縁膜２４との距離が半導体層２５の厚さの三分の一以下である位置について、抵抗率を、１．０×１０５Ω・ｃｍ以下、より好ましくは１．０×１０3Ω・ｃｍ以下とすることができる。
さらには、半導体層２５のうち第１導電部２７と第２導電部２８を結ぶＸ方向に平行な線分Ｌに垂直な線が交わる端部２５Ｘおよび２５Ｙが第１のチャネル保護膜により覆われている。半導体層２５を形成する酸化物半導体中の酸素は、パッシベーション膜２９を形成する際の熱により離脱しやすい。半導体層２５から酸素が離脱した駆動ＴＦＴにおいては、リーク電流が生じる恐れがある。しかしながら、半導体層２５の上面および端部２５Ｘ、２５Ｙがチャネル保護膜２６に覆われていることにより、パッシベーション膜２９を形成する際に半導体層２５から酸素が離脱するのを防止することができる。
なお、リーク電流を防止するためには半導体層２５の端部２５Ｘ、２５Ｙのうち一部がチャネル保護膜２６により覆われていればよく、チャネル保護膜２６が半導体層２５の端部２５Ｘ、２５Ｙの一部を覆う形状とすることも可能である。
なお、本実施形態においては、ＸＹ平面において、半導体層２４はゲート電極２３よりも小さい形状としているが、半導体層２４は、少なくともＸＹ平面において第１導電部２７と第２導電部２８との間に設けられる部分がゲート電極２３と対向していればよい。
図２乃至図４を用いて説明した駆動ＴＦＴ１２２を有する表示装置について、図５を用いて説明する。図５は、第１の実施形態に係る表示装置を示す一部断面図である。
表示装置２００は、基板２０と、薄膜トランジスタ１２２と、画素電極１６と、有機ＥＬ素子１１とを備える。有機ＥＬ素子１１は、有機層３３と、画素電極３１と、対向電極３４と、により形成される。有機ＥＬ素子１１は、駆動ＴＦＴ１２２によって制御され、駆動される。
基板２０は、主面２０ａを有する。基板２０は、本体部２１と、本体部２１の上に設けられたバリア層２２と、を含む。主面２０ａは、基板２０のバリア層２２側の主面である。
本体部２１には、例えば、光透過性を有する材料が用いられる。本体部２１には、例えば、ガラス材料や樹脂材料が用いられる。本体部２１には、可撓性をさらに有する材料を用いることができる。本体部２１には、例えば、ガラス材料や、ポリイミドなどの樹脂材料が用いられる。バリア層２２は不純物や水分の透過など抑制し、駆動ＴＦＴ１２２や有機ＥＬ素子１１を保護する。バリア層２２には、例えば、光透過性と可撓性とを有する材料が用いられる。バリア層２２は省略可能であり、基板２０は、少なくともゲート電極２３が設けられる側の主面２０ａが不純物や水分の透過など抑制するように形成されていればよい。
基板２０の主面２０ａの上には、図２乃至図４で説明した駆動ＴＦＴ１２２が設けられている。
この例では、パッシベーション膜２９の上には、カラーフィルタ３０が設けられる。カラーフィルタ３０は、画素ごとに異なる色を有する。カラーフィルタ３０は、例えば、赤色、緑色及び青色のいずれかのカラー樹脂膜（例えばカラーレジスト）が用いられる。カラーフィルタ３０は、必要に応じて設けられる。カラーフィルタ３０は、省略可能である。
画素電極３１は、カラーフィルタ３０の上に設けられる。画素電極３１は、第１導電部２７及び第２導電部２８のいずれか一方に電気的に接続される。図５には示されていないが、本実施形態においては、画素電極３１は第２導電部２８（例えばドレイン電極）と電気的に接続される。本実施形態においては、画素電極３１がアノード電極である。画素電極３１には、例えば、導電性と光透過性とを有する材料が用いられる。画素電極３１には、例えば、ＩＴＯ（Indium Tin Oxide）やＩＴＯ／Ａｇ／ＩＴＯの積層構造やＡｌがドープされたＺｎＯであるＡＺＯなどが用いられる。
パッシベーション膜２９及びカラーフィルタ３０には、第２導電部２８の一部を露呈させる開口が、それぞれ設けられている。画素電極３１の一部１６ｃは、この開口を通して、第２導電部２８に接触している。これにより、画素電極３１は、第２導電部２８と電気的に接続される。
画素電極３１及びカラーフィルタ３０の上には、平坦化膜３２が設けられる。平坦化膜３２には、例えば、絶縁性を有する材料が用いられる。平坦化膜３２には、例えば有機樹脂材料が用いられる。平坦化膜３２には、画素電極３１の一部を露呈させる開口３２ａが設けられている。
平坦化膜３２及び開口３２aの上には、有機層３３が設けられる。有機層３３は、開口３２ａにおいて、画素電極３１と接触する。平坦化膜３２は、開口３２ａ以外の領域で画素電極３１と有機層３３とが接触するのを防ぐ。有機層３３には、例えば、正孔輸送層と、発光層と、電子輸送層と、を積層させた積層体が用いられる。あるいは、正孔輸送層の代わりに正孔注入層を用いても良い。また、電子輸送層の代わりに電子注入層を用いても良い。あるいは、有機層３３は、正孔輸送層に加えて正孔注入層を有していても良い。また、有機層３３は、電子輸送層に加えて電子注入層を有していても良い。
対向電極３４は、有機層３３の上に設けられる。対向電極３４には、導電性を有する材料が用いられる。本実施形態においては、対向電極３４がカソード電極である。対向電極３４には、例えば、アルミニウム（Ａｌ）やマグネシウム銀（ＭｇＡｇ）が用いられる。対向電極２０の膜厚は、例えば、２００ｎｍである。
例えば、開口３２aが設けられた部分において、画素電極３１と対向電極３４とこれらに挟まれた有機層３３により発光素子部１１が形成される。画素電極３１と対向電極３４とに電圧が印加されることにより、有機層３３から光が放出される。有機層３３から放出した光は、カラーフィルタ３０、パッシベーション膜２９、ゲート絶縁膜２４及び基板２０を透過して、外部に出射する。すなわち、本実施形態においては、表示装置２００は、下面発光型の表示装置である。
対向電極３４の上には、封止部３５が設けられる。封止部３５には、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、アルミナ及びタンタル酸化膜などが用いられる。
図２乃至図５においては、書き込みＴＦＴ１２１を省略しているが、書き込みＴＦＴ１２１は駆動ＴＦＴ１２２と同じ材料で同じ構成に形成することができる。
なお、本実施形態においては、画素電極３１をアノード電極とし、対向電極３４がカソード電極としたが、画素電極３１をカソード電極とし、対向電極３４をアノード電極としても良い。また、それぞれの画素部１は書き込みＴＦＴ１２１と駆動ＴＦＴ１２２の２つのＴＦＴを有していることとしたが、それぞれの画素部１は、ＴＦＴとして図２乃至図４に示したようなＴＦＴを少なくとも１つずつ有していればよい。
図２乃至図４に示した駆動ＴＦＴ１２２を測定することによって得られた特性を、図６を用いて説明する。図６は、第１の実施形態の係る薄膜トランジスタの特性示すグラフ図である。縦軸はゲート電極に印加される電圧Ｖｇ（単位はＶ）を表し、横軸は半導体層２５のドレイン電極（第１導電部２７）と対向する領域（ドレイン領域）を流れる電流Ｉｄ（単位はＡ）を表す。ドレイン電極（第１導電部２７）に印加する電圧Ｖｄを０．１Ｖとしたときと１５Ｖとしたときの電圧Ｖｇと電流Ｉｄの関係は、図６に示す通りであった。電圧Ｖｄを０．１Ｖとしたときと１５Ｖとしたときで電流Ｉｄが流れ始める閾値電圧は同じであり、駆動ＴＦＴ１２２は、ドレイン電極の電圧Ｖｄの変化に対して特性が安定であった。このように、本実施形態における駆動ＴＦＴは、ドレイン電極の電圧Ｖｄによらず、閾値電圧が安定である。
図７及び図８を用いて、本実施形態の比較例を説明する。図７は、比較例に係る薄膜トランジスタを示す平面図および断面図である。図８は、比較例に係る薄膜トランジスタを測定することによって得られた特性を示すグラフ図である。
比較例に係るＴＦＴ３１２は、チャネル保護膜３２６が一種類の膜で形成されている。また、チャネル保護膜３２６の開口３２６ａの全部は第１導電部３２７に覆われており、開口３２６ｂの全部は第２導電部３２８に覆われている。従って、半導体層３２５はパッシベーション膜３２９と接触しない。ゲート電極３２３およびゲート絶縁膜３２４については、第１の実施形態と同様である。
図８の縦軸はゲート電極に印加される電圧Ｖｇ（単位はＶ）を表し、横軸は半導体層２５のドレイン電極（第１導電部２７）と対向する領域（ドレイン領域）を流れる電流Ｉｄ（単位はＡ）を表す。ドレイン電極（第１導電部２７）に印加する電圧Ｖｄを０．１Ｖとしたときと１５Ｖとしたときの電圧Ｖｇと電流Ｉｄの関係は、図８に示す通りであった。電圧Ｖｄを０．１Ｖとしたときは、電圧Ｖｄを１５Ｖとしたときよりも閾値電圧が大きくなり、ＴＦＴ３１２は、ドレイン電極の電圧Ｖｄの変化に対して特性が不安定であった。このように、比較例に係るＴＦＴ３１２は、ドレイン電極の電圧Ｖｄによって、閾値電圧が不安定になる。
ＴＦＴの半導体層に酸化物半導体を用いる場合、半導体層に多くの欠陥が生じやすいことがわかっており、この欠陥を制御することがＴＦＴの高信頼化につながる。
本発明者らは、酸化物半導体を用いたＴＦＴについて鋭意開発を行った結果、次のような知見を得た。すなわち、図７に示すような従来のＴＦＴは、半導体層３２５のチャネル保護膜３２６に覆われる界面において、酸化物半導体の原子間の結合が弱いときには、ドレイン電極（第１導電層３２７）の電界により、チャネル保護膜３２６を介してドレイン電極（第１導電層３２７）と対向する半導体層３２５の第２部分３２５ｂが低抵抗化してしまう。半導体層３２５の第２部分３２５ｂが低抵抗化すると、半導体層２５の活性層として機能する部分の長さであるチャネル長が、設計値よりも短くなってしまう。結果として、比較例に示すように、ドレイン電極の電圧Ｖｄによって閾値電圧が変化してしまい、所望のＴＦＴ特性が得られない。しかしながら、第１の実施形態のＴＦＴ１２２は、ドレイン電極２７と対向する半導体層の第４部分２５ｄが高抵抗化されている。従って、第４部分２５ｄが低抵抗化しにくくなり、活性層として機能する。すなわち、ドレイン電極の電界強度によらず、ＴＦＴの閾値電圧を安定化させることができる。
（第１の実施形態の第１の変形例）
図９は、第１の実施形態の第１の変形例に係る薄膜トランジスタを示す断面図である。
本変形例における駆動ＴＦＴ４１２は、第１の実施形態における駆動ＴＦＴ１２２と比べて、ＹＺ平面におけるチャネル保護膜４２６の形状が異なる。チャネル保護膜４２６は、第１のチャネル保護膜４２６Ａと第２のチャネル保護膜４２６Ｂからなる。第１のチャネル保護膜４２６Ａは、半導体層４２５の上面に設けられる。第２のチャネル保護膜４２６Ｂは、第１のチャネル保護膜４２６Ａの上面と側面及び半導体層４２５の側面を覆う。すなわち、本変形例における駆動ＴＦＴ４１２は、ＹＺ平面において、第２のチャネル保護膜４１２Ｂが第１のチャネル保護膜４１２Ａおよび半導体層４２５の側面を覆う点で第１の実施形態の駆動ＴＦＴ１２２と異なる。言い換えると、半導体層４２５のうち第１導電部と第２導電部を結ぶＹ方向に平行な線分に垂直な線が交わる端部が第２のチャネル保護膜４２６Ｂにより覆われている。本変形例によっても、パッシベーション膜４２９を形成する際に半導体層４２５から酸素が離脱するのを防止することができる。
ゲート電極４２３、ゲート絶縁膜４２４、パッシベーション膜４２９、および駆動ＴＦＴ４１２のＸＺ平面における断面図については、第１の実施形態と同じである。すなわち、第２のチャネル保護膜４２６Ｂが第１のチャネル保護膜４２６Ａよりも酸化度が高い点、および、チャネル保護膜４２６の開口を介してパッシベーション膜４２９と半導体層４２５が接している点は第１の実施形態と同様である。
本変形例においては、第１の実施形態と同様に、酸化度の高い第２のチャネル保護膜４６２Ｂを介してドレイン電極と半導体層４２５の一部を対向させている。従って、この一部の第２のチャネル保護膜４６２Ｂに近い側が高抵抗化される。また、開口を介して半導体層４２５とパッシベーション膜４２９が接触しているので、パッシベーション膜４２９に含まれる水素が半導体層４２５へ拡散しやすい。このように、半導体層４２５のうち、チャネル保護膜４２６を介してドレイン電極と対向する部分は高抵抗である。特にこの部分のうちチャネル保護膜４２６側は高抵抗である。従って、半導体層４２５の中で活性層として機能する部分が短くならないので、所望の特性を有する駆動ＴＦＴ４１２が得られる。
（第１の実施形態の第２の変形例）
図１０は、第１の実施形態の第２の変形例に係る薄膜トランジスタを示す断面図である。
本変形例における駆動ＴＦＴ５１２は、第１の実施形態における駆動ＴＦＴ１２２と比べて、ＹＺ平面におけるチャネル保護膜５２６の形状が異なる。チャネル保護膜５２６は、第１のチャネル保護膜５２６Ａと第２のチャネル保護膜５２６Ｂからなる。第１のチャネル保護膜５２６Ａは、半導体層５２５の上面および側面を覆う。そして、第２のチャネル保護膜５２６Ｂは、第１のチャネル保護膜５２６Ａの上面および側面を覆う点で第１の実施形態の駆動ＴＦＴ１２２と異なる。言い換えると、半導体層５２５のうち第１導電部と第２導電部を結ぶＹ方向に平行な線分に垂直な線が交わる端部が第１のチャネル保護膜４２６Ａおよび第２のチャネル保護膜５２６Ｂにより覆われている。本変形例によっても、パッシベーション膜５２９を形成する際に半導体層５２５から酸素が離脱するのを防止することができる。
ゲート電極５２３、ゲート絶縁膜５２４、パッシベーション膜５２９、および駆動ＴＦＴ５１２のＸＺ平面における断面図については、第１の実施形態と同じである。すなわち、第２のチャネル保護膜５２６Ｂが第１のチャネル保護膜５２６Ａよりも酸化度が高い点、および、チャネル保護膜５２６の開口を介してパッシベーション膜５２９と半導体層５２５が接している点は第１の実施形態と同様である。
本変形例においては、第１の実施形態と同様に、酸化度の高い第２のチャネル保護膜５６２Ｂを介してドレイン電極と半導体層５２５の一部を対向させている。従って、この一部の第２のチャネル保護膜５６２Ｂに近い側が高抵抗化される。また、開口を介して半導体層５２５とパッシベーション膜４２９が接触しているので、パッシベーション膜５２９に含まれる水素が半導体層５２５へ拡散しやすい。このように、半導体層５２５のうち、チャネル保護膜５２６を介してドレイン電極と対向する部分は高抵抗である。特にこの部分のうちチャネル保護膜５２６側は高抵抗である。従って、半導体層５２５の中で活性層として機能する部分が短くならないので、所望の特性を有する駆動ＴＦＴ５１２が得られる。
（第２の実施形態）
図１１は、第２の実施形態に係る薄膜トランジスタを示す平面図である。図１２は、第２の実施形態の係る薄膜トランジスタを示す一断面図である。図１２は図１１のＣ−Ｃ線断面図を示す。図１１のＤＤ線断面図については、第１の実施形態における図４と同じである。
本実施形態における駆動ＴＦＴ１２２は、チャネル保護層６２６の形状が第１の実施形態と異なる。すなわち、チャネル保護膜６２６は、半導体層６２５の上面の一部にのみ設けられている。第１のチャネル保護膜６２６Ａは半導体層６２５の上面の一部に設けられており、第２のチャネル保護膜６２６Ｂは、第１のチャネル保護膜６２６Ａの上面およびＸ方向に沿った側面を覆う。第２のチャネル保護膜６２６Ｂは、第１のチャネル保護膜６２６Ａよりも酸化度の高い膜である。
第１導電層６２７および第２導電層６２８は、Ｘ方向において対向する。第１導電層６２７の一部は半導体層６２５と電気的に接続されている。また、第１導電層６２７の他の一部は第２のチャネル保護膜６２６Ｂの一部を覆う。第２導電層６２８の一部は、半導体層６２５と電気的に接続されている。また、第２導電層６２８の他の一部は第２のチャネル保護膜６２６Ｂの一部を覆う。
第１導電部６２７、第２導電部６２８、保護膜２６、および半導体層６２５は、パッシベーション膜６２９により覆われている。半導体層６２５は、Ｘ方向において第１導電層６２７および第２導電層６２８の外側に置いてパッシベーション膜６２９と接触する。パッシベーション膜６２９は水素を含む。パッシベーション膜６２９は、例えば、１．０×１０２０ａｔｍ／ｃｍ３以上の水素を含有する。
ゲート電極６２３、ゲート絶縁膜６２４、半導体層６２５については、第１の実施形態と同様である。
半導体層６２５は、第１部分６２５ａ、Ｘ方向において第１部分６２５ａと対向する第２部分６２５ｂ、第１部分６２５ａと第２部分６２５ｂとに挟まれた第３部分６２５ｃ、第１部分６２５ａと第３部分６２５ｃとに挟まれた第４部分６２５ｄ、第２部分６２５ｂと第３部分６２５ｃとに挟まれた第５部分６２５ｅ、第１部分６２５ａと第４部分６２５ｄに挟まれた第６部分６２５ｆ、第２部分６２５ｂと第５部分６２５ｅに挟まれた第７部分６２５ｇ、を有する。
第１のチャネル保護膜６２６Ａは、半導体層６２５の第３部分６２５ｃを覆う。第２のチャネル保護膜６２６Ｂは、第１のチャネル保護膜６２６の上面と半導体層６２５の第４部分６２５ｄ及び第５部分６２５ｅを覆う。第１導電層６２７は、第２のチャネル保護膜６２６Ｂを介して半導体層６２５の第４部分６２５ｄと対向しつつ、第６部分６２５ｆを覆う。第２導電層６２８は、第２のチャネル保護膜６２６Ｂを介して半導体層６２５の第５部分６２５ｅと対向しつつ、第７部分６２５ｇを覆う。パッシベーション膜６２９は、半導体層６２５の第１部分６２５ａ及び第２部分６２５ｂ、第１導電層６２７、第２導電層６２８、及び第２のチャネル保護膜６２６Ｂを覆う。パッシベーション膜６２９は、例えば、１．０×１０２０ａｔｍ／ｃｍ３以上の水素を含有する。
半導体層２５の第２のチャネル保護膜２６２で覆われた第２部分２５ｂのＸ方向の長さは、例えば３μｍ以下であり、さらには１μｍ以下とすることが好ましい。第２部分２５ｂのＸ方向の長さをこのような長さにすることにより、第４部分２５ｄを十分に高抵抗化することができる。
第４部分６２５ｄの第２のチャネル保護膜６２６Ｂ側の部分６２５ｄａの抵抗率は、例えば１．０×１０５Ω・ｃｍ以上、より好ましくは１．０×１０7Ω・ｃｍ以上とすることができる。一方、第４部分６２５ｄのゲート絶縁膜２４側の部分６２５ｄｂの抵抗率は、例えば１．０×１０５Ω・ｃｍ以下、より好ましくは１．０×１０3Ω・ｃｍ以下とすることができる。
半導体層６２５の第２のチャネル保護膜６２６Ｂで覆われた第２部分６２５ｂのＸ方向の長さは、例えば３μｍ以下であり、さらには１μｍ以下とすることが好ましい。第２部分６２５ｂのＸ方向の長さをこのような長さにすることにより、第４部分６２５ｄを十分に高抵抗化することができる。
本実施形態においても、半導体層６２５のうち、チャネル保護膜６２６を介してドレイン電極である第１導電層６２７と対向する第４部分６２５ｄは第３部分６２５ｃと比べて高抵抗である。特に第４部分６２５ｄのうち、第２のチャネル保護膜６２６Ｂ側の部分６２５ｄａがゲート絶縁膜２４側の部分６２５ｄｂよりも高抵抗である。従って、半導体層６２５の中で活性層として機能する部分が短くならないので、所望の特性を有する駆動ＴＦＴ６１２が得られる。
（第３の実施形態）
本実施形態では、第１の実施形態に係る薄膜トランジスタおよび表示装置の製造方法について説明する。図１３は、第３の実施形態に係る薄膜トランジスタの製造方法を示す断面図である。図１４は、第３の実施形態に係る薄膜トランジスタの図１３に続く製造方法を示す断面図である。
まず、本体部２１と、本体部２１の上に設けられたバリア層２２とを有する基板２０を準備する（図１３（ａ））。次に、基板２０のバリア層２２が設けられた主面上の一部に、ゲート電極２３を形成する（図１３（ｂ））。ゲート電極２３の側面と基板２０の主面との成す角であるテーパーは１０〜４０°程度が好ましく、さらには３０°程度が好ましい。テーパーをこの範囲内に形成することでリーク電流の発生を抑制することができる。
次に、ゲート電極２３及び基板２０を覆うように、ゲート絶縁層２４を形成する（図１３（ｃ））。次に、ゲート絶縁膜２４を介してゲート電極２３と対向するように、半導体層２５を形成する（図１３（ｄ））。半導体層２５は、ＸＹ平面に投影した場合に、ゲート電極２３の内側に収まっていることが好ましい。また、半導体層２５の側面はテーパーを有していることが好ましい。すなわち、基板２０の主面に対して傾斜していることが好ましい。これにより、半導体層２５の側面において電界集中が生じ電気特性でのハンプが発生するのを抑制することができる。
半導体層２５の上面及びゲート絶縁膜２４の上には、チャネル保護層２６を形成する。具体的には、半導体層２５およびゲート絶縁膜２４を覆うようにして第１のチャネル保護膜２６１を形成する（図１３（ｅ））。次に、第１のチャネル保護層２６１に２つの開口２６１Ａ、２６１Ｂを形成する（図１３（ｆ））。続いて、第１のチャネル保護膜２６１より過酸化条件で第１のチャネル保護膜２６１を覆うようにして第２のチャネル保護膜２６２を形成する（図１４（ａ））。
上述のように半導体層にＩｎＧａＺｎＯ膜を用いたＴＦＴ１１は、ＩｎＧａＺｎＯ膜上に成膜する第１のチャネル保護膜２６の成膜条件によって特性が大きく変動する。例えば第１のチャネル保護膜２６１及び第２のチャネル保護膜２６２をＳｉＯ２とし、ＳｉＨ４・Ｎ２Ｏガスを用いてＰＥ−ＣＶＤ法で行う場合、Siを含む原料ガスの流量比を少なくしたり、あるいは成膜レートを遅くしたり、あるいは成膜温度を低くしたりすることによって、第２のチャネル保護膜２６２を第１のチャネル保護膜２６１よりも酸化度が高い膜とすることができる。なお、酸化度が高いとは、酸素とシリコンの元素比Ｏ／Ｓｉが高いことを意味する。
その後、第１のチャネル保護層２６１の２つの開口２６１Ａ、２６１Ｂに対応する位置に、第１の開口２６ａおよび第２の開口２６ｂを形成する（図１４（ｂ））。チャネル保護膜２６を形成後に、アニール処理を施すことが好ましい。アニール処理により、半導体層２５とチャネル保護膜２６の界面の欠陥を低減させることができる。アニール処理を施すのは第１の開口２６Ａ、第２の開口２６Ｂを設ける前でも後でもどちらでも良い。アニール温度は２００℃〜４００℃が好ましく、２５０℃〜３５０℃であればさらに好ましい。アニール雰囲気は不活性ガス雰囲気が好ましい。
次に、第１の開口２６ａの一部及び第２のチャネル保護膜２６２の一部を覆うように第１導電層２７を形成する。また、第２の開口２６ｂの一部及び第２のチャネル保護膜２６２の一部を覆うように第２導電層２８を形成する（図１４（ｃ））。
そして、第１導電層２７、第２導電層２８、第２のチャネル保護膜２６２、及び、第１の開口２６ａと第２の開口２６ｂから露呈する半導体層２５を覆うようにパッシベーション膜２９を形成する（図１４（ｄ））。
以上のようにして駆動ＴＦＴ１２２を形成することができる。
図１５は、第３の実施形態に係る表示装置の製造方法を示すフローチャート図である。表示装置の製造においては、まず、基板２０を準備する（Ｓ７１１）。次に、上述したようにして基板２０の上にＴＦＴを形成する（Ｓ７１２）。次に、カラーフィルタを形成する（Ｓ７１３）。この工程は省略可能である。次に、有機ＥＬ素子１１を形成する（Ｓ７１４）。次に、封止部３５を形成する（Ｓ７１５）。このようにして表示装置を形成する。
本実施形態において得られる薄膜とランジスタ１２２は、半導体層２５のうち、チャネル保護膜２６を介してドレイン電極である第１導電層２７と対向する第４部分２５ｄは第３部分２５ｃと比べて高抵抗である。特に第４部分２５ｄのうち、第２のチャネル保護膜２６Ｂ側の部分２５ｄａがゲート絶縁膜２４側の部分２５ｄｂよりも高抵抗である。従って、半導体層２５の中で活性層として機能する部分が短くならないので、所望の特性を有する駆動ＴＦＴ１２２および表示装置が得られる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した導光体及び面光源を基にして、当業者が適宜設計変更して実施し得る全ての導光体及び面光源も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１…画素部、２…信号線駆動回路、３…制御線駆動回路、４…コントローラ、１１…有機ＥＬ素子、２０…基板、２１…本体部、２２…バリア層、２３…ゲート電極、２４…ゲート絶縁膜、２５…半導体層、２６…チャネル保護膜、２６１…第１のチャネル保護膜、２６２…第２のチャネル保護膜、２７…第１導電層、２８…第２導電層、２９…パッシベーション膜、３０…カラーフィルタ、３１…画素電極、３２…平坦化膜、３３…有機層、３４…対向電極、３５…封止部、１００…表示領域、１１０…周辺領域、１２１…書き込みＴＦＴ、１２２…駆動ＴＦＴ、１２３…キャパシタ、１２４…電源線、２００…表示装置、ＣＬ…制御線、ＤＬ…信号線

Claims (10)

  1. 一主面を有するゲート絶縁膜と、
    前記ゲート絶縁膜の一主面上の一部に設けられ、第１部分、前記一主面と平行な一平面において該第１部分と対向する第２部分、該第１部分と該第２部分とに挟まれた第３部分、該第１部分と該第３部分とに挟まれた第４部分、該第２部分と該第３部分とに挟まれた第５部分、該第１部分と該第４部分に挟まれた第６部分、該第２部分と該第５部分に挟まれた第７部分、を有する半導体層と、
    前記ゲート絶縁膜を介して前記半導体層と対向するゲート電極と、
    前記半導体層の前記第３部分を覆う第１のチャネル保護膜と、
    前記第１のチャネル保護膜上面、前記半導体層の前記第４部分及び前記第５部分を覆う第２のチャネル保護膜と、
    前記第２のチャネル保護膜を介して前記半導体層の前記第４部分と対向しつつ、前記第６部分を覆う第１導電層と、
    前記第２のチャネル保護膜を介して前記半導体層の前記第５部分と対向しつつ、前記第７部分を覆う第２導電層と、
    前記半導体層の前記第１部分及び前記第２部分、前記第１導電層、前記第２導電層、及び前記第２のチャネル保護膜を覆うパッシベーション膜と、
    を備え、
    前記パッシベーション膜は１．０×１０２０ａｔｍ／ｃｍ３以上の水素を含む薄膜トランジスタを有する表示装置。
  2. 前記半導体層の前記第１部分と前記第２部分を結ぶ方向に沿った前記第４部分及び前記第５部分の長さは、３μｍ以下である請求項１に記載の表示装置。
  3. 前記第４部分の前記第２のチャネル保護膜側の部分の抵抗率は、１．０×１０５Ω・ｃｍ以上である請求項２に記載の表示装置。
  4. 前記第４部分の前記ゲート絶縁膜側の部分の抵抗率は、１．０×１０５Ω・ｃｍ以下である請求項３に記載の表示装置。
  5. 前記半導体層のうち、前記第１導電部と前記第２導電部を結ぶ線分に垂直な線が交わる端部の少なくとも一部は、前記第１のチャネル保護膜により覆われている、請求項４に記載の表示装置。
  6. 前記半導体層のうち、前記第１導電部と前記第２導電部を結ぶ線分に垂直な線が交わる端部の少なくとも一部は、前記第２のチャネル保護膜により覆われている、請求項４に記載の表示装置。
  7. 一主面を有するゲート絶縁膜と、
    前記ゲート絶縁膜の一主面上の一部に設けられ、第１部分、前記一主面と平行な一平面において該第１部分と対向する第２部分、該第１部分と該第２部分とに挟まれた第３部分、該第１部分と該第３部分とに挟まれた第４部分、該第２部分と該第３部分とに挟まれた第５部分、該第１部分と該第４部分に挟まれた第６部分、該第２部分と該第５部分に挟まれた第７部分、を有する半導体層と、
    前記ゲート絶縁膜を介して前記半導体層と対向するゲート電極と、
    前記半導体層の前記第３部分を覆う第１のチャネル保護膜と、
    前記第１のチャネル保護膜上面、前記半導体層の前記第４部分及び前記第５部分を覆う第２のチャネル保護膜と、
    前記第２のチャネル保護膜を介して前記半導体層の前記第４部分と対向しつつ、前記第６部分を覆う第１導電層と、
    前記第２のチャネル保護膜を介して前記半導体層の前記第５部分と対向しつつ、前記第７部分を覆う第２導電層と、
    前記半導体層の前記第１部分及び前記第２部分、前記第１導電層、前記第２導電層、及び前記第２のチャネル保護膜を覆うパッシベーション膜と、
    を備え、
    前記パッシベーション膜は１．０×１０２０ａｔｍ／ｃｍ３以上の水素を含む、薄膜トランジスタ。
  8. 前記半導体層の前記第１部分と前記第２部分を結ぶ方向に沿った前記第４部分及び前記第５部分の長さは、１μｍ以上である請求項７に記載の薄膜トランジスタ。
  9. 前記第４部分の前記第２のチャネル保護膜側の部分の抵抗率は、１．０×１０５Ω・ｃｍ以上である請求項８に記載の薄膜トランジスタ。
  10. 前記第４部分の前記ゲート絶縁膜側の部分の抵抗率は、１．０×１０５Ω・ｃｍ以下である請求項９に記載の薄膜トランジスタ。
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TW102109038A TWI521716B (zh) 2012-09-26 2013-03-14 薄膜電晶體及顯示裝置
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018163946A1 (ja) * 2017-03-06 2018-09-13 シャープ株式会社 半導体装置および表示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI552319B (zh) * 2014-05-23 2016-10-01 友達光電股份有限公司 顯示裝置
KR102237834B1 (ko) * 2014-10-31 2021-04-12 엘지디스플레이 주식회사 캡핑층을 구비한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판
KR102435156B1 (ko) 2015-10-13 2022-08-24 삼성디스플레이 주식회사 투명 표시 기판 및 투명 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011077607A1 (ja) * 2009-12-21 2011-06-30 シャープ株式会社 アクティブマトリクス基板及びそれを備えた表示パネル、並びにアクティブマトリクス基板の製造方法
JP2011142309A (ja) * 2009-12-08 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
KR100980008B1 (ko) * 2002-01-02 2010-09-03 삼성전자주식회사 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법
KR101168729B1 (ko) * 2005-08-16 2012-07-26 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
US8263977B2 (en) 2005-12-02 2012-09-11 Idemitsu Kosan Co., Ltd. TFT substrate and TFT substrate manufacturing method
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5384088B2 (ja) 2008-11-28 2014-01-08 株式会社ジャパンディスプレイ 表示装置
KR101832361B1 (ko) * 2011-01-19 2018-04-16 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142309A (ja) * 2009-12-08 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2011077607A1 (ja) * 2009-12-21 2011-06-30 シャープ株式会社 アクティブマトリクス基板及びそれを備えた表示パネル、並びにアクティブマトリクス基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018163946A1 (ja) * 2017-03-06 2018-09-13 シャープ株式会社 半導体装置および表示装置

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