JP2018137424A - 薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法 - Google Patents
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Abstract
Description
薄膜デバイスおよび薄膜トランジスタの製造方法に関する。
のに必要なゲート電圧が小さく、(4)しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定であること、等が要求される。
ここで、オン電流を増加させるためには、電界効果移動度(以下、単に移動度と称する場合がある。)が高いこと、チャネル長が短いこと等が要求される。
また、TFT構造としては、図2に示すように基板211上にゲート電極212、ゲート絶縁膜213、酸化物半導体膜214、酸化物半導体膜214を保護するエッチストップ層215、ソース/ドレイン電極部(216、217)をこの順序で形成するエッチス
トップ構造が用いられる(特許文献1、2を参照)。
しかしながら、エッチストップ構造の場合、チャネル長は、図2に示すようにソース電極216と酸化物半導体214が接触する位置から、ドレイン電極217と酸化物半導体214が接触する位置までの最短の距離(Lsd)であり、エッチストップ層215におけるソース電極216の領域のチャネル長方向のチャネル214A1の長さLsと、エッチストップ層215におけるドレイン電極領域のチャネル長方向のチャネル214A2の長さLdと、ソース電極216とドレイン電極217の間隔Lgの和で示される。
ージン(アライメントずれに対して設ける必要があるマージン)Daに制限され、Lgはフォトリソグラフィの最小加工寸法Dmで制限されるので、チャネル長を2Da+Dmより短く調整することが製造上難しかった。この結果、チャネル長を短くして、オン電流を増加させることが難しい状態となっていた。
本発明は上記事情に鑑みなされたもので、エッチストップ構造のTFTにおいて、従来技術よりもチャネルの長さを短縮することができ、オン電流の増加を図ることが可能な薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法を提供することを目的とするものである。
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、酸化物半導体膜を保護するエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはアク
セプタとなり得る原子または分子(以後、必要に応じてドナー等と称する)を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜は、第1の酸化物半導体膜と第2の酸化物半導体膜を備え、前記ゲート絶縁膜側からエッチストップ層側に向けて、該第2の酸化物半導体膜と該第1の酸化物半導体膜がこの順に配設されてなり、
前記第1の酸化物半導体膜の領域において、前記ソース/ドレイン電極部と上下方向に
重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率
の低い低抵抗領域として形成されていることを特徴とするものである。
また、前記ドナー等が水素であることが好ましい。
また、前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極のいずれか
一方と前記エッチストップ層が、上下方向に重ならないような構成してもよいし、前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極の両者の各々と前記エッチ
ストップ層が上下方向に重なるように構成してもよい。
また、前記酸化物半導体膜は、少なくともIn、Ga、Sn、およびOを含むことが好ましい。
0.30≦In/(In+Ga+Sn)≦0.50 ・・・(1)
0.20≦Ga/(In+Ga+Sn)≦0.30 ・・・(2)
0.25≦Sn/(In+Ga+Sn)≦0.45 ・・・(3)
前記ゲート電極が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ド
レイン電極側の2つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第1の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第2の薄膜トランジスタとを、備えたことを特徴とす
るものである。
この場合において、前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前
記ソース電極側と前記ドレイン電極側の2つの領域に各々対応するように分割された構成とされることが好ましい。
さらに、本発明の薄膜トランジスタの製造方法は、
上述したいずれかの薄膜トランジスタを製造する方法であって、前記ソース/ドレイン
電極部を形成した後、200℃以上の温度で熱処理する工程を含むことを特徴とするものである。
によってこの拡散が阻止されない領域は、この拡散がエッチストップ層を介して酸化物半導体膜まで進む。酸化物半導体膜内にドナー等が侵入すると、ドナー等が侵入した酸化物半導体膜の領域は、キャリア密度が大幅に上昇し、導体(低抵抗領域)となり得る。
上記のような第1の作用効果を強化するためには、酸化物半導体膜の材料として、低抵抗領域が作製され易い材料を選択することが常套である。
しかしながら、低抵抗領域が作製され易い材料が、各チャネル領域において電界効果移動度を高くし得る材料であるとは限らない。低抵抗領域のために選択した酸化物半導体膜材料により各チャネル領域において電界効果移動度が低下してしまい、全体としては、上記電流流路の全抵抗値をあまり低下することができない、という事態も生じうる。
これにより、本発明の薄膜トランジスタおよびその製造方法によれば、オン電流を大幅に増加することができる。
以下、本実施形態に係る薄膜トランジスタについて図1を参照しながら詳しく説明する。
実施形態に係る薄膜トランジスタは、図1に示すように、基板11上にゲート電極12、ゲート絶縁膜13、第2の酸化物半導体膜14´、第1の酸化物半導体膜14、エッチストップ層15、ソース/ドレイン電極部(ソース電極16とドレイン電極17を含む)
および保護膜18をこの順に積層したものである。
なお、第1の酸化物半導体膜14においては、ソース/ドレイン電極部を構成する、ソ
ース電極16とドレイン電極17に各々接する酸化物半導体膜14の両位置間において、ソース電極16に接する半導体領域1(14A1)と、ドレイン電極17に接する半導体領域2(14A2)と、半導体領域1(14A1)および半導体領域2(14A2)の間に配された、低い抵抗率を有する低抵抗領域14Bとが形成されている。
また、第1の酸化物半導体膜14と第2の酸化物半導体膜14´とは当接した状態とされている。
このように、酸化物半導体膜が2層構造に形成されているから、電流は、ソース電極16から、チャネル領域1(14A1)、低抵抗領域14B、チャネル領域2(14A2)と低い抵抗値の領域を選んでドレイン電極17に至る。
まず、基板11上にゲート電極12およびゲート絶縁膜13をこの順に形成する。これらの形成方法は種々の周知の手法を採用することができる。
上記ゲート電極12およびゲート絶縁膜13の構成材料として種々の周知の材料を用いることができる。ゲート電極12としては、例えば、電気抵抗率の低いAlやCuの金属、耐熱性の高いMo、Cr、Ti等の高融点金属、さらには、これら金属の合金を用いることができる。また、ゲート絶縁膜13としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Al2O3やY2O3等の酸化物や、これらを積層したものを用いることもできる。
第2の酸化物半導体膜14´は後述する第1の酸化物半導体膜14よりも移動度の高い材料により作製することが好ましい。
また、第2の酸化物半導体膜14´上に第1の酸化物半導体膜14を形成する。
第1の酸化物半導体膜14は、金属元素としてIn、Ga、SnとOで構成される酸化物からなり、上記In、GaおよびSnの原子数の合計に対する各金属元素の原子数の比が下記式(1)〜(3)を全て満足するものであることが好ましい。
なお、下記式(1)〜(3)において、In、Ga、Snは、各々、In、Ga、Snの原子数を表す。
0.30≦In/(In+Ga+Sn)≦0.50 ・・・(1)
0.20≦Ga/(In+Ga+Sn)≦0.30 ・・・(2)
0.25≦Sn/(In+Ga+Sn)≦0.45 ・・・(3)
Inは電気伝導性の向上に寄与する元素である。上記式(1)で示すIn原子数比が大きくなるほど、即ち、In、GaおよびSnの金属元素の合計原子数に占めるInの原子数の割合が多くなるほど、第1の酸化物半導体膜14の導電性が増加するため電界効果移動度は増加する。
Gaは、酸素欠損の低減およびキャリア密度の制御に寄与し得る元素である。上記式(2)に示すGa原子数比が大きいほど、第1の酸化物半導体膜14の電気的安定性が向上し、キャリアの過剰発生を抑制する効果が良好なものとなる。上記効果を奏するためには、Ga原子数比を0.20以上とすることが必要である。上記Ga原子数比は、好ましくは0.22以上、より好ましくは0.25以上である。ただし、Ga原子数比が大き過ぎると、酸化物半導体膜14の導電性が低下して電界効果移動度が低下しやすくなるので、Ga原子数比は、0.30以下とする。さらに好ましくは0.28以下とする。
Snは酸エッチング耐性の向上に寄与し得る元素である。上記式(3)で示すSn原子数比が大きいほど、第1の酸化物半導体膜14における無機酸エッチング液に対する耐性は向上する。上記作用効果をより良好なものとするためには、Sn原子数比は0.25以上とする必要がある。Sn原子数比は、好ましくは0.30以上、より好ましくは0.31以上、さらに好ましくは0.35以上である。一方、Sn原子数比が大きくなり過ぎると、第1の酸化物半導体膜14の電界効果移動度が低下すると共に、酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体膜14自体の加工が困難になる。よってSn原子数比は0.45以下とする。Sn原子数比は、好ましくは0.40以下、より好ましくは0.38以下である。
ましくは20nm以上であり、下限値として、好ましくは200nm以下、より好ましくは100nm以下である。
酸化物半導体膜14は、スパッタリング法にてスパッタリングターゲットを用いて、例えばDCスパッタリング法またはRFスパッタリング法により、成膜することが好ましい。
スパッタリング法に用いられるターゲットとして、前述したIn、Ga、SnおよびOの元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。
具体的には、金属元素として、In、GaおよびSnの原子数の合計に対する各金属元素の原子数の比が上記式(1)〜(3)を満たすターゲットを用いることが推奨される。
Snの各元素の酸化物ターゲット、または上記元素の2種以上を含む混合物の酸化物ターゲットを用いることもできる。上記金属元素を含む純金属ターゲットや合金ターゲットを、単数または複数用い、雰囲気ガスとして酸素を供給しながら成膜する手法も可能である。
上記ターゲットを用いてスパッタリング法で成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板11の温度、ターゲットと基板11との距離であるT−S間距離等を適切に制御することが好ましい。
具体的には、例えば、下記スパッタリング条件で成膜することが好ましい。
酸素添加量は、半導体として動作を示すよう、上記酸化物半導体膜14のキャリア密度が1×1015 〜1017 /cm3の範囲内となるようにすることが好ましい。
最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセス等に応じて、適切に制御する。
ることが推奨される。ただし、成膜時のパワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は50W/cm2程度である。
第1の酸化物半導体膜14は、In、Ga、SnおよびOで構成される酸化物に限定されず、上記酸化物に他の元素を添加したり、他の金属に替えた酸化物半導体膜14を用いてもよい。
成膜後の熱処理条件は、例えば、大気雰囲気下にて、250〜400℃で10分〜3時間行うことが好ましい。上記熱処理として、例えば、後述するプレアニール処理(酸化物半導体膜14をウェットエッチングした後のパターニング直後に行われる熱処理)が挙げられる。
移動度が上昇し、トランジスタ性能が向上する。プレアニールとして、例えば、水蒸気雰囲気または大気雰囲気にて、350〜400℃で30〜60分行うことが好ましい。
また、エッチストップ層15の構成材料の種類としては、従来より周知の種々の材料を用いることができる。例えば構成材料としてはSiOx等を用いることができる。
この後、ソース/ドレイン電極部(ソース電極16、ドレイン電極17)を形成する。
このソース/ドレイン電極部の構成材料としては特に限定されず、従来より周知のものを
用いることができる。例えば、ゲート電極12と同様にAl、MoあるいはCu等の金属または合金を用いてもよい。
よって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成する。また、図示されない保護膜(通常、ソース/ドレイン電
極部上に積層膜の保護のために形成される)の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理(200℃〜300℃)やN2Oプラズマ処理を施してもよい。
また、保護膜18として、SiNx(シリコン窒化膜)を含む保護膜を用いることが好ましい。具体的には、シリコン窒化膜、シリコン酸窒化膜などが挙げられ、これらは単独で用いてもよいし、併用してもよいし、これらを積層して用いることもできる。或いは、後述する実施例に示すように上層をSiNx、下層をSiOx(シリコン酸化膜)とした積層膜を用いてもよい。
の領域に拡散されて、浅い不純物準位が形成されることから、抵抗率が低下し、導体化する。
この結果、上下方向に、上記ソース/ドレイン電極部が重ならない第1の酸化物半導体
膜14の領域に導体化された上記低抵抗領域14Bが形成される。
、上部にソース部16またはドレイン電極17が存在し、保護膜18からの水素の透過が阻止されることから、上記領域への水素の供給量が少なくなり、半導体の状態が維持される。
この結果、上下方向に、上記ソース/ドレイン電極部が重なる酸化物半導体膜14の領
域は、半導体としての性質が維持される。
前記ソース/ドレイン電極部が重ならない第1の酸化物半導体領域に導体化された前記
低抵抗領域が形成される。
第2の酸化物半導体膜14´としてはIn、Sn、ZnおよびOを含む酸化物半導体やZn、OおよびNを含む酸化物半導体等が挙げられる。
ただし、低抵抗領域14Bの適切な抵抗率は、Ls、Lg、Ldの各長さ、第1の酸化物半導体膜14の膜厚、ゲート絶縁膜13の膜厚と容量、TFTを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、これらの値を勘案して適宜設定することが肝要である。
すなわち、酸化物半導体膜を2層形成し、上層の第1の酸化物半導体膜14については低抵抗領域14Bを作製しやすい材料を選択し得る自由度を確保し、一方、下層の第2の酸化物半導体膜14´については、各チャネル領域14´A1、14´A2における電界効果移動度を大きくし得る材料を選択し得る自由度を確保し、各々にとって都合のよい材料を独立して選択することができる。
これにより、本実施形態のTFTおよびその製造方法によれば、オン電流を大幅に増加
することができる。
(概要)
図1に示すTFTをベースとして、それぞれの下記手法により、実施例を作製した。各部材の符号としては、図1に示す符号を用いる。
スパッタリングターゲットを使用し、DCスパッタリング法により形成した。スパッタリング条件は、成膜温度:室温、成膜パワー密度:3.8W/cm2、キャリアガス:Ar
、成膜時のガス圧:2mTorr(0.267Pa)、Arガス流量:20sccmとした。ま
た、ゲート絶縁膜13はプラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー密度:0.96W/cm2、成膜温度:320℃、成膜時のガス圧:1
33Paの条件で成膜した。
次に、第2の酸化物半導体膜(In−Sn−Zn−O膜、膜厚20nm)14´をスパッタリング法によって成膜した。
スパッタリング装置:株式会社アルバック製「CS−200」
基板温度 :室温
ガス圧 :1mTorr(0.133Pa)
キャリアガス :Ar
酸素分圧 :100×O2/(Ar+O2)=4体積%
成膜パワー密度:1.27、2.55、3.83W/cm2
使用スパッタリングターゲット:In:Ga:Sn=42.7:26.7:30.6原子%
上記の通り、第1の酸化物半導体膜14および第2の酸化物半導体膜14´をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて400℃で1時間行った。
iH4の混合ガスを用い、プラズマCVD法で行った。成膜条件は、成膜パワー密度:0
.32W/cm2、成膜温度:230℃、成膜時のガス圧:133Paとした。上記Si
Ox膜の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層15のパターニングを行った。
次に、ソース/ドレイン電極部(ソース電極16とドレイン電極17)を形成するため
、膜厚200nmの純Mo膜を、スパッタリング法によって上記酸化物半導体膜14上に成膜した。上記純Mo膜の成膜条件は、投入パワー:DC300W(成膜パワー密度:3
.8W/cm2)、キャリアガス:Ar、ガス圧:2mTorr(0.267Pa)、基板温度:室温とした。
部のパターニングを行った。具体的には、リン酸:硝酸:酢酸=70:2:10(質量比)の混合液からなり、液温が40℃の混酸エッチャントを用いた。
このようにしてソース/ドレイン電極を形成した後、TFTを保護する保護膜18とし
て、膜厚100nmのSiOx膜と膜厚150nmのSiNx膜を積層させた合計膜厚が250nmの積層膜をプラズマCVD法を用いて形成した。
上記SiO2膜の形成にはSiH4、N2およびN2Oの混合ガスを用い、前記SiNx膜の形成にはSiH4、N2、NH3の混合ガスを用いた。いずれの場合も成膜条件を、成膜
パワー密度:0.32W/cm2、成膜温度:150℃、成膜時のガス圧:133Paと
した。
例えば、上記実施形態における各層の間にその他の層を挟むように構成することも可能である。
また、上記実施形態においては、コート層として保護膜を用いているが、名称として保護膜と指称されないものであっても、実質的にドナー等を含み得るものであって、上記保護膜と同様の作用を奏するものであればコート層に含まれる。
また、コート層に含まれる、酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子(ドナー等)の種類としては、コート層からエッチストップ層を介して酸化物半導体膜に拡散することができるとともに、この拡散により酸化物半導体膜の所定領域(低抵抗領域)を導体化し得るものであればよい。
また、本発明の薄膜トランジスタとしては、低抵抗領域14Bの一方側にのみチャネル領域14´A1、14´A2が存在するようにしてもよい。これにより、チャネル長を短縮することができる。
化物半導体領域314は、エッチストップ層315からの水素の供給を受けることができず、ソース電極316とエッチストップ層315の間の領域の直下の領域を低抵抗化することができず、低抵抗化されない領域の長さを短縮することができない。しかし、最上層に保護膜318を積層し、この保護膜318によってソース電極316とエッチストップ層の間を埋めて、この部分の直下に位置する酸化物半導体領域314に対して、保護膜318から水素の供給が行われるようにすれば、低抵抗化されない領域(チャネル領域)の長さを短縮することができる。
形成後、保護膜318を形成している。保護膜318の構成材料として、SiNx(シリ
コン窒化膜)を含む構成材料を用いることが好ましい。具体的には、シリコン窒化膜やシリコン酸窒化膜等を用いることが好ましく、これらは単独で用いてもよいし、組み合わせて用いてもよいし、これらを積層して用いてもよい。あるいは、上層をSiNx、下層をSiOx(シリコン酸化膜)とした積層膜を用いてもよい。
なお、酸化物半導体膜が2層構造に形成されているから、電流は、ソース電極316から、低抵抗領域314B、そしてチャネル領域314´Aへと低い抵抗値の領域を選んでドレイン電極317に至る。
上記オン電流増加の作用効果を良好なものとするためには上記低抵抗領域314Bの抵抗率は1.5Ω・cm未満、さらに好ましくは0.1Ω・cm以下にする。
すなわち、酸化物半導体膜414上に、SiNxをより少なく含むエッチストップ層2(415B)およびSiNxをより多く含むエッチストップ層1(415A)をこの順に積層したものである。
例えば、SiNx膜のみを単層で用いてもよく、複数のSiNx膜を積層して用いてもよい。また、SiNx膜とSiOxNy膜、SiOx膜、Al2O3膜、Ta2O5などの膜の少なくとも一つの膜を積層してもよく、例えば、図1に示すように積層膜にして上層のエッチストップ層1(415A)をSiNx膜、下層のエッチストップ層2(415B)をSiOx膜とした積層膜を用いてもよい。
なお、エッチストップ層1(415A)から酸化物半導体膜414へ水素を拡散させる
際に、その拡散範囲を拡げることが望ましいが、エッチストップ層2(415B)は、そのための上下間隔を確保する、という意味からも配設される。
このように構成された変更態様2の薄膜トランジスタによれば、上記実施形態の薄膜トランジスタと比べてチャネル長が短くなり、高いオン電流を得ることができる。
なお、図3では、保護膜418を最上層に設ける態様とされているが、ソース電極416がエッチストップ層1(415A)およびエッチストップ層2(415B)と上下方向(積層方向)に重なるようにした場合、あるいは、ソース電極416が、エッチストップ層2(415B)から露出している低抵抗領域414Bを覆うようにした場合には、保護膜418は必ずしも設けなくてもよい。
このように構成された変更態様3の薄膜トランジスタによれば、上記実施形態の薄膜トランジスタと比べてチャネル長が短くなり、高いオン電流を得ることができる。
すなわち、基板611の上部には、ソース電極616側に対応してゲート電極1(612A)が、ドレイン電極617側に対応してゲート電極2(612B)が、絶縁層(ゲート絶縁膜613と同一材料を用いて、ゲート絶縁膜613と同時に形成してもよい)により互いに分離して設けられている点において、上記実施形態のものと相違している。
このように構成された変更態様5の薄膜トランジスタによれば、上記実施形態の薄膜トランジスタと比べ、ゲート電極712A、712Bを2つに分離することで、TFT1つ分のスペースで、2つの短チャネルTFTの直列構造(等価回路図である図6(b)を参照
)を形成することができる。
なお、変更態様7の各部材には、上記実施形態に係る図1に示す、対応する各部材に付した符号に800を加えた符号を付している。
12、212、312、412、512、612、712、812、912 ゲート電極
13、213、313、413、513、613、713、813、913 ゲート絶縁膜
214 酸化物半導体膜
14、314、414、514、614、714、814、914 第1の酸化物半導
体膜
14´、314´、414´、514´、614´、714´、814´、914´ 第2の酸化物半導体膜
14A1、314A1、414A1、514A1、614A1、714A1、814A1、914A1 半導体領域1
14A2、414´B、514A2、614A2、714A2、814´B、914´B1 半導体領域2
14´B、514´B、614´B、814A2、914A2 半導体領域3
814´B2、914´B2 半導体領域4
314´A、414´A、 チャネル領域
14´A1、514´A1、614´A1、714´A1、814´A1、914´A1
チャネル領域1
14´A2、514´A2、614´A2、714´A2、814´A2、914´A2
チャネル領域2
14B、314B、414B、514B、614B、714B 低抵抗領域
814B1、914B1 低抵抗領域1
814B2、914B2 低抵抗領域2
814C1、814C2、814´C1、814´C2 電極部隣接領域
15、215、315、715、815 エッチストップ層
415A、515A、615A エッチストップ層1
415B、515B、615B エッチストップ層2
16、216、316、416、516、616、716、816、916 ソース電極
17、217、317、417、517、617、717、817、917 ドレイン電極
18、318、418、718、818 保護膜
Claims (11)
- 基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、酸化物半導体膜を保護するエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはアク
セプタとなり得る原子または分子を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜は、第1の酸化物半導体膜と第2の酸化物半導体膜を備え、前記ゲート絶縁膜側からエッチストップ層側に向けて、該第2の酸化物半導体膜と該第1の酸化物半導体膜がこの順に配設されてなり、
前記第1の酸化物半導体膜の領域において、前記ソース/ドレイン電極部と上下方向に
重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率
の低い低抵抗領域として構成されていることを特徴とする薄膜トランジスタ。 - 前記第1の酸化物半導体膜と前記第2の酸化物半導体膜は、互いに密接配置されてなることを特徴とする請求項1記載の薄膜トランジスタ。
- 前記コート層はSiNxを含むことを特徴とする請求項1または2に記載の薄膜トランジスタ。
- 前記酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子が水素であることを特徴とする請求項1〜3のいずれかに記載の薄膜トランジスタ。
- 前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極のいずれか一方と
前記エッチストップ層が、上下方向に重ならないような構成とされていることを特徴とする請求項1〜4のいずれかに記載の薄膜トランジスタ。 - 前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極の両者の各々と前
記エッチストップ層が上下方向に重なるように構成されていることを特徴とする請求項1〜4のいずれかに記載の薄膜トランジスタ。 - 前記第1酸化物半導体膜は、少なくともIn、Ga、Sn、およびOを含むことを特徴とする請求項1〜6のいずれかに記載の薄膜トランジスタ。
- 前記酸化物半導体膜に含まれるIn、GaおよびSnの合計原子数に対する各金属元素の原子数の比率が下記式(1)〜(3)の全てを満たす構造とされていることを特徴とする請求項7に記載の薄膜トランジスタ。
0.30≦In/(In+Ga+Sn)≦0.50 ・・・(1)
0.20≦Ga/(In+Ga+Sn)≦0.30 ・・・(2)
0.25≦Sn/(In+Ga+Sn)≦0.45 ・・・(3) - 請求項1〜8のいずれかに記載の薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ド
レイン電極側の2つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第1の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第2の薄膜トランジスタとを、備えたことを特徴とする薄膜デバイス。 - 前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前
記ドレイン電極側の2つの領域に各々対応するように分割されたことを特徴とする請求項9に記載の薄膜デバイス。 - 請求項1〜8のいずれかに記載の薄膜トランジスタを製造する方法であって、
前記ソース/ドレイン電極部を形成した後、200℃以上の温度で熱処理する工程を含
むことを特徴とする薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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JP2017029832 | 2017-02-21 | ||
JP2017029832 | 2017-02-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018137424A true JP2018137424A (ja) | 2018-08-30 |
JP7060367B2 JP7060367B2 (ja) | 2022-04-26 |
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Application Number | Title | Priority Date | Filing Date |
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CN111524978A (zh) * | 2020-04-27 | 2020-08-11 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管 |
WO2021092944A1 (zh) * | 2019-11-15 | 2021-05-20 | 江苏时代全芯存储科技股份有限公司 | 场效晶体管结构及其制造方法 |
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