JP6841184B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置にかかわり、特に、酸化物半導体デバイスおよび酸化物半導体薄膜トランジスタに関する。
薄膜トランジスタを画素スイッチに用いる液晶ディスプレイにおいては、薄膜トランジスタ（ＴＦＴ）のチャネル層に非晶質シリコン（アモルファスシリコン）を採用した液晶ディスプレイが主流である。しかし、４Ｋ、８Ｋとディスプレイが高精細化されると画素サイズは微細化せざるを得ず、当然ながら薄膜トランジスタも微細化されることになる。これは単位面積当たりの電流値を増大させることを意味し、アモルファスシリコンを採用したチャネル層では、オン特性（移動度やオン電流）が不足し、対応が困難となっている。
一方、オン特性に優れた低温ポリシリコン（ＬＴＰＳ）では、十分に高精細化に対応するが、レーザアニールなどの高コストプロセスを用いるため、大画面製造は困難であり、高精細に対応する高オン特性と大面積製造を実現する半導体材料が求められている。そこで近年、この領域をカバーする薄膜半導体材料として酸化物半導体材料が注目されている。近年では、自発光デバイスであり大電流駆動が必要な有機ＥＬ（エレクトロルミネッセンス）のバックプレーン用薄膜トランジスタとしても、実用化検討が行われている。
酸化物半導体は、化学蒸着法（ＣＶＤ）で成膜されるアモルファスシリコンとは異なり、スパッタリング法で成膜することができるため、膜の均一性に優れ、ディスプレイの大型化、高精細化の要求に対応し得る。また、酸化物半導体は、アモルファスシリコンよりもオン特性に優れ、高輝度・高コントラスト化、高速駆動に有利である上、オフ時のリーク電流が低く、消費電力低減（省電力化）も期待できる。さらに、スパッタリング法は、大面積への高均一成膜が可能な上、化学蒸着法に比べて低温での成膜が可能であるため、薄膜トランジスタを構成する材料として耐熱性の低い材料を選択することができるという利点もある。
ディスプレイ用ＴＦＴのチャネル層に好適な酸化物半導体として、例えば、インジウムガリウム亜鉛複合酸化物（以下、「ＩＧＺＯ」という。）などが知られており、ＩＧＺＯを用いた半導体デバイスも知られている（例えば、特許文献１参照）。
ＩＧＺＯは電極加工プロセスに対する耐性が乏しいことや保護膜形成プロセスに対する耐性が乏しいため、エッチストップ層の形成が必要であるなど、低コスト製造が困難であった。一方、インジウム錫亜鉛複合酸化物（以下、ＩＴＺＯという）、亜鉛錫複合酸化物（以下、ＺＴＯという）といった電極加工プロセスへの耐性の大きな酸化物半導体材料も提案されるようになっている（例えば、特許文献２，３参照）。特に、ＺＴＯは希少金属や産業利用率の高い元素をあまり使用していないことから、コスト面、持続性の観点から有望な酸化物半導体材料である。
一方、これらの酸化物半導体材料も、実用的には移動度として６〜１０ｃｍ２/Ｖｓ程度が一般的で、今後のディスプレイ高精細化には不十分である。対応するためには、２０ｃｍ２/Ｖｓ以上、好ましくは２５ｃｍ２/Ｖｓ程度が望まれているが、酸化物半導体材料のキャリア密度を増加させるだけでは、しきい電位がディプリートを起こしやすくなったり、保護膜プロセスに対する耐性が更に敏感になったりしやすく、材料的な技術のみではその対応が困難になりつつある。
この様な状況を打開するため、酸化物半導体チャネル層を異なる材料系で多層化した構造、例えば、ソース・ドレイン（ＳＤ）電極に接触する側に酸化インジウムを含まず酸化亜鉛を含んだ酸化物半導体層（ＺＴＯなど）、ゲート絶縁膜側に酸化インジウムを含む酸化物半導体層（インジウム錫複合酸化物（以下「ＩＴＯ」という）など）を備えた積層酸化物ＴＦＴ構造も提案され、５０ｃｍ２/Ｖｓ程度の高移動度化を実現している（特許文献４参照）。
特開２００６−１６５５３２号公報 特開２００８−２４３９２８号公報 特開２０１２−０３３６９９号公報 特許第５５０３６６７号公報
上記の従来技術において、ソース・ドレイン電極に接する側の第一の酸化物層として酸化インジウムを含まず、酸化亜鉛を含む酸化物半導体層（ＺＴＯなど）、ゲート絶縁膜側の第二の酸化物層として酸化インジウムを含む酸化物半導体層（ＩＴＯなど）をチャネル層に採用した積層型薄膜トランジスタを用いて、液晶ディスプレイを製造しようとすると、以下の様な課題が存在する。
上記酸化物半導体層を薄膜トランジスタとして有効に動作させるため、アニール処理などの活性化処理が必要となる。その際に、酸化インジウムを含まず、酸化亜鉛を含む第一の酸化物半導体層（ＺＴＯなど）と酸化インジウムを含む第二の酸化物半導体層（インジウム亜鉛複合酸化物（以下、「ＩＺＯ」という），ＩＴＯなど）の成膜時の添加酸素条件により、電流-電圧特性がＨｕｍｐ形状を示したり、大きくディプリートしたりし、薄膜トランジスタとして実用化に不適な特性となることがある。
図１は、薄膜トランジスタの特性の一例を示す図であり、横軸はゲート電圧（Ｖ）、縦軸はドレイン電流（Ａ）として、ドレイン電圧を０.1Ｖ，1Ｖ，１０Ｖの三種類でグラフ化したものである。図１（ａ）は、ＺＴＯ/ＩＺＯ積層ＴＦＴのＺＴＯ/ＩＺＯ成膜時酸素添加割合が、それぞれ４０％／２０％の場合であり、薄膜トランジスタは導電化してしまい機能しない。また、図１（ｂ）は、ＺＴＯ/ＩＺＯ積層ＴＦＴのＺＴＯ/ＩＺＯ成膜時酸素添加割合が、それぞれ４０％／４０％の場合であり、Ｈｕｍｐが形成されている。
この原因は明確に理解されている訳ではないが、第一の酸化物半導体層中の酸素組成と第二の酸化物半導体層中の酸素組成の不均衡により、層間を酸素原子が移動することにより、界面近傍のいずれか一方の酸化物半導体層側に酸素欠損に因る導電層が形成されるためと考えられる。そのため、しきい電位（Vth）が二段となる様なＨｕｍｐ形状や負バイアス下でも導通が始まってしまうディプリートとして観察される。この様な特性では、高精細ディスプレイの画素スイッチやＯＬＥＤディスプレイのドライバとしては不適である。そのため、しきい電位を＞０Ｖに適正に制御し、安定的に動作が可能な高移動度薄膜トランジスタのデバイス構造や製造方法が望まれる。
なお、本課題は第一の酸化物層がＺＴＯなど酸化インジウムを含まず酸化亜鉛を含む酸化物半導体層、第二の酸化物層がＩＺＯ、ＩＴＯ、ＩＧＺＯなどインジウム酸化物を含む比較的高導電性酸化物半導体層など、積層チャネルを有する薄膜トランジスタに特有の課題である。
本発明は、発明者らによって見出された上記のような課題に鑑みなされたものであり、酸化物ＴＦＴの高移動度化と低コストプロセスを両立する酸化物半導体デバイスを提供することを目的とする。
本発明の一側面は、ゲート電極とソース電極とドレイン電極とを備え、ゲート電極とソース電極との間、および、ゲート電極とドレイン電極との間には、ゲート絶縁膜と酸化物半導体チャネル層とを有し、ゲート絶縁膜はゲート電極と酸化物半導体チャネル層との間に存在する半導体装置であって、酸化物半導体チャネル層が、少なくとも亜鉛を含み、インジウムを含有しない第一の酸化物層と、少なくともインジウムを含有する第二の酸化物層とを備える半導体装置の製造方法である。この製造方法では、第一の酸化物層を成膜するときの酸素添加割合をａ、第二の酸化物層を成膜するときの酸素添加割合をｂとしたとき、ａが１．１ｂより大きく、１．６ｂより小さいことを条件とする。
本発明によれば、酸化物半導体材料を用いた薄膜トランジスタを用いた半導体装置の高移動度化、高オン電流化が実現し、かつ、しきい電位制御が容易な低コスト、高歩留まりな製造、安定した特性が提供される。
ＺＴＯ/ＩＺＯ積層ＴＦＴにおいて、ＺＴＯ/ＩＺＯ成膜時酸素添加割合がＴＦＴの特性に与える影響を説明するグラフ図。 実施例で期待されるＺＴＯ／ＩＺＯ積層ＴＦＴの特性を示すグラフ図。 本発明の実施例による、ボトムゲートトップコンタクト型薄膜トランジスタの製造工程を説明する工程断面図。 本発明の実施例による、ボトムゲートトップコンタクト型薄膜トランジスタの製造工程を説明する工程断面図。 本発明の実施例による、ディスプレイ画素電極周辺の構造とTFTの構造を示す上面模式図。 実施例１が示すＺＴＯ/ＩＺＯ積層構造ＴＦＴを試作した場合のＴＦＴ特性（電流-電圧特性、移動度）とＩＺＯ成膜時酸素添加割合との関係を説明するグラフ図。 本発明の実施例１によるＺＴＯ成膜時の酸素添加割合を４０％とした場合のＩＺＯ成膜時酸素添加割合を２０〜４０％の範囲で調査したＴＦＴ特性についてまとめた表図。 実施例２が示すＺＴＯ/ＩＺＯ積層構造ＴＦＴを試作した場合のＴＦＴ特性（電流-電圧特性、移動度）とＺＴＯ成膜時酸素添加割合との関係を説明するグラフ図。 本発明の実施例２によるＩＺＯ成膜時の酸素添加割合を３０％とした場合のＺＴＯ成膜時酸素添加割合を８〜５０％の範囲で調査したＴＦＴ特性についてまとめた表図。 実施例３が示すＺＴＯ/ＩＴＯ積層構造ＴＦＴを試作した場合のＴＦＴ特性とＺＴＯ成膜時酸素添加割合との関係を説明するグラフ図。 本発明の実施例３によるＺＴＯ／ＩＴＯ積層ＴＦＴ製造について、ＩＴＯ成膜時の酸素添加割合を３３％とした場合のＺＴＯ成膜時酸素添加割合を２５〜５３％の範囲で調査したＴＦＴ特性についてまとめた表図。 実施例３が示すＺＴＯ/ＩＧＺＯ積層構造ＴＦＴを試作した場合のＴＦＴ特性とＩＧＺＯ成膜時酸素添加割合との関係を説明するグラフ図。 本発明の実施例３によるＺＴＯ／ＩＧＺＯ積層ＴＦＴ製造について、ＩＧＺＯ成膜時の酸素添加割合を２５％とした場合のＺＴＯ成膜時酸素添加割合を２５〜４０％の範囲で調査したＴＦＴ特性についてまとめた表図。
実施の形態について、図を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容や数値に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも数または順序を限定するものではない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
以下の実施例で説明される構成の一例は、チャネル層が少なくとも酸化亜鉛を含み、酸化インジウムを含まない第一の酸化物層と、少なくとも酸化インジウムを含む第二の酸化物層の積層構造を形成する酸化物半導体成膜工程において、第一の酸化物層および第二の酸化物層の成膜に適切な酸素添加割合およびその組み合わせを提供する。それによりその後のチャネル層活性化処理工程時に層間の酸素移動により発生する薄膜トランジスタの特性劣化を防止し、しきい電位を適切な状態に制御した高移動度トランジスタを実現することができる。
図２は上記構成によって期待される理想的な薄膜トランジスタの特性の一例を示す図であり、横軸はゲート電圧（Ｖ）、縦軸はドレイン電流（Ａ）とし、ドレイン電圧を０.1Ｖ，1Ｖ，１０Ｖの三種類でグラフ化したものである。
具体例としては、第一の亜鉛を含みＩｎを含まない酸化物半導体層成膜時の酸素添加割合をａ、第二のＩｎを含む酸化物半導体層成膜時の酸素添加割合をｂとするとき、ａ＞ｂ、かつ、ａが１．１ｂより大きく、かつ、１．６ｂより小さく、ａ＜５０％、ｂ＞２０％を満たす条件で形成された酸化物半導体積層構造とする。上記の成膜条件とすることで、形成後アニール処理による酸化物半導体積層チャネル層間の酸素移動を防止し、高移動度と良好なスイッチング特性を両立する薄膜トランジスタを実現可能である。
以下、本実施例の酸化物薄膜トランジスタの一例について説明する。本実施例のチャネル層は、第一の酸化物半導体層がＺＴＯ（膜厚３０ｎｍ）であり、第二の酸化物層がＩＺＯ（膜厚５ｎｍ）である。
図３Ａおよび図３Ｂは本実施例の酸化物薄膜トランジスタを製造する工程の一例を示す断面図である。
基板１０の上にゲート電極となる電極層１、例えばＭｏ層やＭｏＷ層（膜厚１００ｎｍ）をＤＣマグネトロンスパッタ法などにより成膜する。その後、ホトレジストパターンを形成し、これをマスクとしてゲート電極加工を行う（図３Ａ（ａ））。
形成されたゲート電極のパターンに加工された電極層１を被覆する形で、ＰＥ−ＣＶＤ法などによりゲート絶縁膜層２を形成する。ここでは、ＳｉＯｘ（膜厚１００ｎｍ）を形成する（図３Ａ（ｂ））。その後、チャネル層となる酸化物層３と４をＤＣマグネトロンスパッタ法により連続的に成膜する（図３Ａ（ｃ））。
まず、第二の酸化物層３であるＩＺＯ層（膜厚５ｎｍ）は、亜鉛組成１０ａｔ％のターゲット材を用い、成膜条件、常温、成膜圧力０．５Ｐａ、スパッタガスＡｒ/Ｏ２混合ガス（酸素添加割合１０〜５０％）、ＤＣパワー５０Ｗにて成膜した。ここで、酸素添加割合はＡｒ/Ｏ２の流量割合で定義している。実用的には、ガス流量の比率と考えてよい。すなわち酸素添加割合１０〜５０％とは、ＡｒとＯ２全体の流量を１００％としたときの酸素の流量の割合を示している（以下同様）。
また、第一の酸化物層４であるＺＴＯ層（膜厚５０ｎｍ）は、錫組成３０ａｔ％のターゲット材（Ａｌ ３５０ｐｐｍ添加）を用い、成膜条件、常温、成膜圧力０．５Ｐａ、スパッタガスＡｒ/Ｏ２混合ガス（酸素添加割合４０％）を用いて成膜した。なお、ＺＴＯ層は亜鉛錫複合酸化物で形成する場合のほか、亜鉛錫複合酸化物を主要な成分とした酸化物として形成する場合もあり得る。すなわち、亜鉛錫複合酸化物の特性を改善もしくは調整するために、種々の他の元素を添加する場合があり得る。
その後、ホトレジスト層５によりチャネルパターンを形成し（図３Ａ（ｃ））、これをマスクとして酸化物チャネル領域の加工を行う。加工には、例えば、シュウ酸系エッチング液などＩＴＯ加工に一般的に用いられるエッチング液を用いる。上記酸化物膜厚であれば、３分程度の処理時間で面内分布等を考慮しても酸化物層３および４を十分に除去できる（図３Ａ（ｄ））。
加工後の酸化物層は、中心波長２５４ｎｍの水銀ランプによる約２５ｍＷ／ｃｍ２のＵＶ光照射下、温度２００℃の条件で１時間活性化アニール処理を施す。その後、ソース・ドレイン電極層６となる例えば、Ｍｏ/Ａｌ/Ｍｏ層やＭｏ、Ｍｏ合金層を、マグネトロンＤＣスパッタリングや蒸着法により形成する（図３Ｂ（ｅ））。ソース・ドレイン電極層６は更に、ホトレジスト層７によるソース・ドレイン電極パターンをマスクとしてＰＡＮ系エッチング液などによりＳＤ電極パターンに加工を行い（図３Ｂ（ｆ））、その後、表面保護のため、ＳｉＮｘ/ＳｉＯｘなどの保護膜８をＰＥ−ＣＶＤ法などにより形成し、本実施例の薄膜トランジスタが完成する（図３Ｂ（ｇ））。
発明者らの考察によれば、前記プロセスにおいて、酸化物積層チャネル内で活性化アニールに因り酸素欠損が発生しＴＦＴ特性が劣化する可能性があるが、本実施例で開示する酸化物層３および４の成膜条件を採用することにより、この問題は解決できる。
図３Ｃは、完成したＴＦＴを上面から見た模式図である。画素電極（透明電極）２３に対して、ＴＦＴ２０を介して、ゲート線２１とデータ線２２が配置される。このＴＦＴは、ディスプレイなどの画素電極制御用に用いられることが多い。図３Ｃは、その場合のゲート線２１、データ線２２、画素電極２３との位置関係概略を示したものであり、ディスプレイの場合にはこれがアレイ状に連続して形成されることになる。また、図３Ｂ（ｇ）の断面に対応した、ＴＦＴ２０の部分拡大平面概略をあわせて示す。
本実施例では、第一の酸化物層４にＺＴＯを用い、その成膜時酸素添加割合を４０％とした場合に、第二の酸化物層３であるＩＺＯの成膜時酸素添加割合を２０％〜４０％の範囲で変化させた場合の、この積層構造ＴＦＴの電流−電圧特性を調査した。
図４Ａおよび図４Ｂにその結果を示す。図４Ａは、代表的な成膜条件での電流-電圧特性と移動度の結果を示したものである。ＺＴＯ成膜時の酸素添加割合は４０％とし、ＩＺＯ成膜時の酸素添加割合を、上から（ａ）２０％、（ｂ）２５％、（ｃ）３０％、（ｄ）４０％と変化させた。横軸はゲート電圧（Ｖ）、縦軸はドレイン電流（Ａ）と移動度（ｃｍ２／Ｖｓ）として、ドレイン電圧を０.1Ｖ，1Ｖ，１０Ｖの三種類でグラフ化したものである（以下のその他の電流-電圧特性のグラフでも同様）。
ＩＺＯ成膜時の酸素添加割合２０％では、電流-電圧特性はＯＦＦせずＴＦＴとしては不適であることが分かる。ＩＺＯ成膜時の酸素添加割合を２５％まで増加させると、ＯＦＦ動作はするが、電流-電圧特性にＨｕｍｐが見られ、チャネル層以外のリークパスが形成されていることが分かる。更にＩＺＯ成膜時の酸素添加割合を増加させ、３０％とするとＨｕｍｐは見られず、良好な電流-電圧特性を示し、しきい電位Ｖｔｈが１Ｖ以上に制御され、移動度μＦＥも３２以上の良好な値となっている。しかしながら、ＩＺＯ成膜時の酸素添加量を４０％以上とすると、逆にＨｕｍｐが見られる電流-電圧特性を示す。以上の様に、ＩＺＯ成膜時の酸素添加割合には適正値が存在することが理解できる。
図４Ｂには、更に、詳細なＩＺＯ成膜時酸素添加割合とＴＦＴ特性の関係を調査した結果を示す。この結果から、ＩＺＯ成膜時の酸素添加割合が２６〜３６％のときにしきい値電圧が正となり、Ｈｕｍｐが見られない。よって、このデータからは、第一の酸化物層（ＺＴＯ）成膜時の酸素添加割合をａ、第二の酸化物層（ＩＺＯ）成膜時酸素添加割合をｂとした場合、少なくともａ＝１．１１〜１．５４ｂの範囲では適切な条件を満たすことが理解できる。
本実施例では、チャネル層の第一、第二の酸化物層成膜時のそれぞれの酸素添加割合を適切に制御することにより、層間の酸素移動を防止し、高移動度化と＞０Ｖの良好なしきい電位制御を可能にすることが可能である。また、プロセス上マスク数の増大などは招かず、実現できるため、低コストプロセスと高移動度の両立も可能である。
なお、本実施例中で示した、チャネル層および電極層の膜厚、成膜方法、加工（エッチング）方法等については、当然ながら製造するデバイスに求められる特性に応じ、種々変更が可能である。また、本実施例では典型的な成膜方法としてＤＣマグネトロンスパッタ法を用いたが、従来のＲＦ、ＤＣスパッタ、ＲＦマグネトロンスパッタ、ＥＣＲスパッタ、イオンプレーティング、反応性蒸着法など種々の成膜方法で同じ効果が期待できる。
次に、実施例１の酸化物積層構造と同一で、製造工程もほぼ同一の酸化物ＴＦＴ構造であり、第一の酸化層であるＺＴＯの成膜時酸素添加割合を８％〜５０％とし、第二の酸化物層であるＩＺＯ成膜時酸素添加割合を３０％とした場合のＴＦＴ特性について記述する。
図５Ａが代表的な成膜条件における電流-電圧特性と移動度である。ＩＺＯ成膜時の酸素添加割合は３０％とし、ＺＴＯ成膜時の酸素添加割合を、上から（ａ）８％、（ｂ）３３％、（ｃ）４０％、（ｄ）４５％と変化させた。
ＺＴＯ成膜時酸素添加割合が８％の時、ＴＦＴの特性はＯＦＦしない、導通状態となり、ＴＦＴとして不適であることが分かる。次に、ＺＴＯ成膜時酸素添加割合が３３％の時、ＯＦＦ状態は確保でき、良好な電流-電圧特性であることが分かるが、しきい電位については、−５．４Ｖとディプリートが観測され、ディスプレイに適用するには不十分な特性である。更に、ＺＴＯ成膜時酸素添加割合が４０％の時、しきい電位も＞０Ｖに制御され、移動度も＞３０ｃｍ２／Ｖｓを確保しており、Ｈｕｍｐも見られず良好な特性といえる。
図５Ｂに、詳細なＺＴＯ成膜時酸素添加割合とＴＦＴ特性の評価結果をまとめた。この結果から、ＺＴＯ成膜時の酸素添加割合が３４〜４５％のときにしきい値電圧が正となり、Ｈｕｍｐが見られない。よって、このデータからは、第一の酸化物層（ＺＴＯ）成膜時の酸素添加割合をａ、第二の酸化物層（ＩＺＯ）成膜時酸素添加割合をｂとした場合、少なくともａ＝１．１３〜１．５０ｂの範囲で適切な条件を満たすことが理解できる。
以上の結果を見ても、実施例１記載の高移動度化としきい電位制御を両立する成膜時酸素添加条件と整合することが確かめられた。図４Ｂおよび図５Ｂのデータからは、ａが１．１ｂより大きく、１．６ｂより小さい範囲内にはトランジスタとして不適切な条件が含まれていないことが理解できる。
また、実施例１、２の結果から本実施例に好適な酸素添加割合の臨界値は、ＩＺＯ成膜時の酸素添加割合ｂについて２０％以上（それ以下ではＯＦＦ出来ずＴＦＴとして不適）、ＺＴＯ成膜時の酸素添加割合ａについて５０％以下（それ以上では実効的なスパッタ速度が低下し、製造技術として不適）と考えられる。
なお、実施例１同様本実施例において示された、チャネル層および電極層の膜厚、成膜方法、加工（エッチング）方法等については、求められるデバイスの特性等に応じ、種々変更が可能である。
次に、第一の酸化物層には実施例１および２と同様に、ＺＴＯ（錫組成３３ａｔ％、Ａｌ ２５０ｐｐｍ、Ｓｉ １００ｐｐｍ添加）を、第二の酸化物半導体層をＩＴＯ、ＩＧＺＯ（４：１：１）で構成したＴＦＴの特性について記述する。第二の酸化物層であるＩＴＯ、ＩＧＺＯの成膜については、それぞれ錫組成１０ａｔ％、インジウム組成６７ａｔ％のターゲット材料を用い、成膜条件、常温、成膜圧力０．５Ｐａ、スパッタガスＡｒ/Ｏ２混合ガス（成膜時酸素添加割合２０％〜４０％）、ＤＣパワー５０Ｗにて成膜した。その他の工程については、実施例１とほぼ同様である。
上記工程により形成された薄膜トランジスタの代表的な電流―電圧特性を図６Ａ、図７Ａに示す。それぞれ移動度６２．１ｃｍ２/Ｖｓ、２８．１ｃｍ２/Ｖｓ、かつ、しきい電位が＞０Ｖに制御された良好なトランジスタ特性が得られた。その他の成膜条件の詳細なデータは図６Ｂ、図７Ｂに纏めた。
図６Ａは、上記条件でＺＴＯ/ＩＴＯ積層構造ＴＦＴを試作した場合のＴＦＴ特性（電流-電圧特性、移動度）とＺＴＯ成膜時酸素添加割合との関係を説明するグラフ図である。
図６Ｂは、ＺＴＯ／ＩＴＯ積層ＴＦＴ製造について、ＩＴＯ成膜時の酸素添加割合を３３％とした場合の、ＺＴＯ成膜時酸素添加割合を２５〜５３％の範囲で調査したＴＦＴ特性についてまとめた表図である。
この結果から、ＺＴＯ成膜時の酸素添加割合が４０〜４５％のときにしきい値電圧が正となり、Ｈｕｍｐが見られない。よって、このデータからは、第一の酸化物層（ＺＴＯ）成膜時の酸素添加割合をａ、第二の酸化物層（ＩＴＯ）成膜時酸素添加割合をｂとした場合、少なくともａ＝１．２１〜１．３６ｂの範囲は適切であることが理解できる。
図７Ａは、上記条件でＺＴＯ/ＩＧＺＯ積層構造ＴＦＴを試作した場合のＴＦＴ特性（電流-電圧特性、移動度）とＩＧＺＯ成膜時酸素添加割合との関係を説明するグラフ図である。
図７Ｂは、ＺＴＯ／ＩＧＺＯ積層ＴＦＴ製造について、ＩＧＺＯ成膜時の酸素添加割合を２５％とした場合のＺＴＯ成膜時酸素添加割合を２５〜４０％の範囲で調査したＴＦＴ特性についてまとめた表図である。
この結果から、ＺＴＯ成膜時の酸素添加割合が３０〜３５％のときにしきい値電圧が正となり、Ｈｕｍｐが見られない。よって、このデータからは、第一の酸化物層（ＺＴＯ）成膜時の酸素添加割合をａ、第二の酸化物層（ＩＧＺＯ）成膜時酸素添加割合をｂとした場合、少なくともａ＝１．２０〜１．４０ｂの範囲は適切であることが理解できる。
図６Ｂおよび図７Ｂのデータからは、ａが１．１ｂより大きく、１．６ｂより小さい範囲内にはトランジスタとして不適切な条件が含まれていないことが理解できる。
以上実施例１〜実施例３の結果を総合すると、第一の酸化物層（ＺＴＯ）成膜時の酸素添加割合をａ、第二の酸化物層（ＩＺＯ、ＩＴＯ、ＩＧＺＯ）成膜時酸素添加割合をｂとした場合、おおよそａが１．１ｂより大きく、１．６ｂより小さい範囲内では、デバイスの製造条件として不適切な条件が含まれないことが理解できる。上記のデータからより範囲を限定すれば、第二の酸化物層がＩＺＯの場合には、おおよそａ＝１．１１〜１．５４ｂの範囲内に適正な条件が含まれ、第二の酸化物層がＩＴＯまたはＩＧＺＯの場合には、おおよそａ＝１．２０〜１．４０ｂの範囲内に適正な条件が含まれるということが示される。
なお、実施例１、２同様実施例３において示された、チャネル層および電極層の膜厚、成膜方法、加工（エッチング）方法等については、求められるデバイスの特性等に応じ、種々変更が可能である。
この成膜プロセスの結果、同一パラメータで比較したときに、第一の酸化物層（ＺＴＯ）には、第二の酸化物層（ＩＺＯ、ＩＴＯ、ＩＧＺＯ）より所定量多くの酸素が取り込まれており、その結果第一の酸化物半導体層中の酸素組成と第二の酸化物半導体層中の酸素組成がデバイスの動作上均衡することにより、上記のＴＦＴ特性が得られていることが推測される。すなわち、第一の酸化物半導体層中の酸素組成と第二の酸化物半導体層中の酸素組成の均衡により、層間を酸素原子が移動することが抑制され、界面近傍のいずれか一方の酸化物半導体層側に酸素欠損に因る導電層が形成されることが抑制されているためと考えられる。そのため、しきい電位（Vth）が二段となる様なＨｕｍｐ形状や負バイアス下でも導通が始まってしまうディプリートが見られないと推定される。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、発明の趣旨を逸脱しない範囲で、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることが可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
本願発明は、半導体装置の製造分野に適用することができる。
１・・・ゲート電極
２・・・ゲート絶縁膜
３・・・第二の酸化物半導体層（酸化インジウムを含む）
４・・・第一の酸化物半導体層（酸化亜鉛含み、酸化インジウム含まず）
５・・・ホトレジスト層（チャネルパターン）
６・・・ソース・ドレイン電極層
７・・・ホトレジスト層（ソース・ドレイン電極パターン）
８・・・保護膜
１０・・・基板
２０・・・ＴＦＴ
２１・・・ゲート線
２２・・・データ線
２３・・・画素電極（透明電極）

Claims (9)

  1. ゲート電極とソース電極とドレイン電極とを備える半導体装置であって、
    前記ゲート電極と前記ソース電極との間、および、前記ゲート電極と前記ドレイン電極との間には、ゲート絶縁膜と酸化物半導体チャネル層とを有し、
    前記ゲート絶縁膜は前記ゲート電極と前記酸化物半導体チャネル層との間に存在し、
    前記酸化物半導体チャネル層は、少なくとも亜鉛を含み、インジウムを含有しない第一の酸化物層と、少なくともインジウムを含有する第二の酸化物層とを備える半導体装置の製造方法において、
    前記第一の酸化物層を成膜するときの酸素添加割合をａ、前記第二の酸化物層を成膜するときの酸素添加割合をｂとしたとき、ａが１．１ｂより大きく、１．６ｂより小さいことを条件とする半導体装置の製造方法。
  2. 上記第一の酸化物層の成膜時の酸素添加割合がａ＜０．５である、
    請求項１に記載の半導体装置の製造方法。
  3. 上記第二の酸化物層の成膜時の酸素添加割合がｂ＞０．２である、
    請求項１に記載の半導体装置の製造方法。
  4. 上記第一の酸化物層が、亜鉛錫複合酸化物（ＺＴＯ）、あるいは、亜鉛錫複合酸化物を主要な成分とした酸化物である、
    請求項１記載の半導体装置の製造方法。
  5. 前記第二の酸化物層が、インジウム亜鉛複合酸化物（ＩＺＯ）である、
    請求項１記載の半導体装置の製造方法。
  6. 前記第一の酸化物層を成膜するときの酸素添加割合をａ、前記第二の酸化物層を成膜するときの酸素添加割合をｂとしたとき、ａ＝１．１１ｂ〜１．５４ｂである、
    請求項５記載の半導体装置の製造方法。
  7. 前記第二の酸化物層が、インジウム錫複合酸化物（ＩＴＯ）およびインジウムガリウム亜鉛複合酸化物（ＩＧＺＯ）から選択される少なくとも一つである、
    請求項１記載の半導体装置の製造方法。
  8. 前記第一の酸化物層を成膜するときの酸素添加割合をａ、前記第二の酸化物層を成膜するときの酸素添加割合をｂとしたとき、ａ＝１．２０ｂ〜１．４０ｂである、
    請求項７記載の半導体装置の製造方法。
  9. 前記第一の酸化物層は、前記第二の酸化物層よりも相対的に前記ソース電極および前記ドレイン電極に近い側に配置され、
    前記第二の酸化物層は、前記第一の酸化物層よりも相対的に前記ゲート絶縁膜に近い側に配置される、
    請求項１に記載の半導体装置の製造方法。
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