KR20170042422A - 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법 - Google Patents

투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법 Download PDF

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Abstract

박막 트랜지스터의 제조 방법이 제공된다. 상기 박막 트랜지스터의 제조 방법은, 플라스틱 기판을 준비하는 단계, 상기 플라스틱 기판 상에, 아연을 포함하는 제1 소스를 제공하는 단계, 및 황을 포함하는 제2 소스를 제공하는 단계를 7:1~13:1의 비율로 수행하여, 상기 플라스틱 기판 상에 투명 활성층을 원자층 증착법으로 형성하는 단계, 상기 투명 활성층과 중첩되는 게이트 전극을 제공하는 단계, 및 상기 게이트 전극 및 상기 투명 활성층 사이에 게이트 절연막을 제공하는 단계를 포함한다.

Description

투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법{Transparent active layer, thin film transistor comprising the same, and method of fabricating of the thin film transistor}
본 발명은 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법에 관련된 것으로, 보다 상세하게는, 플라스틱 기판 상에 아연을 포함하는 제1 소스 및 황을 포함하는 제2 소스를 제공하여 형성된 투명 활성층을 포함하는 박막 트랜지스터 및 그 제조 방법에 관련된 것이다.
최근 디스플레이의 대면적화, 초고해상도(Ultra High Definition; UHD)화, 고속 구동화가 진행되고 있으며, 또한, 웨어러블 디바이스(wearable device) 등에 적용 가능한 플렉시블 디스플레이에 대한 요구가 있다. 기존의 비정질 실리콘 반도체 소자(Amorphous Si TFT)는 낮은 이동도(0.5 cm2/Vs 이하)를 가지기 때문에 이를 사용하여, 대면적 및 초고해상도의 디스플레이에 적합하지 않으며, 플렉시블 디스플레이 장치를 구현하는 데는 한계가 있다.
이러한 문제를 해결하기 위해, 유기 박막 트랜지스터, 산화물 박막 트랜지스터 등에 대한 연구 개발이 진행되고 있다. 예를 들어, 대한민국 특허공개공보 10-2011-0095530(출원번호 10-2010-0015052)에는 동작 전압을 감소시키고, 제조 공정을 단순화하기 위해, 상부에 리세스 영역을 갖는 게이트 절연막, 및 상기 게이트 절연막의 상기 리세스 영역 내에 배치된 유기 반도체층을 포함하는 유기 박막 트랜지스에 대한 기술이 개시되어 있다.
다른 예를 들어, 대한민국 특허공개공보 10-2008-0054941(출원번호 10-2006-0127671)에는, 대면적 디스플레이 장치에서 신호 지연이 발생되는 것을 방지하기 위해, 화합물 반도체층과 소스/드레인 전극의 접촉이 잘 형성될 수 있게 제1 도전층과, 저저항으로 형성된 제2 도전층으로 소스/드레인 전극을 형성하는 기술이 개시되어 있다.
본 발명이 해결하고자 하는 일 기술적 과제는, 고신뢰성의 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 고유연성을 갖는 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법 을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, on/off ratio가 향상된 박막 트랜지스터, 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 고이동도의 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 플라스틱 기판에 용이하게 증착할 수 있는 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 플라스틱 기판을 준비하는 단계, 상기 플라스틱 기판 상에, 아연을 포함하는 제1 소스를 제공하는 단계, 및 황을 포함하는 제2 소스를 제공하는 단계를 7:1~13:1의 비율로 수행하여, 상기 플라스틱 기판 상에 투명 활성층을 원자층 증착법으로 형성하는 단계, 상기 투명 활성층과 중첩되는 게이트 전극을 제공하는 단계, 및 상기 게이트 전극 및 상기 투명 활성층 사이에 게이트 절연막을 제공하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 소스 및 상기 제2 소스는 80℃ 공정온도에서 제공될 수 있다.
일 실시 예에 따르면, 상기 제1 소스를 제공하는 단계, 및 상기 제2 소스를 제공하는 단계의 비율이 7:1~13:1인 범위 내에서, 상기 제1 소스 및 상기 제2 소스의 제공 횟수를 조절하여, 상기 투명 활성층의 유연성이 조절될 수 있다.
일 실시 예에 따르면, 상기 제1 소스를 제공하는 단계와 비교하여, 상기 제2 소스를 제공하는 단계의 비율이 높을수록, 상기 투명 활성층의 유연성이 증가될 수 있다.
일 실시 예에 따르면, 상기 제2 소스는 티올기를 가질 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 박막 트랜지스터는, 플라스틱 기판, 상기 플라스틱 기판 상에 배치되고, 2.60~6.45% 함량의 황, 및 33.98~43.90% 함량의 아연을 포함하는 투명 활성층, 상기 투명 활성층과 중첩되는 게이트 전극, 및 상기 게이트 전극 및 상기 투명 활성층 사이의 게이트 절연막을 포함할 수 있다.
일 실시 예에 따르면, 상기 박막 트랜지스터는, 106 이상의 on/off ratio를 가질 수 있다.
일 실시 예에 따르면, 상기 투명 활성층은 7cm2/Vs 이상의 이동도를 가질 수 있다.
본 발명의 실시 예에 따르면, 플라스틱 기판 상에 아연을 포함하는 제1 소스를 제공하는 단계 및 황을 포함하는 제2 소스를 제공하는 단계가 7:1~13:1의 비율로 수행되어, 저온에서 원자층 증착법으로, 상기 플라스틱 기판 상에 투명 활성층이 증착될 수 있다. 이에 따라, 상기 투명 활성층은, 고온에 쉽게 열화되는 상기 플라스틱 기판 상에 용이하게 증착되는 동시에, 고이동도를 가질 수 있고, 상기 투명 활성층을 포함하는 박막 트랜지스터의 on/off ratio가 향상될 수 있다. 이에 따라, 고신뢰성의 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터 제1 실시 예를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터 제2 실시 예를 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치를 설명하기 위한 도면이다.
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터의 전류 전압 특성을 측정한 것이다.
도 6은 본 발명의 실시 예에 따른 투명 활성층의 growth rate를 설명하기 위한 그래프이다.
도 7은 본 발명의 실시 예에 따른 투명 활성층의 elastic modulus 및 hardness를 측정한 그래프이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터의 Bias stress에 따른 전류 전압 특성을 측정한 그래프이다.
도 8c 및 도 8d는 본 발명의 실시 예에 따른 박막 트랜지스터의 Bias stress에 따른 threshold voltage 특성을 측정한 그래프이다.
도 9는 본 발명의 실시 예에 따른 투명 활성층 내의 defect를 분석한 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 플라스틱 기판이 준비된다(S100). 상기 플라스틱 기판은 유연할(flexible) 수 있다. 예를 들어, 상기 플라스틱 기판은, PET, PES, PEN, PC, 또는 PI 기판일 수 있다. 상기 플라스틱 기판은 챔버 내에 준비될 수 있다.
상기 플라스틱 기판 상에, 아연(Zn)을 포함하는 제1 소스를 제공하는 단계, 및 황(S)을 포함하는 제2 소스를 제공하는 단계를 수행하여, 상기 플라스틱 기판 상에 투명 활성층이 원자층 증착법으로 형성될 수 있다(S120). 예를 들어, 상기 제1 소스는, DEZn(Diethyl Zinc), 또는 DMZn(Dimethyl Zinc) 일 수 있다. 일 실시 예에 따르면, 상기 제2 소스는 티올기(thiol group)를 가질 수 있다. 예를 들어, 상기 제2 소스는, 4-mercaptophenol, 2-sulfanylphenol, 3-Sulfanylphenol, benzenedithiol, 1,3-Benzenedithiol, 또는 1,4-Benzenedithiol 중에서 적어도 어느 하나를 포함할 수 있다.
일 실시 예에 따르면, 아연을 포함하는 상기 제1 소스를 제공하는 단계는, 상기 챔버 내에 상기 제1 소스를 공급하는 단계, 상기 챔버를 불활성 가스(예를 들어, 아르곤 가스)로 퍼지(purge)하는 단계, H2O를 상기 챔버 내에 공급하는 단계, 및 상기 챔버를 불활성 가스로 퍼지하는 단계를 포함할 수 있다. 이 경우, 상기 플라스틱 기판 상에 아연 산화물 박막이 형성될 수 있다.
또한, 일 실시 예에 따르면, 황을 포함하는 상기 제2 소스를 제공하는 단계는, 상기 챔버 내에 상기 제1 소스를 공급하는 단계, 상기 챔버를 불활성 가스로 퍼지하는 단계, 상기 제2 소스를 상가 챔버 내에 공급하는 단계, 및 상기 챔버를 불활성 가스로 퍼지하는 단계를 포함할 수 있다. 이 경우, 상기 플라스틱 기판 상에 아연 및 황의 화합물 박막이 형성될 수 있다. 아연 및 황의 결합에 의해, 상기 투명 활성층의 신뢰성 및 공기 중 안정성이 향상될 수 있다.
또한, 상기 제2 소스가 상술된 바와 같이, 유기물을 포함하는 경우, 상기 투명 활성층은, 유기물 및 무기물의 혼성 박막 일 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 소스 및 상기 제2 소스가 제공되는 동안, 상기 챔버 내의 공정 온도는 100℃ 이하로 유지될 수 있다. 이로 인해, 상기 제1 소스 및 상기 제2 소스 내의 분자들이 고밀도로 packing될 수 있고, 고밀도로 packing된 분자들은 후속 공급되는 분자들과 반응하기 용이한 다수의 active site를 제공할 수 있다. 이에 따라, 상기 투명 활성층, 또는 상기 투명 활성층 내의 아연 산화물의 막의 품질이 향상될 수 있다.
상술된 본 발명의 실시 예와 달리, 상기 제1 소스 및 상기 제2 소스가 제공되는 동안, 상기 챔버 내의 공정 온도가 고온(예를 들어, 100℃ 초과)인 경우, 상기 투명 활성층의 growth rate가 저하될 수 있다. 다시 말하면, 상기 제1 소스 및 상기 제2 소스 내의 분자들이 저밀도로 packing되어 막의 품질이 저하되는 동시에, 공정 효율성이 저하될 수 있다. 이로 인해, 상기 투명 활성층의 이동도가 저하될 수 있다.
하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 제1 소스 및 상기 제2 소스가 제공되는 동안, 상기 챔버 내의 공정 온도가 100℃이하로 유지되어, 고이동도를 갖는 투명 활성층의 제조 방법이 제공될 수 있다.
상기 제1 소스를 제공하는 단계 및 상기 제2 소스를 제공하는 단계의 비율이 7:1보다 낮은 경우, 상기 투명 활성층의 이동도가 현저하게 감소되고, 상기 투명 활성층을 이용하여 제조된 박막 트랜지스터의 on/off ratio가 현저하게 감소될 수 있다. 또한, 상기 제1 소스를 제공하는 단계 및 상기 제2 소스를 제공하는 단계의 비율이 13:1보다 높은 경우, 상기 투명 활성층을 이용하여 제조된 박막 트랜지스터의 on/off ratio가 현저하게 감소될 수 있다. 이에 따라, 본 발명의 실시 예에 따르면, 상기 제1 소스를 제공하는 단계, 및 상기 제2 소스를 제공하는 단계는, 7:1~13:1의 비율로 수행될 수 있다. 상기 제1 소스를 제공하는 단계, 및 상기 제2 소스를 제공하는 단계가 7:1~13:1의 비율로 수행되어, 상기 투명 활성층은, 2.60~6.45%의 황 및 33.98~43.90%의 아연을 포함하고, 7cm2/Vs 이상의 이동도를 갖고, 상기 투명 활성층을 이용하여 제조된 박막 트랜지스터는 106 이상의 on/off ratio를 가질 수 있다.
일 실시 예에 따르면, 상기 제1 소스를 제공하는 단계, 및 상기 제2 소스를 제공하는 단계의 비율이 7:1~13:1인 범위 내에서, 상기 제1 소스를 제공하는 단계 및 상기 제2 소스를 제공하는 단계의 비율을 조절하여, 상기 투명 활성층의 elastic modulus 및 hardness가 조절될 수 있다. 다시 말하면, 상기 제1 소스 및 상기 제2 소스의 제공 횟수를 조절하여, 상기 투명 활성층의 유연성이 조절될 수 있다. 구체적으로, 황을 포함하는 상기 제2 소스의 제공 횟수가 증가함에 따라서, 상기 투명 활성층의 elastic modulus 및 hardness가 감소되어 유연성이 증가될 수 있다. 다만, 상기 제1 소스를 제공하는 단계, 및 상기 제2 소스를 제공하는 단계의 비율이 7:1보다 낮은 경우, 상술된 바와 같이, 상기 투명 활성층의 이동도가 현저하게 저하되고, 상기 투명 활성층을 이용하여 제조된 박막 트랜지스터의 on/off ratio가 현저하게 감소될 수 있다.
상기 투명 활성층과 중첩되는 게이트 전극이 제공될 수 있다(S130). 상기 게이트 전극은 상기 투명 활성층 상에 제공되거나, 또는 상기 투명 활성층과 상기 플라스틱 기판 사이에 제공될 수 있다. 다시 말하면, 본 발명의 실시 예에서, 상기 투명 활성층 및 상기 게이트 전극의 형성 순서는 제한되지 않는다.
상기 투명 활성층 및 상기 게이트 전극 사이에 게이트 절연막이 제공될 수 있다(S140). 상술된 바와 같이, 본 발명의 실시 예에서, 상기 투명 활성층 및 상기 게이트 절연막의 형성 순서는 제한되지 않는다.
본 발명의 실시 예에 따르면, 저온 공정 조건에서, 상기 제1 소스를 제공하는 단계 및 상기 제2 소스를 제공하는 단계는 7:1~13:1의 비율로 수행하여, 상기 플라스틱 기판 상에 상기 투명 활성층이 형성될 수 있다. 이에 따라, 열에 취약한 상기 플라스틱 기판 상에 상기 투명 활성층이 용이하게 형성될 수 있다. 또한, 이와 동시에, 상기 투명 활성층의 품질이 향상되어 고이동도를 가지고, on/off ratio가 향상된 박막 트랜지스터가 제공될 수 있다.
본 발명의 실시 예에 따른 투명 활성층은, 상술된 바와 같이, 게이트 전극 상에 또는 게이트 전극 아래에 배치될 수 있다. 이하, 도 2 및 도 3을 참조하여 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터가 설명된다.
도 2는 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터 제1 실시 예를 설명하기 위한 도면이다.
도 2를 참조하면, 박막 트랜지스터는, 플라스틱 기판(100) 상의 게이트 전극(110), 게이트 절연막(120), 투명 활성층(130), 드레인 전극(140d), 및 소스 전극(140s)를 포함할 수 있다.
상기 플라스틱 기판(100)은 도 1을 참조하여 설명된 것과 같이, 유연할 수 있다.
상기 게이트 전극(110)이 상기 기판(100) 상에 형성될 수 있다. 상기 게이트 전극(110)은, 금속으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(110)은, 투명한 도전성 물질로 형성될 수 있다. 또는, 상기 게이트 전극(110)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W), 및 이들의 합금을 포함할 수 있다.
상기 게이트 절연막(120)이 상기 게이트 전극(110) 상에 형성될 수 있다. 상기 게이트 절연막(120)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물과 같은 고유전 물질(예를 들어, 알루미늄 산화물, 또는 하프늄 산화물) 등으로 형성될 수 있다.
상기 투명 활성층(130)이 상기 게이트 절연막(120) 상에 형성될 수 있다. 상기 투명 활성층(130)은 도 1을 참조하여 설명된 방법으로 형성될 수 있다. 상기 투명 활성층(130)은, 상기 게이트 절연막(120)을 사이에 두고 상기 게이트 전극(110)과 이격 및 중첩될 수 있다.
상기 페시베이션막(140)이 상기 투명 활성층(130) 상에 형성될 수 있다. 상기 페시베이션막(140)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 형성될 수 있다.
상기 소스 전극(152s)은 상기 페시베이션막(140)을 관통하여, 상기 게이트 전극(110)의 일측에 인접한 상기 투명 활성층(130)의 일부분과 연결될 수 있다. 상기 드레인 전극(152d)은 상기 페시베이션막(140)을 관통하여, 상기 게이트 전극(110)의 타측에 인접한 상기 투명 활성층(130)의 일부분과 연결될 수 있다. 상기 소스 전극(152s) 및 상기 드레인 전극(152d)은 알루미늄, 또는 투명한 도전성 물질(예를 들어, ITO 등)으로 형성될 수 있다.
도 3은 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터 제2 실시 예를 설명하기 위한 도면이다.
도 3을 참조하면, 박막 트랜지스터는, 플라스틱 기판(200) 상의 투명 활성층(210), 게이트 절연막(220), 게이트 전극(230), 페시베이션막(240), 소스 전극(250s), 및 드레인 전극(250d)을 포함할 수 있다.
상기 플라스틱 기판(200)은 도 1을 참조하여 설명된 것과 같이, 유연할 수 있다. 상기 투명 활성층(130)은 도 1을 참조하여 설명된 방법으로 형성될 수 있다.
상기 게이트 절연막(220)이 상기 투명 활성층(210) 상에 형성될 수 있다. 상기 게이트 절연막(220)은, 도 2를 참조하여 설명된 게이트 절연막(120)과 동일한 물질로 형성될 수 있다.
상기 게이트 전극(230)이, 상기 게이트 절연막(220) 상에, 상기 투명 활성 층(210)과 중첩되도록 형성될 수 있다. 상기 게이트 전극(230)은, 도 2를 참조하여 설명된 게이트 전극(110)과 동일한 물질로 형성될 수 있다.
상기 게이트 전극(230) 상에 페시베이션 막(240)이 형성될 수 있다. 상기 페시베이션 막(240)은, 절연성 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물)로 형성될 수 있다.
상기 소스 전극(250s)은, 상기 페시베이션 막(240) 및 상기 게이트 절연막(220)을 관통하여, 상기 게이트 전극(230)의 일측에 인접한 상기 활성막(210)의 일부분과 연결될 수 있다. 상기 드레인 전극(250d)은, 상기 페시베이션 막(240) 및 상기 게이트 절연막(220)을 관통하여, 상기 게이트 전극(230)의 타측에 인접한 상기 활성막(210)의 일부분과 연결될 수 있다.
상술된 본 발명의 실시 예에 따른 박막 트랜지스터는, 표시 장치에 사용될 수 있다. 이하, 본 발명의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치가 도 4를 참조하여 설명된다.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 실시 예들에 따른 표시 장치는 표시부(300), 타이밍 컨트롤러(310), 게이트 구동부(330), 데이터 구동부(340), 및 전원부(350)를 포함한다.
상기 표시부(100)는, 게이트 라인, 상기 게이트 라인과 교차하여 형성된 데이터 라인, 및 상기 게이트라인과 상기 데이터 라인이 교차하여 정의하는 영역에 형성된 상기 화소 셀을 포함할 수 있다.
상기 화소 셀은, 본 발명의 실시 예들에 따른 박막 트랜지스터를 적어도 하나 포함할 수 있다. 상기 화소 셀은, 유기 발광 다이오드, 또는 액정층을 포함할 수 있다. 상기 화소 셀에 포함된 본 발명의 실시 예들에 따른 박막 트랜지스터는, PMOS, 또는 NMOS로 구현될 수 있다.
상기 게이트 라인은 상기 게이트 구동부(330)로부터 공급된 게이트 신호(GS)를 상기 화소 셀에 공급할 수 있다. 상기 상기 게이트 신호(GS)에 응답하여, 상기 화소 셀에 포함된 본 발명의 실시 예들에 따른 박막 트랜지스터가 턴온(turn-on)된다. 상기 데이터 라인은 상기 데이터 구동부(340)로부터 공급된 표시 데이터 전압(DDV)을 공급할 수 있다.
상기 타이밍 컨트롤러(310)는 외부로부터 데이터 신호(I-data)를 입력받아서 상기 데이터 구동부(340)로 공급하고, 외부로부터 공급된 신호에 근거하여 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 각각 상기 게이트 구동부(330)와 상기 데이터 구동부(340)로 제공할 수 있다.
상기 전원부(350)는 상기 게이트 구동부(330)에 게이트 온 전압(VON)/게이트 오프 전압(VOFF)을 공급하고, 상기 데이터 구동부(340)에 아날로그 구동전압(AVDD)을 공급하며, 상기 표시부(100)에 구동전압(VDD) 및 공통전압(Vcom)을 공급할 수 있다.
도 4에서 본 발명의 실시 예들에 따른 박막 트랜지스터가 표시 장치에 사용되는 것으로 설명하였지만, 이에 한정되지 아니하고, 본 발명의 실시 예들에 따른 박막 트랜지스터는 다양한 전자 소자에 사용될 수 있다.
또한, 도 2 내지 도 4에서 본 발명의 실시 예에 따른 투명 활성층이 박막 트랜지스터에 사용되는 것으로 설명되었으나, 이에 한정되지 않고, 다이오드, 저항 변화 메모리, 태양 전지 광전극 등 다양한 분야에 적용될 수 있다.
이하, 상술된 본 발명의 실시 예에 따른 투명 활성층 및 이를 포함하는 박막 트랜지스터의 특성 평과 결과가 설명된다.
실시 예 및 비교 예에 따른 박막 증착
아연을 포함하는 제1 소스로 DEZn, 황을 포함하는 제2 소스로 4-mercaptophenol를 준비하였다. DEZn을 제공하는 단계, 및 4-mercaptophenol를 제공하는 단계의 비율을, 아래의 <표 1>과 같이 달리하면서 플라스틱 기판 상에 투명 활성층을 증착하였다.
구체적으로, 챔버 내의 온도를 80℃로 유지하면서, DEZn 및 H2O를 상기 챔버 내로 공급하는 DEZn 제공 단계, 및 DEZn 및 4-mercaptophenol을 상기 챔버 내로 공급하는 4-mercaptophenol 제공 단계의 비율을 13:1, 10:1, 및 7:1로 각각 수행하여, 제1 내지 제3 실시 예들에 따른 투명 활성층(ZnO:4MP)을 증착하였다.
또한, 챔버 내의 온도를 80℃로 유지하면서, DEZn 및 H2O를 상기 챔버 내로 공급하여 제1 비교 예에 따른 ZnO 박막 투명 활성층을 증착하였고, DEZn 및 H2O를 상기 챔버 내로 공급하는 DEZn 제공 단계, 및 DEZn 및 4-mercaptophenol을 상기 챔버 내로 공급하는 4-mercaptophenol 제공 단계의 비율을 17:1 및 3:1로 각각 수행하여, 제2 및 제3 비교 예들에 따른 투명 활성층(ZnO:4MP)을 증착하였다.
구분 DEZn 제공 단계 : 4-mercaptophenol 제공 단계
제1 비교 예 4-mercaptophenol 없이 ZnO 박막 증착
제2 비교 예 20:1
제1 실시 예 13:1
제2 실시 예 10:1
제3 실시 예 7:1
제3 비교 예 3:1
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터의 전류 전압 특성을 측정한 것이다.
도 5a 내지 도 5e를 참조하면, 상술된 제1 내지 제3 실시 예들 및 제1 내지 제3 비교 예들에 따라 증착된 투명 활성층들을 이용하여 박막 트랜지스터들을 제조하고, 전류 및 전압 특성을 도 5a 내지 도 5e와 같이 측정하고, 투명 활성층들의 composition ratio를 아래 <표 2>와 같이 측정하고, 투명 활성층들의 이동도 및 박막 트랜지스터들의 on/off ratio를 아래 <표 3>과 같이 측정하였다.
구분 %Zn %O %S %C
제1 비교 예 52.09 47.91 0.00 0.00
제2 비교 예 45.85 44.66 2.02 8.47
제1 실시 예 43.90 44.47 2.60 10.93
제2 실시 예 35.19 36.28 5.86 22.67
제3 실시 예 33.98 35.99 6.45 23.58
제3 비교 예 26.63 29.17 10.12 34.08
구분 이동도 (cm2/Vs) on/off ratio
제1 비교 예 12.35 7 * 104
제2 비교 예 8.99 1.1 * 105
제1 실시 예 7.76 1 * 106
제2 실시 예 7.55 2 * 106
제3 실시 예 7.21 6 * 106
제3 비교 예 0.162 4 * 103
도 5 내지 도 5e, 및 <표 2>에서 알 수 있듯이, 4-mercaptophenol 제공 단계 대비, DEZn 제공 단계의 비율이 높아, 상기 투명 활성층들 내에 ZnO의 비율이 높을수록, 상기 투명 활성층의 이동도가 증가되는 것을 확인할 수 있다. 또한, 본 발명의 제1 내지 제3 실시 예에 따라서, DEZn을 제공하는 단계, 및 4-mercaptophenol를 제공하는 단계의 비율을 13:1 ~ 7:1로 수행하는 경우, 높은 이동도를 갖는 동시에 높은 on/off ratio를 갖는 것을 확인할 수 있다. 보다 구체적으로, DEZn을 제공하는 단계, 및 4-mercaptophenol를 제공하는 단계의 비율이 13:1인 경우, 20:1인 경우와 비교하여, 약 10배의 on/off ratio를 가지고, DEZn을 제공하는 단계, 및 4-mercaptophenol를 제공하는 단계의 비율이 7:1인 경우 3:1인 경우와 비교하여 약 1,500배의 on/off ratio를 갖는 것을 확인할 수 있다. 다시 말하면, 본 발명의 실시 예에 따라서, 플라스틱 기판이 사용될 수 있을 정도로 챔버 내의 온도를 저온(예를 들어, 80℃)으로 유지하면서, DEZn을 제공하는 단계 및 4-mercaptophenol를 제공하는 단계의 비율을 13:1~7:1로 조절하는 것이, 높은 이동도 및 높은 on/off ratio를 동시에 갖는 투명 활성층을 증착하는 효율적인 방법임을 알 수 있다.
도 6은 본 발명의 실시 예에 따른 투명 활성층의 growth rate를 설명하기 위한 그래프이다.
도 6을 참조하면, 상술된 제3 실시 예에 따라서, DEZn 제공 단계 및 4-mercaptophenol 제공 단계를 7:1로 수행하여, 투명 활성층을 증착하였다. 이 때, 챔버 내의 온도를 달리하면서, 상기 투명 활성층의 growth rate를 도 6과 같이 측정하였다.
도 6에서 알 수 있듯이, 챔버 내의 온도가 100℃보다 높은 경우, growth rate가 급격하게 감소되는 것을 확인할 수 있다. 즉, 챔버 내의 온도가 100℃보다 높은 경우, DEZn 및 4-mercaptophenol 내의 분자들이 packing이 저하되어 투명 활성층의 품질이 저하되고, 또한, 공정 효율성이 저하되는 것을 확인할 수 있다. 다시 말하면, 챔버 내의 온도를 100℃ 이하로 유지하는 것이, 고품질의 투명 활성층을 증착하는 효율적인 방법임을 알 수 있다.
도 7은 본 발명의 실시 예에 따른 투명 활성층의 elastic modulus 및 hardness를 측정한 그래프이다.
도 7을 참조하면, 상술된 제1 및 제2 실시 예, 제1 비교예, 및 제3 비교 예에 따른 투명 활성층의 elastic modulus 및 hardness를 측정하였다. 도 7에서 알 수 있듯이, DEZn 제공 단계 대비 4-mercaptophenol 제공 단계가 증가될수록, 투명 활성층 내의 4-mercaptophenol의 양이 증가되고, 이에 따라 유연성이 향상되는 것을 확인할 수 있다. 다시 말하면, DEZn 제공 단계 및 4-mercaptophenol 제공 단계의 비율을 조절하여, 투명 활성층의 유연성을 용이하게 조절할 수 있음을 확인할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터의 Bias stress에 따른 전류 전압 특성을 측정한 그래프이고, 도 8c 및 도 8d는 본 발명의 실시 예에 따른 박막 트랜지스터의 Bias stress에 따른 threshold voltage 특성을 측정한 그래프이다.
도 8a 내지 도 8d를 참조하면, 상술된 제1 비교 예에 따른 ZnO 박막 투명 활성층을 포함하는 박막 트랜지스터, 및 제3 실시 예에 따라 DEZn 제공 단계 및 4-mercaptophenol 제공 단계가 7:1로 수행되어 제조된 투명 활성층을 포함하는 박막 트랜지스터의 bias stress에 따른 전류 전압 특성 및 threshold voltage 특성을 측정하였다.
보다 구체적으로, 제1 비교 예에 따른 ZnO 박막 투명 활성층을 포함하는 박막 트랜지스터에 15V의 bias 전압을 인가하고, 제3 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터에 20V의 bias 전압을 인가하고 전류 전압 특성을 평가하였다. 또한, 제1 비교 예에 따른 ZnO 박막 투명 활성층을 포함하는 박막 트랜지스터에 10V 및 15V의 bias 전압을 인가하고, 제3 실시 예에 따른 투명 활성층을 포함하는 박막 트랜지스터에 -10V, -15V, -20V, 10V, 15V, 및 20V의 bias 전압을 인가하고 threshold voltage 특성을 측정하였다.
도 8a 내지 도 8d에서 알 수 있듯이, 본 발명의 실시 예에 따라 DEZn 제공 단계 및 4-mercaptophenol 제공 단계가 7:1로 수행되어 제조된 투명 활성층을 포함하는 박막 트랜지스터가 bias stress에 대한 신뢰성이 현저하게 높은 것을 확인할 수 있다.
도 9는 본 발명의 실시 예에 따른 투명 활성층 내의 defect를 분석한 그래프이다.
도 9를 참조하면, 상술된 제1 비교 예에 따른 ZnO 박막 투명 활성층 및 제3 실시 예에 따른 투명 활성층에 대해서, photo-excited charge collection spectroscopy (PECCS) 분석법을 이용하여, 투명 활성층 내의 defect를 측정하였다.
도 9의 점선 표시 부분에서 알 수 있듯이, 4-mercaptophenol의 제공 단계 없이 DEZn을 제공하는 단계를 통해 제조된 제1 비교 예에 따른 ZnO 박막 투명 활성층과 비교하여, 4-mercaptophenol를 제공하여 제조된 제3 실시 예에 따른 투명 활성층 내의 defect가 현저하게 작은 것을 확인할 수 있다. 다시 말하면, 투명 활성층의 증착 과정에서 제공된 4-mercaptophenol에 의해 ZnO 내의 defect가 효율적으로 제거될 수 있음을 알 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100, 200: 기판
110, 230: 게이트 전극
120, 220: 게이트 절연막
130, 210: 활성막
150d, 152d, 250d: 드레인 전극
150s, 152s, 250s: 소스 전극
140, 240: 페시베이션 막

Claims (8)

  1. 플라스틱 기판을 준비하는 단계;
    상기 플라스틱 기판 상에, 아연을 포함하는 제1 소스를 제공하는 단계, 및 황을 포함하는 제2 소스를 제공하는 단계를 7:1~13:1의 비율로 수행하여, 상기 플라스틱 기판 상에 투명 활성층을 원자층 증착법으로 형성하는 단계;
    상기 투명 활성층과 중첩되는 게이트 전극을 제공하는 단계; 및
    상기 게이트 전극 및 상기 투명 활성층 사이에 게이트 절연막을 제공하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 소스 및 상기 제2 소스는 80℃ 공정온도에서 제공되는 것을 포함하는 박막 트래지스터의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 소스를 제공하는 단계, 및 상기 제2 소스를 제공하는 단계의 비율이 7:1~13:1인 범위 내에서, 상기 제1 소스 및 상기 제2 소스의 제공 횟수를 조절하여, 상기 투명 활성층의 유연성을 조절하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 소스를 제공하는 단계와 비교하여, 상기 제2 소스를 제공하는 단계의 비율이 높을수록, 상기 투명 활성층의 유연성이 증가되는 것을 포함하는 박막 트랜지스터의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 소스는 티올기를 갖는 것을 포함하는 박막 트랜지스터의 제조 방법.
  6. 플라스틱 기판;
    상기 플라스틱 기판 상에 배치되고, 2.60~6.45% 함량의 황, 및 33.98~43.90% 함량의 아연을 포함하는 투명 활성층;
    상기 투명 활성층과 중첩되는 게이트 전극; 및
    상기 게이트 전극 및 상기 투명 활성층 사이의 게이트 절연막을 포함하는 박막 트랜지스터.
  7. 제6 항에 있어서,
    106 이상의 on/off ratio를 갖는 것을 포함하는 박막 트랜지스터의 제조 방법.
  8. 제6 항에 있어서,
    상기 투명 활성층은 7cm2/Vs 이상의 이동도를 갖는 것을 포함하는 박막 트랜지스터의 제조 방법.
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