KR20150019355A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 및 그 제조 방법이 개시된다. 상기 박막 트랜지스터의 채널은 아연 및 질소를 포함하거나, 아연, 질소 및 산소를 포함할 수 있으며, 채널 내부에 결정질상을 포함할 수 있다. 상기 채널은 아연 나이트라이드(zinc nitride) 또는 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있으며, ZnOxNy(x≥0, y>0), x+y=1, y=0.4~1.0)의 화학식으로 표현될 수 있다.
Description
본 개시는 아연 기반의 채널 물질을 포함하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 박막 트랜지스터(thin film transistor)는 다양한 분야에 이용되고 있으며 예를 들어, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있으며, 크로스 포인트형 메모리 소자의 선택 스위치로 사용되고 있다.
박막 트랜지스터의 성능은 채널층의 물성에 의해 영향을 받을 수 있다. 디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘을 채널층으로 사용한 박막트랜지스터(a-Si TFT)가 있다. 비정질 실리콘 박막 트랜지스터는 저가의 비용으로 대형 기판 상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다. 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다.
다결정 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, a-Si TFT에 비해 소자 특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 복잡한 공정이 필요하고 그에 따른 추가 비용도 증가한다. 따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적인 단점이 있다. 그리고 p-Si TFT의 경우, 제조 장비의 한계나 균일도 불량과 같은 기술적인 문제가 있을 수 있다.
실리콘 재료와 달리 산화물 반도체는 비정질 상에서도 고이동도 특성을 나타내는 특징을 가지고 있어 많은 산화물 재료들이 관심을 받고 있다. 특히 고성능 소자 적용을 위한 고이동도 TFT 채널 재료로서 Zn, In 또는 Sn 등의 금속 원자들이 혼합된 다성분계 재료가 주로 연구되고 있다.
본 발명의 일측면에서는 이동도가 높으며 신뢰성을 지닌 박막 트랜지스터를 제공한다.
본 발명의 다른 측면에서는 상기 박막 트랜지스터의 제조 방법을 제공한다.
본 발명의 실시예에서는,
게이트 절연층을 사이에 두고 게이트와 이격되어 형성된 채널을 포함하며,
상기 채널은 아연 및 질소를 포함하는 결정질상의 반도체로 형성된 박막 트랜지스터를 제공할 수 있다.
상기 채널은 산소를 더 포함하여 형성된 것일 수 있다.
상기 게이트는 기판의 일영역 상에 형성되며, 상기 게이트 절연층은 상기 기판 및 상기 게이트 상에 형성되며, 상기 채널은 상기 게이트에 대응되는 상기 게이트 절연층 상에 형성되며, 상기 채널의 양측부에 형성된 소스 및 드레인를 포함할 수 있다.
기판; 및 상기 기판 상에 서로 이격되어 각각 형성된 소스 및 드레인;을 포함하며, 상기 채널은 상기 소스 및 드레인과 각각 접촉하면서, 상기 소스 및 드레인 사이의 상기 기판 상에 형성되며, 상기 게이트 절연층은 상기 소스, 드레인 및 상기 채널 상에 형성되며, 상기 게이트는 상기 채널에 대응되는 상기 게이트 절연층 상에 형성된 것일 수 있다.
상기 채널은 ZnOxNy(x≥0, y>0), x+y=1, y=0.4~1.0)의 화학식으로 표현되는 결정질 반도체로 형성된 것일 수 있다.
상기 채널은 다수의 결정질상들을 포함하여 형성된 것일 수 있다.
상기 채널은 하프늄, 갈륨, 황, 염소 또는 불소를 포함하는 것일 수 있다.
상기 하프늄, 갈륨, 황, 염소 또는 불소는 전체 채널 형성 물질 대비하여 0.1 내지 10 atomic %의 조성 범위를 지닌 것일 수 있다.
상기 채널은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, Ⅵ족 원소, Ⅶ 족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나의 원소를 더 포함하는 것일 수 있다.
또한, 실시예에서는, 박막 트랜지스터의 제조 방법에 있어서,
상기 박막 트랜지스터는 게이트 절연층을 사이에 두고 게이트와 이격되어 형성된 채널을 포함하며,
상기 채널은 아연 및 질소를 포함하는 반도체를 결정화하여 형성하는 박막 트랜지스터의 제조 방법을 제공할 수 있다.
상기 반도체는 산소를 더 포함하여 형성된 것일 수 있다.
상기 채널은 아연 및 질소를 포함하는 반도체를 열치리하여 결정화시킬 수 있다.
상기 열처리의 온도 범위는 섭씨 400도 내지 800도일 수 있다.
상기 채널은 아연 및 질소를 포함하는 반도체를 시드층 상에 형성함으로써 결정화시킬 수 있다.
상기 시드층은 반도체 물질 또는 절연 물질로 형성될 수 있다.
상기 반도체 물질은 ZnO, ZnN, ZnNF, ZnONF 또는 ZnF2로 형성될 수 있다.
상기 절연 물질은 CeO2, MgO, CaO, Al2O3 또는 AlN로 형성될 수 있다.
상기 채널은 ZnOxNy(x≥0, y>0), x+y=1, y=0.4~1.0)의 화학식으로 표현될 수 있다.
본 발명의 실시예에 따르면, 우수한 물성을 지닌 채널 물질을 포함하는 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다.본 발명의 실시예에 따르면 고이동도 및 우수한 스위칭 특성을 지닌 박막 트랜지스터를 제공할 수 있다.
도 1a 및 도 1b는 열처리에 의하여 결정질상을 포함하는 아연 기반의 반도체의 형성 방법을 나타낸 단면도이다.
도 2a 내지 도 2d는 열처리에 의하여 결정질상을 포함하는 아연 기반의 반도체의 형성 방법을 나타낸 단면도이다.
도 3은 시드층을 이용하여 결정질상을 포함하는 아연 기반의 반도체의 형성 방법을 나타낸 단면도이다.
도 4a 및 도 4b는 열처리를 통하여 채널 물질의 물성을 제어하는 방법을 나타낸 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 박막 트랜지스터를 나타낸 도면이다.
도 6a 내지 도 6c는 도 5a에 나타낸 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 2a 내지 도 2d는 열처리에 의하여 결정질상을 포함하는 아연 기반의 반도체의 형성 방법을 나타낸 단면도이다.
도 3은 시드층을 이용하여 결정질상을 포함하는 아연 기반의 반도체의 형성 방법을 나타낸 단면도이다.
도 4a 및 도 4b는 열처리를 통하여 채널 물질의 물성을 제어하는 방법을 나타낸 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 박막 트랜지스터를 나타낸 도면이다.
도 6a 내지 도 6c는 도 5a에 나타낸 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도이다.
이하, 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조 방법을 첨부된 도면을 참조하여 상세하게 설명한다. 참고로 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
결정질상을 포함하는 아연 기반의 반도체
본 발명의 실시예에 따른 박막 트랜지스터의 채널은 결정질상의 아연(zinc:Zn) 기반의 반도체를 포함할 수 있다. 채널은 아연(zinc:Zn), 및 질소(nitrogen:N)를 포함할 수 있으며, 추가적으로 산소(oxygen:O)를 더 포함할 수 있다. 즉, 채널을 형성하는 물질은 아연(Zn) 및 질소(N)의 2원계 물질일 수 있으며, 여기에 산소(O)를 더 포함하는 3원계 무기 반도체(inorganic semiconductor)일 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터의 채널을 형성하는 물질은 아연 나이트라이드(zinc nitride) 또는 아연 옥시나이트라이드(zinc oxynitride)로 표현될 수 있으며, ZnOxNy(x≥0, y>0), x+y=1, y=0.4~1.0)의 화학식으로 표현될 수 있다.
또한, 채널은 아연(Zn), 산소(O), 질소(N) 이외에 적어도 하나 이상의 다른 원소를 추가적으로 더 포함할 수 있다. 예를 들어 하프늄(Hf), 갈륨(Ga), 황(S), 염소(Cl) 또는 불소(F)와 같은 물질들을 더 포함할 수 있다. 그리고, Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, Ⅵ족 원소, Ⅶ 족 원소, 전이금속 원소 또는 란탄(Ln) 계열 원소 중 적어도 하나의 원소를 더 포함할 수 있다. 구체적으로 채널은 Li, K와 같은 Ⅰ족 원소, Mg, Ca, Sr과 같은 Ⅱ족 원소, Ga, Al, In과 같은 Ⅲ족 원소, Si, Sn, Ge와 같은 Ⅳ족 원소, Sb와 같은 Ⅴ족 원소, Y, Ti, Zr, V, Nb, Ta와 같은 전이금속 원소 및 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu와 같은 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. 이러한 원소들은 채널을 형성하는 물질 내에 도핑될 수 있다. 채널에 추가적으로 포함되는 원소들의 함량은 임의로 선택될 수 있으며, 예를 들어 전체 함량 대비 0.1 내지 10 atomic%의 함량이 될 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터의 채널은 결정질상(crystalline phase)을 포함할 수 있다. 채널은 전체 또는 일부가 결정질상일 수 있으며, 전체 채널의 적어도 30% 이상의 영역이 결정질상일 수 있으며, 80% 이상의 영역이 결정질상일 수 있다. 채널은 다수의 나노결정상(nanocrystalline phase)들을 포함할 수 있다. 나노결정상의 크기는 예를들어 수 내지 수십 nm일 수 있다. 채널을 형성하는 물질은 단결정(single crystalline)일 수 있으나, 다수의 결정질상들을 포함하여 형성된 다결정상(poly crystalline phase)을 지닐 수 있다. 결정질상을 포함하는 반도체를 박막 트랜지스터의 채널에 적용하는 경우, 이동도(mobility)를 향상시킬 수 있으며, 소자의 신뢰성을 향상시킬 수 있다.
결정질상을 포함하는 아연 기반의 반도체 제조 방법
이하, 본 발명의 실시예에 따른 박막 트랜지스터의 채널 물질로 사용될 수 있는 결정질상을 포함하는 아연 기반의 반도체의 형성방법에 대해 설명한다.
본 발명의 실시예에 따른 박막 트랜지스터의 채널을 제조하는 방법으로 물리기상증착법(physical vapor deposition: PVD), 화학기상증착법(chemical vapor deposition: CVD) 또는 증발법(evaporation) 등 제한없이 사용될 수 있다. 여기서는 채널을 예를 들어 스퍼터링(sputtering) 공정에 의해 형성하는 방법을 설명한다. 스퍼터링 공정은 챔버(chamber) 내에 타겟 물질이 증착되는 부재, 예를 들어 기판을 장착하시키고, 챔버를 진공상태로 유지하면서 분위기 가스(inert gas) 및/또는 반응성 가스(reactive gas)를 공급하면서 타겟(target)의 물질을 소정의 하부 구조체, 예를 들어 기판 상에 증착시키는 공정이다. 스퍼터링 공정에서는 하나의 타겟을 사용하여 증착 공정을 실시할 수 있으며, 선택적으로 다수개의 타겟을 사용하여 코스퍼터링(co-sputtering) 공정을 진행할 수 있다. 스퍼터링 공정에서 사용되는 반응성 가스의 종류, 반응성 가스의 공급량 타겟의 갯수, 타겟의 종류 및 타겟 물질의 성분비는 형성하고자 하는 채널의 성분 물질, 조성비에 따라 선택될 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터의 채널을 형성하고자 하는 경우, 분위기 가스로 Ar을 공급할 수 있으며, 반응성 가스로 질소 가스를 공급할 수 있으며, 추가적으로 산소 가스를 공급할 수 있다. 그리고, 타겟으로 아연(Zn) 타겟을 사용할 수 있다. 챔버 내부의 압력은 고진공 상태에서, 증착 공정이 진행되면서 0.05∼15 Pa 범위일 수 있다. 스퍼터링 공정은 상온에서 실시할 수 있으며, 선택적으로 상온보다 높은 온도에서 실시할 수 있다. 반응성 가스인 산소 가스 및 질소 가스는 채널에서의 산소 및 질소 성분의 소스로 작용할 수 있다. 따라서, 반응성 가스인 산소 가스 및 질소 가스의 공급량(sccm)을 각각 조절함으로써 화합물 반도체에서의 산소 및 질소 성분비를 조절할 수 있다. 선택적으로 ZnOxNy(x≥0, y>0), x+y=1, y=0.4~1.0)의 화학식을 지닌 타겟을 사용할 수 있으며, 이 경우 분위기 가스를 공급하면서 반응성 가스는 공급하지 않고 화합물 반도체를 형성할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터의 채널에 추가적인 원소를 첨가하고자 하는 경우에는 스퍼터링 공정에서 추가하고자 하는 원소의 타겟을 사용할 수 있다. 또한 추가하고자 하는 원소가 더 포함된 물질의 타겟을 사용할 수 있다. 예를 들어 불소(F)를 추가하고자 하는 경우에는 타겟으로 Zn 타겟 및 ZnF2 타겟을 함께 사용하여 코스퍼터링 공정을 실시할 수 있다. 그리고, ZnxFy(x+y=1)의 단일 타겟을 사용할 수 있다. 분위기 가스와 반응성 가스로 산소 가스 및 질소 가스를 공급하면서, 반응성 가스들의 공급량을 조절하고, Zn 타겟 및 ZnF2 타겟의 스퍼터링 파워를 각각 독립적으로 조절함으로써 형성되는 화합물 반도체 내의 개별 물질들의 성분비를 조절할 수 있다. 선택적으로 채널에 추가적인 원소를 도핑하는 도핑 공정을 더 실시할 수 있다.
상술한 바와 같이 형성한 채널은 비정질상을 지닐 수 있으며, 결정질상을 지닌 채널 물질의 형성 방법에 대해서 도면을 참조하여 설명하고자 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 박막 트랜지스터의 채널 물질을 형성하는 방법을 나타낸 것으로, 열처리에 의하여 결정질상을 포함하는 아연 기반의 반도체의 형성 방법을 나타낸 단면도이다.
도 1a를 참조하면, 하부 구조체(10) 상에 아연(Zn), 산소(O) 및 질소(N) 등을 포함하는 비정질 반도체(12)를 형성한다. 비정질 반도체(12)에는 아연(Zn), 산소(O) 및 질소(N)이외에 적어도 하나 이상의 원소가 첨가될 수 있다. 일반적으로 스퍼터링과 같은 PVD나, CVD 또는 증발법을 이용하여 형성한 반도체는 비정질 반도체일 수 있다. 비정질 반도체(12)를 결정화시키기 위하여 열(H)을 인가하여 열처리 공정을 실시한다. 열처리 공정(heating process)은 가열로(furnace), 핫플레이트(hot plate) 또는 레이저(laser) 등을 이용하여 실시할 수 있으며 제한은 없다. 열처리 공정은 비정질 반도체(12)를 구성하는 아연(Zn), 산소(O) 및 질소(N) 등의 원소들을 재배열하여 결정화(crystalization)시키기 위하여 실시하는 것이다. 열처리 공정의 온도 범위는 섭씨 약 350도 이상일 수 있으며, 섭씨 400도 내지 800도 범위에서 실시할 수 있다. 열처리 시간은 열처리 방법, 결정화시키고자 하는 비정질 화합물 반도체(12)의 폭, 두께에 따라 달라질 수 있으며, 수초 내지 수시간의 범위에서 제한없이 선택될 수 있다. 하부 구조체(10)는 기판(substrate)일 수 있으며, 기판으로는 글래스 기판(glass substrate), 실리콘 기판(silicon substrate), 플라스틱 기판(plastic substrate) 또는 반도체 소자의 기판으로 사용되는 다른 기판일 수 있다. 기판은 가요성(flexible)을 지닌 것일 수 있으며, 투명, 반투명 또는 불투명한 기판일 수 있다.
도 1b를 참조하면, 비정질 반도체(12)에 대해 열처리 공정을 실시함으로써 결정질 반도체(14)를 형성할 수 있다. 결정질 반도체(14)는 전체 또는 일부가 결정질상일 수 있으며, 적어도 30% 이상의 영역이 결정질상일 수 있다. 결정질 반도체(14)는 다수의 나노결정상들을 포함할 수 있으며, 다수의 결정질상들을 포함하여 형성된 다결정상을 지닐 수 있다.
도 2a 내지 도 2d는 열처리에 의하여 결정질상을 포함하는 아연 기반의 반도체의 형성 방법을 나타낸 단면도이다.
도 2a를 참조하면, 결정질 반도체를 형성시키고자 하는 하부 구조체(200) 상에 아연(Zn), 산소(O) 및 질소(N) 등을 포함하는 제 1비정질 반도체(210)를 형성한다. 제 1비정질 반도체(210)는 아연(Zn), 산소(O) 및 질소(N)이외에 적어도 하나 이상의 원소가 더 첨가될 수 있다. 일반적인 PVD나, CVD 또는 증발법을 이용하여 형성한 반도체는 비정질 반도체일 수 있다. 제 1비정질 반도체(210)의 두께는 형성시키고자 하는 반도체의 전체 두께보다 얇은 것일 수 있다. 예를 들어, 하부 구조체(200) 상에 형성시키고자 하는 결정질 반도체의 두께가 30nm인 경우, 제 1비정질 반도체(210)의 두께는 30nm보다 작을 수 있으며, 예를 들어 3nm 또는 15nm일 수 있다. 하부 구조체(200)는 기판일 수 있으며, 기판으로는 글래스 기판, 실리콘 기판, 플라스틱 기판 또는 반도체 소자의 기판으로 사용되는 다른 기판일 수 있다.
제 1비정질 반도체(210)를 결정화시키기 위하여, 제 1비정질 반도체(210)에 대해 열(H)을 인가하여 제 1열처리 공정을 실시한다. 제 1열처리 공정은 가열로, 핫플레이트 또는 레이저 등을 이용하여 실시할 수 있으며 제한은 없다. 제 1열처리 공정의 온도 범위는 섭씨 약 350도 이상일 수 있으며, 섭씨 400도 내지 800도 범위에서 실시할 수 있다.
도 2b를 참조하면, 열처리 공정에 의하여, 제 1비정질 반도체(210)는 결정화되어 제 1결정질 반도체(220)이 형성될 수 있다. 제 1결정질 반도체(200)는 전체 또는 일부가 결정질상일 수 있으며, 적어도 30% 이상의 영역이 결정질상일 수 있다. 제 1결정질 반도체(200)는 다수의 나노결정상들을 포함할 수 있으며, 다수의 결정질상들을 포함하여 형성된 다결정상을 지닐 수 있다.
도 2c를 참조하면, 제 1결정질 반도체(220) 상에 아연(Zn), 산소(O) 및 질소(N) 등을 포함하는 제 2비정질 반도체(212)를 형성한다. 제 2비정질 반도체(212)는 아연(Zn), 산소(O) 및 질소(N)이외에 적어도 하나 이상의 원소가 더 첨가될 수 있다. 제 2비정질 반도체(212)의 두께는 형성시키고자 하는 반도체의 전체 두께 중 제 1결정질 반도체(220)의 두께를 제외한 두께이거나 그보다 작을 수 있다. 예를 들어, 하부 구조체(200) 상에 형성시키고자 하는 결정질 반도체의 두께가 30nm이고, 제 1결정질 반도체(220)의 두께가 15nm인 경우, 제 2비정질 반도체(212)의 두께는 15nm 또는 그 이하일 수 있다.
제 2비정질 반도체(212)를 결정화시키기 위하여, 제 2비정질 반도체(212)에 대해 열(H)을 인가하여 제 2열처리 공정을 실시한다. 상술한 제 1열처리 공정의 열처리 방식, 온도 범위에 관한 것은 제 2열처리 공정에도 적용될 수 있다. 제 2열처리 공정은 제 1열처리 공정과 동일하게 실시할 수 있으며, 선택적으로 다르게 실시할 수 있다.
도 2d를 참조하면, 제 2열처리 공정에 의하여, 제 2비정질 반도체(212)는 결정화되어 제 2결정질 반도체(222)가 형성될 수 있다.
상술한 바와 같이, 원하는 크기(두께 및 폭)의 결정질 반도체를 형성하기 위해서는, 도 1a 및 도 1b에 나타낸 바와 같이, 그에 대응되는 크기의 비정질 반도체(14)를 형성하여 열처리 공정을 실시할 수 있으며, 선택적으로 도 2a 내지 도 2d에 나타낸 바와 같이, 원하는 크기보다 작은 다수의 비정질 반도체를 형성하고 각각 개별적으로 열처리하는 공정을 실시할 수 있다.
도 3은 시드층을 이용하여 결정질상을 포함하는 아연 기반의 반도체의 형성 방법을 나타낸 단면도이다.
도 3을 참조하면, 하부 구조체(30) 상에 시드층(seed layer)(32)을 형성한다. 그리고 시드층(32) 상에 아연(Zn), 산소(O) 및 질소(N) 등을 포함하는 반도체 물질을 증착시켜 결정질 반도체(34)를 형성한다. 시드층(32)은 그 상부에 형성되는 반도체 물질의 결정화를 유도하기 위하여 형성된 층이다. 시드층(32)은 반도체 물질 또는 절연 물질을 포함하여 형성된 것일 수 있다. 시드층(32)에 사용될 수 있는 반도체 물질 또는 절연 물질은 형성시키고자 하는 결정질 반도체(34)의 격자 상수(lattice constant)가 유사하며, 결정화가 용이하게 진행될 수 있는 물질일 수 있다. 시드층(32)에 사용될 수 있는 반도체 물질로는 예를 들어, ZnO, Zn3N2, ZnNF, ZnONF 또는 ZnF2일 수 있다. 그리고, 시드층(32)에 사용될 수 있는 절연 물질은 CeO2, MgO, CaO, Al2O3 또는 AlN 일 수 있다. 시드층(32)은 나노미터 두께의 모노레이어로 형성할 수 있으며, 또한 수 마이크로미터 두께로도 형성시킬 수 있어 제한은 없다. 시드층(32)의 두께는 반도체(34)가 사용되는 환경, 소자의 종류에 따라 적절히 선택될 수 있다. 시드층(32)을 형성하는 방법으로 물리기상증착법(physical vapor deposition: PVD), 화학기상증착법(chemical vapor deposition: CVD) 또는 증발법(evaporation) 등을 사용할 수 있으며, 이에 제한되는 것은 아니다. 예를 들어 시드층(32)으로 ZnO를 졸-겔(sol-gel) 공정으로 하부 구조체(30) 상에 형성할 수 있다. 하부 구조체(30)는 기판일 수 있으며, 기판으로는 글래스 기판, 실리콘 기판, 플라스틱 기판 또는 반도체 소자의 기판으로 사용되는 다른 기판일 수 있다. 또한, 하부 구조체(30)는 박막 트랜지스터의 게이트 절연층일 수 있으며, 결정질 반도체(34)는 박막 트랜지스터의 채널층으로 형성된 것일 수 있다.
도 3에서는 시드층(32) 상에 아연(Zn), 산소(O) 및 질소(N) 등을 포함하는 화합물 반도체를 증착시킴으로써 결정질 화합물 반도체(34)를 형성한 실시예를 나타내었다. 시드층(32)을 도입함으로써 그 상부에 결정질 화합물 반도체(34)를 형성할 수 있으며, 시드층(32)은 결정질상을 포함하는 것일 수 있으며, 다만 이에 한정된 것은 아니다. 시드층(32)을 결정화시키거나, 결정질 반도체(34)를 형성하는 과정에서 선택적으로 섭씨 350도 이상, 예를 들어 약 400도 내지 800도의 범위에서 열처리 공정을 실시할 수 있다. 시드층(32)을 형성한 경우, 열처리 공정은 반드시 필요한 것은 아니며, 다만 시드층(32) 및 열처리 공정을 함께 실시할 수 있다.
열처리를 통한 아연 기반의 반도체의 물성 제어
본 발명의 일 실시예에 따른 박막 트랜지스터의 채널 물질 형성 공정에서 열처리를 실시하여 결정질 반도체를 형성할 수 있음을 상술하였다. 열처리 공정은 가열로, 핫플레이트 또는 레이저 등의 다양한 방식을 이용하여 실시할 수 있으며 제한은 없다. 결정질 반도체 형성 과정에서, 또는 결정질 반도체 형성 후에 다시 열처리 공정을 실시하면서 열처리 공정 방식에 따라 결정질 반도체의 물성을 제어할 수 있다.
도 4a 및 도 4b는 열처리를 통하여 반도체의 물성을 제어하는 방법을 나타낸 단면도이다. 여기서는 반도체가 박막 트랜지스터의 채널층으로 사용된 경우의 예를 나타낸다.
도 4a 및 도 4b를 를 참조하면, 하부 구조체로 전도성 물질로 형성된 게이트(40) 및 절연성 물질로 형성된 게이트 절연층(42)이 형성될 수 있으며, 게이트 절연층(42) 상에 반도체가 형성될 수 있다. 게이트 절연층(42) 상에 형성된 반도체는 결정질상 또는 비결정질상을 포함할 수 있다. 반도체의 물성을 제어하기 위하여 열처리 공정을 실시할 수 있다. 열처리 공정은 섭씨 약 150도 이상의 온도로 실시할 수 있으며, 예를 들어 섭씨 150도 내지 800도의 범위로 실시할 수 있다.
도 4a에서는 게이트(40) 후면을 통하여 화합물 반도체 방향으로 일방향 가열 방식에 의하여 열(H)을 인가하는 열처리 공정을 나타내었다. 이러한 공정은 예를 들어 핫플레이트(hot plate)를 게이트(40) 후면에 위치시키고, 일방향(예를 들어 상방)으로 열(H)을 가함으로써 이루어질 수 있다. 비활성 가스 분위기 하에서 일방향으로 열(H)을 비교적 느린 속도로 가하는 경우 반도체는 전체적으로 균일한 조성의 결정질상을 지니며, 결정질 반도체(44)로 형성될 수 있다. 비활성 가스 분위기 하에서 일방향 열처리 공정을 실시함으로써 결정질 반도체(44)은 표면 산화도 역제될 수 있다. 또한 산소 분위기에서 핫플레이트에 의한 열처리를 실시하여 표면 산화를 유도할 수 있다.
도 4a와는 달리, 도 4b에서는 반도체의 양방향 이상의 방향으로 열(H)을 가하는 열처리 공정을 나타내었다. 이러한 공정은 예를 들어 가열로(funace) 내에서 열처리 공정을 실시함으로써 이루어질 수 있다. 산소(O2) 분위기 하에서 고온의 열(H)을 비교적 빠른 속도로 인가하는 경우, 결정질 반도체(46) 표면에 Zn 산화물이 형성될 수 있다. 결정질 반도체(46) 표면에는 아연 옥시나이트라이드와 Zn 산화물이 동시에 존재하는 ZnO 리치(ZnO rich) 조성 영역(48)이 형성될 수 있다. 또한, 비활성 가스 분위기 하에서 가열로에 의한 열처리 공정을 진행할 수 있다.
상술한 바와 같이, 반도체의 열처리 방법을 조절함으로써 결정질 반도체의 물성을 제어할 수 있으며, 결정질 반도체가 적용되는 소자에 따라 이동도 및 신뢰성을 동시에 만족시킬 수 있는 열처리 조건의 최적화를 도모할 수 있다.
결정질 반도체를 포함하는 박막 트랜지스터
본 발명의 실시예에 따른 박막 트랜지스터의 채널은 결정질상의 반도체를 포함할 수 있으며, 이에 대해 도면을 참조하여 설명한다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 박막 트랜지스터를 나타낸 도면이다. 도 5a에서는 바텀 게이트형 박막 트랜지스터(bottom gate type thin film transistor)를 나타낸 것이며, 도 5b는 탑 게이트형 박막 트랜지스터(top gate type thin film transistor)를 나타낸 것이다. 본 발명의 실시예에 따른 박막 트랜지스터는 게이트 절연층을 사이에 두고 게이트와 이격되며, 아연 및 질소를 포함하는 결정질상의 반도체로 형성된 채널을 지닐 수 있다.
도 5a를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터는 기판(50)의 일영역 상에 형성된 게이트(52), 기판(50) 및 게이트(52) 상에 형성된 게이트 절연층(54)과 게이트(52)에 대응되는 게이트 절연층(54) 상에 형성된 채널(56) 및 게이트 절연층(54)으로부터 채널(56)의 양측상으로 연장되어 형성된 소스(58a) 및 드레인(58b)를 포함할 수 있다.
도 5a의 박막 트랜지스터를 구성하는 각 층의 형성 물질 등에 대해 설명한다. 참고로, 여기서 설명하는 각 층의 형성 물질은 동일한 명칭을 지닌 도 5b의 부재에 대해서도 적용될 수 있다.
기판(50)은 글래스 기판(glass substrate), 실리콘 기판(silicon substrate), 플라스틱 기판(plastic substrate) 또는 반도체 소자의 기판으로 사용되는 다른 기판일 수 있다. 기판(50)은 가요성(flexible)을 지닌 것일 수 있으며, 투명, 반투명 또는 불투명한 기판일 수 있다. 기판(50) 표면에서는 산화층이 형성될 수 있으며, 예를 들어 기판(50)이 실리콘 기판인 경우 그 표면에 실리콘 산화막이 형성된 것일 수 있다.
게이트(52)는 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등의 전도성 물질로 형성될 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 예를 들어 게이트(52)는 Au, Ag, Al, Pt, Ti, Pt, Ru, Mo, W, Cu, Nd, Cr, Ta 등의 금속이나 이들을 포함하는 합금으로 형성될 수 있다. 그리고, 게이트(52)는 In-Sn-O(indium tin oxide: ITO), In-Zn-O(indium zinc oxide: IZO), Al-Zn-O(aluminum zinc oxide: AZO), Ga-Zn-O(gallium zinc oxide: GZO) 또는 Zn-Sn-O(zinc tin oxide: ZTO) 등의 전도성 산화물 또는 이들을 포함하는 화합물로 형성될 수 있다.
게이트 절연층(54)은 실리콘 산화물(SiO2) 또는 실리콘 산화물보다 높은 유전 상수를 지닌 high-k 물질로 포함하는 물질로 형성될 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 예를 들어 게이트 절연층(54)은 실리콘 산화물(SiO2), 실리콘 질화물((Si3N4층), 하프늄 산화물(HfO2) 또는 알루미늄 산화물(Al2O3)등을 포함할 수 있다.
채널(56)은 아연 기반의 결정질 반도체를 포함하여 형성된 것일 수 있다. 결정질 반도체는 아연(zinc:Zn), 및 질소(nitrogen:N)를 포함할 수 있으며, 추가적으로 산소(oxygen:O)를 더 포함할 수 있다. 즉, 채널(56)을 형성하는 결정질 반도체는 아연(Zn) 및 질소(N)의 2원계 물질일 수 있으며, 여기에 산소(O)를 더 포함하는 3원계 무기 반도체(inorganic semiconductor)일 수 있으며, ZnOxNy(x≥0, y>0), x+y=1, y=0.4~1.0)의 화학식으로 표현될 수 있다. 채널(56)은 아연(Zn), 산소(O), 질소(N) 이외에 적어도 하나 이상의 다른 원소를 추가적으로 더 포함할 수 있다. 예를 들어 하프늄(Hf) 또는 불소(F)와 같은 물질들을 더 포함할 수 있다. 그리고, 채널(56)은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, Ⅵ족 원소, Ⅶ 족 원소, 전이금속 원소 또는 란탄(Ln) 계열 원소 중 적어도 하나의 원소를 더 포함할 수 있다. 채널(56)은 전체 또는 일부가 결정질상일 수 있으며, 전체 채널(56)의 적어도 30% 이상의 영역이 결정질상일 수 있으며, 80% 이상의 영역이 결정질상일 수 있다. 채널(56)과 게이트 절연층(54) 사이에는 시드층이 더 형성될 수 있다. 시드층은 채널(56)을 형성하는 반도체의 형성 시 결정화를 유도하기 위한 것으로 반도체 물질 또는 절연 물질로 형성될 수 있다. 시드층에 사용될 수 있는 반도체 물질로는 예를 들어, ZnO, ZnN, Zn3N2, ZnNF, ZnONF 또는 ZnF2일 수 있다. 그리고, 시드층에 사용될 수 있는 절연 물질은 CeO2, MgO, CaO, Al2O3 또는 AlN 일 수 있다. 시드층이 반도체 물질로 형성되는 경우, 시드층은 나노미터 두께의 모노레이어로 형성할 수 있으며, 또한 수 마이크로미터 두께로도 형성시킬 수 있다. 예를 들어 시드층은 0.1 내지 10nm의 두께로 형성할 수 있다.
소스(58a) 및 드레인(58b)은 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등의 전도성 물질로 형성될 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 소스(58a) 및 드레인(58b)은 게이트(52)와 유사한 물질로 형성된 것일 수 있다. 소스(58a) 및 드레인(58b)은 게이트(52)와 동일한 물질로 형성될 수 있으며, 서로 다른 물질로 형성된 것일 수 있다.
도 5b를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터는 기판(500) 상에 서로 이격되어 각각 형성된 소스(502a) 및 드레인(502b), 소스(502a) 및 드레인(502b)과 각각 접촉하면서, 소스(502a) 및 드레인(502b) 사이의 기판(500) 상에 형성된 채널(504), 기판(500), 소스(502a), 드레인(502b) 및 채널(504) 상에 형성된 게이트 절연층(506) 및 채널(504)에 대응되는 게이트 절연층(506) 상에 형성된 게이트(508)를 포함할 수 있다. 기판(500) 표면에서는 산화층이 형성될 수 있으며, 예를 들어 기판(500)이 실리콘 기판인 경우 그 표면에 실리콘 산화막이 형성될 수 있다. 그리고, 채널(504) 하부, 즉, 채널(504)과 기판(500) 사이에는 채널(504)을 형성하는 반도체의 형성 시 결정화를 유도하기 위한 시드층이 더 형성될 수 있다.
이하, 도 6a 내지 도 6c를 참조하여 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하고자 한다. 여기서는, 도 5a에 나타낸 바텀 게이트형 박막 트랜지스터의 제조 방법을 예시적으로 설명한다.
도 6a를 참조하면, 기판(50)의 일영역 상에 게이트(52)를 형성하고, 기판(50) 및 게이트(52) 상에 게이트 절연층(54)을 형성할 수 있다. 기판(50)은 글래스 기판, 실리콘 기판, 플라스틱 기판 또는 반도체 소자의 기판으로 사용되는 다른 기판일 수 있다. 기판(50)은 가요성을 지닌 것일 수 있으며, 투명, 반투명 또는 불투명한 기판일 수 있다. 기판(50) 표면에서는 산화층(50a)이 형성될 수 있으며, 예를 들어 기판(50)이 실리콘 기판인 경우 그 표면에 실리콘 산화막이 형성된 것일 수 있다. 게이트(52)는 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등의 전도성 물질로 형성될 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 게이트 절연층(54)은 실리콘 산화물(SiO2) 또는 실리콘 산화물보다 높은 유전 상수를 지닌 high-k 물질로 포함하는 물질로 형성될 수 있으며, 단층 또는 다층 구조로 형성될 수 있다.
도 6b를 참조하면, 게이트(52)에 대응되는 게이트 절연층(54) 상에 채널(56)을 형성할 수 있다. 채널(56)은 결정질 반도체로 형성될 수 있으며, 결정질 반도체는 아연(Zn) 및 질소(N)를 포함하는 2원계 물질 또는 여기에 산소(O)를 더 포함하는 3원계 무기 반도체일 수 있다. 그리고, 결정질 반도체는 아연(Zn), 산소(O), 질소(N) 이외에 적어도 하나 이상의 다른 원소를 추가적으로 더 포함할 수 있다. 예를 들어 하프늄(Hf) 또는 불소(F)와 같은 물질들을 더 포함할 수 있다. 그리고, 채널(56)은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 또는 란탄(Ln) 계열 원소 중 적어도 하나의 원소를 더 포함하여 형성할 수 있다. 채널(56)은 전체 또는 일부가 결정질상일 수 있으며, 전체 채널(56)의 적어도 30% 이상의 영역이 결정질상일 수 있으며, 80% 이상의 영역이 결정질상을 포함하도록 형성될 수 있다.
채널(56)을 구성하는 반도체를 결정화하기 위하여, 아연(Zn), 산소(O) 및 질소(N) 등으로 반도체를 형성한 후 섭씨 약 350도 이상, 예를 들어 섭씨 400도 내지 800도의 온도 범위에서 열처리 공정을 실시할 수 있다. 열처리 공정은 가열로, 핫플레이트 또는 레이저를 이용하여 실시할 수 있으며 제한은 없다. 선택적으로 채널(56)을 구성하는 반도체를 결정화하기 위하여, 게이트 절연층(54) 상에 먼저 시드층(60)을 형성하고 시드층(60) 상에 반도체를 형성할 수 있다. 시드층(60)은 반도체 물질 또는 절연 물질로 형성될 수 있다. 반도체 물질로는 예를 들어, ZnO, ZnN, Zn3N2, ZnNF, ZnONF 또는 ZnF2일 수 있으며, 절연 물질은 CeO2, MgO, CaO, Al2O3 또는 AlN 일 수 있다. 시드층(60)을 반도체 물질로 형성하는 경우, 시드층(60)은 나노미터 두께의 모노레이어로 형성할 수 있으며, 예를 들어 0.1 내지 10nm의 두께로 형성할 수 있다. 채널(56)은 수십 나노미터의 두께로 형성할 수 있으며, 예를 들어 30nm의 두께로 형성할 수 있다.
도 6c를 참조하면, 게이트 절연층(54) 및 채널(56) 상에 전도성 물질을 이용하여, 소스(58a) 및 드레인(58b)을 형성할 수 있다. 소스(58a) 및 드레인(58b)은 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등의 전도성 물질로 형성될 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 소스(58a) 및 드레인(58b)은 게이트(52)와 유사한 물질로 형성된 것일 수 있다. 소스(58a) 및 드레인(58b)은 게이트(52)와 동일한 물질로 형성될 수 있으며, 서로 다른 물질로 형성된 것일 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터는 디스플레이와 같은 표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터는 고이동도 특성을 지닐 수 있으며, 높은 신뢰성을 지닐 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터는 차세대 고성능, 고해상도의 대면적 표시장치에 적용될 수 있다. 그리고 본 발명의 실시예에 따른 박막 트랜지스터는 메모리소자 또는 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도면에 나타낸 박막 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
10, 200, 30: 하부 구조체 12: 비정질 반도체
210: 제 1비정질 반도체 220: 제 1결정질 반도체
212: 제 2비정질 반도체 222: 제 2결정질 반도체
32, 60: 시드층 34, 44, 46: 결정질 반도체
40, 52, 508: 게이트 48: ZnO 리치 조성 영역
54, 506: 게이트 절연층 56, 504: 채널
58a, 502a: 소스 58b, 502b: 드레인
50a: 산화층
210: 제 1비정질 반도체 220: 제 1결정질 반도체
212: 제 2비정질 반도체 222: 제 2결정질 반도체
32, 60: 시드층 34, 44, 46: 결정질 반도체
40, 52, 508: 게이트 48: ZnO 리치 조성 영역
54, 506: 게이트 절연층 56, 504: 채널
58a, 502a: 소스 58b, 502b: 드레인
50a: 산화층
Claims (20)
- 게이트 절연층을 사이에 두고 게이트와 이격되어 형성된 채널을 포함하며,
상기 채널은 아연 및 질소를 포함하는 결정질상의 반도체로 형성된 박막 트랜지스터. - 제 1항에 있어서,
상기 채널은 산소를 더 포함하여 형성된 박막 트랜지스터. - 제 1항 또는 제 2항에 있어서,
상기 게이트는 기판의 일영역 상에 형성되며,
상기 게이트 절연층은 상기 기판 및 상기 게이트 상에 형성되며,
상기 채널은 상기 게이트에 대응되는 상기 게이트 절연층 상에 형성되며,
상기 채널의 양측부에 형성된 소스 및 드레인를 포함하는 박막 트랜지스터. - 제 1항 또는 제 2항에 있어서,
기판; 및
상기 기판 상에 서로 이격되어 각각 형성된 소스 및 드레인;을 포함하며,
상기 채널은 상기 소스 및 드레인과 각각 접촉하면서, 상기 소스 및 드레인 사이의 상기 기판 상에 형성되며,
상기 게이트 절연층은 상기 소스, 드레인 및 상기 채널 상에 형성되며,
상기 게이트는 상기 채널에 대응되는 상기 게이트 절연층 상에 형성된 박막 트랜지스터. - 제 1항 내지 제 4항 중 어느 한 항에 있어서,
상기 채널은 ZnOxNy(x≥0, y>0), x+y=1, y=0.4~1.0)의 화학식으로 표현되는 결정질 반도체로 형성된 박막 트랜지스터. - 제 1항 내지 제 4항 중 어느 한 항에 있어서,
상기 채널은 다수의 결정질상들을 포함하여 형성된 박막 트랜지스터. - 제 1항 내지 제 4항 중 어느 한 항에 있어서,
상기 채널은 하프늄, 갈륨, 황, 염소 또는 불소를 포함하는 박막 트랜지스터. - 제 7항에 있어서,
상기 하프늄, 갈륨, 황, 염소 또는 불소는 전체 채널 형성 물질 대비하여 0.1 내지 10 atomic %의 조성 범위를 지닌 박막 트랜지스터. - 제 1항 내지 제 4항에 있어서,
상기 채널은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, Ⅵ족 원소, Ⅶ 족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나의 원소를 더 포함하는 박막 트랜지스터. - 박막 트랜지스터의 제조 방법에 있어서,
상기 박막 트랜지스터는 게이트 절연층을 사이에 두고 게이트와 이격되어 형성된 채널을 포함하며,
상기 채널은 아연 및 질소를 포함하는 반도체를 결정화하여 형성하는 박막 트랜지스터의 제조 방법. - 제 10항에 있어서,
상기 반도체는 산소를 더 포함하여 형성된 박막 트랜지스터의 제조 방법. - 제 10항에 있어서,
상기 채널은 아연 및 질소를 포함하는 반도체를 열치리하여 결정화시키는 박막 트랜지스터의 제조 방법. - 제 12항에 있어서,
상기 열처리의 온도 범위는 섭씨 400도 내지 800도인 박막 트랜지스터의 제조 방법. - 제 10항에 있어서,
상기 채널은 아연 및 질소를 포함하는 반도체를 시드층 상에 형성함으로써 결정화시키는 박막 트랜지스터의 제조 방법. - 제 14항에 있어서,
상기 시드층은 반도체 물질 또는 절연 물질로 형성되는 박막 트랜지스터의 제조 방법. - 제 15항에 있어서,
상기 반도체 물질은 ZnO, ZnN, ZnNF, ZnONF 또는 ZnF2로 형성되는 박막 트랜지스터의 제조 방법. - 제 15항에 있어서,
상기 절연 물질은 CeO2, MgO, CaO, Al2O3 또는 AlN로 형성되는 박막 트랜지스터의 제조 방법. - 제 10항에 있어서,
상기 채널은 ZnOxNy(x≥0, y>0), x+y=1, y=0.4~1.0)의 화학식으로 표현되는 결정질 반도체로 형성된 박막 트랜지스터의 제조 방법. - 제 10항에 있어서,
상기 채널은 하프늄, 갈륨, 황, 염소 또는 불소를 포함하여 형성하는 박막 트랜지스터의 제조 방법. - 제 19항에 있어서,
상기 하프늄, 갈륨, 황, 염소 또는 불소는 전체 채널 형성 물질 대비하여 0.1 내지 10 atomic %의 조성 범위를 지닌 박막 트랜지스터의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130096113A KR20150019355A (ko) | 2013-08-13 | 2013-08-13 | 박막 트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130096113A KR20150019355A (ko) | 2013-08-13 | 2013-08-13 | 박막 트랜지스터 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150019355A true KR20150019355A (ko) | 2015-02-25 |
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ID=52578495
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| Application Number | Title | Priority Date | Filing Date |
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| KR20130096113A KR20150019355A (ko) | 2013-08-13 | 2013-08-13 | 박막 트랜지스터 및 그 제조 방법 |
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| KR (1) | KR20150019355A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017061838A1 (ko) * | 2015-10-08 | 2017-04-13 | 한양대학교 산학협력단 | 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법 |
| KR20200060222A (ko) * | 2018-11-21 | 2020-05-29 | 성균관대학교산학협력단 | 비정질 박막 트랜지스터 및 이의 제조 방법 |
-
2013
- 2013-08-13 KR KR20130096113A patent/KR20150019355A/ko not_active Application Discontinuation
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| WO2017061838A1 (ko) * | 2015-10-08 | 2017-04-13 | 한양대학교 산학협력단 | 투명 활성층, 이를 포함하는 박막 트랜지스터, 및 그 제조 방법 |
| KR20200060222A (ko) * | 2018-11-21 | 2020-05-29 | 성균관대학교산학협력단 | 비정질 박막 트랜지스터 및 이의 제조 방법 |
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