JP2021068866A - 酸化物半導体装置およびその製造方法 - Google Patents

Abstract

【課題】高移動度、およびしきい電位制御を実現する酸化物半導体装置を得る。【解決手段】ゲート電極とソース・ドレイン電極との間に、ゲート絶縁膜と酸化物半導体チャネル層とを有し、ゲート絶縁膜が、ゲート電極と酸化物半導体チャネル層との間に存在し、酸化物半導体チャネル層が、インジウムを含む酸化物半導体からなる第一のチャネル層と、少なくとも亜鉛と錫の酸化物を含む酸化物半導体からなる第二のチャネル層とを有する酸化物半導体装置の製造方法において、少なくとも第一のチャネル層の形成時に、１６０℃以上２０５℃以下で上記基板を加熱する。【選択図】図５Ａ

Description

本発明は、酸化物半導体装置およびその製造方法に関する。

酸化物半導体は、化学蒸着法（ＣＶＤ）で成膜されるアモルファスシリコンとは異なり、スパッタリング法で成膜することができるため、膜の均一性に優れ、ディスプレイの大型化、高精細化の要求に対応し得る。また、酸化物半導体は、アモルファスシリコンよりもオン特性に優れ、高輝度・高コントラスト化、高速駆動に有利である上、オフ時のリーク電流が低く、消費電力低減（省電力化）も期待できる。そこで、酸化物半導体はディスプレイ用ＴＦＴ（薄膜トランジスタ）のチャネル層に好適な材料として提案されている。

ディスプレイ用ＴＦＴのチャネル層に好適な酸化物半導体として、例えば、インジウムガリウム亜鉛複合酸化物（ＩＧＺＯという）を用いた半導体デバイスが知られている。また、インジウム錫亜鉛複合酸化物（ＩＴＺＯという）や亜鉛錫複合酸化物（ＺＴＯという）等、の電極加工プロセスへの耐性の大きな酸化物半導体材料も知られている（特許文献１参照）。また、本発明者らは、酸化物ＴＦＴの高移動度化および低コストを実現する、酸化物半導体装置の製造技術について提案している（特許文献２参照）。

特開２０１２−１７８４９３号公報 特開２０１９−３３１４３号公報

エス・アイ・ディー ２０１０ダイジェスト、１２８７ページ〜１２９０ページ ジャーナル・オブ・アプライド・フィジックス、８３、１４５ページ〜１５４ページ、１９９８年６月４日

上記の従来技術において、酸化物半導体材料による高移動度薄膜トランジスタにより、液晶ディスプレイや有機ＥＬディスプレイを製造しようとすると、以下の様な課題が存在することが分かっている。

一般的に、高移動度特性を有する酸化物半導体では、高移動度は実現するが、しきい電位制御が困難であり、またプロセスや周囲の環境に影響を受けやすく、しきい電位安定性の確保も困難である。従って、これらを安定的に画素スイッチとして利用することは、現状では不可能である。

これに対して、移動度の異なる酸化物半導体層を積層し、しきい電位制御と高移動度化を実現する方法がある。この方法を用いると、上記の高移動度材料で起こりやすいしきい電位不安定性は制御しやすい。しかし、成膜条件や成膜後の活性化処理（アニール）条件の緻密な制御が必要となる。ここで、重要なことは、キャリアを供給する役割を行う第一のチャネル層が良好なキャリア数となる条件で活性化処理する必要があること、更にキャリアをゲートバイアスにより空乏化し、しっかりOFF動作させる第二のキャリア層が必要であること、である。この二つのチャネル層の最適な活性化温度を導き出すことが課題となる。しかしながら、ＩＧＺＯ等で通常用いられる３５０℃程度の活性化処理温度を上記の積層構造ＴＦＴに採用すると、キャリアが過剰となり、一方２００℃程度の低温ではキャリアが発生せず、良好な活性化処理条件を導き出せないのが現状である。

また、成膜後の活性化処理を行わず、常温成膜にて高移動度化を実現させた例もある（非特許文献１参照）。この例の場合、その後の工程における加熱処理によりＴＦＴとして動作が困難になることが確認されている。すなわち、図１（ａ）に示すように、常温成膜後に大気中で２００℃の活性化処理したものは、半導体としての特性を有している。一方、図１（ａ）に示すように、活性化処理後に２５０℃でパッシブ膜形成したものは、半導体としての特性が失われてしまう。これは、特性のみならず、製造工程における熱履歴耐性も現実的なデバイス製造には欠かせない特性となっていることを示している。上記のような特性、安定性では、高精細ディスプレイの画素スイッチやＯＬＥＤディスプレイのドライバとしては不適である。そのため、しきい電位変動を適正な値に制御し、安定的かつ超高移動度動作が可能な酸化物半導体材料、デバイス技術、プロセス技術が望まれる。この課題は、高移動度化を実現する酸化物半導体薄膜トランジスタ、特に積層構造により高移動度化を実現する技術に特有の課題である。

本発明は、上記のような課題に鑑みなされたものであり、高移動度、およびしきい電位制御を実現する酸化物半導体装置およびその製造方法を提供することにある。

本発明に係る酸化物半導体装置の製造方法は、好ましい例によれば、基板上に、ゲート電極と、ソース・ドレイン電極とを有し、
前記ゲート電極と前記ソース・ドレイン電極との間に、ゲート絶縁膜と酸化物半導体チャネル層とを有し、
前記ゲート絶縁膜は、前記ゲート電極と前記酸化物半導体チャネル層との間に存在し、
前記酸化物半導体チャネル層は、インジウムを含む酸化物半導体からなる第一のチャネル層と、少なくとも亜鉛と錫の酸化物を含む酸化物半導体からなる第二のチャネル層とを有する酸化物半導体装置の製造方法であって、
少なくとも前記第一のチャネル層の形成時に、１６０℃以上２０５℃以下で、前記基板を加熱する、酸化物半導体装置の製造方法として構成される。

本発明に係る酸化物半導体装置は、好ましい例によれば、基板上に、ゲート電極と、ソース・ドレイン電極とを有し、
前記ゲート電極と前記ソース・ドレイン電極との間に、ゲート絶縁膜と酸化物半導体チャネル層とを有し、
前記ゲート絶縁膜は、前記ゲート電極と前記酸化物半導体チャネル層との間に存在し、
前記酸化物半導体チャネル層は、インジウムを含む酸化物半導体からなり、キャリア密度が１０^１６〜１０^１８ｃｍ^−３の第一のチャネル層と、少なくとも亜鉛と錫の酸化物を含む酸化物半導体からなり、キャリア密度が１０^１９〜１０^２０ｃｍ^−３の第二のチャネル層と、を有する酸化物半導体装置、として構成される。

本発明によれば、高移動度、およびしきい電位制御を実現する酸化物半導体装置を実現できる。

常温成膜したＺＴＯ／ＩＴＯ積層薄膜トランジスタにおける、成膜時基板加熱温度とＴＦＴ特性の関係を示す図である。 一実施例による、酸化物積層薄膜トランジスタの製造工程を示す図である。 一実施例による、酸化物積層薄膜トランジスタの製造工程を示す図である。 トップゲート型の酸化物積層薄膜トランジスタを示す断面図である。 ディスプレイ画素電極周辺の構造とＴＦＴの構造を示す上面模式図である。 一実施例による、ＺＴＯ／ＩＴＯ積層薄膜トランジスタにおける、成膜時基板加熱温度とＴＦＴ特性の関係を示す図である。 一実施例による、ＺＴＯ／ＩＴＯ積層薄膜トランジスタにおける、成膜時基板加熱温度とＴＦＴ特性の関係を示す図である。 一実施例による、ＺＴＯ／ＩＴＯ積層薄膜トランジスタにおける、成膜時基板加熱温度とＴＦＴ特性の関係を示す図である。 ＺＴＯ／ＩＴＯ積層薄膜トランジスタにおける、ＩＴＯ層成膜時基板加熱温度の違いによるＴＦＴ特性の変化を説明する図である。 ＩＴＯ単層薄膜トランジスタにおける、成膜時基板加熱温度の違いによるＴＦＴ特性の変化を説明する図である。 ＺＴＯ／ＩＴＯ積層薄膜トランジスタ（成膜時基板加熱温度２００℃）における、その後の熱工程（大気中、２５０℃、１時間）による特性安定性を説明する図である。 酸化物積層薄膜トランジスタによる高移動度／しきい電位両立メカニズムを示す図である。

高移動度を実現するための積層チャネル構造ＴＦＴ、例えば、ゲート絶縁膜に接する第一のチャネル酸化物としてＩＺＯやＩＴＯなどのIｎを含む酸化物層、その第一のチャネル酸化物層上に積層する第二のチャネル酸化物としてＺＴＯ系酸化物半導体層を用いる酸化物半導体装置において、従来は、そのチャネル層の活性化処理として、大気中での高温アニール処理を用いていた。これに対し、本発明者らは、高移動度化としきい電位制御を実現するために、真空中での成膜に基板加熱法を用い、最適な基板の加熱温度条件を見出した。すなわち、第一のチャネル層の形成時に１６０℃〜２０５℃で基板を加熱することにより、第一のチャネル層に十分なキャリア供給機能を与え、かつ、第二のチャネル層では空乏化によるしきい電位制御を容易に行うことができることを見出した。従来の活性化処理では、アニール時間が１時間以上の長時間が必要であったが、本発明は第一のチャネル層形成時に上記加熱条件で基板を加熱することで、活性化処理も、第一のチャネル層の成膜時間内に行うことができる。これにより、従来の活性化処理に係る時間を省略でき、成膜と活性化処理に関わるスループットが大幅に改善される。また、プラスティック基板でも耐性のある比較的低温処理での活性化処理が可能となるため、フレキシブル基板上のディスプレイデバイスや他のフレキシブルデバイスへの適用も有利である。

以下、図面を参照して、本発明の実施形態について説明する。
なお、本発明は以下の実施形態の記載内容や数値に限定して解釈されるものではない。また、本明細書の図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

以下、酸化物半導体材料を用いた積層構造酸化物半導体薄膜トランジスタの一例について説明する。本実施例のチャネル層は、第一のチャネル層がＩＴＯ（膜厚５ｎｍ）、第二のチャネル層がＺＴＯ系材料（膜厚２５ｎｍ）である。

図２Ａ、図２Ｂは、ボトムゲート型の酸化物薄膜トランジスタ（ＴＦＴ）の製造工程の一例を示す断面図を示す。
基板１０は例えば無アルカリガラス基板であり、この基板１０上にゲート電極１となる電極層を形成する（図２Ａ(a)）。電極層は、例えばＭｏ層やＭｏＷ層（膜厚１００ｎｍ）をＤＣマグネトロンスパッタ法などにより成膜する。その後、ホトレジストパターンを形成し、これをマスクとしてゲート電極加工を行う。

次に、形成されたゲート電極パターン１を被覆するように、ＰＥ−ＣＶＤ法などによりゲート絶縁膜層２を形成する（図２Ａ(b)）。ここでは、ゲート絶縁膜層２としてＳｉＯ_ｘ（膜厚１００ｎｍ）を形成する。

その後、第一のチャネル層３となるＩｎ（インジウム）を含む酸化物層をＤＣマグネトロンスパッタ法により成膜する（図２Ａ(c)）。ここでは、例えば膜厚５ｎｍのＩＴＯ層３を形成する。この時、錫組成約１０ａｔ％のＩＴＯターゲット材を用い、成膜条件、常温雰囲気、成膜圧力０．５Ｐａ、スパッタガスＡｒ/Ｏ_２混合ガス（酸素添加割合約２０％）、ＤＣパワー５０Ｗ、成膜時基板加熱温度１６０〜２０５℃にて成膜した。

次に、第一のチャネル層３の上に、第二のチャネル層４であるＺＴＯ系酸化物層（膜厚２５ｎｍ）を、第一のチャネル層と同様にＤＣマグネトロンスパッタ法により形成する。ＺＴＯ系酸化物層は、亜鉛組成７４ａｔ％（Ａｌ 添加量０．０４ａｔ％相当）のＺＴＯ系ターゲット材を用い、成膜条件、常温雰囲気、成膜圧力０．５Ｐａ、スパッタガスＡｒ/Ｏ_２混合ガス（酸素添加割合約３０％）、ＤＣパワー５０Ｗ、成膜時基板加熱温度１５０℃〜２０５℃にて成膜した。
その後、ホトレジストパターン５を形成し、これをマスクとしてチャネル領域を加工する（図２Ａ(d)）。加工には、シュウ酸系エッチング液などを用いる。

その後、ソース・ドレイン電極層６となる例えば、Ｍｏ/Ａｌ/Ｍｏ層やＭｏ、Ｍｏ合金層をマグネトロンＤＣスパッタリングや蒸着法により形成する（図２Ｂ(e)）。
ソース・ドレイン電極層６は、更にホトレジストパターン７をマスクとしてＰＡＮ系エッチング液などによりソース・ドレイン電極パターンに加工を行う（図２Ｂ(f)）。

その後、表面保護のため、ＳｉＮ_ｘ/ＳｉＯ_ｘなどの保護膜８をＰＥ−ＣＶＤ法などにより形成する（図２Ｂ(g)）。以上の工程を経て、酸化物半導体材料によるＴＦＴが完成する。完成したＴＦＴを上面から見た模式図を図４に示す（後述）。

ここで、第二のチャネル層４の組成に関して言えば、第二のチャネル層の亜鉛と錫の酸化物から構成される酸化物半導体の亜鉛／（亜鉛＋錫）組成は、原子比で０．７０以上０．９０以下、が好ましい。さらに、第二のチャネル層４のＡｌ、Ｇａ、Ｗ等の添加材料について言えば、第二のチャネル層の亜鉛と錫の酸化物から構成される酸化物半導体が、インジウムを含まず、アルミニウムを０．０１６ａｔ％〜７ａｔ％含んだ亜鉛‐錫複合酸化物、または、ガリウムを４．５ａｔ％〜２３ａｔ％含んだ亜鉛‐錫複合酸化物、または、タングステンを０．０７ａｔ％〜３．８ａｔ％含んだ亜鉛‐錫複合酸化物、またはこれらの複数を上記範囲内の濃度で含む亜鉛‐錫複合酸化物において、良好な効果が得られた。

図３は、トップゲート型の酸化物積層薄膜トランジスタ（ＴＦＴ）の一例を示す。
トップゲート構造のＴＦＴは、基板１０上に、ソース・ドレイン電極６に接して第二のチャネル層４が形成され、第二のチャネル層４に接して第一のチャネル層３が形成され、第一のチャネル層３を覆うように、ゲート絶縁膜２が形成される。そして、ゲート絶縁膜２上にゲート電極１が形成されて構成される。なお、８は保護膜層、９は素子分離膜、である。この第一のチャネル層３の形成時に１６０℃以上２０５℃以下で基板１０を加熱することで、上記実施例と同様の作用効果が得られる。

図４は、完成したＴＦＴを上面から見た模式図である。画素電極（透明電極）２３に対して、ＴＦＴ２０を介して、ゲート線２１とデータ線２２が配置される。このＴＦＴは、ディスプレイなどの画素電極制御用に用いられることが多い。図４は、ＴＦＴのゲート線２１、データ線２２、画素電極２３との位置関係を概略的に示したものである。ディスプレイの場合には、これがアレイ状に連続して形成される。

図５は、薄膜トランジスタ（Ｌ／Ｗ＝２μｍ／１００μｍ）の電気特性（しきい電位（横軸）、電界効果移動度（縦軸））と成膜時基板加熱温度の関係を示す。図５Ａは全体図を示し、図５Ｂ，５Ｃは図５Ａの各温度における、しきい電位（横軸）と電界効果移動度（縦軸）の関係を示すグラフの拡大図である。なお、図中の電流-電圧特性のグラフ（１５０℃から２５０℃までの８つのグラフ）については、上から、Ｖ_ｄ＝１０Ｖ、１Ｖ、０．１Ｖのデータを示す。

まず、成膜時基板加熱温度が１５０℃の場合、しきい電位が正側にシフトし、移動度も低い値であることが分かる。これは、キャリアの供給が不十分であることを示しており、この成膜時基板加熱温度ではチャネル層の活性化が不十分な状態であることを示している。

一方、成膜時基板加熱温度１６０℃〜２０５℃の範囲では、しきい電位が０Ｖ付近に制御され、移動度も４０ｃｍ^２／Ｖｓ以上の良好な特性を確認できた。これは、キャリア供給が十分あり、かつ、ゲートバイアスにより制御可能な状態であることを示している。

更に成膜時基板加熱温度を上げると、しきい電位が徐々に負側にシフトし、成膜時基板加熱温度２５０℃ではＯＦＦできない電流‐電圧特性となり、トランジスタ動作しないことが分かる。この状態は、キャリア供給が過剰となり、ゲートバイアスで制御できる範囲を超えてしまったものと考えられる。

このメカニズムを考えるため、第一のチャネル層であるＩＴＯ層の成膜時基板加熱温度を２００℃に、第二のチャネル層であるＺＴＯ系酸化膜層の成膜時基板加熱温度を１５０℃に変更した場合のＴＦＴ特性を調査した。その結果を、図６に示す。比較のため、第一のチャネル層と第二のチャネル層の双方の成膜時基板加熱温度が１５０℃の場合の特性を併記する（図６（a））。第一のチャネル層であるＩＴＯ層の成膜時基板加熱温度を２００℃とすることで、電流‐電圧特性が良好な状態に変わっていることが分かる（図６（b））。この結果は、キャリア供給量を決めているのが主にＩＴＯ層であることを示しており、ＩＴＯ層から供給されるキャリアが成膜時基板加熱温度１６０℃以上で十分な濃度に達することが分かる。

更に、今回、ＴＦＴの試作に用いた厚さ５ｎｍのＩＴＯ層を用いて単層ＴＦＴを試作し、成膜時基板加熱温度とＴＦＴ特性を調査した結果を図７に示す。ＩＴＯ単層ＴＦＴは、成膜時基板加熱温度１５０℃ではしきい電位が負側にシフトしている（図７（a））。この状態でトランジスタ動作を示しており、その際のキャリア密度は１０^１６〜１０^１８ｃｍ^−３と推定される。

一方、ＩＴＯ単層ＴＦＴの成膜時基板加熱温度２００℃では、ＯＦＦできず、透明導電膜の特性を示した（図７（b））。ＩＴＯの結晶化温度は、１５０℃〜１６０℃の間と言われており（非特許文献２）、結晶化が進み、十分なキャリア供給が行われる状態に変化することが考えられる。これにより、図５Ａに示す、１６０℃以上で高移動度ＴＦＴの動作条件に達するものと考えられる。

更に、ＩＴＯ単層ＴＦＴの成膜時基板加熱温度が上昇して２０５℃を超えると、結晶化がさらに進行し、結晶粒径が拡大し、キャリアが過剰な状態となる。この状態では、ゲートバイアスで制御可能な１０^２０ｃｍ^‐３を超えるため、しきい電位が負側へシフト、または透明導電膜の様にＯＦＦできない特性となる。この際、第二のチャネル層であるＺＴＯ系酸化物層は、空乏化によりキャリア供給層であるＩＴＯ層からのキャリアを適切に制御する効果を持っている。１５０℃程度の低温からでも十分にＴＦＴ動作が可能であることが分かっており、成膜時基板加熱に影響されることなく、ＴＦＴとしてキャリア制御の効果を発揮する。また、ゲートバイアス電位が０Ｖ以上の条件では、ＩＴＯ層からのキャリアを受け、ソース・ドレイン電極間の流路となることができる。これにより、第一のチャネル層であるＩＴＯ層の成膜時基板加熱温度が１６０℃〜２０５℃の範囲で高移動度化としきい電位制御を良好に行うことができる。その際のＩＴＯ層から供給されるキャリア密度は、１０^１９〜１０^２０ｃｍ^−３と推定される。

本実施例によれば、基板１０の加熱処理が第一のチャネル層を形成する際の成膜時間内に活性化処理も済むため、通常の大気中での活性化処理（約６０分）に比較して、非常に短時間（数分）で済み、製造プロセスのスループットの向上も達成できる。また、第一のチャネル層の形成は、大気圧よりも低い０．１Ｐａ以上０．８Ｐａ以下という真空中で成膜をすることが好ましく、これにより活性化処理を阻害するＨやＨ_２Ｏの影響を抑制した状態で処理できるため、効果的に活性化処理が行われる。また、本発明は、その後に必要とされる表面保護等の、活性化処理とは別の熱処理工程、例えば２５０℃、１時間の熱処理に対しても、しきい電位が変動することもなく、安定した製造プロセスが可能である（図８）。

本実施例による積層ＴＦＴにおける効果を確認するため、ＴＦＴの信頼性評価であるＰＢＳ（正バイアスストレス、ゲートバイアス電位１５Ｖ）、ＮＢＩＳ（負バイアス光ストレス、ゲートバイアス電位‐１５Ｖ、光ストレス条件ＷＬＥＤ １０００ｌｘ）試験を行ったところ、１０００秒後の変動値としてそれぞれ、０．１３Ｖ、‐１．５７Ｖと良好な数値を示した。更に、活性化処理が２０５℃以下の低温で行われるため、２０５℃超の高温処理では困難なプラスティックフィルム上への形成が容易である。即ち、フレキシブル基板への直接形成をも可能となる。本発明は、低温形成、しきい電位安定性、高移動度の三つの課題を同時にクリアできるため、ディスプレイのみならず、次世代フレキシブルデバイスへの応用も可能となる。

ここで、図９を参照して、本実施例による積層ＴＦＴにおけるＩＴＯ層（第一のチャネル層）３３と、ＺＴＯ層（第二のチャネル層）３４の役割とメカニズムについて検討する。

まず、下層のＩＴＯ層はキャリア供給層として寄与し、高移動度化実現のために十分なキャリア発生を担う。従来のＩＧＺＯ系酸化物ＴＦＴに関する検討結果から推定して、１０^１９〜１０^２０ｃｍ^−３のキャリア密度が得られた場合、高移動度TFTとしての動作が行われ、そのための成膜時基板加熱温度が１６０〜２０５℃である。しかしながら、単純に高キャリア密度で高移動度化は実現できても、ゲートバイアスによりON/OFFが制御できなければ、高移動度ＴＦＴとしての活用は不可能である。そこで、本実施例の積層ＴＦＴの場合には、上層のＺＴＯ層３４が完全空乏化することで、キャリア供給層であるＩＴＯ層からのキャリア３６を制御し、OFFさせることが可能であり、高いV_th制御性を確保できる。また，ON状態では、ソース・ドレイン電極３５とコンタクトし、流路となることが可能であり、かつ、下層のＩＴＯ層より抵抗率が高いため、キャリアはＩＴＯ層３３を介して流れるため、高移動度化も実現できると考えられる。（なお図中、３１はゲート電極、３２はゲート絶縁膜である。）

本実施例において開示した、チャネル層および電極層の膜厚、成膜方法、加工（エッチング）方法等については、当然ながら製造するデバイスに求められる特性に応じ、種々変更が可能である。また、本実施例では典型的な成膜方法としてＤＣマグネトロンスパッタ法を用いたが、ＲＦ、ＤＣスパッタ、ＲＦマグネトロンスパッタ、ＥＣＲスパッタ、イオンプレーティング、反応性蒸着法など種々の成膜方法でも同じ効果が期待できる。また、本実施例では、薄膜トランジスタの一般的形状であるボトムゲートトップコンタクト型を用いて説明したが、これらを逆にしたトップゲート型薄膜トランジスタを用いて、同様にチャネル層等を配置すれば、上記と同じ効果が得られる。また、成膜時のみならず、真空中での加熱処理も原理的には全く同じため、上記と同じ効果が得られる。

本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、発明の趣旨を逸脱しない範囲で、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることが可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１：ゲート電極
２：ゲート絶縁膜層
３：第一のチャネル層
４：第二のチャネル層
５：ホトレジストパターン
６：ソース・ドレイン電極層
７：ホトレジストパターン
８：保護膜層
９：素子分離膜
１０：基板
１１：ゲート電極
１２：チャネル層
１３：ソース・ドレイン電極層
２０：薄膜トランジスタ
２１：ゲート線
２２：データ線
２３：画素電極（透明電極）
３１：ゲート電極
３２：ゲート絶縁膜
３３：第一のチャネル層
３４：第二のチャネル層
３５：ソース・ドレイン電極
３６：キャリア（電子）

Claims (9)

1. 基板上に、ゲート電極と、ソース・ドレイン電極とを有し、
   前記ゲート電極と前記ソース・ドレイン電極との間に、ゲート絶縁膜と酸化物半導体チャネル層とを有し、
   前記ゲート絶縁膜は、前記ゲート電極と前記酸化物半導体チャネル層との間に存在し、
   前記酸化物半導体チャネル層は、インジウムを含む酸化物半導体からなる第一のチャネル層と、少なくとも亜鉛と錫の酸化物を含む酸化物半導体からなる第二のチャネル層とを有する酸化物半導体装置の製造方法であって、
   少なくとも前記第一のチャネル層の形成時に、１６０℃以上２０５℃以下で、前記基板を加熱する、ことを特徴とする酸化物半導体装置の製造方法。
2. 前記基板上に前記ゲート電極を形成するステップと、
   前記ゲート電極を覆うように、前記ゲート絶縁膜を形成するステップと、
   前記ゲート絶縁膜上に、前記第一のチャネル層を形成するステップと、
   前記第一のチャネル層と前記ソース・ドレイン電極に接する前記第二のチャネル層を形成するステップと、を含み、
   少なくとも前記第一のチャネル層の形成時に、１６０℃以上２０５℃以下で、前記基板を加熱する、請求項１に記載の酸化物半導体装置の製造方法。
3. 前記基板上に、前記ソース・ドレイン電極に接して、前記第二のチャネル層を形成するステップと、
   前記第二のチャネル層に接する前記第一のチャネル層を形成するステップと、
   前記第一のチャネル層を覆うように、前記ゲート絶縁膜を形成するステップと、
   前記ゲート絶縁膜上に、前記ゲート電極を形成するステップと、を含み、
   少なくとも前記第一のチャネル層の形成時に、１６０℃以上２０５℃以下で、前記基板を加熱する、請求項１に記載の酸化物半導体装置の製造方法。
4. 前記第一のチャネル層がインジウム−錫複合酸化物を含む、請求項１ないし３のいずれかに記載の酸化物半導体装置の製造方法。
5. 前記第二のチャネル層が亜鉛‐錫複合酸化物を含む、請求項１ないし４のいずれかに記載の酸化物半導体装置の製造方法。
6. 前記第二のチャネル層の亜鉛と錫の酸化物から構成される酸化物半導体の亜鉛／（亜鉛＋錫）組成が、原子比で０．７０以上０．９０以下である、請求項５の酸化物半導体装置の製造方法。
7. 前記第二のチャネル層の亜鉛と錫の酸化物から構成される酸化物半導体が、アルミニウムを０．０１６ａｔ％〜７ａｔ％含んだ亜鉛‐錫複合酸化物、または、ガリウムを４．５ａｔ％〜２３ａｔ％含んだ亜鉛‐錫複合酸化物、または、タングステンを０．０７ａｔ％〜３．８ａｔ％含んだ亜鉛‐錫複合酸化物、またはこれらの複数を前記範囲内の濃度で含む亜鉛‐錫複合酸化物である、請求項６に記載の酸化物半導体装置の製造方法。
8. 前記酸化物チャネル層の成膜方法が、スパッタリング法によるものであり、かつ、成膜時の圧力が０．１Ｐａ以上０．８Ｐａ以下である、請求項７に記載の酸化物半導体装置の製造方法。
9. 基板上に、ゲート電極と、ソース・ドレイン電極とを有し、
   前記ゲート電極と前記ソース・ドレイン電極との間に、ゲート絶縁膜と酸化物半導体チャネル層とを有し、
   前記ゲート絶縁膜は、前記ゲート電極と前記酸化物半導体チャネル層との間に存在し、
   前記酸化物半導体チャネル層は、インジウムを含む酸化物半導体からなり、キャリア密度が１０^１６〜１０^１８ｃｍ^−３の第一のチャネル層と、少なくとも亜鉛と錫の酸化物を含む酸化物半導体からなり、キャリア密度が１０^１９〜１０^２０ｃｍ^−３の第二のチャネル層と、を有する
   ことを特徴とする酸化物半導体装置。

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