WO2013108327A1 - 薄膜トランジスタ - Google Patents

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Definitions

  • the present disclosure relates to a thin film transistor used for a liquid crystal display device or an organic EL display device.
  • organic EL display devices using current-driven organic EL elements have attracted attention as next-generation display devices.
  • a field effect transistor is used.
  • a switching transistor for controlling driving timing such as on / off of the organic EL element, and driving for controlling the light emission amount of the organic EL element is required.
  • Each of these thin film transistors preferably has excellent transistor characteristics, and various studies have been made.
  • an amorphous silicon film (amorphous silicon film) has been used as a channel formation region of such a thin film transistor.
  • an amorphous silicon film has a low on-current due to low mobility. . Therefore, in recent years, research and development for crystallizing an amorphous silicon film using a heat treatment by a laser beam or the like has been advanced in order to ensure the driving capability of the thin film transistor, that is, the on-current.
  • this crystallized silicon film is used for a thin film transistor, after forming the ohmic contact layer on the channel formation region, when the ohmic contact layer is processed, damage to the channel formation region remains, and the characteristics of the thin film transistor are reduced. There was a problem of deteriorating.
  • the present disclosure relates to a gate electrode formed on a substrate, a gate insulating film formed so as to cover the gate electrode, a semiconductor layer formed on the gate insulating film, and an etching formed on a channel formation portion of the semiconductor layer.
  • a stopper film, and a source electrode and a drain electrode formed so as to cover the end portions of the semiconductor layer and the etching stopper film.
  • An end portion of the etching stopper film that is not covered with the source electrode and the drain electrode is covered with a dummy pattern.
  • This configuration can provide a thin film transistor having stable characteristics without causing a significant increase in the number of steps.
  • FIG. 1 is a perspective view of an EL display device according to an embodiment.
  • FIG. 2 is a perspective view illustrating an example of a pixel bank of an EL display device according to an embodiment.
  • FIG. 3 is an electric circuit diagram showing a circuit configuration of a pixel circuit of a thin film transistor in one embodiment.
  • FIG. 4 is a schematic plan view showing a thin film transistor according to an embodiment.
  • 5 is a cross-sectional view taken along line 5-5 in FIG. 6 is a cross-sectional view taken along line 6-6 in FIG.
  • FIG. 7 is a schematic cross-sectional view of a thin film transistor in an embodiment for explaining the effect.
  • FIGS. 1 to 3 are diagrams showing an EL display device using thin film transistors
  • FIG. 1 is a perspective view showing the overall configuration of the EL display device
  • FIG. 2 is a perspective view showing an example of a pixel bank which is the main structure of FIG.
  • FIG. 3 is a diagram showing a circuit configuration of a pixel circuit for driving a pixel.
  • the EL display device includes a thin film transistor array device 1 in which a plurality of thin film transistors are arranged, an anode 2 as a lower electrode, an EL layer 3 as a light emitting layer made of an organic material, and a lower layer.
  • the light emitting part is composed of a light emitting part composed of a cathode 4 which is a transparent upper electrode, and the light emitting part is controlled to emit light by a thin film transistor array device.
  • the light emitting portion has a configuration in which an EL layer 3 is disposed between a pair of electrodes, an anode 2 and a cathode 4, and a hole transport layer is laminated between the anode 2 and the EL layer 3.
  • An electron transport layer is laminated between the layer 3 and the transparent cathode 4.
  • the thin film transistor array device 1 has a plurality of pixels 5 arranged in a matrix.
  • the thin film transistor array device 1 includes a plurality of gate wirings 7 arranged in a row, a plurality of signal wirings arranged in a row so as to intersect the gate wirings 7, and a parallel to the source wiring 8. And a plurality of power supply wires 9 (not shown in FIG. 1).
  • the gate wiring 7 connects the gate electrode 10g of the thin film transistor 10 operating as a switching element included in each pixel circuit 6 for each row.
  • the source wiring 8 connects the source electrodes 10 s of the thin film transistors 10 that operate as switching elements included in each of the pixel circuits 6 for each column.
  • the power supply wiring 9 connects the drain electrode 11d of the thin film transistor 11 operating as a driving element included in each of the pixel circuits 6 for each column.
  • each pixel 5 of the EL display device is configured by sub-pixels 5R, 5G, and 5B of three colors (red, green, and blue), and these sub-pixels 5R, 5G, and 5B are displayed on the display surface. It is formed so as to be arranged in a matrix on the top (hereinafter referred to as a sub-pixel column).
  • the sub-pixels 5R, 5G, and 5B are separated from each other by the bank 5a.
  • the bank 5a is formed such that a ridge extending in parallel with the gate wiring 7 and a ridge extending in parallel with the source wiring 8 intersect each other.
  • subpixels 5R, 5G, and 5B are formed in a portion surrounded by the protrusions (that is, an opening of the bank 5a).
  • the anode 2 is formed for each of the sub-pixels 5R, 5G, and 5B on the interlayer insulating film on the thin film transistor array device 1 and in the opening of the bank 5a.
  • the EL layer 3 is formed for each of the sub-pixels 5R, 5G, and 5B on the anode 2 and in the opening of the bank 5a.
  • the transparent cathode 4 is continuously formed on the plurality of EL layers 3 and the banks 5a so as to cover all the subpixels 5R, 5G, and 5B.
  • a pixel circuit 6 is formed for each of the sub-pixels 5R, 5G, and 5B.
  • Each of the sub-pixels 5R, 5G, and 5B and the corresponding pixel circuit 6 are electrically connected by a contact hole and a relay electrode that will be described later.
  • the subpixels 5R, 5G, and 5B have the same configuration except that the emission color of the EL layer 3 is different. Therefore, in the following description, the sub-pixels 5R, 5G, and 5B are all referred to as pixels 5 without being distinguished.
  • the pixel circuit 6 includes a thin film transistor 10 that operates as a switch element, a thin film transistor 11 that operates as a drive element, and a capacitor 12 that stores data to be displayed in the corresponding pixel.
  • the thin film transistor 10 includes a gate electrode 10g connected to the gate wiring 7, a source electrode 10s connected to the source wiring 8, a drain electrode 10d connected to the gate electrode 11g of the capacitor 12 and the thin film transistor 11, and a semiconductor film (FIG. Not shown).
  • the thin film transistor 10 stores the voltage value applied to the source wiring 8 in the capacitor 12 as display data.
  • the thin film transistor 11 includes a gate electrode 11g connected to the drain electrode 10d of the thin film transistor 10, a drain electrode 11d connected to the power supply wiring 9 and the capacitor 12, a source electrode 11s connected to the anode 2, and a semiconductor film (not shown). Z).
  • the thin film transistor 11 supplies a current corresponding to the voltage value held by the capacitor 12 from the power supply wiring 9 to the anode 2 through the source electrode 11s. That is, the EL display device having the above configuration employs an active matrix system in which display control is performed for each pixel 5 located at the intersection of the gate line 7 and the source line 8.
  • FIG. 4 is a schematic plan view showing a thin film transistor according to an embodiment
  • FIG. 5 is a sectional view taken along line 5-5 in FIG. 4
  • FIG. 6 is a sectional view taken along line 6-6 in FIG.
  • a gate electrode 22 is formed on the substrate 21, and a gate insulating film 23 is formed so as to cover the gate electrode 22.
  • An oxide semiconductor layer 24 is formed in an island shape over the gate insulating film 23.
  • An etching stopper film 25 is formed on the channel formation portion of the oxide semiconductor layer 24, and a source electrode 26s and a drain electrode 26d are formed so as to cover the ends of the oxide semiconductor layer 24 and the etching stopper film 25.
  • a thin film transistor is formed.
  • the end portion (the end portion in the vertical direction in FIG. 4) not covered with the source electrode 26s and the drain electrode 26d is covered with the dummy pattern 27.
  • the dummy pattern 27 is simultaneously formed of the same material when forming the source electrode 26s and the drain electrode 26d, and is formed in a state of being electrically separated from the source electrode 26s and the drain electrode 26d.
  • a passivation film is formed so as to cover the light emitting layer electrode formed on the upper layer so as to cover them, and the upper layer is formed through a contact hole formed in the passivation film. It is electrically connected to the electrode of the light emitting layer.
  • a glass substrate is used as the substrate 21.
  • a resin substrate for example, a metal such as Ti, Mo, W, Al, or Au, or a conductive oxide such as ITO (indium tin oxide) can be used.
  • a metal such as Ti, Mo, W, Al, or Au
  • a conductive oxide such as ITO (indium tin oxide)
  • an alloy such as MoW can also be used.
  • a metal laminate having good adhesion to the oxide for example, a metal sandwiching Ti, Al, Au, or the like can be used as the electrode.
  • an oxide thin film such as a silicon oxide film or a hafnium oxide film, a nitride film such as a silicon nitride film, a single layer film or a laminated film of a silicon oxynitride film, or the like is used.
  • an oxide semiconductor containing In, Zn, and Ga is used for the oxide semiconductor layer 24, but it is more preferable if it is amorphous.
  • a method for forming the oxide semiconductor layer 24 a DC sputtering method, a high frequency sputtering method, a plasma CVD method, a pulse laser deposition method, an ink jet printing method, or the like can be used.
  • the film thickness is preferably 10 nm to 150 nm. When the film thickness is less than 10 nm, pinholes are likely to occur, and when the film thickness is more than 150 nm, there is a problem that the leakage current at the time of turning off the transistor characteristics and the subthreshold swing value (S value) increase. .
  • a photosensitive organic insulating film material is used as the etching stopper film 25, as the etching stopper film 25, a photosensitive organic insulating film material is used.
  • a metal such as Ti, Mo, W, Al, Au, or a conductive oxide such as ITO can be used.
  • alloys such as MoW can also be used.
  • a metal laminate having good adhesion to the oxide for example, a metal sandwiching Ti, Al, Au, or the like can be used as the electrode.
  • the gate electrode 22 is processed into a desired gate shape on the substrate 21, and then a gate insulating film 23 is formed so as to cover the gate electrode 22.
  • the oxide semiconductor layer 24 is formed over the gate insulating film 23.
  • a resist mask is formed over the oxide semiconductor layer 24, and the oxide semiconductor layer 24 is patterned using the resist mask.
  • a wet etching method is used for processing the oxide semiconductor layer 24.
  • an acid mixed solution such as phosphoric acid, nitric acid, and acetic acid, oxalic acid, hydrochloric acid, and the like are used.
  • an etching stopper film 25 is formed.
  • the etching stopper film 25 uses a photosensitive organic insulating material and is processed using a photolithography method. As a result, the etching stopper film 25 can be formed without damaging the oxide semiconductor layer 24.
  • an electrode layer to be the source electrode 26s, the drain electrode 26d, and the dummy pattern 27 a resist mask is formed. Thereafter, the electrode layer is patterned using a resist mask to form the source electrode 26s, the drain electrode 26d, and the dummy pattern 27, and then the resist mask is removed. A wet etching method is used for processing the source electrode 26s, the drain electrode 26d, and the dummy pattern 27.
  • the oxide semiconductor layer 24 is heat-treated at 150 to 450 ° C. for 0.5 to 1200 minutes. By performing the heat treatment, the contact resistance value with the source electrode 26s and the drain electrode 26d can be reduced, and the characteristics of the oxide semiconductor layer 24 can be stabilized.
  • FIG. 7 shows a thin film transistor in which the dummy pattern 27 is not formed at the top and bottom ends of the etching stopper film 25 that are not covered by the source electrode 26s and the drain electrode 26d, and is cut along the line BB in FIG. It is a schematic sectional drawing.
  • the oxide semiconductor layer 24 is formed in a state of greatly protruding from the etching stopper film 25, thereby forming a parasitic transistor.
  • a hump occurs in the IV characteristics of the thin film transistor.
  • the end portion of the etching stopper film 25 that is not covered with the source electrode 26s and the drain electrode 26d is covered with the dummy pattern 27, whereby the oxide semiconductor layer 24 is formed on the end face. It is formed so that the taper angle is increased, and the oxide semiconductor layer 24 is not formed in a state where it protrudes greatly from the etching stopper film 25, and the occurrence of humps to the IV characteristics of the thin film transistor is suppressed. Can do.
  • the present disclosure is useful for stabilizing the characteristics of the thin film transistor.

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Abstract

薄膜トランジスタは、基板上に形成したゲート電極と、このゲート電極を覆うように形成したゲート絶縁膜（２３）と、このゲート絶縁膜（２３）上に形成した半導体層（２４）と、この半導体層（２４）のチャネル形成部分に形成したエッチングストッパー膜（２５）と、半導体層（２４）とエッチングストッパー膜（２５）の端部を覆うように形成したソース電極（２６ｓ）及びドレイン電極（２６ｄ）を有する。エッチングストッパー膜（２５）は、ソース電極（２６ｓ）及びドレイン電極（２６ｄ）に覆われていない端部をダミーパターン（２７）により覆っている。

Description

薄膜トランジスタ
　本開示は、液晶表示装置や有機ＥＬ表示装置に用いられる薄膜トランジスタに関する。
　近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
　アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
　例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
　また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜（非結晶質シリコン膜）が用いられていたが、非結晶質シリコン膜では、移動度が低いためにオン電流が低かった。そのため、近年では、薄膜トランジスタの駆動能力すなわちオン電流を確保するために、レーザビーム等による加熱処理を利用して非結晶質シリコン膜の結晶化を行う研究・開発が進められている。
　この結晶化されたシリコン膜を薄膜トランジスタに用いる場合、チャネル形成領域上にオーミックコンタクト層を形成した後、オーミックコンタクト層を加工する際に、チャネル形成領域へのダメージが残ってしまい、薄膜トランジスタの特性を劣化させてしまう問題があった。
　そこで、オーミックコンタクト層を加工する際のチャネル形成領域へのダメージを減らす方法として、薄膜トランジスタに絶縁膜を形成する方法が提案されている（例えば、特許文献１参照）。
　しかしながら、この従来の構成では、オーミックコンタクト層と結晶化したシリコン膜とが直接コンタクトしているために、結晶化したシリコン膜と、オーミックコンタクト層との間に電界が集中し、オフ電流が上昇してしまうという課題がある。
特開２００７－３０５７０１号公報
　本開示は、基板上に形成したゲート電極と、このゲート電極を覆うように形成したゲート絶縁膜と、このゲート絶縁膜上に形成した半導体層と、この半導体層のチャネル形成部分に形成したエッチングストッパー膜と、半導体層とエッチングストッパー膜の端部を覆うように形成したソース電極及びドレイン電極を有する。エッチングストッパー膜は、ソース電極及びドレイン電極に覆われていない端部はダミーパターンにより覆われている。
　この構成により、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを提供することができる。
図１は一実施の形態におけるＥＬ表示装置の斜視図である。 図２は一実施の形態におけるＥＬ表示装置のピクセルバンクの例を示す斜視図である。 図３は一実施の形態における薄膜トランジスタの画素回路の回路構成を示す電気回路図である。 図４は一実施の形態による薄膜トランジスタを示す概略平面図である。 図５は図４の５－５線で切断した断面図である。 図６は図４の６－６線で切断した断面図である。 図７は効果を説明するための一実施の形態における薄膜トランジスタの概略断面図である。
　以下、一実施の形態による薄膜トランジスタについて、図面を用いて説明する。
　図１～図３は薄膜トランジスタを用いるＥＬ表示装置を示す図で、図１はＥＬ表示装置の全体構成を示す斜視図、図２は図１の要部構造であるピクセルバンクの例を示す斜視図、図３は画素を駆動する画素回路の回路構成を示す図である。
　図１～図３に示すように、ＥＬ表示装置は、下層より、複数個の薄膜トランジスタを配置した薄膜トランジスタアレイ装置１と、下部電極である陽極２、有機材料からなる発光層であるＥＬ層３及び透明な上部電極である陰極４からなる発光部との積層構造により構成され、発光部は薄膜トランジスタアレイ装置により発光制御される。また、発光部は、一対の電極である陽極２と陰極４との間にＥＬ層３を配置した構成であり、陽極２とＥＬ層３の間には正孔輸送層が積層形成され、ＥＬ層３と透明な陰極４の間には電子輸送層が積層形成されている。薄膜トランジスタアレイ装置１には、複数の画素５がマトリックス状に配置されている。
　各画素５は、それぞれに設けられた画素回路６によって駆動される。また、薄膜トランジスタアレイ装置１は、行状に配置される複数のゲート配線７と、ゲート配線７と交差するように列状に配置される複数の信号配線としてのソース配線８と、ソース配線８に平行に延びる複数の電源配線９（図１では省略）とを備える。
　ゲート配線７は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のゲート電極１０ｇを行毎に接続する。ソース配線８は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のソース電極１０ｓを列毎に接続する。電源配線９は、画素回路６のそれぞれに含まれる駆動素子として動作する薄膜トランジスタ１１のドレイン電極１１ｄを列毎に接続する。
　図２に示すように、ＥＬ表示装置の各画素５は、３色（赤色、緑色、青色）のサブ画素５Ｒ、５Ｇ、５Ｂによって構成され、これらのサブ画素５Ｒ、５Ｇ、５Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている（以下、サブ画素列と表記する）。各サブ画素５Ｒ、５Ｇ、５Ｂは、バンク５ａによって互いに分離されている。バンク５ａは、ゲート配線７に平行に延びる突条と、ソース配線８に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク５ａの開口部）にサブ画素５Ｒ、５Ｇ、５Ｂが形成されている。
　陽極２は、薄膜トランジスタアレイ装置１上の層間絶縁膜上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。同様に、ＥＬ層３は、陽極２上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。透明な陰極４は、複数のＥＬ層３及びバンク５ａ上で、かつ全てのサブ画素５Ｒ、５Ｇ、５Ｂを覆うように、連続的に形成されている。
　さらに、薄膜トランジスタアレイ装置１には、各サブ画素５Ｒ、５Ｇ、５Ｂ毎に画素回路６が形成されている。そして、各サブ画素５Ｒ、５Ｇ、５Ｂと、対応する画素回路６とは、後述するコンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素５Ｒ、５Ｇ、５Ｂは、ＥＬ層３の発光色が異なることを除いて同一の構成である。そこで、以降の説明では、サブ画素５Ｒ、５Ｇ、５Ｂを区別することなく、全て画素５と表記する。
　図３に示すように、画素回路６は、スイッチ素子として動作する薄膜トランジスタ１０と、駆動素子として動作する薄膜トランジスタ１１と、対応する画素に表示するデータを記憶するキャパシタ１２とで構成される。
　薄膜トランジスタ１０は、ゲート配線７に接続されるゲート電極１０ｇと、ソース配線８に接続されるソース電極１０ｓと、キャパシタ１２及び薄膜トランジスタ１１のゲート電極１１ｇに接続されるドレイン電極１０ｄと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１０は、接続されたゲート配線７及びソース配線８に電圧が印加されると、当該ソース配線８に印加された電圧値を表示データとしてキャパシタ１２に保存する。
　薄膜トランジスタ１１は、薄膜トランジスタ１０のドレイン電極１０ｄに接続されるゲート電極１１ｇと、電源配線９及びキャパシタ１２に接続されるドレイン電極１１ｄと、陽極２に接続されるソース電極１１ｓと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１１は、キャパシタ１２が保持している電圧値に対応する電流を電源配線９からソース電極１１ｓを通じて陽極２に供給する。すなわち、上記構成のＥＬ表示装置は、ゲート配線７とソース配線８との交点に位置する画素５毎に表示制御を行うアクティブマトリックス方式を採用している。
　図４は一実施の形態による薄膜トランジスタを示す概略平面図、図５は図４の５－５線で切断した断面図、図６は図４の６－６線で切断した断面図である。
　図４～図６に示すように、基板２１上にゲート電極２２を形成し、このゲート電極２２を覆うようにゲート絶縁膜２３が形成されている。ゲート絶縁膜２３上には、酸化物半導体層２４が島状に形成されている。酸化物半導体層２４のチャネル形成部分には、エッチングストッパー膜２５が形成され、さらに酸化物半導体層２４とエッチングストッパー膜２５の端部を覆うようにソース電極２６ｓ、ドレイン電極２６ｄが形成され、これにより薄膜トランジスタが構成されている。
　また、薄膜トランジスタのエッチングストッパー膜２５において、ソース電極２６ｓ及びドレイン電極２６ｄに覆われていない端部（図４において、上下方向の端部）はダミーパターン２７により覆われている。ダミーパターン２７は、ソース電極２６ｓ及びドレイン電極２６ｄを形成する際に同じ材料により同時に形成され、しかもソース電極２６ｓ及びドレイン電極２６ｄと電気的に分離した状態で形成されている。
　さらに、ソース電極２６ｓ、ドレイン電極２６ｄ上には、これらを覆うように上層に形成する発光層の電極との絶縁のためのパッシベーション膜が形成され、このパッシベーション膜に形成されるコンタクトホールを通して上層の発光層の電極と電気的に接続される。
　ここで、基板２１としては、例えば、ガラス基板が用いられる。また、フレキシブルディスプレイに用いる場合には樹脂基板を用いてもよい。また、ゲート電極２２には、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ（酸化インジウムスズ）等の導電酸化物を使用することができる。また、金属に関しては、例えばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
　また、ゲート絶縁膜２３には、例えば酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜、窒化シリコン膜などの窒化膜、シリコン酸窒化膜の単層膜もしくは積層膜などが用いられる。
　さらに、酸化物半導体層２４には、Ｉｎ、Ｚｎ及びＧａを含む酸化物半導体が用いられるが、アモルファスであれば、より好ましい。酸化物半導体層２４の形成方法としては、ＤＣスパッタリング法、高周波スパッタリング法、プラズマＣＶＤ法、パルスレーザー堆積法、またはインクジェットプリンティング法等を用いることができる。膜厚は、１０ｎｍ～１５０ｎｍが好ましい。膜厚が１０ｎｍより薄い場合、ピンホールが発生しやすくなり、膜厚が１５０ｎｍより厚い場合、トランジスタ特性のオフ動作時のリーク電流や、サブスレッシュホルドスウィング値（Ｓ値）が増大する問題が生じる。
　エッチングストッパー膜２５としては、感光性の有機絶縁膜材料が用いられる。また、ソース電極２６ｓ、ドレイン電極２６ｄ、ダミーパターン２７には、ゲート電極２２と同様に、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ等の導電酸化物を使用することができる。また、金属に関しては、たとえばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
　次に、本開示の薄膜トランジスタの製造方法について説明する。
　まず、基板２１上にゲート電極２２を所望のゲート形状に加工を行い、次にゲート電極２２を覆うようにゲート絶縁膜２３を形成する。その後、ゲート絶縁膜２３上に酸化物半導体層２４を形成する。次に、酸化物半導体層２４上にレジストマスクを形成し、このレジストマスクを用いて酸化物半導体層２４のパターニングを行う。酸化物半導体層２４の加工には、例えばウエットエッチング法を用いる。ウエットエッチング法には、燐酸、硝酸、酢酸などの酸混合液、シュウ酸、塩酸などが用いられる。
　次に、レジストマスクを除去した後、エッチングストッパー膜２５を形成する。エッチングストッパー膜２５は感光性の有機絶縁材料を用い、フォトリソグラフィー法を用いて加工を行う。これにより、酸化物半導体層２４にダメージを与えずエッチングストッパー膜２５を形成することが可能となる。
　次に、ソース電極２６ｓ、ドレイン電極２６ｄ及びダミーパターン２７となる電極層を形成した後、レジストマスクを形成する。その後、レジストマスクを用いて電極層のパターニングを行って、ソース電極２６ｓ、ドレイン電極２６ｄ及びダミーパターン２７を形成した後、レジストマスクを除去する。ソース電極２６ｓ、ドレイン電極２６ｄ及びダミーパターン２７の加工には、ウエットエッチング法が用いられる。ソース電極２６ｓ、ドレイン電極２６ｄ及びダミーパターン２７を形成した後、酸化物半導体層２４を１５０～４５０℃で０．５～１２００分間熱処理する。熱処理を行うことにより、ソース電極２６ｓ、ドレイン電極２６ｄとのコンタクト抵抗値を低減することができ、しかも酸化物半導体層２４の特性を安定化することができる。
　図７は、エッチングストッパー膜２５において、ソース電極２６ｓ及びドレイン電極２６ｄに覆われていない上下方向の端部に、ダミーパターン２７を形成していない薄膜トランジスタについて、図４のＢ－Ｂ線で切断した概略断面図である。
　図７に示すように、エッチングストッパー膜２５の端面のテーパの角度が小さいため、酸化物半導体層２４がエッチングストッパー膜２５から大きく食み出した状態で形成され、これにより、寄生トランジスタが形成され、薄膜トランジスタのＩ－Ｖ特性にハンプが発生する。
　以上のように本開示においては、エッチングストッパー膜２５において、ソース電極２６ｓ及びドレイン電極２６ｄに覆われていない端部がダミーパターン２７により覆われており、これにより酸化物半導体層２４は、端面のテーパの角度が大きくなるように形成され、酸化物半導体層２４がエッチングストッパー膜２５から大きく食み出した状態で形成されることがなくなり、薄膜トランジスタのＩ－Ｖ特性へのハンプ発生を抑制することができる。
　以上のように本開示は、薄膜トランジスタの特性の安定化に有用である。
　１０ｓ，１１ｓ，２６ｓ　　ソース電極
　１０ｄ，１１ｄ，２６ｄ　　ドレイン電極
　２１　　基板
　２２　　ゲート電極
　２３　　ゲート絶縁膜
　２４　　酸化物半導体層
　２５　　エッチングストッパー膜
　２７　　ダミーパターン

Claims (3)

  1. 基板上に形成したゲート電極と、このゲート電極を覆うように形成したゲート絶縁膜と、このゲート絶縁膜上に形成した半導体層と、この半導体層のチャネル形成部分に形成したエッチングストッパー膜と、前記半導体層とエッチングストッパー膜の端部を覆うように形成したソース電極及びドレイン電極を有する薄膜トランジスタであって、前記エッチングストッパー膜において、前記ソース電極及びドレイン電極に覆われていない端部はダミーパターンにより覆われていることを特徴とする薄膜トランジスタ。
  2. 前記ダミーパターンは、前記ソース電極及びドレイン電極と同じ材料により形成し、かつ前記ソース電極及びドレイン電極と電気的に分離した状態で形成したことを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記半導体層は、Ｉｎ、Ｚｎ及びＧａを含む酸化物半導体により構成したことを特徴とする請求項１に記載の薄膜トランジスタ。
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