JP2002134755A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ボディコンタクトを有する半導体装置及びそ
の製造方法に関し、ゲート容量を低減し、トランジスタ
の速度性能劣化を抑えることができる半導体装置及びそ
の製造方法を提供する。 【解決手段】 チャネル領域と、チャネル領域を挟むよ
うに形成されたソース領域及びドレイン領域と、チャネ
ル領域に接続され、ソース領域及びドレイン領域に隣接
するボディ領域とを有する半導体層と、チャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、少な
くともドレイン領域とボディ領域との界面近傍のボディ
領域上に形成され、ゲート電極と電気的に絶縁されたダ
ミー電極と、ダミー電極が形成された領域を除くボディ
領域内に形成されたボディコンタクト領域とを有する。
の製造方法に関し、ゲート容量を低減し、トランジスタ
の速度性能劣化を抑えることができる半導体装置及びそ
の製造方法を提供する。 【解決手段】 チャネル領域と、チャネル領域を挟むよ
うに形成されたソース領域及びドレイン領域と、チャネ
ル領域に接続され、ソース領域及びドレイン領域に隣接
するボディ領域とを有する半導体層と、チャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、少な
くともドレイン領域とボディ領域との界面近傍のボディ
領域上に形成され、ゲート電極と電気的に絶縁されたダ
ミー電極と、ダミー電極が形成された領域を除くボディ
領域内に形成されたボディコンタクト領域とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ボディコンタクト
を有する半導体装置及びその製造方法に係り、特に、ゲ
ート容量を低減し、トランジスタの速度性能劣化を抑え
ることができる半導体装置及びその製造方法に関する。
を有する半導体装置及びその製造方法に係り、特に、ゲ
ート容量を低減し、トランジスタの速度性能劣化を抑え
ることができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の大規模高集積化に伴
い、半導体集積回路の高性能化・低消費電力化が図られ
ており、ＳＯＩ（Silicon On Insulator）基板を用いる
ことが検討されている。ＳＯＩ基板は、絶縁層上に薄い
半導体層が形成された基板であり、絶縁層に達する素子
分離膜を形成することにより素子間の完全分離が可能で
あり、また、絶縁層に至る領域に不純物拡散層を形成す
ることにより接合リーク電流や接合容量を大幅に低減で
きることから、高速動作が要求される半導体装置に好適
である。また、半導体層上に形成される素子が絶縁層に
よって基板と遮断されるため、α線耐性やラッチアップ
耐性が高いなどの利点もある。
い、半導体集積回路の高性能化・低消費電力化が図られ
ており、ＳＯＩ（Silicon On Insulator）基板を用いる
ことが検討されている。ＳＯＩ基板は、絶縁層上に薄い
半導体層が形成された基板であり、絶縁層に達する素子
分離膜を形成することにより素子間の完全分離が可能で
あり、また、絶縁層に至る領域に不純物拡散層を形成す
ることにより接合リーク電流や接合容量を大幅に低減で
きることから、高速動作が要求される半導体装置に好適
である。また、半導体層上に形成される素子が絶縁層に
よって基板と遮断されるため、α線耐性やラッチアップ
耐性が高いなどの利点もある。
【０００３】一方、ＳＯＩ基板を用いたＭＯＳＦＥＴで
はボディ領域の電位が浮遊状態となるため、ボディ領域
の電位の変化がＭＯＳＦＥＴの動作に影響を与えること
になる。すなわち、ピンチオフ領域で生じるインパクト
イオン化で生成される２次キャリアのうちチャネル領域
と同タイプのキャリア（ＮＭＯＳではホール、ＰＭＯＳ
では電子）が、電気的にフローティング状態にあるチャ
ネルの下部領域（ボディ領域）に蓄積され、ボディ電位
の変動を引き起こす（フローティングボディ効果）。こ
のフローティングボディ効果は、素子特性のばらつきの
原因となり、回路のマージン設計を困難にするという悪
影響をもたらす。
はボディ領域の電位が浮遊状態となるため、ボディ領域
の電位の変化がＭＯＳＦＥＴの動作に影響を与えること
になる。すなわち、ピンチオフ領域で生じるインパクト
イオン化で生成される２次キャリアのうちチャネル領域
と同タイプのキャリア（ＮＭＯＳではホール、ＰＭＯＳ
では電子）が、電気的にフローティング状態にあるチャ
ネルの下部領域（ボディ領域）に蓄積され、ボディ電位
の変動を引き起こす（フローティングボディ効果）。こ
のフローティングボディ効果は、素子特性のばらつきの
原因となり、回路のマージン設計を困難にするという悪
影響をもたらす。
【０００４】フローティングボディ効果に対しては様々
な対策が考えられているが、ボディ領域に電極を設けて
電位を固定する方法が最も確実であり、一般的に用いら
れている手法である。
な対策が考えられているが、ボディ領域に電極を設けて
電位を固定する方法が最も確実であり、一般的に用いら
れている手法である。
【０００５】ボディ領域へコンタクトを形成する１つの
方法として、ＭＯＳＦＥＴを形成する素子領域と同一の
素子領域内にＭＯＳＦＥＴのソース／ドレイン領域とは
逆導電型の領域（ボディコンタクト領域）を設け、その
境界をＴ字、Ｌ字或いはＨ字に形成されたゲート電極で
覆うことで、素子領域とボディコンタクト部とを分離す
る方法がある。
方法として、ＭＯＳＦＥＴを形成する素子領域と同一の
素子領域内にＭＯＳＦＥＴのソース／ドレイン領域とは
逆導電型の領域（ボディコンタクト領域）を設け、その
境界をＴ字、Ｌ字或いはＨ字に形成されたゲート電極で
覆うことで、素子領域とボディコンタクト部とを分離す
る方法がある。
【０００６】図３０（ａ）はＴ型と呼ばれる構造であ
り、Ｔ字型のゲート電極１０８によって、１つの素子領
域１００が、ソース領域１０２とドレイン領域１０４と
ボディコンタクト領域１０６とに分離されている。ゲー
ト電極１０８下の素子領域（ボディ領域）は、ボディコ
ンタクト領域１０６と同一導電型の半導体層によって構
成されており、ボディコンタクト領域１０６と電気的に
接続されている。
り、Ｔ字型のゲート電極１０８によって、１つの素子領
域１００が、ソース領域１０２とドレイン領域１０４と
ボディコンタクト領域１０６とに分離されている。ゲー
ト電極１０８下の素子領域（ボディ領域）は、ボディコ
ンタクト領域１０６と同一導電型の半導体層によって構
成されており、ボディコンタクト領域１０６と電気的に
接続されている。
【０００７】図３０（ｂ）はＬ型と呼ばれる構造であ
り、Ｌ字型のゲート電極１０８によって、１つの素子領
域１００が、ソース領域１０２及びボディコンタクト領
域１０６とドレイン領域１０４とに分離されている。ゲ
ート電極１０８下の素子領域（ボディ領域）は、ボディ
コンタクト領域１０６と同一導電型の半導体層によって
構成されており、ボディコンタクト領域と電気的に接続
されている。ソース電位とボディ電位とを同一電位に設
定しうる半導体装置においては、このような構成をとる
ことができる。
り、Ｌ字型のゲート電極１０８によって、１つの素子領
域１００が、ソース領域１０２及びボディコンタクト領
域１０６とドレイン領域１０４とに分離されている。ゲ
ート電極１０８下の素子領域（ボディ領域）は、ボディ
コンタクト領域１０６と同一導電型の半導体層によって
構成されており、ボディコンタクト領域と電気的に接続
されている。ソース電位とボディ電位とを同一電位に設
定しうる半導体装置においては、このような構成をとる
ことができる。
【０００８】これら半導体装置においてゲート電極１０
８を延在してソース領域１０２或いはドレイン拡散層１
０４とボディコンタクト領域１０６とを分離しているの
は、サリサイド（Self Aligned Silide）プロセスを考
慮したものである。すなわち、サリサイドプロセスを適
用した場合、ゲート電極１０８及びその側壁に形成され
たサイドウォール絶縁膜（図示せず）を形成していない
領域の素子領域１００上はシリサイド膜によって覆われ
るため、ソース領域１０２或いはドレイン領域１０４と
ボディコンタクト領域１０６とを分離するようにゲート
電極１０８を形成しなければ、これら領域がシリサイド
膜を介して電気的に接続されるからである。
８を延在してソース領域１０２或いはドレイン拡散層１
０４とボディコンタクト領域１０６とを分離しているの
は、サリサイド（Self Aligned Silide）プロセスを考
慮したものである。すなわち、サリサイドプロセスを適
用した場合、ゲート電極１０８及びその側壁に形成され
たサイドウォール絶縁膜（図示せず）を形成していない
領域の素子領域１００上はシリサイド膜によって覆われ
るため、ソース領域１０２或いはドレイン領域１０４と
ボディコンタクト領域１０６とを分離するようにゲート
電極１０８を形成しなければ、これら領域がシリサイド
膜を介して電気的に接続されるからである。
【０００９】このようにしてゲート電極を延在すること
により、ソース領域或いはドレイン領域からボディコン
タクト領域を分離することができる。
により、ソース領域或いはドレイン領域からボディコン
タクト領域を分離することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、図３０
に示す従来の半導体装置では、ゲート電極として本質的
に機能しない領域の素子領域上にもゲート絶縁膜を介し
てゲート電極が延在するため、この領域の寄生容量もＭ
ＯＳＦＥＴのゲート容量として追加されることになる。
すなわち、図３０（ａ）に示す半導体装置において、ゲ
ート電極１０８をＴ字に見立てた場合に縦線の場所に位
置する領域をゲート電極１０８ａとし、横線の場所に位
置する領域をダミー電極１０８ｂとすると、図３１に示
すように、ダミー電極１０８ｂによって構成される寄生
容量ＣpがＭＯＳＦＥＴに並列に接続されることとな
り、この寄生容量分だけゲート容量が増加することにな
る。図３０（ｂ）に示す半導体装置によればダミー電極
１０８ｂの面積を狭めて寄生容量Ｃpを減らすことがで
きるが、寄生容量を十分に低減することはできない。
に示す従来の半導体装置では、ゲート電極として本質的
に機能しない領域の素子領域上にもゲート絶縁膜を介し
てゲート電極が延在するため、この領域の寄生容量もＭ
ＯＳＦＥＴのゲート容量として追加されることになる。
すなわち、図３０（ａ）に示す半導体装置において、ゲ
ート電極１０８をＴ字に見立てた場合に縦線の場所に位
置する領域をゲート電極１０８ａとし、横線の場所に位
置する領域をダミー電極１０８ｂとすると、図３１に示
すように、ダミー電極１０８ｂによって構成される寄生
容量ＣpがＭＯＳＦＥＴに並列に接続されることとな
り、この寄生容量分だけゲート容量が増加することにな
る。図３０（ｂ）に示す半導体装置によればダミー電極
１０８ｂの面積を狭めて寄生容量Ｃpを減らすことがで
きるが、寄生容量を十分に低減することはできない。
【００１１】また、ソース領域１０２及びドレイン領域
１０４のイオン注入を行う際にはＭＯＳＦＥＴ形成領域
１１０を露出するマスクパターンを形成するためのリソ
グラフィー工程が必要であり、また、ボディコンタクト
領域１０６のイオン注入を行う際にはボディコンタクト
形成領域１１２を露出するマスクパターンを形成するた
めのリソグラフィー工程が必要であることから、これら
リソグラフィー工程における位置ずれマージンを確保す
るため、図３０に示すようにダミー電極１０８ｂ上にこ
れらパターンの端部を位置させていた。このため、ダミ
ー電極１０８ｂの幅は、位置ずれマージンを考慮して太
めに設定する必要があり、ゲート容量の増加も大きかっ
た。
１０４のイオン注入を行う際にはＭＯＳＦＥＴ形成領域
１１０を露出するマスクパターンを形成するためのリソ
グラフィー工程が必要であり、また、ボディコンタクト
領域１０６のイオン注入を行う際にはボディコンタクト
形成領域１１２を露出するマスクパターンを形成するた
めのリソグラフィー工程が必要であることから、これら
リソグラフィー工程における位置ずれマージンを確保す
るため、図３０に示すようにダミー電極１０８ｂ上にこ
れらパターンの端部を位置させていた。このため、ダミ
ー電極１０８ｂの幅は、位置ずれマージンを考慮して太
めに設定する必要があり、ゲート容量の増加も大きかっ
た。
【００１２】したがって、ボディコンタクト領域を有す
る半導体装置では余分なゲート容量や接合容量が増える
こととなり、ＳＯＩ基板を用いるメリットである寄生容
量の低減効果を十分に得ることができなかった。
る半導体装置では余分なゲート容量や接合容量が増える
こととなり、ＳＯＩ基板を用いるメリットである寄生容
量の低減効果を十分に得ることができなかった。
【００１３】また、図３０に示す半導体装置では、ＭＯ
ＳＦＥＴのゲート幅の一方がゲート電極１０８によって
画定され、他方が素子領域１００によって画定されるた
め、ゲート電極１０８の形成の際のリソグラフィー工程
の位置合わせずれによってゲート幅が変動していた。
ＳＦＥＴのゲート幅の一方がゲート電極１０８によって
画定され、他方が素子領域１００によって画定されるた
め、ゲート電極１０８の形成の際のリソグラフィー工程
の位置合わせずれによってゲート幅が変動していた。
【００１４】一方、絶縁幅と絶縁深さとを独立して制御
しうる素子分離技術として、浅い溝を形成した後にこの
溝内に絶縁膜を埋め込んで素子分離膜を形成する、いわ
ゆるシャロートレンチ（ＳＴＩ：Shallow Trench Isola
tion）法が用いられている。ＳＴＩ法では、従来のＬＯ
ＣＯＳ法と比較して微細化に有利である反面、ＭＯＳＦ
ＥＴの電気特性、特にサブスレショルド特性のチャネル
幅依存性が大きくなる問題がある（狭チャネル効果）。
この主な原因は、素子分離膜と素子領域との界面の表面
の角の部分に生じる電界集中や不純物分布の不均一性な
どから、この領域の電気特性がチャネル中央部の本来の
電気特性と異なってしまうことにある。この問題に対し
ては、素子領域境界表面の角部を丸める等の処理を行う
ことにより効果の軽減が図られているが、必ずしも十分
なものではなかった。
しうる素子分離技術として、浅い溝を形成した後にこの
溝内に絶縁膜を埋め込んで素子分離膜を形成する、いわ
ゆるシャロートレンチ（ＳＴＩ：Shallow Trench Isola
tion）法が用いられている。ＳＴＩ法では、従来のＬＯ
ＣＯＳ法と比較して微細化に有利である反面、ＭＯＳＦ
ＥＴの電気特性、特にサブスレショルド特性のチャネル
幅依存性が大きくなる問題がある（狭チャネル効果）。
この主な原因は、素子分離膜と素子領域との界面の表面
の角の部分に生じる電界集中や不純物分布の不均一性な
どから、この領域の電気特性がチャネル中央部の本来の
電気特性と異なってしまうことにある。この問題に対し
ては、素子領域境界表面の角部を丸める等の処理を行う
ことにより効果の軽減が図られているが、必ずしも十分
なものではなかった。
【００１５】本発明の目的は、ボディコンタクトを有す
る半導体装置及びその製造方法において、ゲート容量を
低減し、トランジスタの速度性能劣化を抑えることがで
きる半導体装置及びその製造方法を提供することにあ
る。
る半導体装置及びその製造方法において、ゲート容量を
低減し、トランジスタの速度性能劣化を抑えることがで
きる半導体装置及びその製造方法を提供することにあ
る。
【００１６】また、本発明の他の目的は、ボディコンタ
クトを有する半導体装置及びその製造方法において、Ｓ
ＴＩ法を用いた際の狭チャネル効果を低減しうる半導体
装置及びその製造方法を提供することにある。
クトを有する半導体装置及びその製造方法において、Ｓ
ＴＩ法を用いた際の狭チャネル効果を低減しうる半導体
装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的は、チャネル領
域と、前記チャネル領域を挟むように形成されたソース
領域及びドレイン領域と、前記チャネル領域に接続さ
れ、前記ソース領域及び前記ドレイン領域に隣接するボ
ディ領域とを有する半導体層と、前記チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極と、少なく
とも前記ドレイン領域と前記ボディ領域との界面近傍の
前記ボディ領域上に形成され、前記ゲート電極と電気的
に絶縁されたダミー電極と、前記ダミー電極が形成され
た領域を除く前記ボディ領域内に形成されたボディコン
タクト領域とを有することを特徴とする半導体装置によ
って達成される。
域と、前記チャネル領域を挟むように形成されたソース
領域及びドレイン領域と、前記チャネル領域に接続さ
れ、前記ソース領域及び前記ドレイン領域に隣接するボ
ディ領域とを有する半導体層と、前記チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極と、少なく
とも前記ドレイン領域と前記ボディ領域との界面近傍の
前記ボディ領域上に形成され、前記ゲート電極と電気的
に絶縁されたダミー電極と、前記ダミー電極が形成され
た領域を除く前記ボディ領域内に形成されたボディコン
タクト領域とを有することを特徴とする半導体装置によ
って達成される。
【００１８】また、上記の半導体装置において、前記前
記ゲート電極と前記ダミー電極との間の領域を除く前記
半導体層上に形成されたシリサイド膜を更に有するよう
にしてもよい。
記ゲート電極と前記ダミー電極との間の領域を除く前記
半導体層上に形成されたシリサイド膜を更に有するよう
にしてもよい。
【００１９】また、上記目的は、チャネル領域と、前記
チャネル領域を挟むように形成されたソース領域及びド
レイン領域と、前記チャネル領域に接続され、前記ソー
ス領域及び前記ドレイン領域に隣接するボディ領域とを
有する半導体層と、前記チャネル領域上にゲート絶縁膜
を介して形成されたゲート電極と、少なくとも前記ドレ
イン領域と前記ボディ領域との界面近傍の前記ボディ領
域上に形成され、前記ゲート電極と一体をなし、そのパ
ターンが櫛形に成形されたダミー電極と、前記ダミー電
極が形成された領域を除く前記ボディ領域内に形成され
たボディコンタクト領域とを有することを特徴とする半
導体装置によっても達成される。
チャネル領域を挟むように形成されたソース領域及びド
レイン領域と、前記チャネル領域に接続され、前記ソー
ス領域及び前記ドレイン領域に隣接するボディ領域とを
有する半導体層と、前記チャネル領域上にゲート絶縁膜
を介して形成されたゲート電極と、少なくとも前記ドレ
イン領域と前記ボディ領域との界面近傍の前記ボディ領
域上に形成され、前記ゲート電極と一体をなし、そのパ
ターンが櫛形に成形されたダミー電極と、前記ダミー電
極が形成された領域を除く前記ボディ領域内に形成され
たボディコンタクト領域とを有することを特徴とする半
導体装置によっても達成される。
【００２０】また、上記目的は、チャネル領域と、前記
チャネル領域を挟んで形成されたソース領域及びドレイ
ン領域と、前記チャネル領域に接続され、前記ソース領
域及び前記ドレイン領域に隣接するボディ領域とを有す
る半導体層と、前記チャネル領域上にゲート絶縁膜を介
して形成されたゲート電極と、少なくとも前記ドレイン
領域と前記ボディ領域との界面近傍の前記ボディ領域上
に選択的に形成され、前記ゲート電極と一体をなし、そ
のパターンの内部が刳り抜かれるように成形されたダミ
ー電極と、前記ダミー電極が形成された領域を除く前記
ボディ領域内に形成されたボディコンタクト領域とを有
することを特徴とする半導体装置によっても達成され
る。
チャネル領域を挟んで形成されたソース領域及びドレイ
ン領域と、前記チャネル領域に接続され、前記ソース領
域及び前記ドレイン領域に隣接するボディ領域とを有す
る半導体層と、前記チャネル領域上にゲート絶縁膜を介
して形成されたゲート電極と、少なくとも前記ドレイン
領域と前記ボディ領域との界面近傍の前記ボディ領域上
に選択的に形成され、前記ゲート電極と一体をなし、そ
のパターンの内部が刳り抜かれるように成形されたダミ
ー電極と、前記ダミー電極が形成された領域を除く前記
ボディ領域内に形成されたボディコンタクト領域とを有
することを特徴とする半導体装置によっても達成され
る。
【００２１】また、上記目的は、チャネル領域と、前記
チャネル領域を挟むように形成されたソース領域及びド
レイン領域と、ボディコンタクト領域と、前記チャネル
領域と前記ボディコンタクト領域とを接続する引き出し
領域とを有する半導体層と、前記半導体層の周縁部を囲
むように形成された素子分離膜と、前記チャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、前記
ゲート電極の側壁に形成された第１のサイドウォール絶
縁膜とを有し、前記引き出し領域の幅が、前記ゲート電
極の幅と、前記ゲート電極の側壁に形成された２つの前
記第１のサイドウォール絶縁膜の幅との和よりも狭く、
前記引き出し領域が、前記ゲート電極及び前記第１のサ
イドウォール絶縁膜によって覆われていることを特徴と
する半導体装置によっても達成される。
チャネル領域を挟むように形成されたソース領域及びド
レイン領域と、ボディコンタクト領域と、前記チャネル
領域と前記ボディコンタクト領域とを接続する引き出し
領域とを有する半導体層と、前記半導体層の周縁部を囲
むように形成された素子分離膜と、前記チャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、前記
ゲート電極の側壁に形成された第１のサイドウォール絶
縁膜とを有し、前記引き出し領域の幅が、前記ゲート電
極の幅と、前記ゲート電極の側壁に形成された２つの前
記第１のサイドウォール絶縁膜の幅との和よりも狭く、
前記引き出し領域が、前記ゲート電極及び前記第１のサ
イドウォール絶縁膜によって覆われていることを特徴と
する半導体装置によっても達成される。
【００２２】また、上記の半導体装置において、前記素
子分離膜の側壁部分に形成され、前記半導体層の周縁部
上を覆う第２のサイドウォール絶縁膜を更に有し、前記
引き出し領域の幅が、前記ゲート電極の幅と、前記ゲー
ト電極の側壁に形成された２つの前記第１のサイドウォ
ール絶縁膜の幅と、前記素子分離膜の側壁部分に形成さ
れた２つの前記第２のサイドウォール絶縁膜の幅との和
よりも狭く、前記引き出し領域が、前記ゲート電極、前
記第１のサイドウォール絶縁膜及び前記第２のサイドウ
ォール絶縁膜によって覆われているようにしてもよい。
子分離膜の側壁部分に形成され、前記半導体層の周縁部
上を覆う第２のサイドウォール絶縁膜を更に有し、前記
引き出し領域の幅が、前記ゲート電極の幅と、前記ゲー
ト電極の側壁に形成された２つの前記第１のサイドウォ
ール絶縁膜の幅と、前記素子分離膜の側壁部分に形成さ
れた２つの前記第２のサイドウォール絶縁膜の幅との和
よりも狭く、前記引き出し領域が、前記ゲート電極、前
記第１のサイドウォール絶縁膜及び前記第２のサイドウ
ォール絶縁膜によって覆われているようにしてもよい。
【００２３】また、上記の半導体装置において、前記ソ
ース領域及び前記ドレイン領域は、前記ゲート電極下の
領域近傍から離間して形成された第１の不純物拡散領域
と、前記ゲート電極下の領域近傍に延在して形成され、
前記第１の不純物領域よりも浅い第２の不純物拡散領域
とをそれぞれ有し、前記第２の不純物拡散領域は、前記
素子分離膜から離間して形成されているようにしてもよ
い。
ース領域及び前記ドレイン領域は、前記ゲート電極下の
領域近傍から離間して形成された第１の不純物拡散領域
と、前記ゲート電極下の領域近傍に延在して形成され、
前記第１の不純物領域よりも浅い第２の不純物拡散領域
とをそれぞれ有し、前記第２の不純物拡散領域は、前記
素子分離膜から離間して形成されているようにしてもよ
い。
【００２４】また、上記目的は、第１導電型の基板に、
第１の領域と、前記第１の領域に隣接する第２の領域と
を有する素子領域を画定する素子分離膜を形成する工程
と、前記素子領域上にゲート絶縁膜を介して導電膜を形
成する工程と、前記導電膜をパターニングし、前記第１
の領域内に設けられたゲート電極と、前記第１の領域と
前記第２の領域との界面近傍の前記第２の領域上に設け
られ、前記ゲート電極と電気的に絶縁されたダミー電極
とを形成する工程と、前記ゲート電極をマスクとして、
前記第１の領域に前記第１導電型と異なる第２導電型の
不純物を導入し、前記ゲート電極の一方の側の前記第１
の領域にソース領域を形成し、前記ゲート電極の他方の
側の前記第１の領域にドレイン領域を形成する工程と、
前記ダミー電極をマスクとして、前記第２の領域に前記
第１導電型の不純物を導入し、前記第２の領域内にボデ
ィコンタクト領域を形成する工程とを有することを特徴
とする半導体装置の製造方法によっても達成される。
第１の領域と、前記第１の領域に隣接する第２の領域と
を有する素子領域を画定する素子分離膜を形成する工程
と、前記素子領域上にゲート絶縁膜を介して導電膜を形
成する工程と、前記導電膜をパターニングし、前記第１
の領域内に設けられたゲート電極と、前記第１の領域と
前記第２の領域との界面近傍の前記第２の領域上に設け
られ、前記ゲート電極と電気的に絶縁されたダミー電極
とを形成する工程と、前記ゲート電極をマスクとして、
前記第１の領域に前記第１導電型と異なる第２導電型の
不純物を導入し、前記ゲート電極の一方の側の前記第１
の領域にソース領域を形成し、前記ゲート電極の他方の
側の前記第１の領域にドレイン領域を形成する工程と、
前記ダミー電極をマスクとして、前記第２の領域に前記
第１導電型の不純物を導入し、前記第２の領域内にボデ
ィコンタクト領域を形成する工程とを有することを特徴
とする半導体装置の製造方法によっても達成される。
【００２５】また、上記の半導体装置の製造方法におい
て、前記ゲート電極と前記ダミー電極との間の領域を除
く、前記ソース領域上、前記ドレイン領域上及び前記ボ
ディコンタクト領域上に選択的にシリサイド膜を形成す
る工程を更に有するようにしてもよい。
て、前記ゲート電極と前記ダミー電極との間の領域を除
く、前記ソース領域上、前記ドレイン領域上及び前記ボ
ディコンタクト領域上に選択的にシリサイド膜を形成す
る工程を更に有するようにしてもよい。
【００２６】また、上記目的は、第１導電型の基板に、
素子領域を画定する素子分離膜を形成する工程と、前記
素子領域内に、ゲート絶縁膜を介してゲート電極を形成
する工程と、前記ゲート電極の両側の前記素子領域に、
前記素子分離膜から離間して形成された前記第１導電型
と異なる第２導電型の第１の不純物拡散領域を形成する
工程と、前記ゲート電極の側壁に第１のサイドウォール
絶縁膜を形成する工程と、前記ゲート電極及び前記第１
のサイドウォール絶縁膜をマスクとして、前記素子領域
に前記第２導電型の不純物を導入し、前記ゲート電極の
両側の前記素子領域に、前記第１の不純物拡散領域より
も深い前記第２導電型の第２の不純物拡散領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によっても達成される。
素子領域を画定する素子分離膜を形成する工程と、前記
素子領域内に、ゲート絶縁膜を介してゲート電極を形成
する工程と、前記ゲート電極の両側の前記素子領域に、
前記素子分離膜から離間して形成された前記第１導電型
と異なる第２導電型の第１の不純物拡散領域を形成する
工程と、前記ゲート電極の側壁に第１のサイドウォール
絶縁膜を形成する工程と、前記ゲート電極及び前記第１
のサイドウォール絶縁膜をマスクとして、前記素子領域
に前記第２導電型の不純物を導入し、前記ゲート電極の
両側の前記素子領域に、前記第１の不純物拡散領域より
も深い前記第２導電型の第２の不純物拡散領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によっても達成される。
【００２７】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法について図１
乃至図８を用いて説明する。
施形態による半導体装置及びその製造方法について図１
乃至図８を用いて説明する。
【００２８】図１は本実施形態による半導体装置の構造
を示す平面図、図２は本実施形態による半導体装置の構
造を示す概略断面図、図３は本実施形態による半導体装
置の等価回路を示す回路図、図４は本実施形態による半
導体装置及び従来の半導体装置における具体的な装置パ
ラメータの一例を示す平面図、図５乃至図８は本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。
を示す平面図、図２は本実施形態による半導体装置の構
造を示す概略断面図、図３は本実施形態による半導体装
置の等価回路を示す回路図、図４は本実施形態による半
導体装置及び従来の半導体装置における具体的な装置パ
ラメータの一例を示す平面図、図５乃至図８は本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。
【００２９】はじめに、本実施形態による半導体装置の
構造について図１乃至図４を用いて説明する。なお、図
２（ａ）は図１のＡ−Ａ′線に沿った断面図、図２
（ｂ）は図１（ａ）のＢ−Ｂ′線に沿った断面図、図２
（ｃ）は図１（ａ）のＣ−Ｃ′線に沿った断面図であ
る。
構造について図１乃至図４を用いて説明する。なお、図
２（ａ）は図１のＡ−Ａ′線に沿った断面図、図２
（ｂ）は図１（ａ）のＢ−Ｂ′線に沿った断面図、図２
（ｃ）は図１（ａ）のＣ−Ｃ′線に沿った断面図であ
る。
【００３０】ＳＯＩ基板は、シリコン基板１０上に形成
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１
２上に形成された単結晶シリコン層よりなるＳＯＩ層１
４によって構成されている。ＳＯＩ層１４には、素子領
域を画定する素子分離膜１６が形成されている。素子領
域上には、ゲート絶縁膜１８を介してゲート電極２０が
形成されている。素子領域上には、また、ゲート電極２
０と所定間隔離間して形成されたダミー電極２２が形成
されている。ゲート電極２０及びダミー電極２２の側壁
にはサイドウォール絶縁膜２８が形成されており、ゲー
ト電極２０とダミー電極２２との間の素子領域はサイド
ウォール絶縁膜２８によって覆われている。図１に点線
で示したソース／ドレイン用イオン注入領域２４には、
ゲート電極２０及びサイドウォール絶縁膜２８をマスク
としてｎ形不純物が導入されており、ゲート電極２０の
両側の素子領域にはｎ+層よりなるソース／ドレイン領
域３２が形成されている。図１に２点鎖線で示したボデ
ィコンタクト用イオン注入領域３４には、ゲート電極２
０、ダミー電極２２及びサイドウォール絶縁膜２８をマ
スクとしてｐ形不純物が導入されており、この領域の素
子領域にはｐ+層よりなるボディコンタクト領域３６が
形成されている。ゲート電極２０、ダミー電極２２及び
サイドウォール絶縁膜２８が形成されていない領域の素
子領域上には、チタンシリサイド膜３８が形成されてい
る。
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１
２上に形成された単結晶シリコン層よりなるＳＯＩ層１
４によって構成されている。ＳＯＩ層１４には、素子領
域を画定する素子分離膜１６が形成されている。素子領
域上には、ゲート絶縁膜１８を介してゲート電極２０が
形成されている。素子領域上には、また、ゲート電極２
０と所定間隔離間して形成されたダミー電極２２が形成
されている。ゲート電極２０及びダミー電極２２の側壁
にはサイドウォール絶縁膜２８が形成されており、ゲー
ト電極２０とダミー電極２２との間の素子領域はサイド
ウォール絶縁膜２８によって覆われている。図１に点線
で示したソース／ドレイン用イオン注入領域２４には、
ゲート電極２０及びサイドウォール絶縁膜２８をマスク
としてｎ形不純物が導入されており、ゲート電極２０の
両側の素子領域にはｎ+層よりなるソース／ドレイン領
域３２が形成されている。図１に２点鎖線で示したボデ
ィコンタクト用イオン注入領域３４には、ゲート電極２
０、ダミー電極２２及びサイドウォール絶縁膜２８をマ
スクとしてｐ形不純物が導入されており、この領域の素
子領域にはｐ+層よりなるボディコンタクト領域３６が
形成されている。ゲート電極２０、ダミー電極２２及び
サイドウォール絶縁膜２８が形成されていない領域の素
子領域上には、チタンシリサイド膜３８が形成されてい
る。
【００３１】このように、本実施形態による半導体装置
は、トランジスタのゲート電極２０とダミー電極２２と
が分離していることに主たる特徴がある。このようにゲ
ート電極２０とダミー電極２２とを分離することによ
り、ダミー電極２２により構成される寄生容量素子は、
図３に示すように、ゲート電極２０により構成される容
量素子（ＭＯＳＦＥＴ）と分離されるので、ダミー電極
２２の面積分だけゲート容量を低減することができる。
なお、図３では、ダミー電極２２とゲート電極２０とが
分離されていることを表現するため、回路図中にスイッ
チの記号を用いている。
は、トランジスタのゲート電極２０とダミー電極２２と
が分離していることに主たる特徴がある。このようにゲ
ート電極２０とダミー電極２２とを分離することによ
り、ダミー電極２２により構成される寄生容量素子は、
図３に示すように、ゲート電極２０により構成される容
量素子（ＭＯＳＦＥＴ）と分離されるので、ダミー電極
２２の面積分だけゲート容量を低減することができる。
なお、図３では、ダミー電極２２とゲート電極２０とが
分離されていることを表現するため、回路図中にスイッ
チの記号を用いている。
【００３２】例えば、図４に示すように、ゲート電極２
０及びダミー電極２２の素子分離膜１６上へのかぶりを
０．２６μｍ、ｎ形不純物のイオン注入領域へのダミー
電極２２のかぶりを０．２６μｍ、ｐ形不純物のイオン
注入領域の幅を０．４０μｍ、ゲート幅を３．００μ
ｍ、ゲート長を０．１６μｍ、ソース／ドレイン領域の
ゲート長方向の幅を０．３０μｍ、ゲート電極２０とダ
ミー電極２２との間隔を０．１８μｍとすると、従来の
Ｌ型構造（図４（ｂ））ではゲート面積が０．７８３６
μｍ2であるのに対し、本実施形態による半導体装置
（図４（ａ））ではゲート面積が０．５８５６μｍ2と
なり、容量面積を約２５％低減することができる。ゲー
ト絶縁膜が膜厚３ｎｍのシリコン酸化膜により構成され
ていることを考えると、ゲート容量は９．０２ｆＦから
６．６７ｆＦに低減することができる。
０及びダミー電極２２の素子分離膜１６上へのかぶりを
０．２６μｍ、ｎ形不純物のイオン注入領域へのダミー
電極２２のかぶりを０．２６μｍ、ｐ形不純物のイオン
注入領域の幅を０．４０μｍ、ゲート幅を３．００μ
ｍ、ゲート長を０．１６μｍ、ソース／ドレイン領域の
ゲート長方向の幅を０．３０μｍ、ゲート電極２０とダ
ミー電極２２との間隔を０．１８μｍとすると、従来の
Ｌ型構造（図４（ｂ））ではゲート面積が０．７８３６
μｍ2であるのに対し、本実施形態による半導体装置
（図４（ａ））ではゲート面積が０．５８５６μｍ2と
なり、容量面積を約２５％低減することができる。ゲー
ト絶縁膜が膜厚３ｎｍのシリコン酸化膜により構成され
ていることを考えると、ゲート容量は９．０２ｆＦから
６．６７ｆＦに低減することができる。
【００３３】なお、ゲート電極２０とダミー電極２２と
の間に層間絶縁膜が埋め込まれることによりゲート電極
２０とダミー電極２２との間に寄生容量素子が形成さ
れ、ゲート電極２０により構成される容量素子とダミー
電極２２により構成される容量素子とが容量結合される
とも考えられる。しかしながら、例えばゲート電極２０
及びダミー電極２２の厚さが１００ｎｍでありゲート電
極２０とダミー電極２２との間にシリコン酸化膜が埋め
込まれていると想定した場合における寄生容量は約０．
０１８ｆＦであり、ゲート容量に対してきわめて小さい
値である。したがって、ダミー電極２２により構成され
る容量素子とゲート電極２０により構成される容量素子
とが分離されていると考えて問題はない。
の間に層間絶縁膜が埋め込まれることによりゲート電極
２０とダミー電極２２との間に寄生容量素子が形成さ
れ、ゲート電極２０により構成される容量素子とダミー
電極２２により構成される容量素子とが容量結合される
とも考えられる。しかしながら、例えばゲート電極２０
及びダミー電極２２の厚さが１００ｎｍでありゲート電
極２０とダミー電極２２との間にシリコン酸化膜が埋め
込まれていると想定した場合における寄生容量は約０．
０１８ｆＦであり、ゲート容量に対してきわめて小さい
値である。したがって、ダミー電極２２により構成され
る容量素子とゲート電極２０により構成される容量素子
とが分離されていると考えて問題はない。
【００３４】次に、本実施形態による半導体装置の製造
方法について図５乃至図８を用いて説明する。なお、図
５及び図６は図１のＡ−Ａ′線断面に沿った工程断面
図、図７及び図８は図１のＢ−Ｂ′線断面に沿った工程
断面図である。
方法について図５乃至図８を用いて説明する。なお、図
５及び図６は図１のＡ−Ａ′線断面に沿った工程断面
図、図７及び図８は図１のＢ−Ｂ′線断面に沿った工程
断面図である。
【００３５】まず、シリコン基板１０上に例えばシリコ
ン酸化膜よりなる絶縁層１２を介して単結晶シリコン層
よりなるＳＯＩ層１４が形成されたＳＯＩ基板を用意す
る（図５（ａ）、図７（ａ））。
ン酸化膜よりなる絶縁層１２を介して単結晶シリコン層
よりなるＳＯＩ層１４が形成されたＳＯＩ基板を用意す
る（図５（ａ）、図７（ａ））。
【００３６】次いで、ＳＯＩ基板のＳＯＩ層に、例えば
シャロートレンチ法により、絶縁層に達する素子分離膜
を形成する（図５（ｂ）、図７（ｂ））。こうして、素
子分離膜により素子領域を画定する。
シャロートレンチ法により、絶縁層に達する素子分離膜
を形成する（図５（ｂ）、図７（ｂ））。こうして、素
子分離膜により素子領域を画定する。
【００３７】次いで、素子領域に、例えばボロンイオン
をイオン注入する。このイオン注入は、ＭＯＳＦＥＴの
しきい値電圧を制御するためのチャネルイオン注入であ
る。
をイオン注入する。このイオン注入は、ＭＯＳＦＥＴの
しきい値電圧を制御するためのチャネルイオン注入であ
る。
【００３８】次いで、例えば熱酸化法によりＳＯＩ層１
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
【００３９】次いで、例えばＣＶＤ法により、例えば膜
厚２００ｎｍの多結晶シリコン膜を形成する。
厚２００ｎｍの多結晶シリコン膜を形成する。
【００４０】次いで、通常のリソグラフィー技術及びエ
ッチング技術により多結晶シリコン膜をパターニング
し、多結晶シリコン膜よりなるゲート電極２０及びダミ
ー電極２２を形成する（図５（ｃ）、図７（ｃ））。こ
のとき、ゲート電極２０とダミー電極２２との間隔は、
例えばゲート加工の最小寸法となるように配置し、後に
形成するサイドウォール絶縁膜２８によりゲート電極２
０とダミー電極２２との間の素子領域が覆われるように
調整する。
ッチング技術により多結晶シリコン膜をパターニング
し、多結晶シリコン膜よりなるゲート電極２０及びダミ
ー電極２２を形成する（図５（ｃ）、図７（ｃ））。こ
のとき、ゲート電極２０とダミー電極２２との間隔は、
例えばゲート加工の最小寸法となるように配置し、後に
形成するサイドウォール絶縁膜２８によりゲート電極２
０とダミー電極２２との間の素子領域が覆われるように
調整する。
【００４１】次いで、ソース／ドレイン用イオン注入領
域２４を露出するフォトレジスト（図示せず）及びゲー
ト電極２０をマスクとして、例えば砒素イオン注入を行
い、ゲート電極２０の両側の素子領域に、エクステンシ
ョンソース／ドレイン構造の浅い不純物拡散領域２６
（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成
する（図５（ｄ））。
域２４を露出するフォトレジスト（図示せず）及びゲー
ト電極２０をマスクとして、例えば砒素イオン注入を行
い、ゲート電極２０の両側の素子領域に、エクステンシ
ョンソース／ドレイン構造の浅い不純物拡散領域２６
（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成
する（図５（ｄ））。
【００４２】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚２００ｎｍのシリコン酸化膜を堆積する。
例えば膜厚２００ｎｍのシリコン酸化膜を堆積する。
【００４３】次いで、シリコン酸化膜をエッチバック
し、ゲート電極２０及びダミー電極２２の側壁にのみシ
リコン酸化膜を残存させる。こうして、ゲート電極２０
及びダミー電極２２の側壁に、シリコン酸化膜よりなる
サイドウォール絶縁膜２８を形成する。このとき、ゲー
ト電極２０とダミー電極２２との間の領域では、ゲート
電極２０の側壁に形成されたサイドウォール絶縁膜２８
とダミー電極２２の側壁に形成されたサイドウォール絶
縁膜２８とが互いに接し、ＳＯＩ層は表面に露出されな
い（図６（ａ）、図８（ａ））。
し、ゲート電極２０及びダミー電極２２の側壁にのみシ
リコン酸化膜を残存させる。こうして、ゲート電極２０
及びダミー電極２２の側壁に、シリコン酸化膜よりなる
サイドウォール絶縁膜２８を形成する。このとき、ゲー
ト電極２０とダミー電極２２との間の領域では、ゲート
電極２０の側壁に形成されたサイドウォール絶縁膜２８
とダミー電極２２の側壁に形成されたサイドウォール絶
縁膜２８とが互いに接し、ＳＯＩ層は表面に露出されな
い（図６（ａ）、図８（ａ））。
【００４４】次いで、ソース／ドレイン用イオン注入領
域２４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８をマスクとし
て、例えば砒素イオンをイオン注入し、ゲート電極２０
の両側の素子領域に、エクステンションソース／ドレイ
ン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造
の高濃度不純物拡散領域）をそれぞれ形成する。こうし
て、不純物拡散層２６、３０により構成されたｎ+層よ
りなるソース／ドレイン領域３２を形成する（図６
（ｂ））。
域２４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８をマスクとし
て、例えば砒素イオンをイオン注入し、ゲート電極２０
の両側の素子領域に、エクステンションソース／ドレイ
ン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造
の高濃度不純物拡散領域）をそれぞれ形成する。こうし
て、不純物拡散層２６、３０により構成されたｎ+層よ
りなるソース／ドレイン領域３２を形成する（図６
（ｂ））。
【００４５】次いで、ボディコンタクト用イオン注入領
域３４を露出するフォトレジスト（図示せず）、ゲート
電極２０、ダミー電極２２及びサイドウォール絶縁膜２
８をマスクとして、例えばボロンイオンをイオン注入
し、ｐ+層よりなるボディコンタクト領域３６を形成す
る（図８（ｂ））。なお、ゲート電極２０とダミー電極
２２との間隔によっては、この間の素子領域に浅いボデ
ィコンタクト領域３６が同時に形成される。
域３４を露出するフォトレジスト（図示せず）、ゲート
電極２０、ダミー電極２２及びサイドウォール絶縁膜２
８をマスクとして、例えばボロンイオンをイオン注入
し、ｐ+層よりなるボディコンタクト領域３６を形成す
る（図８（ｂ））。なお、ゲート電極２０とダミー電極
２２との間隔によっては、この間の素子領域に浅いボデ
ィコンタクト領域３６が同時に形成される。
【００４６】次いで、サリサイドプロセスにより、ゲー
ト電極２０上、ダミー電極２２上及び露出するＳＯＩ層
１４上に、選択的にチタンシリサイド膜３８を形成する
（図６（ｃ）、図８（ｃ））。例えば、全面にチタン膜
を堆積した後、短時間熱処理を行いゲート電極２０上、
ダミー電極２２上及び露出するＳＯＩ層１４上を選択的
にシリサイド化反応し、次いで未反応のチタン膜を除去
することにより、ゲート電極２０上、ダミー電極２２上
及びＳＯＩ層１４上に選択的にチタンシリサイド膜３８
を形成することができる。
ト電極２０上、ダミー電極２２上及び露出するＳＯＩ層
１４上に、選択的にチタンシリサイド膜３８を形成する
（図６（ｃ）、図８（ｃ））。例えば、全面にチタン膜
を堆積した後、短時間熱処理を行いゲート電極２０上、
ダミー電極２２上及び露出するＳＯＩ層１４上を選択的
にシリサイド化反応し、次いで未反応のチタン膜を除去
することにより、ゲート電極２０上、ダミー電極２２上
及びＳＯＩ層１４上に選択的にチタンシリサイド膜３８
を形成することができる。
【００４７】このとき、ゲート電極２０とダミー電極２
２との間はサイドウォール絶縁膜２８によって覆われて
おり、チタンシリサイド膜３８は形成されない。したが
って、ボディコンタクト領域３６とソース／ドレイン領
域３２とがチタンシリサイド膜３８により接続されて同
電位になることはない。
２との間はサイドウォール絶縁膜２８によって覆われて
おり、チタンシリサイド膜３８は形成されない。したが
って、ボディコンタクト領域３６とソース／ドレイン領
域３２とがチタンシリサイド膜３８により接続されて同
電位になることはない。
【００４８】このように、本実施形態によれば、Ｌ字構
造の半導体装置において、ゲート絶縁膜１８を介して素
子領域上に形成された電極を、ゲート電極２０とダミー
電極２２とに分離し、これらの間にシリサイド膜が形成
されないように配置するので、ボディコンタクトを有す
る半導体装置のゲート容量を大幅に低減することができ
る。これにより、トランジスタの速度性能劣化を抑える
ことができる。
造の半導体装置において、ゲート絶縁膜１８を介して素
子領域上に形成された電極を、ゲート電極２０とダミー
電極２２とに分離し、これらの間にシリサイド膜が形成
されないように配置するので、ボディコンタクトを有す
る半導体装置のゲート容量を大幅に低減することができ
る。これにより、トランジスタの速度性能劣化を抑える
ことができる。
【００４９】なお、上記実施形態では、ゲート電極２０
とダミー電極２２との間の領域をサイドウォール絶縁膜
２８によって覆うようにしているが、必ずしもサイドウ
ォール絶縁膜２８によって完全に覆う必要はない。すな
わち、ゲート電極２０とダミー電極２２との間に露出す
るＳＯＩ層１４の領域が例えば１００ｎｍと非常に狭く
なると、この領域においてシリサイド化反応は生じなく
なる。したがって、ゲート電極２０の側壁に形成された
サイドウォール絶縁膜２８とダミー電極２２の側壁に形
成されたサイドウォール絶縁膜２８との間隔がシリサイ
ド化反応が生じない間隔になるように設定し、シリサイ
ド化反応を抑制することによってボディコンタクト領域
３６とソース／ドレイン領域とが接続されるのを防止し
てもよい。なお、シリサイド化反応が生じない幅は装置
構造やプロセスパラメータに依存する。したがって、ゲ
ート電極２０とダミー電極２２との間隙は、装置構造や
プロセスパラメータに応じて適宜選択することが望まし
い。
とダミー電極２２との間の領域をサイドウォール絶縁膜
２８によって覆うようにしているが、必ずしもサイドウ
ォール絶縁膜２８によって完全に覆う必要はない。すな
わち、ゲート電極２０とダミー電極２２との間に露出す
るＳＯＩ層１４の領域が例えば１００ｎｍと非常に狭く
なると、この領域においてシリサイド化反応は生じなく
なる。したがって、ゲート電極２０の側壁に形成された
サイドウォール絶縁膜２８とダミー電極２２の側壁に形
成されたサイドウォール絶縁膜２８との間隔がシリサイ
ド化反応が生じない間隔になるように設定し、シリサイ
ド化反応を抑制することによってボディコンタクト領域
３６とソース／ドレイン領域とが接続されるのを防止し
てもよい。なお、シリサイド化反応が生じない幅は装置
構造やプロセスパラメータに依存する。したがって、ゲ
ート電極２０とダミー電極２２との間隙は、装置構造や
プロセスパラメータに応じて適宜選択することが望まし
い。
【００５０】また、上記実施形態では、ドレイン領域側
のボディ領域をダミー電極２２によりほぼ完全に覆って
いるが、少なくともＭＯＳＦＥＴ形成領域２４とボディ
コンタクト形成領域３４の境界近傍のみを覆うようにし
てもよい。
のボディ領域をダミー電極２２によりほぼ完全に覆って
いるが、少なくともＭＯＳＦＥＴ形成領域２４とボディ
コンタクト形成領域３４の境界近傍のみを覆うようにし
てもよい。
【００５１】また、ダミー電極２２は必ずしも１つのパ
ターンである必要はなく、２以上のパターンで構成して
もよい。例えば、ストライプ状に複数のダミー電極を形
成し、ストライプの間隔をシリサイド膜が形成されない
間隔に制御するようにしてもよい。
ターンである必要はなく、２以上のパターンで構成して
もよい。例えば、ストライプ状に複数のダミー電極を形
成し、ストライプの間隔をシリサイド膜が形成されない
間隔に制御するようにしてもよい。
【００５２】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法について図９を用いて
説明する。なお、図１乃至図８に示す第１実施形態によ
る半導体装置及びその製造方法と同様の構成要素には同
一の符号を付し説明を省略し或いは簡略にする。
よる半導体装置及びその製造方法について図９を用いて
説明する。なお、図１乃至図８に示す第１実施形態によ
る半導体装置及びその製造方法と同様の構成要素には同
一の符号を付し説明を省略し或いは簡略にする。
【００５３】図９は本実施形態による半導体装置の構造
を示す平面図である。
を示す平面図である。
【００５４】本実施形態による半導体装置及びその製造
方法は、基本的には第１実施形態による半導体装置及び
その製造方法と同様である。本実施形態による半導体装
置は、ドレイン領域を共通とするトランジスタが１つの
素子領域上に２つ形成されており、１つのダミー電極２
２を２つのトランジスタで共用していることに特徴があ
る。すなわち、素子領域上には、互いに並行に配された
２つのゲート電極２０が形成されている。２つのゲート
電極２０間の領域の一部には、両方のゲート電２０極か
ら離間して形成されたダミー電極２２が形成されてい
る。ゲート電極２０とダミー電極２２との間隙は、第１
実施形態による半導体装置と同様に、その領域にシリサ
イド膜が形成されることのない間隔に設定されている。
このようにして半導体装置を構成することにより、１つ
のダミー電極２２を２つのトランジスタで共用すること
ができるので、素子面積を大幅に縮小することができ
る。
方法は、基本的には第１実施形態による半導体装置及び
その製造方法と同様である。本実施形態による半導体装
置は、ドレイン領域を共通とするトランジスタが１つの
素子領域上に２つ形成されており、１つのダミー電極２
２を２つのトランジスタで共用していることに特徴があ
る。すなわち、素子領域上には、互いに並行に配された
２つのゲート電極２０が形成されている。２つのゲート
電極２０間の領域の一部には、両方のゲート電２０極か
ら離間して形成されたダミー電極２２が形成されてい
る。ゲート電極２０とダミー電極２２との間隙は、第１
実施形態による半導体装置と同様に、その領域にシリサ
イド膜が形成されることのない間隔に設定されている。
このようにして半導体装置を構成することにより、１つ
のダミー電極２２を２つのトランジスタで共用すること
ができるので、素子面積を大幅に縮小することができ
る。
【００５５】このように、本実施形態によれば、ゲート
絶縁膜を介して素子領域上に形成された電極を、ゲート
電極２０とダミー電極２２とに分離し、これらの間にシ
リサイド膜が形成されないように配置するので、ボディ
コンタクトを有する半導体装置の素子容量を大幅に低減
することができる。これにより、トランジスタの速度性
能劣化を抑えることができる。また、１つのダミー電極
を２つのトランジスタで共用することにより、素子面積
を大幅に縮小することができる。
絶縁膜を介して素子領域上に形成された電極を、ゲート
電極２０とダミー電極２２とに分離し、これらの間にシ
リサイド膜が形成されないように配置するので、ボディ
コンタクトを有する半導体装置の素子容量を大幅に低減
することができる。これにより、トランジスタの速度性
能劣化を抑えることができる。また、１つのダミー電極
を２つのトランジスタで共用することにより、素子面積
を大幅に縮小することができる。
【００５６】また、ダミー電極２２は必ずしも１つのパ
ターンである必要はなく、２以上のパターンで構成して
もよい。例えば、ストライプ状に複数のダミー電極を形
成し、ストライプの間隔をシリサイド膜が形成されない
間隔に制御するようにしてもよい。
ターンである必要はなく、２以上のパターンで構成して
もよい。例えば、ストライプ状に複数のダミー電極を形
成し、ストライプの間隔をシリサイド膜が形成されない
間隔に制御するようにしてもよい。
【００５７】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法について図１０を用い
て説明する。なお、図１乃至図９に示す第１及び第２実
施形態による半導体装置及びその製造方法と同様の構成
要素には同一の符号を付し説明を省略し或いは簡略にす
る。
よる半導体装置及びその製造方法について図１０を用い
て説明する。なお、図１乃至図９に示す第１及び第２実
施形態による半導体装置及びその製造方法と同様の構成
要素には同一の符号を付し説明を省略し或いは簡略にす
る。
【００５８】図１０は本実施形態による半導体装置の構
造を示す平面図及び概略断面図である。なお、図１０
（ｂ）は図１０（ａ）のＡ−Ａ′線に沿った断面図であ
る。
造を示す平面図及び概略断面図である。なお、図１０
（ｂ）は図１０（ａ）のＡ−Ａ′線に沿った断面図であ
る。
【００５９】本実施形態による半導体装置及びその製造
方法は、ゲート電極２０とダミー電極２２との位置関係
が異なるほかは、第１実施形態による半導体装置及びそ
の製造方法と同様である。
方法は、ゲート電極２０とダミー電極２２との位置関係
が異なるほかは、第１実施形態による半導体装置及びそ
の製造方法と同様である。
【００６０】本実施形態による半導体装置は、図１０に
示すように、Ｔ型構造の半導体装置において、ソース／
ドレイン領域３２とボディコンタクト領域とを分離する
ためのダミー電極２２がゲート電極２０と離間している
ことに特徴がある。すなわち、素子領域上には、ソース
／ドレイン領域３２の間に形成されたゲート電極２０
と、ゲート電極２０から離間して形成され、ソース／ド
レイン領域３２とボディコンタクト領域３６とを分離す
るダミー電極２２とが形成されている。ゲート電極２０
とダミー電極２２との間隙は、第１実施形態による半導
体装置と同様に、その領域にシリサイド膜が形成される
ことのない間隔に設定されている。このようにして半導
体装置を構成することにより、ダミー電極２２によって
構成される容量素子とゲート電極２０によって構成され
る容量素子（ＭＯＳＦＥＴ）とを分離することができ
る。したがって、トランジスタの速度性能劣化を抑える
ことができる。
示すように、Ｔ型構造の半導体装置において、ソース／
ドレイン領域３２とボディコンタクト領域とを分離する
ためのダミー電極２２がゲート電極２０と離間している
ことに特徴がある。すなわち、素子領域上には、ソース
／ドレイン領域３２の間に形成されたゲート電極２０
と、ゲート電極２０から離間して形成され、ソース／ド
レイン領域３２とボディコンタクト領域３６とを分離す
るダミー電極２２とが形成されている。ゲート電極２０
とダミー電極２２との間隙は、第１実施形態による半導
体装置と同様に、その領域にシリサイド膜が形成される
ことのない間隔に設定されている。このようにして半導
体装置を構成することにより、ダミー電極２２によって
構成される容量素子とゲート電極２０によって構成され
る容量素子（ＭＯＳＦＥＴ）とを分離することができ
る。したがって、トランジスタの速度性能劣化を抑える
ことができる。
【００６１】このように、本実施形態によれば、Ｔ字構
造の半導体装置において、ゲート絶縁膜を介して素子領
域上に形成された電極を、ゲート電極２０とダミー電極
２２とに分離し、これらの間にシリサイド膜が形成され
ないように配置するので、ボディコンタクトを有する半
導体装置の素子容量を大幅に低減することができる。こ
れにより、トランジスタの速度性能劣化を抑えることが
できる。
造の半導体装置において、ゲート絶縁膜を介して素子領
域上に形成された電極を、ゲート電極２０とダミー電極
２２とに分離し、これらの間にシリサイド膜が形成され
ないように配置するので、ボディコンタクトを有する半
導体装置の素子容量を大幅に低減することができる。こ
れにより、トランジスタの速度性能劣化を抑えることが
できる。
【００６２】また、ダミー電極２２は必ずしも１つのパ
ターンである必要はなく、２以上のパターンで構成して
もよい。例えば、ストライプ状に複数のダミー電極を形
成し、ストライプの間隔をシリサイド膜が形成されない
間隔に制御するようにしてもよい。
ターンである必要はなく、２以上のパターンで構成して
もよい。例えば、ストライプ状に複数のダミー電極を形
成し、ストライプの間隔をシリサイド膜が形成されない
間隔に制御するようにしてもよい。
【００６３】［第４実施形態］本発明の第４実施形態に
よる半導体装置及びその製造方法について図１１を用い
て説明する。なお、図１乃至図１０に示す第１乃至第３
実施形態による半導体装置及びその製造方法と同様の構
成要素には同一の符号を付し説明を省略し或いは簡略に
する。
よる半導体装置及びその製造方法について図１１を用い
て説明する。なお、図１乃至図１０に示す第１乃至第３
実施形態による半導体装置及びその製造方法と同様の構
成要素には同一の符号を付し説明を省略し或いは簡略に
する。
【００６４】図１１は本実施形態による半導体装置の構
造を示す平面図である。
造を示す平面図である。
【００６５】はじめに、本実施形態による半導体装置の
構造について図１１を用いて説明する。
構造について図１１を用いて説明する。
【００６６】ＳＯＩ基板は、シリコン基板１０上に形成
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層上
に形成された単結晶シリコン層よりなるＳＯＩ層１４に
よって構成されている。ＳＯＩ層１４には、素子領域を
画定する素子分離膜１６が形成されている。素子領域上
には、ゲート絶縁膜１８を介してゲート電極２０が形成
されている。ゲート電極２０は、略Ｔ字型のパターンを
有しており、素子領域を３つの領域に分断するように配
置されている。なお、以下の説明では、ゲート電極２０
をＴ字に見立てた場合に縦線の場所に位置する領域のみ
をゲート電極２０ａと呼び、横線の場所に位置する領域
をダミー電極２０ｂと呼ぶこともある。ゲート電極２０
の側壁にはサイドウォール絶縁膜２８が形成されてい
る。ゲート電極２０ａの両側の素子領域には、ｎ+層よ
りなるソース／ドレイン領域３２が形成されている。ダ
ミー電極２０ｂのソース／ドレイン領域３２が形成され
ていない側の素子領域には、ｐ+層よりなるボディコン
タクト領域３６が形成されている。ゲート電極２０ａ、
ダミー電極２０ｂ及びサイドウォール絶縁膜２８が形成
されていない領域の素子領域上には、シリサイド膜３８
が形成されている。
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層上
に形成された単結晶シリコン層よりなるＳＯＩ層１４に
よって構成されている。ＳＯＩ層１４には、素子領域を
画定する素子分離膜１６が形成されている。素子領域上
には、ゲート絶縁膜１８を介してゲート電極２０が形成
されている。ゲート電極２０は、略Ｔ字型のパターンを
有しており、素子領域を３つの領域に分断するように配
置されている。なお、以下の説明では、ゲート電極２０
をＴ字に見立てた場合に縦線の場所に位置する領域のみ
をゲート電極２０ａと呼び、横線の場所に位置する領域
をダミー電極２０ｂと呼ぶこともある。ゲート電極２０
の側壁にはサイドウォール絶縁膜２８が形成されてい
る。ゲート電極２０ａの両側の素子領域には、ｎ+層よ
りなるソース／ドレイン領域３２が形成されている。ダ
ミー電極２０ｂのソース／ドレイン領域３２が形成され
ていない側の素子領域には、ｐ+層よりなるボディコン
タクト領域３６が形成されている。ゲート電極２０ａ、
ダミー電極２０ｂ及びサイドウォール絶縁膜２８が形成
されていない領域の素子領域上には、シリサイド膜３８
が形成されている。
【００６７】このように、本実施形態による半導体装置
は基本的にはＴ型構造の半導体装置である。本実施形態
による半導体装置の主たる特徴は、ソース／ドレイン領
域３２とボディコンタクト領域３６とを分離するダミー
電極２０ｂが、櫛形にパターニングされていることに特
徴がある。そして、櫛形構造の抜きパターン部分は、第
１乃至第３実施形態による半導体装置におけるゲート電
極２０とダミー電極２２との間隙と同様に、その領域に
シリサイド膜が形成されることのない間隔に設定されて
いる。このようにして半導体装置を構成することによ
り、ダミー電極の面積を大幅に減少することができるの
で、トランジスタの速度性能劣化を抑えることができ
る。
は基本的にはＴ型構造の半導体装置である。本実施形態
による半導体装置の主たる特徴は、ソース／ドレイン領
域３２とボディコンタクト領域３６とを分離するダミー
電極２０ｂが、櫛形にパターニングされていることに特
徴がある。そして、櫛形構造の抜きパターン部分は、第
１乃至第３実施形態による半導体装置におけるゲート電
極２０とダミー電極２２との間隙と同様に、その領域に
シリサイド膜が形成されることのない間隔に設定されて
いる。このようにして半導体装置を構成することによ
り、ダミー電極の面積を大幅に減少することができるの
で、トランジスタの速度性能劣化を抑えることができ
る。
【００６８】ここで、ゲート長が０．２５μｍ、ゲート
幅が５μｍ、ダミー電極２０ｂの幅が０．５μｍ、ボデ
ィコンタクト領域３６の長さが１．５μｍ、ゲート絶縁
膜１８の膜厚が５ｎｍである半導体装置を考えた場合、
ゲート電極２０ａの面積は１．２５μｍ2である。櫛形
でないダミー電極を使用した従来の半導体装置ではダミ
ー電極の面積は０．７５μｍ2であり、ダミー電極によ
る負荷容量の増加は約６０％である。一方、本実施形態
による半導体装置のようにダミー電極として櫛形構造を
採用し、その面積を例えば３／４倍にすると、ダミー電
極２０ｂによる負荷容量の増加は４５％となり、約１０
％の性能改善を図ることができる。
幅が５μｍ、ダミー電極２０ｂの幅が０．５μｍ、ボデ
ィコンタクト領域３６の長さが１．５μｍ、ゲート絶縁
膜１８の膜厚が５ｎｍである半導体装置を考えた場合、
ゲート電極２０ａの面積は１．２５μｍ2である。櫛形
でないダミー電極を使用した従来の半導体装置ではダミ
ー電極の面積は０．７５μｍ2であり、ダミー電極によ
る負荷容量の増加は約６０％である。一方、本実施形態
による半導体装置のようにダミー電極として櫛形構造を
採用し、その面積を例えば３／４倍にすると、ダミー電
極２０ｂによる負荷容量の増加は４５％となり、約１０
％の性能改善を図ることができる。
【００６９】なお、本実施形態による半導体装置の製造
方法は、各層の平面レイアウトが異なるほかは、第１実
施形態による半導体装置の製造方法と同様である。
方法は、各層の平面レイアウトが異なるほかは、第１実
施形態による半導体装置の製造方法と同様である。
【００７０】このように、本実施形態によれば、ダミー
電極の面積を減らすことができるので、ボディコンタク
トを有する半導体装置の素子容量を大幅に低減すること
ができる。これにより、トランジスタの速度性能劣化を
抑えることができる。
電極の面積を減らすことができるので、ボディコンタク
トを有する半導体装置の素子容量を大幅に低減すること
ができる。これにより、トランジスタの速度性能劣化を
抑えることができる。
【００７１】なお、上記実施形態では、ダミー電極２０
ｂの櫛形の開いた側をソース／ドレイン領域３２側とし
ているが、櫛形の開いた側をボディコンタクト領域３６
側としてもよい。ただし、この場合には、ダミー電極２
０ｂの櫛形の開いた側をソース／ドレイン領域３２側と
する場合よりも接合容量による寄生容量が増加する。寄
生容量の観点からは、ボディコンタクト領域３６側より
もソース／ドレイン領域３２側のダミー電極２０ｂの面
積を優先的に少なくすることが望ましい。
ｂの櫛形の開いた側をソース／ドレイン領域３２側とし
ているが、櫛形の開いた側をボディコンタクト領域３６
側としてもよい。ただし、この場合には、ダミー電極２
０ｂの櫛形の開いた側をソース／ドレイン領域３２側と
する場合よりも接合容量による寄生容量が増加する。寄
生容量の観点からは、ボディコンタクト領域３６側より
もソース／ドレイン領域３２側のダミー電極２０ｂの面
積を優先的に少なくすることが望ましい。
【００７２】また、上記実施形態では、ダミー電極２０
ｂの形状を櫛形にすることによってダミー電極２０ｂの
面積を減少したが、必ずしも櫛形にする必要はない。例
えば、図１２に示すように、内側を刳り抜くようにダミ
ー電極２０ｂの面積を減らしてもよい。この場合、寄生
容量の観点からは刳り抜いた領域にサイドウォール絶縁
膜２８が埋め込まれてシリサイド膜３８が形成されない
ことが好ましいが、この領域に形成されるシリサイド膜
３８によってボディコンタクト領域３６とソース／ドレ
イン領域３２とが短絡されることにはならない。したが
って、刳り抜いた領域の幅は必ずしもシリサイド膜３８
が形成されることのない幅とする必要はない。
ｂの形状を櫛形にすることによってダミー電極２０ｂの
面積を減少したが、必ずしも櫛形にする必要はない。例
えば、図１２に示すように、内側を刳り抜くようにダミ
ー電極２０ｂの面積を減らしてもよい。この場合、寄生
容量の観点からは刳り抜いた領域にサイドウォール絶縁
膜２８が埋め込まれてシリサイド膜３８が形成されない
ことが好ましいが、この領域に形成されるシリサイド膜
３８によってボディコンタクト領域３６とソース／ドレ
イン領域３２とが短絡されることにはならない。したが
って、刳り抜いた領域の幅は必ずしもシリサイド膜３８
が形成されることのない幅とする必要はない。
【００７３】また、上記実施形態では、図３０（ａ）に
示すＴ型の半導体装置のダミー電極を櫛形としたが、図
３０（ｂ）に示すＬ型の半導体装置のダミー電極を櫛形
としてもよい。また、第１乃至第３実施形態と同様にし
て、ゲート電極とダミー電極とを分離してもよい。
示すＴ型の半導体装置のダミー電極を櫛形としたが、図
３０（ｂ）に示すＬ型の半導体装置のダミー電極を櫛形
としてもよい。また、第１乃至第３実施形態と同様にし
て、ゲート電極とダミー電極とを分離してもよい。
【００７４】［第５実施形態］本発明の第５実施形態に
よる半導体装置及びその製造方法について図１３及び図
１４を用いて説明する。なお、図１乃至図１２に示す第
１乃至第４実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
よる半導体装置及びその製造方法について図１３及び図
１４を用いて説明する。なお、図１乃至図１２に示す第
１乃至第４実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
【００７５】図１３は本実施形態による半導体装置の構
造を示す平面図及び概略断面図、図１４は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。
造を示す平面図及び概略断面図、図１４は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。
【００７６】はじめに、本実施形態による半導体装置の
構造について図１３を用いて説明する。なお、図１３
（ｂ）は、図１３（ａ）のＡ−Ａ′線に沿った断面図で
ある。
構造について図１３を用いて説明する。なお、図１３
（ｂ）は、図１３（ａ）のＡ−Ａ′線に沿った断面図で
ある。
【００７７】ＳＯＩ基板は、シリコン基板１０上に形成
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層上
に形成された単結晶シリコン層よりなるＳＯＩ層１４に
よって構成されている。ＳＯＩ層１４には、素子領域を
画定する素子分離膜１６が形成されている。素子領域上
には、ゲート絶縁膜１８を介してゲート電極２０が形成
されている。ゲート電極２０は、Ｔ字型のパターンを有
しており、素子領域を３つの領域に分断するように配置
されている。なお、以下の説明では、ゲート電極２０を
Ｔ字に見立てた場合に縦線の場所に位置する領域のみを
ゲート電極２０ａと呼び、横線の場所に位置する領域を
ダミー電極２０ｂと呼ぶこともある。また、ゲート電極
２０ａ下のゲート絶縁膜１８をゲート絶縁膜１８ａと呼
び、ダミー電極２０ｂ下のゲート絶縁膜１８をゲート絶
縁膜１８ｂと呼ぶ。ゲート電極２０の側壁にはサイドウ
ォール絶縁膜２８が形成されている。ゲート電極２０ａ
の両側の素子領域には、ｎ+層よりなるソース／ドレイ
ン領域３２が形成されている。ダミー電極２０ｂのソー
ス／ドレイン領域３２が形成されていない側の素子領域
には、ｐ+層よりなるボディコンタクト領域３６が形成
されている。ゲート電極２０ａ、ダミー電極２０ｂ及び
サイドウォール絶縁膜２８が形成されていない領域の素
子領域上には、シリサイド膜３８が形成されている。
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層上
に形成された単結晶シリコン層よりなるＳＯＩ層１４に
よって構成されている。ＳＯＩ層１４には、素子領域を
画定する素子分離膜１６が形成されている。素子領域上
には、ゲート絶縁膜１８を介してゲート電極２０が形成
されている。ゲート電極２０は、Ｔ字型のパターンを有
しており、素子領域を３つの領域に分断するように配置
されている。なお、以下の説明では、ゲート電極２０を
Ｔ字に見立てた場合に縦線の場所に位置する領域のみを
ゲート電極２０ａと呼び、横線の場所に位置する領域を
ダミー電極２０ｂと呼ぶこともある。また、ゲート電極
２０ａ下のゲート絶縁膜１８をゲート絶縁膜１８ａと呼
び、ダミー電極２０ｂ下のゲート絶縁膜１８をゲート絶
縁膜１８ｂと呼ぶ。ゲート電極２０の側壁にはサイドウ
ォール絶縁膜２８が形成されている。ゲート電極２０ａ
の両側の素子領域には、ｎ+層よりなるソース／ドレイ
ン領域３２が形成されている。ダミー電極２０ｂのソー
ス／ドレイン領域３２が形成されていない側の素子領域
には、ｐ+層よりなるボディコンタクト領域３６が形成
されている。ゲート電極２０ａ、ダミー電極２０ｂ及び
サイドウォール絶縁膜２８が形成されていない領域の素
子領域上には、シリサイド膜３８が形成されている。
【００７８】このように、本実施形態による半導体装置
は、基本的な構造は図３０（ａ）に示すＴ型構造の半導
体装置である。本実施形態による半導体装置は、ダミー
電極２０ｂによって構成される容量素子の単位面積あた
りの容量が、ゲート電極２０ａによって構成される容量
素子の単位面積あたりの容量よりも小さくなっているこ
とに特徴がある。このようにして半導体装置を構成する
ことにより、ダミー電極２０ｂによって構成される容量
素子の素子容量を低減することができるので、トランジ
スタの速度性能劣化を抑えることができる。
は、基本的な構造は図３０（ａ）に示すＴ型構造の半導
体装置である。本実施形態による半導体装置は、ダミー
電極２０ｂによって構成される容量素子の単位面積あた
りの容量が、ゲート電極２０ａによって構成される容量
素子の単位面積あたりの容量よりも小さくなっているこ
とに特徴がある。このようにして半導体装置を構成する
ことにより、ダミー電極２０ｂによって構成される容量
素子の素子容量を低減することができるので、トランジ
スタの速度性能劣化を抑えることができる。
【００７９】ダミー電極２０ｂによって構成される容量
素子の単位面積あたりの容量をゲート電極２０ａによっ
て構成される容量素子の単位面積あたりの容量よりも小
さくする手段としては、ダミー電極２０ｂ下のゲート絶
縁膜の膜厚を選択的に厚くする、ダミー電極２０ｂ下の
ゲート絶縁膜の誘電率を選択的に低くする、等が考えら
れる。
素子の単位面積あたりの容量をゲート電極２０ａによっ
て構成される容量素子の単位面積あたりの容量よりも小
さくする手段としては、ダミー電極２０ｂ下のゲート絶
縁膜の膜厚を選択的に厚くする、ダミー電極２０ｂ下の
ゲート絶縁膜の誘電率を選択的に低くする、等が考えら
れる。
【００８０】次に、本実施形態による半導体装置の製造
方法について図１４を用いて説明する。
方法について図１４を用いて説明する。
【００８１】まず、ＳＯＩ基板のＳＯＩ層１４に、例え
ばシャロートレンチ法により、絶縁層１２に達する素子
分離膜１６を形成する（図１４（ａ））。こうして、素
子分離膜１６により素子領域を画定する。
ばシャロートレンチ法により、絶縁層１２に達する素子
分離膜１６を形成する（図１４（ａ））。こうして、素
子分離膜１６により素子領域を画定する。
【００８２】次いで、例えば熱酸化法によりＳＯＩ層１
４を熱酸化し、例えば膜厚９ｎｍのシリコン酸化膜４０
を形成する。
４を熱酸化し、例えば膜厚９ｎｍのシリコン酸化膜４０
を形成する。
【００８３】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、ゲート電極２０ａの形成予定領域
のシリコン酸化膜４０を選択的に除去する（図１４
（ｂ））。
ッチング技術により、ゲート電極２０ａの形成予定領域
のシリコン酸化膜４０を選択的に除去する（図１４
（ｂ））。
【００８４】次いで、例えば熱酸化法により、例えば膜
厚３ｎｍのシリコン酸化膜４２を形成する。
厚３ｎｍのシリコン酸化膜４２を形成する。
【００８５】次いで、例えばＣＶＤ法により、シリコン
酸化膜４２上に、シリコン窒化膜４４を形成する。
酸化膜４２上に、シリコン窒化膜４４を形成する。
【００８６】こうして、ゲート電極２０ａの形成予定領
域にシリコン酸化膜４２及びシリコン窒化膜４４よりな
るゲート絶縁膜１８ａを、ダミー電極２０ｂの形成予定
領域にシリコン酸化膜４０、４２及びシリコン窒化膜４
４よりなるゲート絶縁膜１８ｂを形成する（図１４
（ｃ））。
域にシリコン酸化膜４２及びシリコン窒化膜４４よりな
るゲート絶縁膜１８ａを、ダミー電極２０ｂの形成予定
領域にシリコン酸化膜４０、４２及びシリコン窒化膜４
４よりなるゲート絶縁膜１８ｂを形成する（図１４
（ｃ））。
【００８７】次いで、例えばＣＶＤ法により、例えば膜
厚２００ｎｍの多結晶シリコン膜を形成する。
厚２００ｎｍの多結晶シリコン膜を形成する。
【００８８】次いで、通常のリソグラフィー技術及びエ
ッチング技術により多結晶シリコン膜をパターニング
し、多結晶シリコン膜よりなるゲート電極１０ａ及びダ
ミー電極２０ｂを形成する（図１４（ｄ））。
ッチング技術により多結晶シリコン膜をパターニング
し、多結晶シリコン膜よりなるゲート電極１０ａ及びダ
ミー電極２０ｂを形成する（図１４（ｄ））。
【００８９】次いで、例えば図５（ｄ）乃至図６
（ｃ）、図８（ａ）乃至図８（ｃ）に示す第１実施形態
による半導体装置の製造方法と同様にして、ソース／ド
レイン領域３２、ボディコンタクト領域３６等を形成す
る。
（ｃ）、図８（ａ）乃至図８（ｃ）に示す第１実施形態
による半導体装置の製造方法と同様にして、ソース／ド
レイン領域３２、ボディコンタクト領域３６等を形成す
る。
【００９０】このように、本実施形態によれば、ダミー
電極２０ｂ下に形成される容量素子の単位面積あたりの
容量が、ゲート電極２０ａ下に形成される容量素子の単
位面積あたりの容量よりも小さいので、ゲート容量を低
減することができ、トランジスタの速度性能劣化を抑え
ることができる。
電極２０ｂ下に形成される容量素子の単位面積あたりの
容量が、ゲート電極２０ａ下に形成される容量素子の単
位面積あたりの容量よりも小さいので、ゲート容量を低
減することができ、トランジスタの速度性能劣化を抑え
ることができる。
【００９１】なお、上記実施形態では、ゲート電極２０
ａ下のゲート絶縁膜１８ａをシリコン酸化膜４２及びシ
リコン窒化膜４４により構成し、ダミー電極２０ｂ下の
ゲート絶縁膜１８ｂをシリコン酸化膜４０，４２及びシ
リコン窒化膜４４により構成したが、ゲート絶縁膜１８
を構成する材料はこれに限定されるものではない。ダミ
ー電極２０ｂ下に形成される容量素子の単位面積あたり
の容量が、ゲート電極２０ａ下に形成される容量素子の
単位面積あたりの容量よりも小さくなるように、適宜構
成材料を選択することができる。
ａ下のゲート絶縁膜１８ａをシリコン酸化膜４２及びシ
リコン窒化膜４４により構成し、ダミー電極２０ｂ下の
ゲート絶縁膜１８ｂをシリコン酸化膜４０，４２及びシ
リコン窒化膜４４により構成したが、ゲート絶縁膜１８
を構成する材料はこれに限定されるものではない。ダミ
ー電極２０ｂ下に形成される容量素子の単位面積あたり
の容量が、ゲート電極２０ａ下に形成される容量素子の
単位面積あたりの容量よりも小さくなるように、適宜構
成材料を選択することができる。
【００９２】高耐圧系のトランジスタを有する半導体装
置においては、高耐圧系トランジスタのゲート絶縁膜を
ダミー電極下に形成することにより、製造工程数を増大
することなく本実施形態による効果を得ることができ
る。
置においては、高耐圧系トランジスタのゲート絶縁膜を
ダミー電極下に形成することにより、製造工程数を増大
することなく本実施形態による効果を得ることができ
る。
【００９３】また、上記実施形態ではＴ型の半導体装置
に適用した場合を示したが、Ｌ型の半導体装置に適用し
てもよい。また、第１乃至第３実施形態と同様にして、
ゲート電極とダミー電極とを分離してもよい。
に適用した場合を示したが、Ｌ型の半導体装置に適用し
てもよい。また、第１乃至第３実施形態と同様にして、
ゲート電極とダミー電極とを分離してもよい。
【００９４】［第６実施形態］本発明の第６実施形態に
よる半導体装置及びその製造方法について図１５乃至図
１７を用いて説明する。なお、図１乃至図１４に示す第
１乃至第５実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
よる半導体装置及びその製造方法について図１５乃至図
１７を用いて説明する。なお、図１乃至図１４に示す第
１乃至第５実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
【００９５】図１５は本実施形態による半導体装置の構
造を示す平面図及び概略断面図、図１６は本実施形態に
よる半導体装置の等価回路を示す回路図、図１７は本実
施形態による半導体装置の製造方法を示す工程断面図で
ある。
造を示す平面図及び概略断面図、図１６は本実施形態に
よる半導体装置の等価回路を示す回路図、図１７は本実
施形態による半導体装置の製造方法を示す工程断面図で
ある。
【００９６】はじめに、本実施形態による半導体装置の
構造について図１５及び図１６を用いて説明する。な
お、図１５（ｂ）は図１５（ａ）のＡ−Ａ′線に沿った
断面図である。
構造について図１５及び図１６を用いて説明する。な
お、図１５（ｂ）は図１５（ａ）のＡ−Ａ′線に沿った
断面図である。
【００９７】ＳＯＩ基板は、シリコン基板１０上に形成
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１
２上に形成された単結晶シリコン層よりなるＳＯＩ層１
４によって構成されている。ＳＯＩ層１４には、素子領
域を画定する素子分離膜１６が形成されている。素子領
域上には、ゲート絶縁膜１８を介してゲート電極２０が
形成されている。ゲート電極２０上には、絶縁膜４６が
形成されている。絶縁膜４６上には、その一部がゲート
電極２０の上方に延在するダミー電極２２が形成されて
いる。ゲート電極２０の両側の素子領域には、ｎ+層よ
りなるソース／ドレイン領域３２が形成されている。ダ
ミー電極２２のソース／ドレイン領域３２が形成されて
いない側の素子領域には、ｐ+層よりなるボディコンタ
クト領域３６が形成されている。ゲート電極２０、ダミ
ー電極２２及びサイドウォール絶縁膜２８が形成されて
いない領域の素子領域上には、シリサイド膜３８が形成
されている。
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１
２上に形成された単結晶シリコン層よりなるＳＯＩ層１
４によって構成されている。ＳＯＩ層１４には、素子領
域を画定する素子分離膜１６が形成されている。素子領
域上には、ゲート絶縁膜１８を介してゲート電極２０が
形成されている。ゲート電極２０上には、絶縁膜４６が
形成されている。絶縁膜４６上には、その一部がゲート
電極２０の上方に延在するダミー電極２２が形成されて
いる。ゲート電極２０の両側の素子領域には、ｎ+層よ
りなるソース／ドレイン領域３２が形成されている。ダ
ミー電極２２のソース／ドレイン領域３２が形成されて
いない側の素子領域には、ｐ+層よりなるボディコンタ
クト領域３６が形成されている。ゲート電極２０、ダミ
ー電極２２及びサイドウォール絶縁膜２８が形成されて
いない領域の素子領域上には、シリサイド膜３８が形成
されている。
【００９８】このように、本実施形態による半導体装置
は、平面的にみるとＴ型構造の半導体装置と同様である
が、ゲート電極２０とダミー電極２２とが別々の導電層
により形成されており、互いに電気的に接続されていな
い点に主たる特徴がある。このようにして半導体装置を
構成することにより、図１６に示すように、ゲート電極
２０によって構成される容量素子（ＭＯＳＦＥＴ）に、
ダミー電極２２によって構成される容量素子Ｃ1とゲー
ト電極２０とダミー電極２２との間に絶縁膜４６を介し
て形成される容量素子Ｃ2とが直列接続されてなる容量
が、並列に接続された状態となる。したがって、ゲート
電極２０によって構成される容量素子に並列接続される
容量素子の容量値は、ダミー電極２２によって構成され
る容量素子Ｃ1のみが形成される場合と比較して低減す
ることができる。また、ダミー電極２２によって構成さ
れる容量素子Ｃ1の誘電体膜は絶縁膜４６の厚さ分だけ
厚くなるので、それ自体の容量値を低減することもでき
る。
は、平面的にみるとＴ型構造の半導体装置と同様である
が、ゲート電極２０とダミー電極２２とが別々の導電層
により形成されており、互いに電気的に接続されていな
い点に主たる特徴がある。このようにして半導体装置を
構成することにより、図１６に示すように、ゲート電極
２０によって構成される容量素子（ＭＯＳＦＥＴ）に、
ダミー電極２２によって構成される容量素子Ｃ1とゲー
ト電極２０とダミー電極２２との間に絶縁膜４６を介し
て形成される容量素子Ｃ2とが直列接続されてなる容量
が、並列に接続された状態となる。したがって、ゲート
電極２０によって構成される容量素子に並列接続される
容量素子の容量値は、ダミー電極２２によって構成され
る容量素子Ｃ1のみが形成される場合と比較して低減す
ることができる。また、ダミー電極２２によって構成さ
れる容量素子Ｃ1の誘電体膜は絶縁膜４６の厚さ分だけ
厚くなるので、それ自体の容量値を低減することもでき
る。
【００９９】次に、本実施形態による半導体装置の製造
方法について図１７を用いて説明する。なお、図１７は
図１５のＡ−Ａ′線断面に沿った工程断面図である。
方法について図１７を用いて説明する。なお、図１７は
図１５のＡ−Ａ′線断面に沿った工程断面図である。
【０１００】まず、ＳＯＩ基板のＳＯＩ層１４に、例え
ばシャロートレンチ法により、絶縁層に達する素子分離
膜１６を形成する（図１７（ａ））。
ばシャロートレンチ法により、絶縁層に達する素子分離
膜１６を形成する（図１７（ａ））。
【０１０１】次いで、例えば熱酸化法によりＳＯＩ層１
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
【０１０２】次いで、例えばＣＶＤ法により例えば膜厚
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るゲート電極２０を形成する（図１７（ｂ））。
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るゲート電極２０を形成する（図１７（ｂ））。
【０１０３】次いで、ソース／ドレイン用イオン注入領
域２４を露出するフォトレジスト（図示せず）及びゲー
ト電極２０をマスクとして、例えば砒素イオン注入を行
い、ゲート電極２０の両側の素子領域に、エクステンシ
ョンソース／ドレイン構造の浅い不純物拡散領域（図示
せず）を形成する。
域２４を露出するフォトレジスト（図示せず）及びゲー
ト電極２０をマスクとして、例えば砒素イオン注入を行
い、ゲート電極２０の両側の素子領域に、エクステンシ
ョンソース／ドレイン構造の浅い不純物拡散領域（図示
せず）を形成する。
【０１０４】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚１５０ｎｍのシリコン酸化膜を堆積し、シリ
コン酸化膜よりなる絶縁膜４６を形成する。
例えば膜厚１５０ｎｍのシリコン酸化膜を堆積し、シリ
コン酸化膜よりなる絶縁膜４６を形成する。
【０１０５】次いで、例えばＣＶＤ法により例えば膜厚
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るダミー電極２２を形成する（図１７（ｃ））。
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るダミー電極２２を形成する（図１７（ｃ））。
【０１０６】次いで、ダミー電極２２をマスクとして、
絶縁膜４６をエッチバックし、ダミー電極下及びゲート
電極２０の側壁のみに絶縁膜４６を残存させる。こうし
て、ゲート電極２０の側壁に、絶縁膜４６を構成するシ
リコン酸化膜よりなるサイドウォール絶縁膜２８を形成
する（図１７（ｄ））。
絶縁膜４６をエッチバックし、ダミー電極下及びゲート
電極２０の側壁のみに絶縁膜４６を残存させる。こうし
て、ゲート電極２０の側壁に、絶縁膜４６を構成するシ
リコン酸化膜よりなるサイドウォール絶縁膜２８を形成
する（図１７（ｄ））。
【０１０７】次いで、例えば図６（ｂ）乃至図６
（ｃ）、図８（ｂ）乃至図８（ｃ）に示す第１実施形態
による半導体装置の製造方法と同様にして、ソース／ド
レイン領域３２、ボディコンタクト領域３６等を形成す
る。
（ｃ）、図８（ｂ）乃至図８（ｃ）に示す第１実施形態
による半導体装置の製造方法と同様にして、ソース／ド
レイン領域３２、ボディコンタクト領域３６等を形成す
る。
【０１０８】このように、本実施形態によれば、ゲート
電極とダミー電極とを別々の導電層によって構成し、ゲ
ート電極によって構成される容量素子に、ダミー電極に
よって構成される容量素子を、ゲート電極とダミー電極
との間の容量を介して並列接続するので、ゲート容量を
低減することができ、トランジスタの速度性能劣化を抑
えることができる。
電極とダミー電極とを別々の導電層によって構成し、ゲ
ート電極によって構成される容量素子に、ダミー電極に
よって構成される容量素子を、ゲート電極とダミー電極
との間の容量を介して並列接続するので、ゲート容量を
低減することができ、トランジスタの速度性能劣化を抑
えることができる。
【０１０９】［第７実施形態］本発明の第７実施形態に
よる半導体装置及びその製造方法について図１８及び図
１９を用いて説明する。なお、図１乃至図１７に示す第
１乃至第６実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
よる半導体装置及びその製造方法について図１８及び図
１９を用いて説明する。なお、図１乃至図１７に示す第
１乃至第６実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
【０１１０】図１８は本実施形態による半導体装置の構
造を示す概略断面図、図１９は本実施形態による半導体
装置の製造方法を示す工程断面図である。
造を示す概略断面図、図１９は本実施形態による半導体
装置の製造方法を示す工程断面図である。
【０１１１】本実施形態による半導体装置は、図１８に
示すように、ゲート電極２０とダミー電極２２の位置関
係が逆である点を除き、第６実施形態による半導体装置
と同様である。このようにして半導体装置を構成するこ
とにより、ゲート電極２０によって構成される容量素子
に、ダミー電極２２によって構成される容量素子Ｃ1と
ゲート電極２０とダミー電極２２との間に絶縁膜を介し
て形成される容量素子Ｃ2とが直列接続されてなる容量
が、並列に接続された状態となる。したがって、ゲート
電極２０によって構成される容量素子に並列接続される
容量素子の容量値は、ダミー電極２２によって構成され
る容量素子Ｃ1のみが形成される場合と比較して低減す
ることができる。
示すように、ゲート電極２０とダミー電極２２の位置関
係が逆である点を除き、第６実施形態による半導体装置
と同様である。このようにして半導体装置を構成するこ
とにより、ゲート電極２０によって構成される容量素子
に、ダミー電極２２によって構成される容量素子Ｃ1と
ゲート電極２０とダミー電極２２との間に絶縁膜を介し
て形成される容量素子Ｃ2とが直列接続されてなる容量
が、並列に接続された状態となる。したがって、ゲート
電極２０によって構成される容量素子に並列接続される
容量素子の容量値は、ダミー電極２２によって構成され
る容量素子Ｃ1のみが形成される場合と比較して低減す
ることができる。
【０１１２】次に、本実施形態による半導体装置の製造
方法について図１９を用いて説明する。なお、図１９は
図１５のＡ−Ａ′線断面に沿った工程断面図である。
方法について図１９を用いて説明する。なお、図１９は
図１５のＡ−Ａ′線断面に沿った工程断面図である。
【０１１３】まず、ＳＯＩ基板のＳＯＩ層１４に、例え
ばシャロートレンチ法により、絶縁層に達する素子分離
膜１６を形成する（図１９（ａ））。
ばシャロートレンチ法により、絶縁層に達する素子分離
膜１６を形成する（図１９（ａ））。
【０１１４】次いで、例えば熱酸化法によりＳＯＩ層１
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
【０１１５】次いで、例えばＣＶＤ法により、例えば膜
厚２００ｎｍの多結晶シリコン膜と、例えば膜厚１５０
ｎｍのシリコン酸化膜とを堆積する。
厚２００ｎｍの多結晶シリコン膜と、例えば膜厚１５０
ｎｍのシリコン酸化膜とを堆積する。
【０１１６】次いで、通常のリソグラフィー技術及びエ
ッチング技術によりこのシリコン酸化膜及び多結晶シリ
コン膜をパターニングし、上面がシリコン酸化膜よりな
る絶縁膜４８により覆われた、多結晶シリコン膜よりな
るダミー電極２２を形成する（図１９（ｂ））。
ッチング技術によりこのシリコン酸化膜及び多結晶シリ
コン膜をパターニングし、上面がシリコン酸化膜よりな
る絶縁膜４８により覆われた、多結晶シリコン膜よりな
るダミー電極２２を形成する（図１９（ｂ））。
【０１１７】次いで、例えばＣＶＤ法により、例えば膜
厚１５０ｎｍのシリコン酸化膜を堆積してエッチバック
し、ダミー電極２２及び絶縁膜４８の側壁に、シリコン
酸化膜よりなるサイドウォール絶縁膜５０を形成する。
厚１５０ｎｍのシリコン酸化膜を堆積してエッチバック
し、ダミー電極２２及び絶縁膜４８の側壁に、シリコン
酸化膜よりなるサイドウォール絶縁膜５０を形成する。
【０１１８】次いで、例えば熱酸化法によりＳＯＩ層１
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を再度形成する（図１９（ｃ））。
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を再度形成する（図１９（ｃ））。
【０１１９】次いで、例えばＣＶＤ法により例えば膜厚
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るゲート電極２０を形成する（図１９（ｄ））。
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るゲート電極２０を形成する（図１９（ｄ））。
【０１２０】次いで、例えば図５（ｄ）乃至図６
（ｃ）、図８（ａ）乃至図８（ｃ）に示す第１実施形態
による半導体装置の製造方法と同様にして、ソース／ド
レイン領域３２、ボディコンタクト領域３６等を形成す
る。
（ｃ）、図８（ａ）乃至図８（ｃ）に示す第１実施形態
による半導体装置の製造方法と同様にして、ソース／ド
レイン領域３２、ボディコンタクト領域３６等を形成す
る。
【０１２１】このように、本実施形態によれば、ゲート
電極とダミー電極とを別々の導電層によって構成し、ゲ
ート電極によって構成される容量素子に、ダミー電極に
よって構成される容量素子を、ゲート電極とダミー電極
との間の容量を介して並列接続するので、ゲート容量を
低減することができ、トランジスタの速度性能劣化を抑
えることができる。
電極とダミー電極とを別々の導電層によって構成し、ゲ
ート電極によって構成される容量素子に、ダミー電極に
よって構成される容量素子を、ゲート電極とダミー電極
との間の容量を介して並列接続するので、ゲート容量を
低減することができ、トランジスタの速度性能劣化を抑
えることができる。
【０１２２】なお、本実施形態による半導体装置では、
ゲート電極下のゲート絶縁膜とダミー電極下のゲート絶
縁膜とを同一の絶縁層により形成したが、例えば第５実
施形態と同様にして、これら電極下のゲート絶縁膜を異
なる膜により構成してもよい。
ゲート電極下のゲート絶縁膜とダミー電極下のゲート絶
縁膜とを同一の絶縁層により形成したが、例えば第５実
施形態と同様にして、これら電極下のゲート絶縁膜を異
なる膜により構成してもよい。
【０１２３】［第８実施形態］本発明の第８実施形態に
よる半導体装置及びその製造方法について図２０乃至図
２４を用いて説明する。なお、図１乃至図１９に示す第
１乃至第７実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
よる半導体装置及びその製造方法について図２０乃至図
２４を用いて説明する。なお、図１乃至図１９に示す第
１乃至第７実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
【０１２４】図２０は本実施形態による半導体装置の構
造を示す平面図、図２１は本実施形態による半導体装置
の構造を示す概略断面図、図２２乃至図２４は本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。
造を示す平面図、図２１は本実施形態による半導体装置
の構造を示す概略断面図、図２２乃至図２４は本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。
【０１２５】はじめに、本実施形態による半導体装置の
構造について図２０及び図２１を用いて説明する。な
お、図２１（ａ）は図２０のＡ−Ａ′線に沿った断面図
であり、図２１（ｂ）は図２０のＢ−Ｂ′線に沿った断
面図であり、図２１（ｃ）は図２０のＣ−Ｃ′線に沿っ
た断面図である。
構造について図２０及び図２１を用いて説明する。な
お、図２１（ａ）は図２０のＡ−Ａ′線に沿った断面図
であり、図２１（ｂ）は図２０のＢ−Ｂ′線に沿った断
面図であり、図２１（ｃ）は図２０のＣ−Ｃ′線に沿っ
た断面図である。
【０１２６】ＳＯＩ基板は、シリコン基板１０上に形成
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１
２上に形成された単結晶シリコン層よりなるＳＯＩ層１
４によって構成されている。ＳＯＩ層１４には、素子領
域を画定する素子分離膜１６が形成されている。素子領
域は、ＭＯＳＦＥＴ形成領域５２と、ボディコンタクト
形成領域５４と、ＭＯＳＦＥＴ形成領域５２からボディ
コンタクト形成領域５４を引き出すための引き出し領域
５６とを有する。素子領域上には、ゲート絶縁膜１８を
介してゲート電極２０が形成されている。ゲート電極２
０の側壁にはサイドウォール絶縁膜２８が形成されてい
る。図２０に点線で示したエクステンション用イオン注
入領域５８には、ゲート電極２０をマスクとして浅くｎ
形不純物が導入されており、ゲート電極２０の両側の素
子領域にはｎ+層よりなる不純物拡散領域２６が形成さ
れている。図２０に点線で示したソース／ドレイン用イ
オン注入領域２４には、ゲート電極２０及びサイドウォ
ール絶縁膜２８をマスクとして深くｎ形不純物が導入さ
れており、ゲート電極２０の両側の素子領域にはｎ +層
よりなる不純物拡散領域３０が形成されている。こうし
て、不純物拡散領域２６、３０によりソース／ドレイン
領域３２が形成されている。図２０に２点鎖線で示した
ボディコンタクト用イオン注入領域３４には、ゲート電
極２０及びサイドウォール絶縁膜２８をマスクとしてｐ
形不純物が導入されており、ｐ+層よりなるボディコン
タクト領域３６が形成されている。ゲート電極２０及び
サイドウォール絶縁膜２８が形成されていない領域の素
子領域上には、シリサイド膜３８が形成されている。
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１
２上に形成された単結晶シリコン層よりなるＳＯＩ層１
４によって構成されている。ＳＯＩ層１４には、素子領
域を画定する素子分離膜１６が形成されている。素子領
域は、ＭＯＳＦＥＴ形成領域５２と、ボディコンタクト
形成領域５４と、ＭＯＳＦＥＴ形成領域５２からボディ
コンタクト形成領域５４を引き出すための引き出し領域
５６とを有する。素子領域上には、ゲート絶縁膜１８を
介してゲート電極２０が形成されている。ゲート電極２
０の側壁にはサイドウォール絶縁膜２８が形成されてい
る。図２０に点線で示したエクステンション用イオン注
入領域５８には、ゲート電極２０をマスクとして浅くｎ
形不純物が導入されており、ゲート電極２０の両側の素
子領域にはｎ+層よりなる不純物拡散領域２６が形成さ
れている。図２０に点線で示したソース／ドレイン用イ
オン注入領域２４には、ゲート電極２０及びサイドウォ
ール絶縁膜２８をマスクとして深くｎ形不純物が導入さ
れており、ゲート電極２０の両側の素子領域にはｎ +層
よりなる不純物拡散領域３０が形成されている。こうし
て、不純物拡散領域２６、３０によりソース／ドレイン
領域３２が形成されている。図２０に２点鎖線で示した
ボディコンタクト用イオン注入領域３４には、ゲート電
極２０及びサイドウォール絶縁膜２８をマスクとしてｐ
形不純物が導入されており、ｐ+層よりなるボディコン
タクト領域３６が形成されている。ゲート電極２０及び
サイドウォール絶縁膜２８が形成されていない領域の素
子領域上には、シリサイド膜３８が形成されている。
【０１２７】ここで、本実施形態による半導体装置は、
エクステンション用イオン注入領域５８のゲート電極２
０の延在する方向に沿った幅が、ＭＯＳＦＥＴ形成領域
５２の幅よりも狭くなっていることに特徴がある。この
ようにエクステンション用イオン注入領域５８のゲート
電極２０の延在する方向に沿った幅をＭＯＳＦＥＴ形成
領域５２の幅よりも狭くすることにより、図２１（ｂ）
に示すように素子分離膜１６の近傍では不純物拡散領域
２６が形成されない。したがって、この領域のトランジ
スタのしきい値電圧が選択的に高くなり、素子分離膜１
６端部近傍での電界集中によるサブスレショルド特性の
劣化を抑制することができる。
エクステンション用イオン注入領域５８のゲート電極２
０の延在する方向に沿った幅が、ＭＯＳＦＥＴ形成領域
５２の幅よりも狭くなっていることに特徴がある。この
ようにエクステンション用イオン注入領域５８のゲート
電極２０の延在する方向に沿った幅をＭＯＳＦＥＴ形成
領域５２の幅よりも狭くすることにより、図２１（ｂ）
に示すように素子分離膜１６の近傍では不純物拡散領域
２６が形成されない。したがって、この領域のトランジ
スタのしきい値電圧が選択的に高くなり、素子分離膜１
６端部近傍での電界集中によるサブスレショルド特性の
劣化を抑制することができる。
【０１２８】また、本実施形態による半導体装置は、引
き出し領域５６の幅が、ゲート電極２０及びその両側に
形成されたサイドウォール絶縁膜２８の幅よりも狭くな
っていることにも特徴がある。このように引き出し領域
５６の幅を設定することにより、引き出し領域５４上は
ゲート電極２０及びサイドウォール絶縁膜２８により覆
われるため、サリサイドプロセスにより素子領域上にシ
リサイド膜３８を形成した場合であっても、ソース／ド
レイン領域３２とボディコンタクト領域３６とが短絡す
ることはない。
き出し領域５６の幅が、ゲート電極２０及びその両側に
形成されたサイドウォール絶縁膜２８の幅よりも狭くな
っていることにも特徴がある。このように引き出し領域
５６の幅を設定することにより、引き出し領域５４上は
ゲート電極２０及びサイドウォール絶縁膜２８により覆
われるため、サリサイドプロセスにより素子領域上にシ
リサイド膜３８を形成した場合であっても、ソース／ド
レイン領域３２とボディコンタクト領域３６とが短絡す
ることはない。
【０１２９】また、ゲート幅がゲート電極のパターニン
グの際の位置合わせずれに依存しないので、位置合わせ
によるゲート幅の変動を防止することができる。
グの際の位置合わせずれに依存しないので、位置合わせ
によるゲート幅の変動を防止することができる。
【０１３０】また、Ｔ形、Ｌ形の半導体装置の場合と比
較して寄生容量として作用するゲート電極の面積が小さ
いので、ゲート容量を大幅に低減することができる。
較して寄生容量として作用するゲート電極の面積が小さ
いので、ゲート容量を大幅に低減することができる。
【０１３１】また、本実施形態による半導体装置は、引
き出し領域５６の幅が、ゲート電極２０及びサイドウォ
ール絶縁膜２８、６６の幅よりも狭くなっていることに
も特徴がある。このように引き出し領域５６の幅を設定
することにより、引き出し領域５６上はゲート電極２０
及びサイドウォール絶縁膜２８、６６により覆われるた
め、サリサイドプロセスにより素子領域上にシリサイド
膜３８を形成した場合であっても、ソース／ドレイン領
域３２とボディコンタクト領域３６とが短絡することは
ない。また、第８実施形態による半導体装置と比較する
と、サイドウォール絶縁膜６６の分だけ引き出し領域５
６の幅を広げることができるので、寄生抵抗を低減する
ことができる。
き出し領域５６の幅が、ゲート電極２０及びサイドウォ
ール絶縁膜２８、６６の幅よりも狭くなっていることに
も特徴がある。このように引き出し領域５６の幅を設定
することにより、引き出し領域５６上はゲート電極２０
及びサイドウォール絶縁膜２８、６６により覆われるた
め、サリサイドプロセスにより素子領域上にシリサイド
膜３８を形成した場合であっても、ソース／ドレイン領
域３２とボディコンタクト領域３６とが短絡することは
ない。また、第８実施形態による半導体装置と比較する
と、サイドウォール絶縁膜６６の分だけ引き出し領域５
６の幅を広げることができるので、寄生抵抗を低減する
ことができる。
【０１３２】次に、本実施形態による半導体装置の製造
方法を図２２乃至図２４を用いて説明する。なお、な
お、図２２は図２０のＡ−Ａ′線に沿った工程断面図で
あり、図２３は図２０のＢ−Ｂ′線に沿った工程断面図
であり、図２４は図２０のＣ−Ｃ′線に沿った工程断面
図である。
方法を図２２乃至図２４を用いて説明する。なお、な
お、図２２は図２０のＡ−Ａ′線に沿った工程断面図で
あり、図２３は図２０のＢ−Ｂ′線に沿った工程断面図
であり、図２４は図２０のＣ−Ｃ′線に沿った工程断面
図である。
【０１３３】まず、ＳＯＩ基板のＳＯＩ層１４に、例え
ばシャロートレンチ法により、絶縁層に達する素子分離
膜１６を形成する（図２２（ａ）、図２４（ａ））。こ
うして、素子分離膜１６によって画定され、ＭＯＳＦＥ
Ｔ形成領域５２、ボディコンタクト形成領域５４、引き
出し領域５６を有する素子領域を形成する。
ばシャロートレンチ法により、絶縁層に達する素子分離
膜１６を形成する（図２２（ａ）、図２４（ａ））。こ
うして、素子分離膜１６によって画定され、ＭＯＳＦＥ
Ｔ形成領域５２、ボディコンタクト形成領域５４、引き
出し領域５６を有する素子領域を形成する。
【０１３４】次いで、素子領域に、例えばボロンイオン
をイオン注入する。このイオン注入は、ＭＯＳＦＥＴの
しきい値電圧を制御するためのチャネルイオン注入であ
る。
をイオン注入する。このイオン注入は、ＭＯＳＦＥＴの
しきい値電圧を制御するためのチャネルイオン注入であ
る。
【０１３５】次いで、例えば熱酸化法によりＳＯＩ層１
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
【０１３６】次いで、例えばＣＶＤ法により例えば膜厚
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るゲート電極２０を形成する（図２２（ｂ）、図２４
（ｂ））。
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るゲート電極２０を形成する（図２２（ｂ）、図２４
（ｂ））。
【０１３７】次いで、エクステンション用イオン注入領
域５８を露出するフォトレジスト（図示せず）及びゲー
ト電極２０をマスクとして、例えば砒素イオン注入を行
い、ゲート電極２０の両側の素子領域に、エクステンシ
ョンソース／ドレイン構造の浅い不純物拡散領域２６
（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成
する（図２２（ｃ））。この際、エクステンション用イ
オン注入領域５８のゲート電極２０の延在する方向に沿
った幅はＭＯＳＦＥＴ形成領域５２の幅よりも狭いの
で、素子分離膜１６近傍では不純物拡散領域２６は形成
されない（図２３（ａ））。
域５８を露出するフォトレジスト（図示せず）及びゲー
ト電極２０をマスクとして、例えば砒素イオン注入を行
い、ゲート電極２０の両側の素子領域に、エクステンシ
ョンソース／ドレイン構造の浅い不純物拡散領域２６
（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成
する（図２２（ｃ））。この際、エクステンション用イ
オン注入領域５８のゲート電極２０の延在する方向に沿
った幅はＭＯＳＦＥＴ形成領域５２の幅よりも狭いの
で、素子分離膜１６近傍では不純物拡散領域２６は形成
されない（図２３（ａ））。
【０１３８】次いで、ＣＶＤ法により例えば膜厚１５０
ｎｍのシリコン酸化膜を堆積した後にエッチバックし、
ゲート電極２０の側壁にのみシリコン酸化膜を残存させ
る。こうして、ゲート電極２０の側壁に、シリコン酸化
膜よりなるサイドウォール絶縁膜２８を形成する。
ｎｍのシリコン酸化膜を堆積した後にエッチバックし、
ゲート電極２０の側壁にのみシリコン酸化膜を残存させ
る。こうして、ゲート電極２０の側壁に、シリコン酸化
膜よりなるサイドウォール絶縁膜２８を形成する。
【０１３９】次いで、ソース／ドレイン用イオン注入領
域２４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８をマスクとし
て、例えば砒素イオンをイオン注入し、ゲート電極２０
の両側の素子領域に、エクステンションソース／ドレイ
ン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造
の高濃度不純物拡散領域）を形成する。こうして、不純
物拡散層２６、３０により構成されたｎ+層よりなるソ
ース／ドレイン領域３２を形成する（図２２（ｄ））。
この際、素子分離膜１６近傍には不純物拡散領域２６は
形成されていないので、素子分離膜１６近傍では不純物
拡散領域３０のみが形成される（図２３（ｂ））。
域２４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８をマスクとし
て、例えば砒素イオンをイオン注入し、ゲート電極２０
の両側の素子領域に、エクステンションソース／ドレイ
ン構造の深い不純物拡散領域３０（或いは、ＬＤＤ構造
の高濃度不純物拡散領域）を形成する。こうして、不純
物拡散層２６、３０により構成されたｎ+層よりなるソ
ース／ドレイン領域３２を形成する（図２２（ｄ））。
この際、素子分離膜１６近傍には不純物拡散領域２６は
形成されていないので、素子分離膜１６近傍では不純物
拡散領域３０のみが形成される（図２３（ｂ））。
【０１４０】次いで、ボディコンタクト用イオン注入領
域３４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８をマスクとし
て、例えばボロンイオンをイオン注入し、ｐ+層よりな
るボディコンタクト領域３６を形成する（図２４
（ｃ））。
域３４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８をマスクとし
て、例えばボロンイオンをイオン注入し、ｐ+層よりな
るボディコンタクト領域３６を形成する（図２４
（ｃ））。
【０１４１】次いで、サリサイドプロセスにより、ゲー
ト電極２０上及び露出するＳＯＩ層１４上に、選択的に
チタンシリサイド膜３８を形成する（図２１（ａ）、
（ｂ）、（ｃ））。このとき、引き出し領域５６はゲー
ト電極２０及びサイドウォール絶縁膜２８により覆われ
ているので、引き出し領域５６にシリサイド膜３８が形
成されてソース／ドレイン領域３２とボディコンタクト
領域３６とが短絡することはない。
ト電極２０上及び露出するＳＯＩ層１４上に、選択的に
チタンシリサイド膜３８を形成する（図２１（ａ）、
（ｂ）、（ｃ））。このとき、引き出し領域５６はゲー
ト電極２０及びサイドウォール絶縁膜２８により覆われ
ているので、引き出し領域５６にシリサイド膜３８が形
成されてソース／ドレイン領域３２とボディコンタクト
領域３６とが短絡することはない。
【０１４２】このように、本実施形態によれば、ゲート
幅がゲート電極のパターニングの際の位置合わせずれに
依存しないので、位置合わせによるゲート幅の変動を防
止することができる。
幅がゲート電極のパターニングの際の位置合わせずれに
依存しないので、位置合わせによるゲート幅の変動を防
止することができる。
【０１４３】また、ボディコンタクト領域を、幅の狭い
引き出し領域を介してチャネル領域から引き出すので、
ボディ領域を覆う大面積のダミー電極を設ける必要がな
い。したがって、ゲート容量を大幅に低減することがで
きる。
引き出し領域を介してチャネル領域から引き出すので、
ボディ領域を覆う大面積のダミー電極を設ける必要がな
い。したがって、ゲート容量を大幅に低減することがで
きる。
【０１４４】また、エクステンション用イオン注入領域
のゲート電極の延在する方向に沿った幅を、ＭＯＳＦＥ
Ｔ形成領域の幅よりも狭くすることにより、素子分離膜
の端部近傍のゲート電極下にはエクステンションソース
／ドレイン構造の浅い不純物拡散層が形成されないの
で、この領域のしきい値電圧を選択的に高めることがで
きる。したがって、素子分離膜の端部近傍における電界
集中によるサブスレショルド特性の劣化を抑制すること
ができる。
のゲート電極の延在する方向に沿った幅を、ＭＯＳＦＥ
Ｔ形成領域の幅よりも狭くすることにより、素子分離膜
の端部近傍のゲート電極下にはエクステンションソース
／ドレイン構造の浅い不純物拡散層が形成されないの
で、この領域のしきい値電圧を選択的に高めることがで
きる。したがって、素子分離膜の端部近傍における電界
集中によるサブスレショルド特性の劣化を抑制すること
ができる。
【０１４５】また、引き出し領域をゲート電極及びその
両側に形成されたサイドウォール絶縁膜によって覆うの
で、サリサイドプロセスにより素子領域上にシリサイド
膜を形成した場合であっても、ソース／ドレイン領域と
ボディコンタクト領域とが短絡することはない。
両側に形成されたサイドウォール絶縁膜によって覆うの
で、サリサイドプロセスにより素子領域上にシリサイド
膜を形成した場合であっても、ソース／ドレイン領域と
ボディコンタクト領域とが短絡することはない。
【０１４６】なお、上記実施形態では、サリサイドプロ
セスを考慮して引き出し領域の幅をゲート電極及びサイ
ドウォール絶縁膜の幅よりも狭く設定したが、サリサイ
ドプロセスを用いない場合には、必ずしも引き出し領域
の幅をこのように設定する必要はない。引き出し領域の
幅を広げることにより、寄生抵抗を低減することができ
る。
セスを考慮して引き出し領域の幅をゲート電極及びサイ
ドウォール絶縁膜の幅よりも狭く設定したが、サリサイ
ドプロセスを用いない場合には、必ずしも引き出し領域
の幅をこのように設定する必要はない。引き出し領域の
幅を広げることにより、寄生抵抗を低減することができ
る。
【０１４７】また、上記実施形態では、ボディコンタク
トを有する半導体装置について説明したが、狭チャネル
効果によるサブスレドショルド特性の劣化を抑止する効
果は、ソース／ドレイン領域の形成方法のみに起因する
ものである。したがって、ＳＴＩ法により形成した素子
分離膜を有する半導体装置に本発明を適用することによ
り、ボディコンタクトを有するか否かに関わらず、上記
効果を得ることができる。第１乃至第７実施形態による
半導体装置及びその製造方法に、本実施形態によるソー
ス／ドレイン領域の形成方法を適用するようにしてもよ
い。
トを有する半導体装置について説明したが、狭チャネル
効果によるサブスレドショルド特性の劣化を抑止する効
果は、ソース／ドレイン領域の形成方法のみに起因する
ものである。したがって、ＳＴＩ法により形成した素子
分離膜を有する半導体装置に本発明を適用することによ
り、ボディコンタクトを有するか否かに関わらず、上記
効果を得ることができる。第１乃至第７実施形態による
半導体装置及びその製造方法に、本実施形態によるソー
ス／ドレイン領域の形成方法を適用するようにしてもよ
い。
【０１４８】［第９実施形態］本発明の第９実施形態に
よる半導体装置及びその製造方法について図２５乃至図
２９を用いて説明する。なお、図１乃至図２４に示す第
１乃至第８実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
よる半導体装置及びその製造方法について図２５乃至図
２９を用いて説明する。なお、図１乃至図２４に示す第
１乃至第８実施形態による半導体装置及びその製造方法
と同様の構成要素には同一の符号を付し説明を省略し或
いは簡略にする。
【０１４９】図２５は本実施形態による半導体装置の構
造を示す平面図、図２６は本実施形態による半導体装置
の構造を示す概略断面図、図２７乃至図２９は本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。
造を示す平面図、図２６は本実施形態による半導体装置
の構造を示す概略断面図、図２７乃至図２９は本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。
【０１５０】はじめに本実施形態による半導体装置の構
造について図２５及び図２６をもちいて説明する。な
お、図２６（ａ）は図２５のＡ−Ａ′線に沿った断面図
であり、図２６（ｂ）は図２５のＢ−Ｂ′線に沿った断
面図であり、図２６（ｃ）は図２５のＣ−Ｃ′線に沿っ
た断面図である。
造について図２５及び図２６をもちいて説明する。な
お、図２６（ａ）は図２５のＡ−Ａ′線に沿った断面図
であり、図２６（ｂ）は図２５のＢ−Ｂ′線に沿った断
面図であり、図２６（ｃ）は図２５のＣ−Ｃ′線に沿っ
た断面図である。
【０１５１】ＳＯＩ基板は、シリコン基板１０上に形成
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１
２上に形成された単結晶シリコン層よりなるＳＯＩ層１
４によって構成されている。ＳＯＩ層１４には、素子領
域を画定する素子分離膜１６が形成されている。素子領
域は、ＭＯＳＦＥＴ形成領域５２と、ボディコンタクト
形成領域５４と、ＭＯＳＦＥＴ形成領域５２からボディ
コンタクト形成領域５４を引き出すための引き出し領域
５６とを有する。素子分離膜１６の側面部には、サイド
ウォール絶縁膜６６が形成されている。素子領域の周縁
上には、サイドウォール絶縁膜６６によって覆われてい
る。素子領域上には、ゲート絶縁膜１８を介してゲート
電極２０が形成されている。ゲート電極２０の側壁には
サイドウォール絶縁膜２８が形成されている。図２５に
点線で示したソース／ドレイン用イオン注入領域２４に
は、ゲート電極２０及びサイドウォール絶縁膜６６並び
にゲート電極２０及びサイドウォール絶縁膜２８、６６
をマスクとしてｎ形不純物が導入されており、ゲート電
極２０の両側の素子領域にはｎ+層よりなるソース／ド
レイン領域３２が形成されている。図２５に２点鎖線で
示したボディコンタクト用イオン注入領域３４には、ゲ
ート電極２０及びサイドウォール絶縁膜２８、６６をマ
スクとしてｐ形不純物が導入されており、ｐ+層よりな
るボディコンタクト領域３６が形成されている。ゲート
電極２０及びサイドウォール絶縁膜２８、６６が形成さ
れていない領域の素子領域上には、シリサイド膜３８が
形成されている。
されたシリコン酸化膜よりなる絶縁層１２と、絶縁層１
２上に形成された単結晶シリコン層よりなるＳＯＩ層１
４によって構成されている。ＳＯＩ層１４には、素子領
域を画定する素子分離膜１６が形成されている。素子領
域は、ＭＯＳＦＥＴ形成領域５２と、ボディコンタクト
形成領域５４と、ＭＯＳＦＥＴ形成領域５２からボディ
コンタクト形成領域５４を引き出すための引き出し領域
５６とを有する。素子分離膜１６の側面部には、サイド
ウォール絶縁膜６６が形成されている。素子領域の周縁
上には、サイドウォール絶縁膜６６によって覆われてい
る。素子領域上には、ゲート絶縁膜１８を介してゲート
電極２０が形成されている。ゲート電極２０の側壁には
サイドウォール絶縁膜２８が形成されている。図２５に
点線で示したソース／ドレイン用イオン注入領域２４に
は、ゲート電極２０及びサイドウォール絶縁膜６６並び
にゲート電極２０及びサイドウォール絶縁膜２８、６６
をマスクとしてｎ形不純物が導入されており、ゲート電
極２０の両側の素子領域にはｎ+層よりなるソース／ド
レイン領域３２が形成されている。図２５に２点鎖線で
示したボディコンタクト用イオン注入領域３４には、ゲ
ート電極２０及びサイドウォール絶縁膜２８、６６をマ
スクとしてｐ形不純物が導入されており、ｐ+層よりな
るボディコンタクト領域３６が形成されている。ゲート
電極２０及びサイドウォール絶縁膜２８、６６が形成さ
れていない領域の素子領域上には、シリサイド膜３８が
形成されている。
【０１５２】ここで、本実施形態による半導体装置は、
素子分離膜１６の側壁部分にサイドウォール絶縁膜６６
が形成されており、素子領域の周縁部には不純物拡散領
域２６が形成されていないことに特徴がある（図２６
（ｂ））。このようにして半導体装置を構成することに
より、素子領域の周縁部のしきい値電圧を選択的に高め
ることができる。したがって、素子分離膜の端部近傍に
おける電界集中によるサブスレショルド特性の劣化を抑
制することができる。
素子分離膜１６の側壁部分にサイドウォール絶縁膜６６
が形成されており、素子領域の周縁部には不純物拡散領
域２６が形成されていないことに特徴がある（図２６
（ｂ））。このようにして半導体装置を構成することに
より、素子領域の周縁部のしきい値電圧を選択的に高め
ることができる。したがって、素子分離膜の端部近傍に
おける電界集中によるサブスレショルド特性の劣化を抑
制することができる。
【０１５３】また、第８実施形態による半導体装置と同
様に、ゲート幅はゲート電極２０のパターンに依存しな
いため、ゲート電極２０のパターニングの際に位置合わ
せずれが生じてもゲート幅が変動することはない。
様に、ゲート幅はゲート電極２０のパターンに依存しな
いため、ゲート電極２０のパターニングの際に位置合わ
せずれが生じてもゲート幅が変動することはない。
【０１５４】また、本実施形態による半導体装置は、引
き出し領域５６の幅が、ゲート電極２０及びサイドウォ
ール絶縁膜２８、６６の幅よりも狭くなっていることに
も特徴がある。このように引き出し領域５６の幅を設定
することにより、引き出し領域５６上はゲート電極２０
及びサイドウォール絶縁膜２８、６６により覆われるた
め、サリサイドプロセスにより素子領域上にシリサイド
膜３８を形成した場合であっても、ソース／ドレイン領
域３２とボディコンタクト領域３６とが短絡することは
ない。また、第８実施形態による半導体装置と比較する
と、サイドウォール絶縁膜６６の分だけ引き出し領域５
６の幅を広げることができるので、寄生抵抗を低減する
ことができる。
き出し領域５６の幅が、ゲート電極２０及びサイドウォ
ール絶縁膜２８、６６の幅よりも狭くなっていることに
も特徴がある。このように引き出し領域５６の幅を設定
することにより、引き出し領域５６上はゲート電極２０
及びサイドウォール絶縁膜２８、６６により覆われるた
め、サリサイドプロセスにより素子領域上にシリサイド
膜３８を形成した場合であっても、ソース／ドレイン領
域３２とボディコンタクト領域３６とが短絡することは
ない。また、第８実施形態による半導体装置と比較する
と、サイドウォール絶縁膜６６の分だけ引き出し領域５
６の幅を広げることができるので、寄生抵抗を低減する
ことができる。
【０１５５】また、Ｔ形、Ｌ形の半導体装置の場合と比
較して寄生容量として作用するゲート電極の面積が小さ
いので、ゲート容量を大幅に低減することができる。
較して寄生容量として作用するゲート電極の面積が小さ
いので、ゲート容量を大幅に低減することができる。
【０１５６】次に、本実施形態による半導体装置の製造
方法について図２７乃至図２９を用いて説明する。な
お、図２７及び図２８は図２５のＡ−Ａ′線に沿った工
程断面図、図２９は図２５のＣ−Ｃ′線に沿った工程断
面図である。
方法について図２７乃至図２９を用いて説明する。な
お、図２７及び図２８は図２５のＡ−Ａ′線に沿った工
程断面図、図２９は図２５のＣ−Ｃ′線に沿った工程断
面図である。
【０１５７】まず、熱酸化法により、ＳＯＩ層１４上
に、シリコン酸化膜６０を形成する。
に、シリコン酸化膜６０を形成する。
【０１５８】次いで、シリコン酸化膜６０上に、例えば
ＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６２
を形成する。なお、シリコン窒化膜６２の膜厚は、後述
するように、不純物拡散領域２６、３０のイオン注入条
件に応じて適宜設定する。
ＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６２
を形成する。なお、シリコン窒化膜６２の膜厚は、後述
するように、不純物拡散領域２６、３０のイオン注入条
件に応じて適宜設定する。
【０１５９】次いで、通常のリソグラフィー技術及びエ
ッチング技術によりシリコン窒化膜６２をパターニング
し、素子領域となる領域に選択的にシリコン窒化膜６２
を残存させる（図２７（ａ））。
ッチング技術によりシリコン窒化膜６２をパターニング
し、素子領域となる領域に選択的にシリコン窒化膜６２
を残存させる（図２７（ａ））。
【０１６０】次いで、シリコン窒化膜６２をマスクとし
て、ＳＯＩ層１４に、絶縁層１２に達する素子分離溝６
４を形成する（図２７（ｂ））。
て、ＳＯＩ層１４に、絶縁層１２に達する素子分離溝６
４を形成する（図２７（ｂ））。
【０１６１】次いで、例えばＣＶＤ法により、ＳＯＩ層
１４の膜厚に例えば３００ｎｍの厚さを加えた膜厚のシ
リコン酸化膜を堆積した後、シリコン窒化膜６２の表面
が露出するまでこのシリコン酸化膜を例えばＣＭＰ法に
より研磨し、素子分離溝６４に埋め込まれたシリコン酸
化膜よりなる素子分離膜１６を形成する（図２７
（ｃ））。なお、シリコン酸化膜の堆積に先立ち、素子
分離溝６４内壁に熱酸化膜を形成しておいてもよい。
１４の膜厚に例えば３００ｎｍの厚さを加えた膜厚のシ
リコン酸化膜を堆積した後、シリコン窒化膜６２の表面
が露出するまでこのシリコン酸化膜を例えばＣＭＰ法に
より研磨し、素子分離溝６４に埋め込まれたシリコン酸
化膜よりなる素子分離膜１６を形成する（図２７
（ｃ））。なお、シリコン酸化膜の堆積に先立ち、素子
分離溝６４内壁に熱酸化膜を形成しておいてもよい。
【０１６２】このようにして、いわゆるシャロートレン
チ法により素子分離膜１６を形成した後、素子領域とな
る領域上に残存するシリコン窒化膜６２を選択的に除去
する。このとき、素子分離膜１６の表面高さは、シリコ
ン窒化膜６２の膜厚分だけ、素子領域の表面高さよりも
高くなっている（図２７（ｄ））。
チ法により素子分離膜１６を形成した後、素子領域とな
る領域上に残存するシリコン窒化膜６２を選択的に除去
する。このとき、素子分離膜１６の表面高さは、シリコ
ン窒化膜６２の膜厚分だけ、素子領域の表面高さよりも
高くなっている（図２７（ｄ））。
【０１６３】次いで、例えばＣＶＤ法により膜厚１５０
ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化
膜をエッチバックし、素子分離膜１６の側壁部にシリコ
ン酸化膜よりなるサイドウォール絶縁膜６６を形成す
る。サイドウォール絶縁膜６６は、素子領域の周縁部上
を覆うように形成される（図２８（ａ）、図２９
（ａ））。
ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化
膜をエッチバックし、素子分離膜１６の側壁部にシリコ
ン酸化膜よりなるサイドウォール絶縁膜６６を形成す
る。サイドウォール絶縁膜６６は、素子領域の周縁部上
を覆うように形成される（図２８（ａ）、図２９
（ａ））。
【０１６４】次いで、例えば熱酸化法によりＳＯＩ層１
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
４の表面を熱酸化し、素子領域上に、例えば膜厚３ｎｍ
のゲート絶縁膜１８を形成する。
【０１６５】次いで、例えばＣＶＤ法により例えば膜厚
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るゲート電極２０を形成する（図２８（ｂ）、図２９
（ｂ））。
２００ｎｍの多結晶シリコン膜を堆積した後、通常のリ
ソグラフィー技術及びエッチング技術によりこの多結晶
シリコン膜をパターニングし、多結晶シリコン膜よりな
るゲート電極２０を形成する（図２８（ｂ）、図２９
（ｂ））。
【０１６６】次いで、ソース／ドレイン用イオン注入領
域２４を露出するフォトレジスト（図示せず）及びゲー
ト電極２０をマスクとして、例えば砒素イオン注入を行
い、ゲート電極２０の両側の素子領域に、エクステンシ
ョンソース／ドレイン構造の浅い不純物拡散領域２６
（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成
する。この際、素子分離膜１６の側壁部には素子領域の
周縁部上を覆うサイドウォール絶縁膜６６が形成されて
いるので、素子分離膜１６近傍の素子領域には不純物拡
散領域２６は形成されない（図２８（ｃ））。
域２４を露出するフォトレジスト（図示せず）及びゲー
ト電極２０をマスクとして、例えば砒素イオン注入を行
い、ゲート電極２０の両側の素子領域に、エクステンシ
ョンソース／ドレイン構造の浅い不純物拡散領域２６
（或いは、ＬＤＤ構造の低濃度不純物拡散領域）を形成
する。この際、素子分離膜１６の側壁部には素子領域の
周縁部上を覆うサイドウォール絶縁膜６６が形成されて
いるので、素子分離膜１６近傍の素子領域には不純物拡
散領域２６は形成されない（図２８（ｃ））。
【０１６７】なお、サイドウォール絶縁膜６６の膜厚
は、エクステンションソース／ドレイン構造の浅い不純
物拡散領域２６を形成する際のイオン注入工程におい
て、注入イオンがサイドウォール絶縁膜６６を貫通して
その下の素子領域に注入されない膜厚に設定する必要が
ある。サイドウォール絶縁膜６６下の素子領域の導電型
がｐ形からｎ形に十分に反転しなければ、必ずしもすべ
ての注入イオンが阻止されなくてもよい。
は、エクステンションソース／ドレイン構造の浅い不純
物拡散領域２６を形成する際のイオン注入工程におい
て、注入イオンがサイドウォール絶縁膜６６を貫通して
その下の素子領域に注入されない膜厚に設定する必要が
ある。サイドウォール絶縁膜６６下の素子領域の導電型
がｐ形からｎ形に十分に反転しなければ、必ずしもすべ
ての注入イオンが阻止されなくてもよい。
【０１６８】サイドウォール絶縁膜６６の厚さ及び幅
は、素子分離膜１６を形成する際に用いるシリコン窒化
膜６２の膜厚に依存する。したがって、不純物拡散領域
２６を形成する際のイオン注入条件に応じて、シリコン
窒化膜６２の膜厚を制御し、注入イオンがサイドウォー
ル絶縁膜６６を貫通しないようにすればよい。
は、素子分離膜１６を形成する際に用いるシリコン窒化
膜６２の膜厚に依存する。したがって、不純物拡散領域
２６を形成する際のイオン注入条件に応じて、シリコン
窒化膜６２の膜厚を制御し、注入イオンがサイドウォー
ル絶縁膜６６を貫通しないようにすればよい。
【０１６９】次いで、ＣＶＤ法により例えば膜厚１５０
ｎｍのシリコン酸化膜を堆積した後にエッチバックし、
ゲート電極２０の側壁にのみシリコン酸化膜を残存させ
る。こうして、ゲート電極２０の側壁に、シリコン酸化
膜よりなるサイドウォール絶縁膜２８を形成する。
ｎｍのシリコン酸化膜を堆積した後にエッチバックし、
ゲート電極２０の側壁にのみシリコン酸化膜を残存させ
る。こうして、ゲート電極２０の側壁に、シリコン酸化
膜よりなるサイドウォール絶縁膜２８を形成する。
【０１７０】次いで、ソース／ドレイン用イオン注入領
域２４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８、６６をマスク
として、例えば砒素イオンをイオン注入し、ゲート電極
２０の両側の素子領域に、エクステンションソース／ド
レイン構造の深い不純物拡散領域３０（或いは、ＬＤＤ
構造の高濃度不純物拡散領域）を形成する。こうして、
不純物拡散層２６、３０により構成されたｎ+層よりな
るソース／ドレイン領域３２を形成する（図２８
（ｄ））。
域２４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８、６６をマスク
として、例えば砒素イオンをイオン注入し、ゲート電極
２０の両側の素子領域に、エクステンションソース／ド
レイン構造の深い不純物拡散領域３０（或いは、ＬＤＤ
構造の高濃度不純物拡散領域）を形成する。こうして、
不純物拡散層２６、３０により構成されたｎ+層よりな
るソース／ドレイン領域３２を形成する（図２８
（ｄ））。
【０１７１】なお、サイドウォール絶縁膜６６の膜厚
は、エクステンションソース／ドレイン構造の深い不純
物拡散領域３０を形成する際のイオン注入工程におい
て、注入イオンがサイドウォール絶縁膜６６を貫通して
その下の素子領域に注入される膜厚に設定することが望
ましい。
は、エクステンションソース／ドレイン構造の深い不純
物拡散領域３０を形成する際のイオン注入工程におい
て、注入イオンがサイドウォール絶縁膜６６を貫通して
その下の素子領域に注入される膜厚に設定することが望
ましい。
【０１７２】次いで、ボディコンタクト用イオン注入領
域３４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８、６６をマスク
として、例えばボロンイオンをイオン注入し、ｐ+層よ
りなるボディコンタクト領域３６を形成する（図２９
（ｃ））。
域３４を露出するフォトレジスト（図示せず）、ゲート
電極２０及びサイドウォール絶縁膜２８、６６をマスク
として、例えばボロンイオンをイオン注入し、ｐ+層よ
りなるボディコンタクト領域３６を形成する（図２９
（ｃ））。
【０１７３】次いで、サリサイドプロセスにより、ゲー
ト電極２０上及び露出するＳＯＩ層１４上に、選択的に
チタンシリサイド膜３８を形成する（図２６（ａ）、
（ｂ）、（ｃ））。このとき、引き出し領域５６はゲー
ト電極２０及びサイドウォール絶縁膜２８により覆われ
ているので、引き出し領域５６にシリサイド膜３８が形
成されてソース／ドレイン領域３２とボディコンタクト
領域３６とが短絡することはない。
ト電極２０上及び露出するＳＯＩ層１４上に、選択的に
チタンシリサイド膜３８を形成する（図２６（ａ）、
（ｂ）、（ｃ））。このとき、引き出し領域５６はゲー
ト電極２０及びサイドウォール絶縁膜２８により覆われ
ているので、引き出し領域５６にシリサイド膜３８が形
成されてソース／ドレイン領域３２とボディコンタクト
領域３６とが短絡することはない。
【０１７４】このように、本実施形態によれば、ゲート
幅がゲート電極のパターニングの際の位置合わせずれに
依存しないので、位置合わせによるゲート幅の変動を防
止することができる。
幅がゲート電極のパターニングの際の位置合わせずれに
依存しないので、位置合わせによるゲート幅の変動を防
止することができる。
【０１７５】また、ボディコンタクト領域を、幅の狭い
引き出し領域を介してチャネル領域から引き出すので、
ボディ領域を覆う大面積のダミー電極を設ける必要がな
い。したがって、ゲート容量を大幅に低減することがで
きる。
引き出し領域を介してチャネル領域から引き出すので、
ボディ領域を覆う大面積のダミー電極を設ける必要がな
い。したがって、ゲート容量を大幅に低減することがで
きる。
【０１７６】また、素子分離膜の側壁部分にサイドウォ
ール絶縁膜を形成することにより、素子分離膜の端部近
傍のゲート電極下にはエクステンションソース／ドレイ
ン構造の浅い不純物拡散領域が形成されないので、この
領域のしきい値電圧を選択的に高めることができる。し
たがって、素子分離膜の端部近傍における電界集中によ
るサブスレショルド特性の劣化を抑制することができ
る。
ール絶縁膜を形成することにより、素子分離膜の端部近
傍のゲート電極下にはエクステンションソース／ドレイ
ン構造の浅い不純物拡散領域が形成されないので、この
領域のしきい値電圧を選択的に高めることができる。し
たがって、素子分離膜の端部近傍における電界集中によ
るサブスレショルド特性の劣化を抑制することができ
る。
【０１７７】特に、本実施形態による本実施形態による
半導体装置の製造方法では、不純物拡散領域２６を形成
する際に用いるマスクと不純物拡散領域３０を形成する
際に用いるマスクとを兼用することができる。したがっ
て、第８実施形態による半導体装置の製造方法のよう
に、不純物拡散領域２６を形成する際に別途マスクを形
成する必要がない。
半導体装置の製造方法では、不純物拡散領域２６を形成
する際に用いるマスクと不純物拡散領域３０を形成する
際に用いるマスクとを兼用することができる。したがっ
て、第８実施形態による半導体装置の製造方法のよう
に、不純物拡散領域２６を形成する際に別途マスクを形
成する必要がない。
【０１７８】また、引き出し領域をゲート電極及びその
両側に形成されたサイドウォール絶縁膜並びに素子分離
膜の側壁部分に形成されたサイドウォール絶縁膜によっ
て覆うので、サリサイドプロセスにより素子領域上にシ
リサイド膜を形成した場合であっても、ソース／ドレイ
ン領域とボディコンタクト領域とが短絡することはな
い。
両側に形成されたサイドウォール絶縁膜並びに素子分離
膜の側壁部分に形成されたサイドウォール絶縁膜によっ
て覆うので、サリサイドプロセスにより素子領域上にシ
リサイド膜を形成した場合であっても、ソース／ドレイ
ン領域とボディコンタクト領域とが短絡することはな
い。
【０１７９】なお、上記実施形態では、サリサイドプロ
セスを考慮して引き出し領域の幅をゲート電極及びサイ
ドウォール絶縁膜の幅よりも狭く設定したが、サリサイ
ドプロセスを用いない場合には、必ずしも引き出し領域
の幅をこのように設定する必要はない。引き出し領域の
幅を広げることにより、寄生抵抗を低減することができ
る。
セスを考慮して引き出し領域の幅をゲート電極及びサイ
ドウォール絶縁膜の幅よりも狭く設定したが、サリサイ
ドプロセスを用いない場合には、必ずしも引き出し領域
の幅をこのように設定する必要はない。引き出し領域の
幅を広げることにより、寄生抵抗を低減することができ
る。
【０１８０】また、上記実施形態では、ボディコンタク
トを有する半導体装置について説明したが、狭チャネル
効果によるサブスレドショルド特性の劣化を抑止する効
果は、ソース／ドレイン領域の形成方法のみに起因する
ものである。したがって、ＳＴＩ法により形成した素子
分離膜を有する半導体装置に本発明を適用することによ
り、ボディコンタクトを有するか否かに関わらず、上記
効果を得ることができる。第１乃至第７実施形態による
半導体装置及びその製造方法に、本実施形態によるソー
ス／ドレイン領域の形成方法を適用するようにしてもよ
い。
トを有する半導体装置について説明したが、狭チャネル
効果によるサブスレドショルド特性の劣化を抑止する効
果は、ソース／ドレイン領域の形成方法のみに起因する
ものである。したがって、ＳＴＩ法により形成した素子
分離膜を有する半導体装置に本発明を適用することによ
り、ボディコンタクトを有するか否かに関わらず、上記
効果を得ることができる。第１乃至第７実施形態による
半導体装置及びその製造方法に、本実施形態によるソー
ス／ドレイン領域の形成方法を適用するようにしてもよ
い。
【０１８１】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【０１８２】例えば、上記実施形態では、ＳＯＩ基板に
形成したＭＯＳＦＥＴのボディコンタクトを例に説明し
たが、バルク基板上に形成したＭＯＳＦＥＴのボディコ
ンタクトに適用してもよい。本発明は、バルク基板と比
較してボディコンタクトの取りにくいＳＯＩ基板を用い
た半導体装置に適用することにより顕著な効果を得るこ
とができるが、バルク基板を用いた半導体装置に適用す
るうえで何ら障害はない。
形成したＭＯＳＦＥＴのボディコンタクトを例に説明し
たが、バルク基板上に形成したＭＯＳＦＥＴのボディコ
ンタクトに適用してもよい。本発明は、バルク基板と比
較してボディコンタクトの取りにくいＳＯＩ基板を用い
た半導体装置に適用することにより顕著な効果を得るこ
とができるが、バルク基板を用いた半導体装置に適用す
るうえで何ら障害はない。
【０１８３】また、上記実施形態では、ゲート電極上及
びＳＯＩ層上にシリサイド膜を形成する場合を示した
が、ＳＯＩ層上のみにシリサイド膜を形成するようにし
てもよい。この場合、サリサイド工程に至る前に、ゲー
ト電極上に、シリサイドとなる金属膜とゲート電極との
反応を防止する膜、例えばシリコン酸化膜やシリコン窒
化膜などの絶縁膜を形成しておけばよい。
びＳＯＩ層上にシリサイド膜を形成する場合を示した
が、ＳＯＩ層上のみにシリサイド膜を形成するようにし
てもよい。この場合、サリサイド工程に至る前に、ゲー
ト電極上に、シリサイドとなる金属膜とゲート電極との
反応を防止する膜、例えばシリコン酸化膜やシリコン窒
化膜などの絶縁膜を形成しておけばよい。
【０１８４】また、上記実施形態では、Ｎ型ＭＯＳＦＥ
Ｔに適用した場合を例にして本発明を説明したが、Ｐ型
ＭＯＳＦＥＴの場合においても本発明を同様に適用する
ことができる。また、上記実施形態ではＭＩＳＦＥＴの
典型的なデバイスとしてＭＯＳＦＥＴを挙げたものであ
り、ＭＯＳＦＥＴに限られるものではない。本発明は、
ボディコンタクトを必要とする電界効果型トランジスタ
に広く適用することができる。
Ｔに適用した場合を例にして本発明を説明したが、Ｐ型
ＭＯＳＦＥＴの場合においても本発明を同様に適用する
ことができる。また、上記実施形態ではＭＩＳＦＥＴの
典型的なデバイスとしてＭＯＳＦＥＴを挙げたものであ
り、ＭＯＳＦＥＴに限られるものではない。本発明は、
ボディコンタクトを必要とする電界効果型トランジスタ
に広く適用することができる。
【０１８５】以上詳述したように、本発明による半導体
装置及びその製造方法の特徴をまとめると以下の通りと
なる。
装置及びその製造方法の特徴をまとめると以下の通りと
なる。
【０１８６】なお、本明細書において、チャネル領域と
はソース領域とドレイン領域との間のＳＯＩ層の領域を
いい、ボディ領域とはチャネル領域に接続されソース領
域或いはドレイン領域と隣接するＳＯＩ層の領域をい
い、ボディコンタクト領域とはボディ領域のうち高濃度
に不純物が導入された領域をいうものとする。チャネル
領域の下部領域は本質的にボディ領域であるが、説明の
便宜上、本明細書ではこの領域をも含めてチャネル領域
と表現することもある。
はソース領域とドレイン領域との間のＳＯＩ層の領域を
いい、ボディ領域とはチャネル領域に接続されソース領
域或いはドレイン領域と隣接するＳＯＩ層の領域をい
い、ボディコンタクト領域とはボディ領域のうち高濃度
に不純物が導入された領域をいうものとする。チャネル
領域の下部領域は本質的にボディ領域であるが、説明の
便宜上、本明細書ではこの領域をも含めてチャネル領域
と表現することもある。
【０１８７】（付記１） チャネル領域と、前記チャネ
ル領域を挟むように形成されたソース領域及びドレイン
領域と、前記チャネル領域に接続され、前記ソース領域
及び前記ドレイン領域に隣接するボディ領域とを有する
半導体層と、前記チャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、少なくとも前記ドレイン領
域と前記ボディ領域との界面近傍の前記ボディ領域上に
形成され、前記ゲート電極と電気的に絶縁されたダミー
電極と、前記ダミー電極が形成された領域を除く前記ボ
ディ領域内に形成されたボディコンタクト領域とを有す
ることを特徴とする半導体装置。
ル領域を挟むように形成されたソース領域及びドレイン
領域と、前記チャネル領域に接続され、前記ソース領域
及び前記ドレイン領域に隣接するボディ領域とを有する
半導体層と、前記チャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、少なくとも前記ドレイン領
域と前記ボディ領域との界面近傍の前記ボディ領域上に
形成され、前記ゲート電極と電気的に絶縁されたダミー
電極と、前記ダミー電極が形成された領域を除く前記ボ
ディ領域内に形成されたボディコンタクト領域とを有す
ることを特徴とする半導体装置。
【０１８８】（付記２） 付記１記載の半導体装置にお
いて、前記ダミー電極は、前記ソース領域と前記ボディ
領域との界面近傍の前記ボディ領域上に延在して形成さ
れていることを特徴とする半導体装置。
いて、前記ダミー電極は、前記ソース領域と前記ボディ
領域との界面近傍の前記ボディ領域上に延在して形成さ
れていることを特徴とする半導体装置。
【０１８９】（付記３） 付記１又は２記載の半導体装
置において、前記ゲート電極と前記ダミー電極とは、同
一の導電層により構成されていることを特徴とする半導
体装置。
置において、前記ゲート電極と前記ダミー電極とは、同
一の導電層により構成されていることを特徴とする半導
体装置。
【０１９０】（付記４） 付記１乃至３のいずれか１項
に記載の半導体装置において、前記前記ゲート電極と前
記ダミー電極との間の領域を除く前記半導体層上に形成
されたシリサイド膜を更に有することを特徴とする半導
体装置。
に記載の半導体装置において、前記前記ゲート電極と前
記ダミー電極との間の領域を除く前記半導体層上に形成
されたシリサイド膜を更に有することを特徴とする半導
体装置。
【０１９１】（付記５） 付記１又は２記載の半導体装
置において、前記ゲート電極及び前記ダミー電極は、別
々の導電層により構成されていることを特徴とする半導
体装置。
置において、前記ゲート電極及び前記ダミー電極は、別
々の導電層により構成されていることを特徴とする半導
体装置。
【０１９２】（付記６） チャネル領域と、前記チャネ
ル領域を挟むように形成されたソース領域及びドレイン
領域と、前記チャネル領域に接続され、前記ソース領域
及び前記ドレイン領域に隣接するボディ領域とを有する
半導体層と、前記チャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、少なくとも前記ドレイン領
域と前記ボディ領域との界面近傍の前記ボディ領域上に
形成され、前記ゲート電極と一体をなし、そのパターン
が櫛形に成形されたダミー電極と、前記ダミー電極が形
成された領域を除く前記ボディ領域内に形成されたボデ
ィコンタクト領域とを有することを特徴とする半導体装
置。
ル領域を挟むように形成されたソース領域及びドレイン
領域と、前記チャネル領域に接続され、前記ソース領域
及び前記ドレイン領域に隣接するボディ領域とを有する
半導体層と、前記チャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、少なくとも前記ドレイン領
域と前記ボディ領域との界面近傍の前記ボディ領域上に
形成され、前記ゲート電極と一体をなし、そのパターン
が櫛形に成形されたダミー電極と、前記ダミー電極が形
成された領域を除く前記ボディ領域内に形成されたボデ
ィコンタクト領域とを有することを特徴とする半導体装
置。
【０１９３】（付記７） チャネル領域と、前記チャネ
ル領域を挟んで形成されたソース領域及びドレイン領域
と、前記チャネル領域に接続され、前記ソース領域及び
前記ドレイン領域に隣接するボディ領域とを有する半導
体層と、前記チャネル領域上にゲート絶縁膜を介して形
成されたゲート電極と、少なくとも前記ドレイン領域と
前記ボディ領域との界面近傍の前記ボディ領域上に選択
的に形成され、前記ゲート電極と一体をなし、そのパタ
ーンの内部が刳り抜かれるように成形されたダミー電極
と、前記ダミー電極が形成された領域を除く前記ボディ
領域内に形成されたボディコンタクト領域とを有するこ
とを特徴とする半導体装置。
ル領域を挟んで形成されたソース領域及びドレイン領域
と、前記チャネル領域に接続され、前記ソース領域及び
前記ドレイン領域に隣接するボディ領域とを有する半導
体層と、前記チャネル領域上にゲート絶縁膜を介して形
成されたゲート電極と、少なくとも前記ドレイン領域と
前記ボディ領域との界面近傍の前記ボディ領域上に選択
的に形成され、前記ゲート電極と一体をなし、そのパタ
ーンの内部が刳り抜かれるように成形されたダミー電極
と、前記ダミー電極が形成された領域を除く前記ボディ
領域内に形成されたボディコンタクト領域とを有するこ
とを特徴とする半導体装置。
【０１９４】（付記８） 付記６又は７記載の半導体装
置において、前記ダミー電極の櫛形の間隙部分又は刳り
抜き部分を除く前記半導体層上に選択的に形成されたシ
リサイド膜を更に有することを特徴とする半導体装置。
置において、前記ダミー電極の櫛形の間隙部分又は刳り
抜き部分を除く前記半導体層上に選択的に形成されたシ
リサイド膜を更に有することを特徴とする半導体装置。
【０１９５】（付記９） チャネル領域と、前記チャネ
ル領域を挟むように形成されたソース領域及びドレイン
領域と、前記チャネル領域に接続され、前記ソース領域
及び前記ドレイン領域に隣接するボディ領域とを有する
半導体層と、前記チャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、少なくとも前記ドレイン領
域と前記ボディ領域との界面近傍の前記ボディ領域上に
形成され、前記ゲート電極と一体をなすダミー電極と、
前記ダミー電極が形成された領域を除く前記ボディ領域
内に形成されたボディコンタクト領域とを有し、前記ゲ
ート電極によって構成される容量素子の単位面積あたり
の容量が、前記ダミー電極によって構成される容量素子
の単位面積あたりの容量よりも小さいことを特徴とする
半導体装置。
ル領域を挟むように形成されたソース領域及びドレイン
領域と、前記チャネル領域に接続され、前記ソース領域
及び前記ドレイン領域に隣接するボディ領域とを有する
半導体層と、前記チャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、少なくとも前記ドレイン領
域と前記ボディ領域との界面近傍の前記ボディ領域上に
形成され、前記ゲート電極と一体をなすダミー電極と、
前記ダミー電極が形成された領域を除く前記ボディ領域
内に形成されたボディコンタクト領域とを有し、前記ゲ
ート電極によって構成される容量素子の単位面積あたり
の容量が、前記ダミー電極によって構成される容量素子
の単位面積あたりの容量よりも小さいことを特徴とする
半導体装置。
【０１９６】（付記１０） チャネル領域と、前記チャ
ネル領域を挟むように形成されたソース領域及びドレイ
ン領域と、ボディコンタクト領域と、前記チャネル領域
と前記ボディコンタクト領域とを接続する引き出し領域
とを有する半導体層と、前記半導体層の周縁部を囲むよ
うに形成された素子分離膜と、前記チャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記ゲー
ト電極の側壁に形成された第１のサイドウォール絶縁膜
とを有し、前記引き出し領域の幅が、前記ゲート電極の
幅と、前記ゲート電極の側壁に形成された２つの前記第
１のサイドウォール絶縁膜の幅との和よりも狭く、前記
引き出し領域が、前記ゲート電極及び前記第１のサイド
ウォール絶縁膜によって覆われていることを特徴とする
半導体装置。
ネル領域を挟むように形成されたソース領域及びドレイ
ン領域と、ボディコンタクト領域と、前記チャネル領域
と前記ボディコンタクト領域とを接続する引き出し領域
とを有する半導体層と、前記半導体層の周縁部を囲むよ
うに形成された素子分離膜と、前記チャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記ゲー
ト電極の側壁に形成された第１のサイドウォール絶縁膜
とを有し、前記引き出し領域の幅が、前記ゲート電極の
幅と、前記ゲート電極の側壁に形成された２つの前記第
１のサイドウォール絶縁膜の幅との和よりも狭く、前記
引き出し領域が、前記ゲート電極及び前記第１のサイド
ウォール絶縁膜によって覆われていることを特徴とする
半導体装置。
【０１９７】（付記１１） 付記１０記載の半導体装置
において、前記素子分離膜の側壁部分に形成され、前記
半導体層の周縁部上を覆う第２のサイドウォール絶縁膜
を更に有し、前記引き出し領域の幅が、前記ゲート電極
の幅と、前記ゲート電極の側壁に形成された２つの前記
第１のサイドウォール絶縁膜の幅と、前記素子分離膜の
側壁部分に形成された２つの前記第２のサイドウォール
絶縁膜の幅との和よりも狭く、前記引き出し領域が、前
記ゲート電極、前記第１のサイドウォール絶縁膜及び前
記第２のサイドウォール絶縁膜によって覆われているこ
とを特徴とする半導体装置。
において、前記素子分離膜の側壁部分に形成され、前記
半導体層の周縁部上を覆う第２のサイドウォール絶縁膜
を更に有し、前記引き出し領域の幅が、前記ゲート電極
の幅と、前記ゲート電極の側壁に形成された２つの前記
第１のサイドウォール絶縁膜の幅と、前記素子分離膜の
側壁部分に形成された２つの前記第２のサイドウォール
絶縁膜の幅との和よりも狭く、前記引き出し領域が、前
記ゲート電極、前記第１のサイドウォール絶縁膜及び前
記第２のサイドウォール絶縁膜によって覆われているこ
とを特徴とする半導体装置。
【０１９８】（付記１２） 付記１乃至１１のいずれか
１項に記載の半導体装置において、前記ソース領域及び
前記ドレイン領域は、前記ゲート電極下の領域近傍から
離間して形成された第１の不純物拡散領域と、前記ゲー
ト電極下の領域近傍に延在して形成され、前記第１の不
純物領域よりも浅い第２の不純物拡散領域とをそれぞれ
有し、前記第２の不純物拡散領域は、前記素子分離膜か
ら離間して形成されていることを特徴とする半導体装
置。
１項に記載の半導体装置において、前記ソース領域及び
前記ドレイン領域は、前記ゲート電極下の領域近傍から
離間して形成された第１の不純物拡散領域と、前記ゲー
ト電極下の領域近傍に延在して形成され、前記第１の不
純物領域よりも浅い第２の不純物拡散領域とをそれぞれ
有し、前記第２の不純物拡散領域は、前記素子分離膜か
ら離間して形成されていることを特徴とする半導体装
置。
【０１９９】（付記１３） 第１導電型の基板に、第１
の領域と、前記第１の領域に隣接する第２の領域とを有
する素子領域を画定する素子分離膜を形成する工程と、
前記素子領域上にゲート絶縁膜を介して導電膜を形成す
る工程と、前記導電膜をパターニングし、前記第１の領
域内に設けられたゲート電極と、前記第１の領域と前記
第２の領域との界面近傍の前記第２の領域上に設けら
れ、前記ゲート電極と電気的に絶縁されたダミー電極と
を形成する工程と、前記ゲート電極をマスクとして、前
記第１の領域に前記第１導電型と異なる第２導電型の不
純物を導入し、前記ゲート電極の一方の側の前記第１の
領域にソース領域を形成し、前記ゲート電極の他方の側
の前記第１の領域にドレイン領域を形成する工程と、前
記ダミー電極をマスクとして、前記第２の領域に前記第
１導電型の不純物を導入し、前記第２の領域内にボディ
コンタクト領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。
の領域と、前記第１の領域に隣接する第２の領域とを有
する素子領域を画定する素子分離膜を形成する工程と、
前記素子領域上にゲート絶縁膜を介して導電膜を形成す
る工程と、前記導電膜をパターニングし、前記第１の領
域内に設けられたゲート電極と、前記第１の領域と前記
第２の領域との界面近傍の前記第２の領域上に設けら
れ、前記ゲート電極と電気的に絶縁されたダミー電極と
を形成する工程と、前記ゲート電極をマスクとして、前
記第１の領域に前記第１導電型と異なる第２導電型の不
純物を導入し、前記ゲート電極の一方の側の前記第１の
領域にソース領域を形成し、前記ゲート電極の他方の側
の前記第１の領域にドレイン領域を形成する工程と、前
記ダミー電極をマスクとして、前記第２の領域に前記第
１導電型の不純物を導入し、前記第２の領域内にボディ
コンタクト領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。
【０２００】（付記１４） 付記１３記載の半導体装置
の製造方法において、前記ゲート電極と前記ダミー電極
との間の領域を除く、前記ソース領域上、前記ドレイン
領域上及び前記ボディコンタクト領域上に選択的にシリ
サイド膜を形成する工程を更に有することを特徴とする
半導体装置の製造方法。
の製造方法において、前記ゲート電極と前記ダミー電極
との間の領域を除く、前記ソース領域上、前記ドレイン
領域上及び前記ボディコンタクト領域上に選択的にシリ
サイド膜を形成する工程を更に有することを特徴とする
半導体装置の製造方法。
【０２０１】（付記１５） 付記１４記載の半導体装置
の製造方法において、前記ゲート電極及び前記ダミー電
極を形成する工程の後に、前記ゲート電極及び前記ダミ
ー電極の側壁にサイドウォール絶縁膜を形成する工程を
更に有し、前記ゲート電極の側壁に形成された前記サイ
ドウォール絶縁膜と前記ダミー電極の側壁に形成された
前記サイドウォール絶縁膜との間に前記シリサイド膜が
形成されない間隔となるように、前記ゲート電極と前記
ダミー電極との間隙及び前記サイドウォール絶縁膜の幅
を制御することを特徴とする半導体装置の製造方法。
の製造方法において、前記ゲート電極及び前記ダミー電
極を形成する工程の後に、前記ゲート電極及び前記ダミ
ー電極の側壁にサイドウォール絶縁膜を形成する工程を
更に有し、前記ゲート電極の側壁に形成された前記サイ
ドウォール絶縁膜と前記ダミー電極の側壁に形成された
前記サイドウォール絶縁膜との間に前記シリサイド膜が
形成されない間隔となるように、前記ゲート電極と前記
ダミー電極との間隙及び前記サイドウォール絶縁膜の幅
を制御することを特徴とする半導体装置の製造方法。
【０２０２】（付記１６） 第１導電型の基板に、第１
の領域と、前記第１の領域に隣接する第２の領域とを有
する素子領域を画定する素子分離膜を形成する工程と、
第１の導電膜を堆積してパターニングし、前記第１の領
域内に、前記第１の導電膜よりなるゲート電極を形成す
る工程と、第２の導電膜を堆積してパターニングし、前
記第１の領域と前記第２の領域の界面近傍の前記第２の
領域上に、前記第２の導電膜よりなるダミー電極を形成
する工程と、前記ゲート電極をマスクとして、前記第１
の領域に前記第１導電型と異なる第２導電型の不純物を
導入し、前記ゲート電極の一方の側の前記第１の領域に
ソース領域を形成し、前記ゲート電極の他方の側の前記
第１の領域にドレイン領域を形成する工程と、前記ダミ
ー電極をマスクとして、前記第２の領域に前記第１導電
型の不純物を導入し、前記第２の領域内にボディコンタ
クト領域を形成する工程とを有することを特徴とする半
導体装置の製造方法。
の領域と、前記第１の領域に隣接する第２の領域とを有
する素子領域を画定する素子分離膜を形成する工程と、
第１の導電膜を堆積してパターニングし、前記第１の領
域内に、前記第１の導電膜よりなるゲート電極を形成す
る工程と、第２の導電膜を堆積してパターニングし、前
記第１の領域と前記第２の領域の界面近傍の前記第２の
領域上に、前記第２の導電膜よりなるダミー電極を形成
する工程と、前記ゲート電極をマスクとして、前記第１
の領域に前記第１導電型と異なる第２導電型の不純物を
導入し、前記ゲート電極の一方の側の前記第１の領域に
ソース領域を形成し、前記ゲート電極の他方の側の前記
第１の領域にドレイン領域を形成する工程と、前記ダミ
ー電極をマスクとして、前記第２の領域に前記第１導電
型の不純物を導入し、前記第２の領域内にボディコンタ
クト領域を形成する工程とを有することを特徴とする半
導体装置の製造方法。
【０２０３】（付記１７） 第１導電型の基板に、第１
の領域と、前記第１の領域に隣接する第２の領域とを有
する素子領域を画定する素子分離膜を形成する工程と、
前記素子領域上にゲート絶縁膜を介して導電膜を形成す
る工程と、前記導電膜をパターニングし、前記第１の領
域内に設けられたゲート電極と、前記第１の領域と前記
第２の領域の界面近傍の前記第２の領域上に設けられ、
前記ゲート電極と一体をなし、そのパターンが櫛形に成
形されたダミー電極とを形成する工程と、前記ゲート電
極をマスクとして、前記第１の領域に前記第１導電型と
異なる第２導電型の不純物を導入し、前記ゲート電極の
一方の側の前記第１の領域にソース領域を形成し、前記
ゲート電極の他方の側の前記第１の領域にドレイン領域
を形成する工程と、前記ダミー電極をマスクとして、前
記第２の領域に前記第１導電型の不純物を導入し、前記
第２の領域内にボディコンタクト領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
の領域と、前記第１の領域に隣接する第２の領域とを有
する素子領域を画定する素子分離膜を形成する工程と、
前記素子領域上にゲート絶縁膜を介して導電膜を形成す
る工程と、前記導電膜をパターニングし、前記第１の領
域内に設けられたゲート電極と、前記第１の領域と前記
第２の領域の界面近傍の前記第２の領域上に設けられ、
前記ゲート電極と一体をなし、そのパターンが櫛形に成
形されたダミー電極とを形成する工程と、前記ゲート電
極をマスクとして、前記第１の領域に前記第１導電型と
異なる第２導電型の不純物を導入し、前記ゲート電極の
一方の側の前記第１の領域にソース領域を形成し、前記
ゲート電極の他方の側の前記第１の領域にドレイン領域
を形成する工程と、前記ダミー電極をマスクとして、前
記第２の領域に前記第１導電型の不純物を導入し、前記
第２の領域内にボディコンタクト領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２０４】（付記１８） 第１導電型の基板に、第１
の領域と、前記第１の領域に隣接する第２の領域とを有
する素子領域を画定する素子分離膜を形成する工程と、
前記素子領域上にゲート絶縁膜を介して導電膜を形成す
る工程と、前記導電膜をパターニングし、前記第１の領
域内に設けられたゲート電極と、前記第１の領域と前記
第２の領域の界面近傍の前記第２の領域上に設けられ、
前記ゲート電極と一体をなし、そのパターンの内部が刳
り抜かれるように成形されたダミー電極とを形成する工
程と、前記ゲート電極をマスクとして、前記第１の領域
に前記第１導電型と異なる第２導電型の不純物を導入
し、前記ゲート電極の一方の側の前記第１の領域にソー
ス領域を形成し、前記ゲート電極の他方の側の前記第１
の領域にドレイン領域を形成する工程と、前記ダミー電
極をマスクとして、前記第２の領域に前記第１導電型の
不純物を導入し、前記第２の領域内にボディコンタクト
領域を形成する工程とを有することを特徴とする半導体
装置の製造方法。
の領域と、前記第１の領域に隣接する第２の領域とを有
する素子領域を画定する素子分離膜を形成する工程と、
前記素子領域上にゲート絶縁膜を介して導電膜を形成す
る工程と、前記導電膜をパターニングし、前記第１の領
域内に設けられたゲート電極と、前記第１の領域と前記
第２の領域の界面近傍の前記第２の領域上に設けられ、
前記ゲート電極と一体をなし、そのパターンの内部が刳
り抜かれるように成形されたダミー電極とを形成する工
程と、前記ゲート電極をマスクとして、前記第１の領域
に前記第１導電型と異なる第２導電型の不純物を導入
し、前記ゲート電極の一方の側の前記第１の領域にソー
ス領域を形成し、前記ゲート電極の他方の側の前記第１
の領域にドレイン領域を形成する工程と、前記ダミー電
極をマスクとして、前記第２の領域に前記第１導電型の
不純物を導入し、前記第２の領域内にボディコンタクト
領域を形成する工程とを有することを特徴とする半導体
装置の製造方法。
【０２０５】（付記１９） 付記１７又は１８記載の半
導体装置において、前記ダミー電極の櫛形の間隙部分又
は刳り抜き部分を除く前記半導体層上に、選択的にシリ
サイド膜を形成する工程を更に有することを特徴とする
半導体装置。
導体装置において、前記ダミー電極の櫛形の間隙部分又
は刳り抜き部分を除く前記半導体層上に、選択的にシリ
サイド膜を形成する工程を更に有することを特徴とする
半導体装置。
【０２０６】（付記２０） 第１導電型の基板に、素子
領域を画定する素子分離膜を形成する工程と、前記素子
領域内に、ゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極の両側の前記素子領域に、前記
素子分離膜から離間して形成された前記第１導電型と異
なる第２導電型の第１の不純物拡散領域を形成する工程
と、前記ゲート電極の側壁に第１のサイドウォール絶縁
膜を形成する工程と、前記ゲート電極及び前記第１のサ
イドウォール絶縁膜をマスクとして、前記素子領域に前
記第２導電型の不純物を導入し、前記ゲート電極の両側
の前記素子領域に、前記第１の不純物拡散領域よりも深
い前記第２導電型の第２の不純物拡散領域を形成する工
程とを有することを特徴とする半導体装置の製造方法。
領域を画定する素子分離膜を形成する工程と、前記素子
領域内に、ゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極の両側の前記素子領域に、前記
素子分離膜から離間して形成された前記第１導電型と異
なる第２導電型の第１の不純物拡散領域を形成する工程
と、前記ゲート電極の側壁に第１のサイドウォール絶縁
膜を形成する工程と、前記ゲート電極及び前記第１のサ
イドウォール絶縁膜をマスクとして、前記素子領域に前
記第２導電型の不純物を導入し、前記ゲート電極の両側
の前記素子領域に、前記第１の不純物拡散領域よりも深
い前記第２導電型の第２の不純物拡散領域を形成する工
程とを有することを特徴とする半導体装置の製造方法。
【０２０７】（付記２１） 付記２０記載の半導体装置
の製造方法において、前記第１の不純物拡散領域を形成
する工程では、前記ゲート電極が延在する方向の幅が前
記素子領域の幅よりも狭い開口幅を有するマスクパター
ンと、前記ゲート電極とをマスクとして、前記第２導電
型の不純物を導入することにより、前記素子分離膜から
離間した前記第１の不純物拡散領域を形成することを特
徴とする半導体装置の製造方法。
の製造方法において、前記第１の不純物拡散領域を形成
する工程では、前記ゲート電極が延在する方向の幅が前
記素子領域の幅よりも狭い開口幅を有するマスクパター
ンと、前記ゲート電極とをマスクとして、前記第２導電
型の不純物を導入することにより、前記素子分離膜から
離間した前記第１の不純物拡散領域を形成することを特
徴とする半導体装置の製造方法。
【０２０８】（付記２２） 付記２０記載の半導体装置
の製造方法において、前記素子分離膜を形成する工程の
後に、前記素子分離膜の側壁部分に形成され、前記素子
領域の周縁部上を覆う第２のサイドウォール絶縁膜を形
成する工程を更に有し、前記第１の不純物拡散領域を形
成する工程では、前記ゲート電極及び前記第２のサイド
ウォール絶縁膜をマスクとして、前記第２導電型の不純
物を導入することにより、前記素子分離膜から離間した
前記第１の不純物拡散領域を形成することを特徴とする
半導体装置の製造方法。
の製造方法において、前記素子分離膜を形成する工程の
後に、前記素子分離膜の側壁部分に形成され、前記素子
領域の周縁部上を覆う第２のサイドウォール絶縁膜を形
成する工程を更に有し、前記第１の不純物拡散領域を形
成する工程では、前記ゲート電極及び前記第２のサイド
ウォール絶縁膜をマスクとして、前記第２導電型の不純
物を導入することにより、前記素子分離膜から離間した
前記第１の不純物拡散領域を形成することを特徴とする
半導体装置の製造方法。
【０２０９】（付記２３） 付記２０又は２１記載の半
導体装置の製造方法において、前記素子分離膜を形成す
る工程では、ボディコンタクト領域と、前記ゲート電極
下の領域と前記ボディコンタクト領域とを接続する引き
出し領域とを有する前記素子領域を形成し、前記ゲート
電極及び前記第１のサイドウォール絶縁膜により、前記
引き出し領域上を覆うことを特徴とする半導体装置の製
造方法。
導体装置の製造方法において、前記素子分離膜を形成す
る工程では、ボディコンタクト領域と、前記ゲート電極
下の領域と前記ボディコンタクト領域とを接続する引き
出し領域とを有する前記素子領域を形成し、前記ゲート
電極及び前記第１のサイドウォール絶縁膜により、前記
引き出し領域上を覆うことを特徴とする半導体装置の製
造方法。
【０２１０】（付記２４） 付記２０又は２２記載の半
導体装置の製造方法において、前記素子分離膜を形成す
る工程では、ボディコンタクト領域と、前記ゲート電極
下の領域と前記ボディコンタクト領域とを接続する引き
出し領域とを有する前記素子領域を形成し、前記ゲート
電極、前記第１のサイドウォール絶縁膜及び前記第２の
サイドウォール絶縁膜により、前記引き出し領域上を覆
うことを特徴とする半導体装置の製造方法。
導体装置の製造方法において、前記素子分離膜を形成す
る工程では、ボディコンタクト領域と、前記ゲート電極
下の領域と前記ボディコンタクト領域とを接続する引き
出し領域とを有する前記素子領域を形成し、前記ゲート
電極、前記第１のサイドウォール絶縁膜及び前記第２の
サイドウォール絶縁膜により、前記引き出し領域上を覆
うことを特徴とする半導体装置の製造方法。
【０２１１】
【発明の効果】以上の通り、本発明によれば、ダミー電
極により構成される寄生容量をＭＯＳＦＥＴから切り離
し、或いは、この寄生容量値を低減するので、ボディコ
ンタクトを有する半導体装置のゲート容量を大幅に低減
することができる。これにより、トランジスタの速度性
能劣化を抑えることができる。
極により構成される寄生容量をＭＯＳＦＥＴから切り離
し、或いは、この寄生容量値を低減するので、ボディコ
ンタクトを有する半導体装置のゲート容量を大幅に低減
することができる。これにより、トランジスタの速度性
能劣化を抑えることができる。
【０２１２】また、エクステンションソース／ドレイン
構造の浅い不純物拡散領域或いはＬＤＤ構造の低濃度不
純物拡散領域を、素子分離膜から離間して形成すること
により、素子領域周縁部におけるしきい値電圧を選択的
に高めることができる。したがって、素子分離膜の端部
近傍における電界集中によるサブスレショルド特性の劣
化を抑制することができる。
構造の浅い不純物拡散領域或いはＬＤＤ構造の低濃度不
純物拡散領域を、素子分離膜から離間して形成すること
により、素子領域周縁部におけるしきい値電圧を選択的
に高めることができる。したがって、素子分離膜の端部
近傍における電界集中によるサブスレショルド特性の劣
化を抑制することができる。
【図１】本発明の第１実施形態による半導体装置の構造
を示す平面図である。
を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の等価
回路を示す回路図である。
回路を示す回路図である。
【図４】本発明の第１実施形態による半導体装置及び従
来の半導体装置における具体的な装置パラメータの一例
を示す平面図である。
来の半導体装置における具体的な装置パラメータの一例
を示す平面図である。
【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。
方法を示す工程断面図（その４）である。
【図９】本発明の第２実施形態による半導体装置の構造
を示す平面図である。
を示す平面図である。
【図１０】本発明の第３実施形態による半導体装置の構
造を示す平面図及び概略断面図である。
造を示す平面図及び概略断面図である。
【図１１】本発明の第４実施形態による半導体装置の構
造を示す平面図である。
造を示す平面図である。
【図１２】第４実施形態の変形例による半導体装置の構
造を示す平面図である。
造を示す平面図である。
【図１３】本発明の第５実施形態による半導体装置の構
造を示す平面図及び概略断面図である。
造を示す平面図及び概略断面図である。
【図１４】本発明の第５実施形態による半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１５】本発明の第６実施形態による半導体装置の構
造を示す平面図及び概略断面図である。
造を示す平面図及び概略断面図である。
【図１６】本発明の第６実施形態による半導体装置の等
価回路を示す回路図である。
価回路を示す回路図である。
【図１７】本発明の第６実施形態による半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１８】本発明の第７実施形態による半導体装置の構
造を示す概略断面図である。
造を示す概略断面図である。
【図１９】本発明の第７実施形態による半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２０】本発明の第８実施形態による半導体装置の構
造を示す平面図である。
造を示す平面図である。
【図２１】本発明の第８実施形態による半導体装置の構
造を示す概略断面図である。
造を示す概略断面図である。
【図２２】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図２３】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図２４】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
造方法を示す工程断面図（その３）である。
【図２５】本発明の第９実施形態による半導体装置の構
造を示す平面図である。
造を示す平面図である。
【図２６】本発明の第９実施形態による半導体装置の構
造を示す概略断面図である。
造を示す概略断面図である。
【図２７】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図２８】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図２９】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
造方法を示す工程断面図（その３）である。
【図３０】従来の半導体装置の構造を示す平面図であ
る。
る。
【図３１】従来の半導体装置の等価回路を示す回路図で
ある。
ある。
１０…シリコン基板 １２…絶縁層 １４…ＳＯＩ層 １６…素子分離膜 １８…ゲート絶縁膜 ２０、２０ａ…ゲート電極 ２０ｂ、２２…ダミー電極 ２４…ソース／ドレイン用イオン注入領域 ２６、３０…不純物拡散領域 ２８、５０、６６…サイドウォール絶縁膜 ３２…ソース／ドレイン領域 ３４…ボディコンタクト用イオン注入領域 ３６…ボディコンタクト領域 ３８…シリサイド膜 ４０、４２…シリコン酸化膜 ４４…シリコン窒化膜 ４６、４８…絶縁膜 ５２…ＭＯＳＦＥＴ形成領域 ５４…ボディコンタクト形成領域 ５６…引き出し領域 ５８…エクステンション用イオン注入領域 ６０…シリコン酸化膜 ６２…シリコン窒化膜 ６４…素子分離溝 １００…素子領域 １０２…ソース領域 １０４…ドレイン領域 １０６…ボディコンタクト領域 １０８…ゲート電極 １１０…ＭＯＳＦＥＴ形成領域 １１２…ボディコンタクト領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 天野 功 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 GG03 HH04 HH27 MM07 PP06 QQ09 QQ31 RR04 SS11 TT08 UU04 VV01 VV06 XX24 XX27 5F040 DA11 DB09 DC01 EB12 EC01 EC07 EC13 EC16 ED01 ED04 ED09 EF02 EF18 EH02 EK01 EK05 EL02 EM01 FA05 FB02 FC19 5F110 AA02 AA04 AA15 CC02 DD05 DD13 EE05 EE09 EE14 EE24 EE32 EE45 FF02 FF03 FF09 FF12 FF23 GG02 GG12 GG28 GG29 GG32 GG52 GG60 HJ01 HJ13 HK05 HK40 HM15 NN02 NN04 NN23 NN35 NN62 NN65 NN72 QQ11
Claims (10)
- 【請求項１】 チャネル領域と、前記チャネル領域を挟
むように形成されたソース領域及びドレイン領域と、前
記チャネル領域に接続され、前記ソース領域及び前記ド
レイン領域に隣接するボディ領域とを有する半導体層
と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 少なくとも前記ドレイン領域と前記ボディ領域との界面
近傍の前記ボディ領域上に形成され、前記ゲート電極と
電気的に絶縁されたダミー電極と、 前記ダミー電極が形成された領域を除く前記ボディ領域
内に形成されたボディコンタクト領域とを有することを
特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記前記ゲート電極と前記ダミー電極との間の領域を除
く前記半導体層上に形成されたシリサイド膜を更に有す
ることを特徴とする半導体装置。 - 【請求項３】 チャネル領域と、前記チャネル領域を挟
むように形成されたソース領域及びドレイン領域と、前
記チャネル領域に接続され、前記ソース領域及び前記ド
レイン領域に隣接するボディ領域とを有する半導体層
と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 少なくとも前記ドレイン領域と前記ボディ領域との界面
近傍の前記ボディ領域上に形成され、前記ゲート電極と
一体をなし、そのパターンが櫛形に成形されたダミー電
極と、 前記ダミー電極が形成された領域を除く前記ボディ領域
内に形成されたボディコンタクト領域とを有することを
特徴とする半導体装置。 - 【請求項４】 チャネル領域と、前記チャネル領域を挟
んで形成されたソース領域及びドレイン領域と、前記チ
ャネル領域に接続され、前記ソース領域及び前記ドレイ
ン領域に隣接するボディ領域とを有する半導体層と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 少なくとも前記ドレイン領域と前記ボディ領域との界面
近傍の前記ボディ領域上に選択的に形成され、前記ゲー
ト電極と一体をなし、そのパターンの内部が刳り抜かれ
るように成形されたダミー電極と、 前記ダミー電極が形成された領域を除く前記ボディ領域
内に形成されたボディコンタクト領域とを有することを
特徴とする半導体装置。 - 【請求項５】 チャネル領域と、前記チャネル領域を挟
むように形成されたソース領域及びドレイン領域と、ボ
ディコンタクト領域と、前記チャネル領域と前記ボディ
コンタクト領域とを接続する引き出し領域とを有する半
導体層と、 前記半導体層の周縁部を囲むように形成された素子分離
膜と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記ゲート電極の側壁に形成された第１のサイドウォー
ル絶縁膜とを有し、 前記引き出し領域の幅が、前記ゲート電極の幅と、前記
ゲート電極の側壁に形成された２つの前記第１のサイド
ウォール絶縁膜の幅との和よりも狭く、前記引き出し領
域が、前記ゲート電極及び前記第１のサイドウォール絶
縁膜によって覆われていることを特徴とする半導体装
置。 - 【請求項６】 請求項５記載の半導体装置において、 前記素子分離膜の側壁部分に形成され、前記半導体層の
周縁部上を覆う第２のサイドウォール絶縁膜を更に有
し、 前記引き出し領域の幅が、前記ゲート電極の幅と、前記
ゲート電極の側壁に形成された２つの前記第１のサイド
ウォール絶縁膜の幅と、前記素子分離膜の側壁部分に形
成された２つの前記第２のサイドウォール絶縁膜の幅と
の和よりも狭く、前記引き出し領域が、前記ゲート電
極、前記第１のサイドウォール絶縁膜及び前記第２のサ
イドウォール絶縁膜によって覆われていることを特徴と
する半導体装置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
半導体装置において、前記ソース領域及び前記ドレイン
領域は、前記ゲート電極下の領域近傍から離間して形成
された第１の不純物拡散領域と、前記ゲート電極下の領
域近傍に延在して形成され、前記第１の不純物領域より
も浅い第２の不純物拡散領域とをそれぞれ有し、 前記第２の不純物拡散領域は、前記素子分離膜から離間
して形成されていることを特徴とする半導体装置。 - 【請求項８】 第１導電型の基板に、第１の領域と、前
記第１の領域に隣接する第２の領域とを有する素子領域
を画定する素子分離膜を形成する工程と、 前記素子領域上にゲート絶縁膜を介して導電膜を形成す
る工程と、 前記導電膜をパターニングし、前記第１の領域内に設け
られたゲート電極と、前記第１の領域と前記第２の領域
との界面近傍の前記第２の領域上に設けられ、前記ゲー
ト電極と電気的に絶縁されたダミー電極とを形成する工
程と、 前記ゲート電極をマスクとして、前記第１の領域に前記
第１導電型と異なる第２導電型の不純物を導入し、前記
ゲート電極の一方の側の前記第１の領域にソース領域を
形成し、前記ゲート電極の他方の側の前記第１の領域に
ドレイン領域を形成する工程と、 前記ダミー電極をマスクとして、前記第２の領域に前記
第１導電型の不純物を導入し、前記第２の領域内にボデ
ィコンタクト領域を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記ゲート電極と前記ダミー電極との間の領域を除く、
前記ソース領域上、前記ドレイン領域上及び前記ボディ
コンタクト領域上に選択的にシリサイド膜を形成する工
程を更に有することを特徴とする半導体装置の製造方
法。 - 【請求項１０】 第１導電型の基板に、素子領域を画定
する素子分離膜を形成する工程と、 前記素子領域内に、ゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極の両側の前記素子領域に、前記素子分離
膜から離間して形成された前記第１導電型と異なる第２
導電型の第１の不純物拡散領域を形成する工程と、 前記ゲート電極の側壁に第１のサイドウォール絶縁膜を
形成する工程と、 前記ゲート電極及び前記第１のサイドウォール絶縁膜を
マスクとして、前記素子領域に前記第２導電型の不純物
を導入し、前記ゲート電極の両側の前記素子領域に、前
記第１の不純物拡散領域よりも深い前記第２導電型の第
２の不純物拡散領域を形成する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325801A JP4614522B2 (ja) | 2000-10-25 | 2000-10-25 | 半導体装置及びその製造方法 |
| US09/815,010 US6753574B2 (en) | 2000-10-25 | 2001-03-23 | Semiconductor device and method for fabricating the same |
| US10/330,113 US6867106B2 (en) | 2000-10-25 | 2002-12-30 | Semiconductor device and method for fabricating the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325801A JP4614522B2 (ja) | 2000-10-25 | 2000-10-25 | 半導体装置及びその製造方法 |
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|---|---|
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|---|---|---|---|
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| JP (1) | JP4614522B2 (ja) |
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