JP2015046834A - スイッチ回路、サンプルホールド回路、および固体撮像装置 - Google Patents

スイッチ回路、サンプルホールド回路、および固体撮像装置 Download PDF

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Abstract

【課題】電圧を保持している間の電圧値のずれ（クロストーク）を抑制することができるスイッチ回路、サンプルホールド回路、および固体撮像装置を提供する。
【解決手段】ゲート電極GAの電圧に応じて、第1の期間にソース領域Sおよびドレイン領域Dは導通状態となり、第1の期間と異なる第2の期間にソース領域Sおよびドレイン領域Dは非導通状態となる。ソース配線32またはドレイン配線31の電圧は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
【選択図】図１

Description

本発明は、アナログ回路に用いられるスイッチ回路、およびスイッチ回路を有するサンプルホールド回路ならびに固体撮像装置に関する。
アナログ信号をサンプリングし、保持（ホールド）するサンプルホールド回路の一例として、従来から、図9に示すサンプルホールド回路が知られている。図9は、従来のサンプルホールド回路の構成を示している。はじめに、図9に示すサンプルホールド回路の構成について説明する。
図9に示すサンプルホールド回路は、入力端子901、出力端子902、スイッチ回路903、容量Cshを有する。入力端子901はスイッチ回路903の入力に接続され、スイッチ回路903の出力は出力端子902および容量Cshの一端に接続される。容量Cshの他端はグラウンドGNDに接続されている。スイッチ回路903、容量Cshは半導体基板に形成されている。
スイッチ回路903には、制御信号ΦSHが入力される。スイッチ回路903は、制御信号ΦSHがHigh状態（論理値「1」）の場合に、入力と出力が導通するON状態（導通状態）になる。また、スイッチ回路903は、制御信号ΦSHがLow状態（論理値「0」）の場合に、入力と出力が導通しない（入力と出力が切断される）OFF状態（非導通状態）になる。
次に、図10を用いて、図9に示すサンプルホールド回路の動作を説明する。図10は、図9に示すサンプルホールド回路に係る信号（制御信号ΦSH、アナログ信号Vin、アナログ信号Vout）の波形を示している。図10の横方向は時間を示し、図10の縦方向は電圧を示している。
入力端子901から入力されたアナログ信号Vinはスイッチ回路903に入力される。サンプルホールド回路が、入力されたアナログ信号Vinをサンプリングする場合、制御信号ΦSHがHigh状態になることによりスイッチ回路903がON状態になる。このとき、サンプルホールド回路は、アナログ信号Vinによって容量Cshを充電する（図10のタイミングt1）。サンプルホールド回路が、入力されたアナログ信号Vinを保持する場合、制御信号ΦSHがLow状態になることによりスイッチ回路903がOFF状態になる。このとき、サンプルホールド回路はアナログ信号Vinを容量Cshに保持する（図10のタイミングt2）。容量Cshに保持されたアナログ信号Voutが、出力信号として出力端子902から出力される。容量Cshに保持されたアナログ信号Voutは、制御信号ΦSHがLow状態である間、一定である。
しかしながら、上記従来のサンプルホールド回路には以下に示す課題がある。すなわち、容量Cshが保持しているアナログ信号Voutの電圧と、容量Cshがアナログ信号Voutを保持している間にスイッチ回路903に入力されるアナログ信号Vinの電圧とによって、容量Cshが保持しているアナログ信号Voutにずれ（クロストーク）が生じる可能性がある。これは、半導体基板に形成されたスイッチ回路903では、制御信号ΦSHがLow状態である場合でも、スイッチ回路903の入力と出力の間に形成される容量（寄生容量）が影響するからである。
以下に、容量Cshが保持しているアナログ信号Voutにずれが生じる場合を説明する。図11はスイッチ回路903のレイアウトを示している。図11では、スイッチ回路903を構成する半導体基板の主面に垂直な方向にスイッチ回路903を平面的に見た状態が示されている。図12は、図11のA-A’線の断面構造を示している。スイッチ回路903は、ドレイン配線31、ソース配線32、ゲート配線33、ドレイン領域D、ソース領域S、ゲート電極GA、ドレインコンタクトCAD、ソースコンタクトCAS、ゲートコンタクトCAGを有する。
スイッチ回路903の基台となる半導体基板にはP型単結晶シリコン基板（図12のP型Si基板34）が用いられている。スイッチ回路903はNMOSトランジスタで形成されている。P型Si基板34上にはポリシリコンで形成されたゲート電極GAが形成されている。ゲート電極GAは、ゲートコンタクトCAGを介してゲート配線33に接続されている。ドレイン領域Dは、ドレインコンタクトCADを介してドレイン配線31に接続されている。ソース領域Sは、ソースコンタクトCASを介してソース配線32に接続されている。また、P型Si基板34の上方において、上記のゲート電極GAや、各コンタクト、各配線が形成されていない場所は絶縁層INSである。
上記構成のスイッチ回路903では、ドレイン配線31とソース配線32の間（スイッチ回路903の入力と出力の間）に寄生容量Cpが形成される。図13は、寄生容量Cpが形成されたサンプルホールド回路の構成を示している。また、図14は、図13に示すサンプルホールド回路に係る信号（制御信号ΦSH、アナログ信号Vin、アナログ信号Vout）の波形を示している。図14の横方向は時間を示し、図14の縦方向は電圧を示している。
図13に示すサンプルホールド回路では、寄生容量Cpがある。このため、制御信号ΦSHがLow状態であるにも関わらず、容量Cshが保持しているアナログ信号Voutの電圧Voと、容量Cshがアナログ信号Voutを保持している間にスイッチ回路903に入力されるアナログ信号Vinの電圧Viとの差によって、容量Cshが保持している電圧にΔV のずれ（クロストーク）が生じてしまう（図14のタイミングt3）。ここで、容量Cshの値をC1、寄生容量Cpの値をC2とすると、ΔVは以下の(1)式で表すことができる。
Figure 2015046834
上記の電圧のずれΔVは、アナログ回路の出力特性に対して問題になる場合がある。具体的な例の1つとして、内視鏡スコープの先端に搭載される固体撮像装置を考える。固体撮像装置を細い内視鏡スコープの先端に搭載するには、固体撮像装置を小型化する必要がある。このため、回路面積の制約によって、容量Cshの値を十分に大きくできない。
具体的な数値の例として、(1)式においてC1=1pF、C2=1fF、Vo=2V、Vi=1Vと仮定すると、ΔV≒−1ｍVの誤差が生じる。サンプルホールド回路の後段に備えるAD変換回路の分解能を12bitとし、AD変換回路の入力電圧範囲を1Vとした場合、入力電圧における1ｍVの誤差は、AD変換後のデータにおける約4LSB（Least Significant Bit）程度の誤差になる可能性がある。
本発明は、上述した課題に鑑みてなされたものであって、電圧を保持している間の電圧値のずれ（クロストーク）を抑制することができるスイッチ回路、サンプルホールド回路、および固体撮像装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域を含む半導体層と、前記チャネル領域と対向して配置されたゲート電極と、前記半導体層よりも導電率が高い第1の材料で形成され、前記ソース領域に接続されているソース配線と、
前記半導体層よりも導電率が高い第2の材料で形成され、前記ドレイン領域に接続されているドレイン配線と、前記半導体層よりも導電率が高い第3の材料で形成され、前記ソース配線および前記ドレイン配線の間に配置されているデカップリング配線と、を有し、前記ゲート電極の電圧に応じて、第1の期間に前記ソース領域および前記ドレイン領域は導通状態となり、前記第１の期間と異なる第2の期間に前記ソース領域および前記ドレイン領域は非導通状態となり、前記ソース配線または前記ドレイン配線の電圧は、前記第2の期間において変化し、前記デカップリング配線の電圧は、前記第2の期間において、一定であることを特徴とするスイッチ回路である。
また、本発明のスイッチ回路において、前記第1の材料、前記第2の材料、前記第3の材料は同一の材料であることを特徴とする。
また、本発明のスイッチ回路において、前記デカップリング配線は、前記ゲート電極に接続され、前記ゲート電極にゲート電圧を供給することを特徴とする。
また、本発明のスイッチ回路において、前記半導体層を平面的に見た場合に前記デカップリング配線は、前記ゲート電極に重ならないように配置されていることを特徴とする。
また、本発明は、上記のスイッチ回路と、入力端子と、出力端子と、容量と、を有し、前記ソース配線および前記ドレイン配線の一方が前記入力端子に接続され、前記ソース配線および前記ドレイン配線の他方が前記出力端子に接続され、前記出力端子および所定の一定電圧の間に前記容量が接続されていることを特徴とするサンプルホールド回路である。
また、本発明のサンプルホールド回路において、前記ソース配線および前記ドレイン配線のうち前記入力端子に接続された前記一方と前記デカップリング配線との間で形成される第1の寄生容量よりも、前記ソース配線および前記ドレイン配線のうち前記出力端子に接続された前記他方と前記デカップリング配線との間で形成される第2の寄生容量の方が小さいことを特徴とする。
また、本発明は、入射される光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、前記画素信号に応じたアナログ信号をサンプルおよびホールドする上記のサンプルホールド回路と、を備えることを特徴とする固体撮像装置である。
本発明によれば、ソース配線およびドレイン配線の間にデカップリング配線が配置されているため、ソース配線とドレイン配線の間に寄生容量が形成されにくくなる。このため、電圧を保持している間の電圧値のずれ（クロストーク）を抑制することができる。
本発明の第1の実施形態に係るスイッチ回路の平面図である。 本発明の第1の実施形態に係るスイッチ回路の断面図である。 本発明の第1の実施形態に係るスイッチ回路の周辺の構成を示す回路図である。 本発明の第1の実施形態に係るスイッチ回路に係る信号の波形を示すタイミングチャートである。 本発明の第2の実施形態に係るスイッチ回路の平面図である。 本発明の第3の実施形態に係るスイッチ回路の平面図である。 本発明の第4の実施形態に係るサンプルホールド回路の構成を示す回路図である。 本発明の第5の実施形態に係る固体撮像装置の構成を示すブロック図である。 従来のサンプルホールド回路の構成を示す回路図である。 従来のサンプルホールド回路に係る信号の波形を示すタイミングチャートである。 従来のサンプルホールド回路を構成するスイッチ回路の平面図である。 従来のサンプルホールド回路を構成するスイッチ回路の断面図である。 従来のサンプルホールド回路の構成を示す回路図である。 従来のサンプルホールド回路に係る信号の波形を示すタイミングチャートである。
以下、図面を参照し、本発明の実施形態を説明する。
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係るスイッチ回路の一例であるスイッチ回路100の構成を示している。図1では、スイッチ回路100を構成する半導体基板の主面に垂直な方向にスイッチ回路100を平面的に見た状態が示されている。図2は、図1のA-A’線の断面構造を示している。スイッチ回路100は、ドレイン配線31、ソース配線32、ゲート配線33、デカップリング配線101、ドレイン領域D、ソース領域S、ゲート電極GA、ドレインコンタクトCAD、ソースコンタクトCAS、ゲートコンタクトCAGを有する。
スイッチ回路100の基台となる半導体基板にはP型Si基板34が用いられている。スイッチ回路100はNMOSトランジスタで形成されている。P型Si基板34は、ソース領域S、ドレイン領域D、およびソース領域Sとドレイン領域Dの間に配置されたチャネル領域CHを含む半導体層である。ソース領域Sおよびドレイン領域Dは、P型Si基板34とは不純物濃度が異なる領域である。ソース領域SはP型Si基板34の表面に露出しており、ソースコンタクトCASに接続されている。ドレイン領域Dは、P型Si基板34の表面に露出しており、ドレインコンタクトCADに接続されている。チャネル領域CHは、P型Si基板34の表面近傍に配置されている。スイッチ回路100の動作時に、電流の経路となるチャネルがチャネル領域CHに形成される。
P型Si基板34上にはポリシリコンで構成されたゲート電極GAが形成されている。ゲート電極GAは、チャネル領域CHと対向して配置されている。また、ゲート電極GAは、ゲートコンタクトCAGを介して、第1のメタル層で形成されたゲート配線33に接続されている。ドレイン領域Dは、ドレインコンタクトCADを介して、第1のメタル層で形成されたドレイン配線31に接続されている。ソース領域Sは、ソースコンタクトCASを介して、第1のメタル層で形成されたソース配線32に接続されている。
図1に示す例では、P型Si基板34の主面に垂直な方向にスイッチ回路100を平面的に見た場合に、ゲート配線33は、チャネル領域CHと重ならないように配置されている。ドレイン配線31は、ドレイン配線31の位置から見て、ソース配線32が配置されている方向とは反対の方向（図1の左方向）に向かって伸びている。ソース配線32は、ソース配線32の位置から見て、ドレイン配線31が配置されている方向とは反対の方向（図1の右方向）に向かって伸びている。
P型Si基板34の上方において、上記のゲート電極GAや、各コンタクト、各配線が形成されていない場所は、絶縁材料で形成された絶縁層INSである。すなわち、絶縁層INSは、ソース領域S、ドレイン領域D、およびゲート電極GAを内部に含んで配置されている。ソース配線32は、半導体層であるP型Si基板34よりも導電率が高い第1の材料で形成され、ソース領域Sに接続されている。ドレイン配線31は、半導体層であるP型Si基板34よりも導電率が高い第2の材料で形成され、ドレイン領域Dに接続されている。
図1においてドレインコンタクトCAD、ソースコンタクトCASはそれぞれ4個配置されている。ドレインコンタクトCAD、ソースコンタクトCASの数を増やすと、ドレインコンタクトCADとソースコンタクトCASの間に寄生容量が形成される。このため、ドレインコンタクトCAD、ソースコンタクトCASをそれぞれ1個、あるいは2個以上であって半導体製造工程において歩留まりを確保できる最小の数だけ配置することが好ましい。
また、スイッチ回路100は、ドレイン配線31、ソース配線32、ゲート配線33が形成されている第1のメタル層にデカップリング配線101を有する。すなわち、ドレイン配線31、ソース配線32、ゲート配線33、デカップリング配線101は、同一の層に形成されている。デカップリング配線101は、半導体層であるP型Si基板34よりも導電率が高い第3の材料で形成され、ソース配線32およびドレイン配線31の間に配置されている。したがって、デカップリング配線101は、ソース配線32と対向していると共に、ドレイン配線31と対向している。
デカップリング配線101は、ドレイン領域D上に配置され、グラウンドGNDに接続されている。また、半導体層であるP型Si基板34をP型Si基板34の主面に垂直な方向に平面的に見た場合にデカップリング配線101は、ゲート電極GAに重ならないように配置されている。
ソース配線32を構成する第1の材料と、ドレイン配線31を構成する第2の材料と、デカップリング配線101を構成する第3の材料とは、本実施形態の例では同一の材料（例えば、金属）である。これらの材料の1つ以上が他の材料と異なっていても良い。つまり、第1の材料は、第2の材料および第3の材料の一方のみと同一であっても良いし、両方と同一であっても良いし、どちらとも異なっていても良い。第2の材料および第3の材料についても同様である。
図3は、上記のように構成されたスイッチ回路100の周辺の構成を示している。スイッチ回路100は、ドレイン配線31にアナログ信号が入力されると、ソース配線32にアナログ信号を出力する。ゲート配線33には制御信号ΦSHが入力される。制御信号ΦSHがHigh状態（論理値「1」）の場合にゲート電極GAの下のチャネル領域CHにチャネルが形成され、スイッチ回路100は、ドレイン領域D（入力）とソース領域S（出力）が導通するON状態（導通状態）になる。また、制御信号ΦSHがLow状態（論理値「0」）の場合にゲート電極GAの下のチャネル領域CHのチャネルが消失し、ドレイン領域D（入力）とソース領域S（出力）が導通しない（ドレイン領域D（入力）とソース領域S（出力）が切断される）OFF状態（非導通状態）になる。
スイッチ回路100では、ドレイン配線31と、グラウンドGNDに接続されたデカップリング配線101とによって、ドレイン配線31とグラウンドGNDの間に第1の寄生容量Cdgが形成される。同様にして、スイッチ回路100では、ソース配線32と、グラウンドGNDに接続されたデカップリング配線101とによって、ソース配線32とグラウンドGNDの間に第2の寄生容量Csgが形成される。
次に、本実施形態の動作について説明する。図4は、スイッチ回路100に係る信号（制御信号ΦSH、デカップリング配線101の電圧、ドレイン配線31の電圧、ソース配線32の電圧）の波形を示している。図4の横方向は時間を示し、図4の縦方向は電圧を示している。また、図4には、スイッチ回路100の状態（ON状態、OFF状態）が示されている。
はじめに、制御信号ΦSHがLow状態（論理値「0」）からHigh状態（論理値「1」）になることでスイッチ回路100は、ドレイン領域D（入力）とソース領域S（出力）が導通するON状態になる（図4のタイミングt1）。これにより、スイッチ回路100の出力であるソース配線32の電圧は、スイッチ回路100の入力であるドレイン配線31の電圧と同じ電圧V1になる。その後、所定の期間（第1の期間）、制御信号ΦSHはHigh状態（論理値「1」）であり、スイッチ回路100はON状態である。
第1の期間が経過した後、制御信号ΦSHがHigh状態（論理値「1」）からLow状態（論理値「0」）になることでスイッチ回路100は、ドレイン領域D（入力）とソース領域S（出力）が導通しない（ドレイン領域D（入力）とソース領域S（出力）が切断される）OFF状態になる（図4のタイミングt2）。その後、所定の期間（第2の期間）、制御信号ΦSHはLow状態（論理値「0」）であり、スイッチ回路100はOFF状態である。
図4に示す例では、このスイッチ回路100がOFF状態のときに、スイッチ回路100の入力であるドレイン配線31の電圧が電圧V1から電圧V2に変化する（図4のタイミングt3）。このとき、スイッチ回路100のドレイン領域D（入力）とソース領域S（出力）は導通してなく、且つドレイン配線31とソース配線32の間に寄生容量は存在しない。このため、ソース配線32の電圧は電圧V2のままであり、電圧値にずれは生じない。
第2の期間が経過した後、制御信号ΦSHがLow状態（論理値「0」）からHigh状態（論理値「1」）になることでスイッチ回路100は、ドレイン領域D（入力）とソース領域S（出力）が導通するON状態になる（図4のタイミングt4）。これにより、スイッチ回路100の出力であるソース配線32の電圧は、スイッチ回路100の入力であるドレイン配線31の電圧と同じ電圧V2になる。デカップリング配線101がグラウンドGNDに接続されているため、デカップリング配線101の電圧はグラウンドGNDで一定である。
つまり、図4に示す例では、ゲート電極GAの電圧に応じて、第1の期間にソース領域Sおよびドレイン領域DはON状態（導通状態）となり、第1の期間と異なる第2の期間にソース領域Sおよびドレイン領域DはOFF状態（非導通状態）となる。また、ソース配線32またはドレイン配線31の電圧（図4に示す例ではドレイン配線31の電圧）は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
上記のように、図1に示した構成によれば、ドレイン配線31とソース配線32の間にデカップリング配線101が配置されているため、ドレイン配線31とソース配線32の間に寄生容量が形成されにくくなる。このため、スイッチ回路100がOFF状態となって出力電圧を保持している間に入力電圧が変化した場合でも電圧値のずれ（クロストーク）を抑制することができる。
本実施形態では、デカップリング配線101が接続される電圧はグラウンドGNDであったが、これに限られない。例えば、デカップリング配線101が接続される電圧は電源電圧でも良く、またグラウンドGNDや電源電圧以外の所定の一定電圧であっても良い。また、デカップリング配線101の電圧の変化時間（周波数）が、第2の期間と比較して十分に長ければ（遅ければ）、デカップリング配線101が接続される電圧は一定電圧でなくても良い。
また、本実施形態では、デカップリング配線101はドレイン領域D上に配置されているが、これに限られない。例えば、デカップリング配線101はソース領域S上やゲート電極GA上に配置されていても良い。
また、本実施形態では、スイッチ回路100はNMOSトランジスタであったが、これに限られない。例えば、PMOSトランジスタや、NMOSトランジスタとPMOSトランジスタの組み合わせでスイッチ回路100が構成されていても良い。スイッチ回路100をPMOSトランジスタで構成した場合には、制御信号ΦSHに対するスイッチ回路100の動作（状態）は、スイッチ回路100をNMOSトランジスタで構成した場合の動作（状態）と逆になるが効果は同じである。例えば、ゲート電極の電圧に応じて、第1の期間にソース領域およびドレイン領域はON状態（導通状態）となり、第1の期間と異なる第2の期間にソース領域およびドレイン領域はOFF状態（非導通状態）となる。また、ソース配線の電圧は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
また、本実施形態では、スイッチ回路100はドレイン領域Dを入力、ソース領域Sを出力として構成されていたが、これに限られない。例えば、スイッチ回路100は、ソース領域Sを入力、ドレイン領域Dを出力として構成されていても良い。
また、本実施形態では、スイッチ回路100の配線を構成するメタル層は第1のメタル層のみであったが、これに限られない。半導体製造プロセスにおいて、メタル層は複数層あることが一般的である。第1のメタル層の1つ上のメタル層である第2のメタル層以上のメタル層にもドレイン配線、ソース配線が形成されている場合には、デカップリング配線はドレイン配線、ソース配線と同一のメタル層に形成されていれば良い。
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図5は、本実施形態に係るスイッチ回路の一例であるスイッチ回路200の構成を示している。図5では、スイッチ回路200を構成する半導体基板の主面に垂直な方向にスイッチ回路200を平面的に見た状態が示されている。図5中で用いている各構成のうち、図1中で用いている構成と同一の構成には同一の符号を付与し、説明を省略する。以下では、第1の実施形態との相違点を中心に、本実施形態の構成と動作について説明する。
図5に示す構成において、図1に示した構成と異なるのは、ゲート配線33をゲート電極GAの下側まで配線し、ドレイン配線31とソース配線32の間に配置している点である。ゲート配線33はドレイン配線31とソース配線32の両者と対向している。この構成により、ゲート配線33がデカップリング配線の役割を兼ねることができ、別途デカップリング配線を配置しなくても良い。つまり、本実施形態のデカップリング配線は、ゲート配線33と同一であって、ゲート電極GAに接続され、ゲート電極GAにゲート電圧（制御信号ΦSHの電圧）を供給する。
次に、本実施形態の動作を説明する。本実施形態の動作は、第1の実施形態における図4に示した動作と同一である。つまり、第2の期間において、デカップリング配線として機能するゲート配線33の電圧は一定であるため、ソース配線32の電圧は電圧V2のままで電圧値にずれは生じない。
上記のように、図5に示した構成によれば、ゲート配線33がデカップリング配線を兼ねているため、デカップリング配線として使用するためにグラウンドGNDや電源電圧の配線を別途配置する必要がない。このため、レイアウトを容易にすることができる。
また、本実施形態では、スイッチ回路200はNMOSトランジスタであったが、これに限られない。例えば、PMOSトランジスタや、NMOSトランジスタとPMOSトランジスタの組み合わせでスイッチ回路200が構成されていても良い。スイッチ回路200をPMOSトランジスタで構成した場合には、制御信号ΦSHに対するスイッチ回路200の動作（状態）は、スイッチ回路200をNMOSトランジスタで構成した場合の動作（状態）と逆になるが効果は同じである。例えば、ゲート電極の電圧に応じて、第1の期間にソース領域およびドレイン領域はON状態（導通状態）となり、第1の期間と異なる第2の期間にソース領域およびドレイン領域はOFF状態（非導通状態）となる。また、ソース配線の電圧は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
また、本実施形態では、スイッチ回路200はドレイン領域Dを入力、ソース領域Sを出力として構成されていたが、これに限られない。例えば、スイッチ回路200は、ソース領域Sを入力、ドレイン領域Dを出力として構成されていても良い。
また、本実施形態では、スイッチ回路200の配線を構成するメタル層は第1のメタル層のみであったが、これに限られない。半導体製造プロセスにおいて、メタル層は複数層あることが一般的である。第1のメタル層の1つ上のメタル層である第2のメタル層以上のメタル層にもドレイン配線、ソース配線が形成されている場合には、デカップリング配線はドレイン配線、ソース配線と同一のメタル層に形成されていれば良い。
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図6は、本実施形態に係るスイッチ回路の一例であるスイッチ回路300の構成を示している。図6中で用いている各構成のうち、図5中で用いている構成と同一の構成には同一の符号を付与し、説明を省略する。以下では、第2の実施形態との相違点を中心に、本実施形態の構成と動作について説明する。
図6に示す構成において、図5に示した構成と異なるのは、ゲート配線33のレイアウトである。具体的には、ゲート配線33はゲートコンタクトCAGの位置で直角に左側（ドレイン領域D側）に曲がり、ドレイン領域D上を通ってドレイン領域Dの下側まで配線されている。つまり、本実施形態では、ゲート配線33がゲート電極GA上に配置されてなく、ドレイン領域D上に配置されている。本実施形態においても、ゲート配線33はドレイン配線31とソース配線32の両者と対向している。
本実施形態の動作は、上記の第1の実施形態および第2の実施形態の動作と同一であるので説明を省略する。
チャネル上に配線を配置した場合には、半導体の製造過程において、チャネル上に配線を配置しない場合と比較してトランジスタの特性（閾値電圧）が異なるため、設計時の特性を確保できなくなる可能性がある。しかし、図6に示した構成によれば、チャネル上には配線が配置されていないため、半導体の製造過程においてトランジスタの特性（閾値電圧）にずれが生じず、設計時の特性を確保することができる。
本実施形態では、ゲート配線33がドレイン領域D上に配置されていたが、これに限られない。例えば、ゲート配線33がソース領域S上に配置されていても良い。
また、本実施形態では、スイッチ回路200はNMOSトランジスタであったが、これに限られない。例えば、PMOSトランジスタや、NMOSトランジスタとPMOSトランジスタの組み合わせでスイッチ回路200が構成されていても良い。スイッチ回路200をPMOSトランジスタで構成した場合には、制御信号ΦSHに対するスイッチ回路200の動作（状態）は、スイッチ回路200をNMOSトランジスタで構成した場合の動作（状態）と逆になるが効果は同じである。例えば、ゲート電極の電圧に応じて、第1の期間にソース領域およびドレイン領域はON状態（導通状態）となり、第1の期間と異なる第2の期間にソース領域およびドレイン領域はOFF状態（非導通状態）となる。また、ソース配線の電圧は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
また、本実施形態では、スイッチ回路200はドレイン領域Dを入力、ソース領域Sを出力として構成されていたが、これに限られない。例えば、スイッチ回路200は、ソース領域Sを入力、ドレイン領域Dを出力として構成されていても良い。
また、本実施形態では、スイッチ回路200の配線を構成するメタル層は第1のメタル層のみであったが、これに限られない。半導体製造プロセスにおいて、メタル層は複数層あることが一般的である。第1のメタル層の1つ上のメタル層である第2のメタル層以上のメタル層にもドレイン配線、ソース配線が形成されている場合には、デカップリング配線はドレイン配線、ソース配線と同一のメタル層に形成されていれば良い。
（第4の実施形態）
次に、本発明の第4の実施形態を説明する。図7は、本実施形態に係るサンプルホールド回路の一例であるサンプルホールド回路400の構成を示している。以下、本例の構成について説明する。
図7に示すサンプルホールド回路400は、入力端子401、出力端子402、スイッチ回路403、容量Cshを有する。入力端子401はスイッチ回路403の入力に接続され、スイッチ回路403の出力は出力端子402および容量Cshの一端に接続される。容量Cshの他端はグラウンドGNDに接続されている。スイッチ回路403、容量Cshは半導体基板に形成されている。
スイッチ回路403は、上記の第1の実施形態から第3の実施形態のいずれかに係るスイッチ回路で構成されている。したがって、本実施形態のサンプルホールド回路400は、スイッチ回路403と、入力端子401と、出力端子402と、容量Cshと、を有し、ソース配線およびドレイン配線の一方（図7に示す例ではドレイン配線）が入力端子401に接続され、ソース配線およびドレイン配線の他方（図7に示す例ではソース配線）が出力端子402に接続され、出力端子402および所定の一定電圧（図7に示す例ではグラウンドGND）の間に容量Cshが接続されている。
スイッチ回路403において、ドレイン配線とソース配線の間にデカップリング配線が配置されているため、ドレイン配線とソース配線の間に寄生容量が形成されにくい。スイッチ回路403には、制御信号ΦSHが入力される。スイッチ回路403は、制御信号ΦSHがHigh状態（論理値「1」）の場合に、入力と出力が導通するON状態（導通状態）になる。また、スイッチ回路403は、制御信号ΦSHがLow状態（論理値「0」）の場合に、入力と出力が導通しない（入力と出力が切断される）OFF状態（非導通状態）になる。
図7に示す例では、スイッチ回路403は、第1の実施形態に係るスイッチ回路100で構成されている。スイッチ回路403において、ドレイン配線と、グラウンドGNDに接続されているデカップリング配線とが対向しているため、ドレイン配線とグラウンドGNDの間に第1の寄生容量Cdgが形成される。同様にして、スイッチ回路403において、ソース配線と、グラウンドGNDに接続されているデカップリング配線とが対向しているため、ソース配線とグラウンドGNDの間に第2の寄生容量Csgが形成される。
スイッチ回路403が、第2の実施形態に係るスイッチ回路200または第3の実施形態に係るスイッチ回路300で構成されている場合には、スイッチ回路403において、ドレイン配線と、ゲート電圧に接続されているデカップリング配線とが対向しているため、ドレイン配線とゲート電圧の間に第1の寄生容量Cdgが形成される。同様にして、スイッチ回路403において、ソース配線と、ゲート電圧に接続されているデカップリング配線とが対向しているため、ソース配線とゲート電圧の間に第2の寄生容量Csgが形成される。
本実施形態の動作は、上記の第1の実施形態から第3の実施形態の動作と同一であるので説明を省略する。
上記のように、図7に示した構成によれば、スイッチ回路403がデカップリング配線を有することによって、ドレイン配線とソース配線の間に寄生容量が形成されにくくなる。このため、(1)式において寄生容量Cpの値C2がほぼ0となることによりΔV≒0となる。つまり、容量Cshが電圧を保持している間の電圧値のずれ（クロストーク）を抑制することができる。
本実施形態において、スイッチ回路403のゲート配線（デカップリング配線）をゲート電極上に配置しない場合（第3の実施形態の場合）、ゲート配線（デカップリング配線）を入力側（第3の実施形態の図6におけるドレイン領域D上）に配置することで第2の寄生容量Csgを第1の寄生容量Cdgよりも小さくすることができる。このため、サンプルホールド回路400の出力負荷（容量Cshと第2の寄生容量Csgの和）の増加を抑えることができる。
上記のように、ゲート配線（デカップリング配線）を入力側に配置することで、ソース配線およびドレイン配線のうち入力端子401に接続された一方の配線とデカップリング配線との間で形成される第1の寄生容量Cdgよりも、ソース配線およびドレイン配線のうち出力端子402に接続された他方の配線とデカップリング配線との間で形成される第2の寄生容量Csgの方が小さくなる。
ゲート配線（デカップリング配線）を入力側に配置するのは、第2の寄生容量Csgを第1の寄生容量Cdgよりも小さくする方法の一例である。例えば、ゲート配線（デカップリング配線）と入力側の配線（ドレイン配線）の互いに対向する辺の間の距離を、ゲート配線（デカップリング配線）と出力側の配線（ソース配線）の互いに対向する辺の間の距離よりも小さくすることで、第2の寄生容量Csgを第1の寄生容量Cdgよりも小さくすることができる。あるいは、ゲート配線（デカップリング配線）と入力側の配線（ドレイン配線）、出力側の配線（ソース配線）のそれぞれとの距離がほぼ同一である場合には、ゲート配線（デカップリング配線）と対向する入力側の配線（ドレイン配線）の辺の長さを、ゲート配線（デカップリング配線）と対向する出力側の配線（ソース配線）の辺の長さよりも長くすることで、第2の寄生容量Csgを第1の寄生容量Cdgよりも小さくすることができる。
また、本実施形態では、容量Cshは出力端子402とグラウンドGNDに接続されるが、これに限られない。例えば、容量Cshが出力端子402と電源電圧の間に接続されても良いし、容量Cshが出力端子402とグラウンドGNDや電源電圧以外の所定の一定電圧との間に接続されても良い。
また、本実施形態では、スイッチ回路403はドレイン領域Dを入力、ソース領域Sを出力として構成されていたが、これに限られない。例えば、スイッチ回路403は、ソース領域Sを入力、ドレイン領域Dを出力として構成されていても良い。
（第5の実施形態）
次に、本発明の第5の実施形態を説明する。図8は、本実施形態に係る固体撮像装置の一例である固体撮像装置500の構成を示している。図8に示す固体撮像装置500は、撮像部501、読出電流源部504、アナログ部505、サンプルホールド部506、出力部507、垂直選択部509、水平選択部510、制御部511を有する。
撮像部501は、入射される光量に応じて画素信号を生成し出力する複数の画素（単位画素502）が行列状に配置されている。垂直選択部509は、撮像部501の各行を選択する。読出電流源部504は、撮像部501からの画素信号を電圧信号として読み出す。アナログ部505は、撮像部501から読み出された画素信号を処理して出力する。またアナログ部505は、必要に応じて信号増幅機能を持つAGC(=Auto Gain Control)回路などを有する。水平選択部510は、アナログ部505の出力信号を、水平信号線512に接続されたサンプルホールド部506に転送する。サンプルホールド部506は入力された信号を保持し、保持している信号を出力部507に出力する。制御部511は各部を制御する。
図8では、簡単のため4行×6列の単位画素502から構成される撮像部501の場合について説明しているが、現実には、撮像部501の各行や各列には、数十から数万の単位画素502が配置されることになる。図示を割愛するが、撮像部501を構成する単位画素502は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
以下では、各部のより詳細な説明を行う。撮像部501では、単位画素502が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線508が配線されている。行制御線508の各一端は、垂直選択部509の各行に対応した各出力端に接続されている。垂直選択部509は、シフトレジスタあるいはデコーダなどによって構成され、撮像部501の各単位画素502の駆動に際して、行制御線508を介して撮像部501の行アドレスや行走査の制御を行う。また、撮像部501の画素配列に対して列ごとに垂直信号線503が配線されている。
読出電流源部504は、撮像部501からの画素信号を電圧信号として読み出すための電流源で構成されている。アナログ部505は、CDS回路などで構成され、撮像部501から読み出された画素信号を処理して出力する。
水平選択部510は、シフトレジスタあるいはデコーダなどによって構成され、アナログ部505の列走査の制御を行う。この水平選択部510による制御に従って、アナログ部505で処理された画素信号は順に水平信号線512に読み出され、サンプルホールド部506に転送される。
サンプルホールド部506は、上記の第4の実施形態に係るサンプルホールド回路で構成され、水平信号線512から入力される画素信号に応じたアナログを周期的にサンプルおよびホールドして出力部507へ出力する。
出力部507は、入力された信号を出力するバッファリング機能を有し、図示しないが、後段に備えるAD変換回路に信号を出力する。また、出力部507は、バッファリング機能以外に、例えばAD変換回路や黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。
制御部511は、垂直選択部509、水平選択部510、サンプルホールド部506などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
次に、本実施形態の動作を説明する。単位画素502の具体的な動作については説明を省略するが、周知のように単位画素502ではリセットレベルと信号レベルとが出力される。撮像部501の選択行の各単位画素502からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線503を通してアナログ部505に時系列で入力される。1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。
リセットレベルと信号レベルは、アナログ部505においてCDS処理されて、信号レベルから雑音を除去した画素信号が生成される。その後、生成された画素信号は、順次サンプルホールド部506と出力部507を介して出力される。
上記のように、図8に示した構成によれば、容量Cshが電圧を保持している間の電圧値のずれ（クロストーク）を抑制したサンプルホールド回路が配置されているので、高画質化した固体撮像装置を実現することができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
100，200，300，403，903 スイッチ回路、31 ドレイン配線、32 ソース配線、33 ゲート配線、101 デカップリング配線、400 サンプルホールド回路、401，901 入力端子、402，902 出力端子、500 固体撮像装置、501 撮像部、504 読出電流源部、505 アナログ部、506 サンプルホールド部、507 出力部、509 垂直選択部、510 水平選択部、511 制御部、D ドレイン領域、S ソース領域、GA ゲート電極、CAD ドレインコンタクト、CAS ソースコンタクト、CAG ゲートコンタクト、Csh 容量

Claims (7)

  1. ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域を含む半導体層と、
    前記チャネル領域と対向して配置されたゲート電極と、
    前記半導体層よりも導電率が高い第1の材料で形成され、前記ソース領域に接続されているソース配線と、
    前記半導体層よりも導電率が高い第2の材料で形成され、前記ドレイン領域に接続されているドレイン配線と、
    前記半導体層よりも導電率が高い第3の材料で形成され、前記ソース配線および前記ドレイン配線の間に配置されているデカップリング配線と、
    を有し、前記ゲート電極の電圧に応じて、第1の期間に前記ソース領域および前記ドレイン領域は導通状態となり、前記第1の期間と異なる第2の期間に前記ソース領域および前記ドレイン領域は非導通状態となり、
    前記ソース配線または前記ドレイン配線の電圧は、前記第2の期間において変化し、
    前記デカップリング配線の電圧は、前記第2の期間において、一定であることを特徴とするスイッチ回路。
  2. 前記第1の材料、前記第2の材料、前記第3の材料は同一の材料であることを特徴とする請求項1に記載のスイッチ回路。
  3. 前記デカップリング配線は、前記ゲート電極に接続され、前記ゲート電極にゲート電圧を供給することを特徴とする請求項1に記載のスイッチ回路。
  4. 前記半導体層を平面的に見た場合に前記デカップリング配線は、前記ゲート電極に重ならないように配置されていることを特徴とする請求項1または請求項2に記載のスイッチ回路。
  5. 請求項1に記載のスイッチ回路と、
    入力端子と、出力端子と、容量と、
    を有し、
    前記ソース配線および前記ドレイン配線の一方が前記入力端子に接続され、
    前記ソース配線および前記ドレイン配線の他方が前記出力端子に接続され、
    前記出力端子および所定の一定電圧の間に前記容量が接続されていることを特徴とするサンプルホールド回路。
  6. 前記ソース配線および前記ドレイン配線のうち前記入力端子に接続された前記一方と前記デカップリング配線との間で形成される第1の寄生容量よりも、前記ソース配線および前記ドレイン配線のうち前記出力端子に接続された前記他方と前記デカップリング配線との間で形成される第2の寄生容量の方が小さいことを特徴とする請求項5に記載のサンプルホールド回路。
  7. 入射される光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、
    前記画素信号に応じたアナログ信号をサンプルおよびホールドする請求項5に記載のサンプルホールド回路と、
    を備えることを特徴とする固体撮像装置。
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