WO2022168545A1 - 撮像装置および撮像装置の駆動方法 - Google Patents

撮像装置および撮像装置の駆動方法 Download PDF

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正美 船橋
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to an imaging device and a method for driving the imaging device.
  • the present disclosure provides an imaging device and the like capable of reducing noise.
  • An imaging device includes a semiconductor substrate, a photoelectric conversion layer located above the semiconductor substrate, and a first gate electrode on the semiconductor substrate, and a first transistor for amplifying and outputting a signal; a second transistor including a second gate electrode on the semiconductor substrate for amplifying and outputting a signal corresponding to the potential of the second gate electrode; and the first gate. a first plug in contact with an electrode and a second plug in contact with the second gate electrode, the first gate electrode being electrically connected to the photoelectric conversion layer via the first plug; The second gate electrode and the second plug are electrically insulated from the photoelectric conversion layer.
  • a method of driving an imaging device includes effective pixels including a charge accumulation portion that accumulates charges photoelectrically converted in a photoelectric conversion layer, and outputs a signal based on the amount of charge accumulated in the charge accumulation portion.
  • a method of driving an imaging device that outputs an image comprising: a reset step of resetting the potential of the charge storage unit; a first signal reading step of reading out a first signal corresponding to the potential of the charge storage section reset in the reset step; and the charge storage section in which the charge is stored in the storage step. and an output step of outputting a third signal obtained by subtracting the first signal from the second signal.
  • a method of driving an imaging device includes an effective pixel including a charge storage portion that stores charges photoelectrically converted in a photoelectric conversion layer, and a dummy charge storage portion that is insulated from the photoelectric conversion layer. a reset step of resetting a potential of the charge storage section and a potential of the dummy charge storage section; and resetting the charge storage section reset in the reset step.
  • the noise of the imaging device can be reduced.
  • FIG. 1 is a circuit diagram showing an exemplary circuit configuration of an imaging device according to Embodiment 1.
  • FIG. 2A is a schematic cross-sectional view showing cross-sectional structures of effective pixels and dummy pixels of the imaging device according to Embodiment 1.
  • FIG. 2B is a schematic cross-sectional view showing cross-sectional structures of effective pixels and dummy pixels according to a modification of Embodiment 1.
  • FIG. 3A is a plan view showing an example of the positional relationship between pixel electrodes and gate electrodes of effective pixels and dummy pixels according to Embodiment 1.
  • FIG. 3B is a plan view showing another example of the positional relationship between pixel electrodes and gate electrodes of effective pixels and dummy pixels according to the first embodiment.
  • FIG. 1 is a circuit diagram showing an exemplary circuit configuration of an imaging device according to Embodiment 1.
  • FIG. 2A is a schematic cross-sectional view showing cross-sectional structures of effective pixels and dummy pixels of the imaging device according to Embod
  • FIG. 3C is a plan view showing still another example of the positional relationship between the pixel electrodes and the gate electrodes of the effective pixels and the dummy pixels according to Embodiment 1.
  • FIG. FIG. 4 is a schematic circuit diagram of the imaging device according to Embodiment 1.
  • FIG. 5A is a circuit diagram of an effective pixel according to Embodiment 1.
  • FIG. 5B is a circuit diagram of a dummy pixel according to Embodiment 1.
  • FIG. 6 is a diagram showing a sequence of signal readout operations in a plurality of frames of the imaging device according to Embodiment 1.
  • FIG. 7 is a flowchart illustrating an example of a method for driving the imaging device according to Embodiment 1.
  • FIG. 8 is a diagram showing a sequence of signal readout operations in one frame of the imaging device according to Embodiment 1.
  • FIG. FIG. 9 is a schematic circuit diagram of an imaging device according to Embodiment 2.
  • FIG. 10 is a diagram showing a sequence of signal readout operations of the imaging device according to the second embodiment.
  • FIG. 11 is a schematic circuit diagram of an imaging device according to Embodiment 3.
  • FIG. 12 is a circuit diagram of dummy pixels according to the third embodiment.
  • FIG. 13 is a diagram showing a sequence of signal readout operations of the imaging device according to the third embodiment.
  • 14 is a schematic circuit diagram of an imaging device according to Embodiment 4.
  • FIG. 15 is a diagram showing a sequence of signal readout operations of the imaging device according to the fourth embodiment.
  • FIG. 16 is a schematic circuit diagram of an imaging device according to Embodiment 5.
  • FIG. 17A is a circuit diagram of an effective pixel according to Embodiment 5.
  • FIG. 17B is a circuit diagram of a dummy pixel according to Embodiment 5.
  • FIG. 18 is a diagram showing a sequence of signal readout operations of the imaging device according to the fifth embodiment.
  • 19 is a schematic circuit diagram of an imaging device according to Embodiment 6.
  • FIG. FIG. 20 is a diagram showing a sequence of signal readout operations of the imaging device according to the sixth embodiment.
  • 21 is a schematic circuit diagram of an imaging device according to Embodiment 7.
  • FIG. 22 is a circuit diagram of a dummy pixel according to Embodiment 7.
  • FIG. 23 is a diagram illustrating a sequence of signal readout operations of the imaging device according to Embodiment 7.
  • FIG. 24 is a schematic circuit diagram of an imaging device according to Embodiment 8.
  • FIG. 25 is a diagram illustrating a sequence of signal readout operations of the imaging device according to Embodiment 8.
  • Japanese Patent Application Laid-Open No. 2002-200003 discloses a radiation detection device in which a photoelectric conversion element is provided above a semiconductor substrate.
  • the semiconductor substrate of Patent Document 1 is provided with transfer TFTs (Thin Film Transistors) for reading out signals by photoelectric conversion and dummy TFTs for reading out dummy signals.
  • the source electrode of the transfer TFT is connected to the photoelectric conversion element, and the source electrode of the dummy TFT is not connected to the photoelectric conversion element.
  • the influence of noise superimposed on the circuit wiring for readout is reduced by obtaining the difference between the signal obtained by photoelectric conversion and the dummy signal, which is the dark output signal.
  • the source electrode of the dummy TFT is in a floating state where it is not electrically connected to anywhere, or in a state where it is connected to a fixed potential unrelated to the photoelectric conversion signal. Therefore, the dummy signal obtained from the dummy TFT may be superimposed with noise uncorrelated with the noise superimposed on the signal obtained from the transfer TFT. In such a case, even if the difference between the photoelectric conversion signal and the dummy signal is obtained, it is difficult to remove the noise component superimposed only on the photoelectric conversion signal or the noise component superimposed only on the dummy signal.
  • Patent Document 2 discloses an imaging device that includes effective pixels that perform photoelectric conversion and dummy pixels that do not perform photoelectric conversion.
  • the signal readout circuit is not electrically connected to the photoelectric conversion element, but instead is connected to the capacitor. In such a configuration, the influence of noise is reduced by obtaining the difference between the output signal of the effective pixel and the output signal of the dummy pixel obtained by photoelectric conversion.
  • effective pixels and dummy pixels differ greatly in circuit configuration.
  • the dummy pixels are arranged in the periphery of the effective pixel area in which the effective pixels are arranged.
  • the dummy pixels and the effective pixels are also physically separated from each other. Therefore, the noise components superimposed on the effective pixels and the dummy pixels do not exactly match. Therefore, it is difficult to sufficiently reduce noise even if the difference between these signals is taken.
  • the potential of the charge storage portion where the signal charge accumulated by photoelectric conversion corresponds to the potential of the charge storage portion.
  • Noise is removed by subtracting, from the signal, a signal corresponding to the potential of the charge accumulating portion after resetting the charge accumulating portion in which the signal charge is accumulated.
  • the inventors of the present invention have found that noise may not be sufficiently reduced by such a noise removal method.
  • the potential of the charge accumulating section in which the signal charge is accumulated in a certain frame is the potential resulting from the accumulation of the signal charge from the state in which the potential of the charge accumulating section was reset one frame before the frame.
  • the potential of the charge accumulating portion after the potential of the charge accumulating portion in which signal charges are accumulated in the current frame is reset is different from the potential when the potential of the charge accumulating portion is reset one frame before the current frame.
  • the signal corresponding to the potential of the charge storage portion in which the signal charge is stored in the frame after resetting is changed. Even if it is subtracted, it may not be possible to sufficiently reduce the noise. Regarding such a problem, there is a demand for an effective noise reduction method, which is not disclosed in Patent Document 1 and Patent Document 2.
  • an object of the present disclosure is to provide an imaging device capable of effectively reducing noise.
  • An imaging device includes a semiconductor substrate, a photoelectric conversion layer located above the semiconductor substrate, and a first gate electrode on the semiconductor substrate, and a first transistor for amplifying and outputting a signal; a second transistor including a second gate electrode on the semiconductor substrate for amplifying and outputting a signal corresponding to the potential of the second gate electrode; and the first gate. a first plug in contact with an electrode and a second plug in contact with the second gate electrode, the first gate electrode being electrically connected to the photoelectric conversion layer via the first plug; The second gate electrode and the second plug are electrically insulated from the photoelectric conversion layer.
  • noise can be reduced by using the signal output by the first transistor and the signal output by the second transistor.
  • a signal output by the second transistor which is not affected by photoelectric conversion in the photoelectric conversion layer, can be used as a signal corresponding to the potential when the potential of the first gate electrode is reset. Noise in the signal output by the first transistor can be removed with accuracy.
  • the imaging device includes a first pixel electrode electrically connected to the photoelectric conversion layer, and the first plug is electrically connected to the photoelectric conversion layer via the first pixel electrode.
  • the signal charge generated in the photoelectric conversion layer is collected by the first pixel electrode, and the first transistor can output a signal corresponding to the amount of signal charge collected by the first pixel electrode.
  • first gate electrode and the second gate electrode may overlap the first pixel electrode in plan view.
  • the area of the first pixel electrode can be increased, and the signal output by the first transistor can be increased.
  • the imaging device includes a second pixel electrode electrically connected to the photoelectric conversion layer, and the second gate electrode and the second plug are electrically insulated from the second pixel electrode.
  • the first gate electrode may overlap the first pixel electrode in plan view
  • the second gate electrode may overlap the second pixel electrode in plan view.
  • the difference in the manufacturing process between the structure around the first transistor and the structure around the second transistor is less likely to occur, and the degree of noise superimposed on the potential of the first gate electrode and the potential of the second gate electrode is reduced. easier to align.
  • the imaging device includes one or more plugs electrically connected to the second plug, and the one or more plugs are third plugs closest to the photoelectric conversion layer among the one or more plugs.
  • a distance from a first surface of the third plug that includes the plug and is closest to the photoelectric conversion layer to the photoelectric conversion layer may be smaller than a distance from the first surface to the semiconductor substrate.
  • the second gate electrode is also connected to the plug located near the photoelectric conversion layer, so that the wiring structure such as the plug connected to the first gate electrode and the wiring structure such as the plug connected to the second gate electrode are formed. , and the degree of noise superimposed on the potential of the first gate electrode and the potential of the second gate electrode can be easily matched.
  • the length of the first plug may be equal to the length of the second plug.
  • the imaging device includes a third transistor that includes a third gate electrode on the semiconductor substrate, amplifies and outputs a signal corresponding to the potential of the third gate electrode, and a fourth transistor on the semiconductor substrate.
  • a fourth transistor including a gate electrode for amplifying and outputting a signal corresponding to the potential of the fourth gate electrode; a fourth plug in contact with the third gate electrode; and a fifth plug in contact with the fourth gate electrode.
  • the third gate electrode is electrically connected to the photoelectric conversion layer through the fourth plug, and the fourth gate electrode and the fifth plug are electrically insulated from the photoelectric conversion layer.
  • the second gate electrode may be electrically connected to the fourth gate electrode.
  • the imaging device may include a first switch provided between the second gate electrode and the fourth gate electrode.
  • the imaging device may include a first signal line to which a signal output by the first transistor and a signal output by the second transistor are input.
  • the signal line output by the first transistor and the second transistor can be shared, and the size of the imaging device can be reduced.
  • a method for driving an imaging device includes an effective pixel including a charge accumulation portion that accumulates charges photoelectrically converted in a photoelectric conversion layer, and based on the amount of charge accumulated in the charge accumulation portion
  • a method for driving an imaging device that outputs a signal comprising: a reset step of resetting the potential of the charge storage unit; an accumulation step of accumulating the converted charge; a first signal reading step of reading out a first signal corresponding to the potential of the charge accumulation unit reset in the reset step; and the charge accumulated in the accumulation step.
  • the third signal corresponding to the change in potential of the charge storage unit before and after the charge is stored in the storage step can be output.
  • a third signal is output.
  • a method for driving an imaging device includes effective pixels including a charge storage portion that stores charges photoelectrically converted in a photoelectric conversion layer, and a dummy charge storage portion that is insulated from the photoelectric conversion layer.
  • a reset step of resetting the potential of the charge storage section and the potential of the dummy charge storage section; an accumulation step of accumulating charges photoelectrically converted in the photoelectric conversion layer after the reset step; and a first signal readout step of reading a first signal corresponding to the potential of the dummy charge accumulation unit reset in the reset step.
  • the first signal By using a signal corresponding to the potential of the dummy charge storage portion, the influence of crosstalk noise or the like can be removed from the third signal.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking structure. It is used as a term defined by a relative positional relationship to. Specifically, the light-receiving side of the imaging device is defined as "upper”, and the side opposite to the light-receiving side is defined as “lower”. Note that terms such as “upper” and “lower” are used only to specify the mutual arrangement of members, and are not intended to limit the orientation of the imaging apparatus when it is used.
  • connection means electrical connection unless otherwise specified.
  • FIG. 1 is a circuit diagram showing an exemplary circuit configuration of an imaging device according to this embodiment.
  • An imaging device 100 shown in FIG. 1 has a peripheral circuit and a pixel array PA including a plurality of pixels 10 arranged two-dimensionally.
  • Peripheral circuits include a constant current source 30 , a voltage supply circuit 32 , a reset voltage source 34 , a vertical scanning circuit 36 , a column signal processing circuit 37 and a horizontal signal readout circuit 38 .
  • Peripheral circuitry may include other circuitry, such as voltage sources and control circuitry not shown.
  • the multiple pixels 10 include multiple effective pixels 10a and multiple dummy pixels 10b.
  • FIG. 1 schematically shows an example in which pixels 10 are arranged in a matrix of two rows and two columns.
  • the two pixels on the right side are effective pixels 10a
  • the two pixels on the left side are dummy pixels 10b.
  • the effective pixel 10 a and the dummy pixel 10 b are, for example, a pair of pixels 10
  • the imaging device 100 has a plurality of pairs of pixels 10 .
  • the number and arrangement of effective pixels 10a and dummy pixels 10b in the imaging device 100 are not limited to the example shown in FIG.
  • the imaging device 100 may be a line sensor in which a plurality of effective pixels 10a and a plurality of dummy pixels 10b are alternately arranged in a line.
  • the number of each of the effective pixels 10a and dummy pixels 10b included in the imaging device 100 may be only one.
  • the effective pixel 10a and the dummy pixel 10b may be collectively referred to as the pixel 10 to describe the configuration common to the effective pixel 10a and the dummy pixel 10b.
  • a different configuration between the effective pixel 10a and the dummy pixel 10b will be described separately for the effective pixel 10a and the dummy pixel 10b.
  • Each pixel 10 has a photoelectric conversion section 13 and a signal detection circuit 14 .
  • the photoelectric conversion unit 13 receives incident light and generates a signal.
  • the photoelectric conversion unit 13 does not need to be an independent element for each pixel 10 as a whole.
  • the signal detection circuit 14 is a circuit for detecting the signal generated by the photoelectric conversion section 13 .
  • signal detection circuit 14 includes signal detection transistor 24 and address transistor 26 .
  • Signal detection transistor 24 and address transistor 26 are, for example, field effect transistors (FETs).
  • FETs field effect transistors
  • an N-channel MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • Each transistor such as the signal detection transistor 24 and the address transistor 26, as well as the reset transistor 28 and the band control transistor 81, which will be described later, has a control terminal, an input terminal and an output terminal.
  • the control terminal is, for example, a gate electrode.
  • the input terminal is one of the drain and the source, for example the drain.
  • the output terminal is the other of the drain and the source, for example the source.
  • the control terminal which is the gate electrode of the signal detection transistor 24 of the effective pixel 10a, is electrically connected to the photoelectric conversion section 13.
  • a control terminal which is a gate electrode of the signal detection transistor 24 of the dummy pixel 10 b , is not electrically connected to the photoelectric conversion section 13 . Therefore, in the effective pixel 10 a , the signal charge generated by the photoelectric conversion section 13 is accumulated in the charge accumulation section 41 a between the gate electrode of the signal detection transistor 24 and the photoelectric conversion section 13 .
  • the signal charge generated by the photoelectric conversion section 13 is not accumulated in the charge accumulation section 41b connected to the gate electrode of the signal detection transistor 24.
  • the charge accumulating portion 41a and the charge accumulating portion 41b also accumulate charge generated when the potentials of the charge accumulating portion 41a and the charge accumulating portion 41b are reset and charge generated by noise from peripheral circuits and the like.
  • the signal charges are holes or electrons.
  • the charge storage section 41b is an example of a dummy charge storage section.
  • the charge accumulating portion 41a and the charge accumulating portion 41b include nodes connected to the gate electrode of the signal detection transistor 24, for example.
  • the charge storage section 41a and the charge storage section 41b are also called "floating diffusion nodes". Details of the structure of the photoelectric conversion unit 13 will be described later.
  • the photoelectric conversion unit 13 of each pixel 10 is further connected to a bias control line 42 and applied with a predetermined voltage.
  • the bias control line 42 is connected to the voltage supply circuit 32 .
  • Each pixel 10 is connected to a power supply line 40 that supplies a power supply voltage VDD. As shown in FIG. 1, the input terminal of the signal detection transistor 24 is connected to the power line 40 . Since the power supply line 40 functions as a source follower power supply, the signal detection transistor 24 amplifies and outputs the potential of the charge storage section 41a.
  • the signal detection transistor 24 of the effective pixel 10a is an example of a first transistor
  • the signal detection transistor 24 of the dummy pixel 10b is an example of a second transistor.
  • the input terminal of the address transistor 26 is connected to the output terminal of the signal detection transistor 24 .
  • An output terminal of the address transistor 26 is connected to one of a plurality of vertical signal lines 47 arranged for each column of the pixel array PA.
  • a control terminal of the address transistor 26 is connected to an address control line 46 . By controlling the potential of the address control line 46 , the output of the signal detection transistor 24 can be selectively read out to the corresponding vertical signal line 47 .
  • the address control line 46 is connected to the vertical scanning circuit 36 .
  • the vertical scanning circuit 36 is also called a "row scanning circuit".
  • the vertical scanning circuit 36 selects the plurality of pixels 10 arranged in each row on a row-by-row basis.
  • readout of the signal of the selected pixel 10 and resetting of the charge accumulating portion 41a and the charge accumulating portion 41b are executed.
  • the vertical scanning circuit 36 outputs various pulse voltage control signals such as a scanning signal SEL, which will be described later.
  • the vertical signal line 47 is a main signal line that transmits pixel signals from the pixel array PA to peripheral circuits.
  • a column signal processing circuit 37 and a constant current source 30 are connected to the vertical signal line 47 .
  • the column signal processing circuit 37 is also called a "row signal storage circuit”.
  • the column signal processing circuit 37 performs noise suppression signal processing typified by correlated double sampling, analog-digital conversion (AD conversion), and the like. Details of the processing performed by the column signal processing circuit 37 will be described later.
  • column signal processing circuit 37 and constant current source 30 are provided for each column of pixels 10 in pixel array PA.
  • a horizontal signal readout circuit 38 is connected to these column signal processing circuits 37 .
  • the horizontal signal readout circuit is also called a "column scanning circuit”.
  • the horizontal signal readout circuit 38 sequentially reads signals from the plurality of column signal processing circuits 37 to the horizontal common signal line 49 .
  • the pixel 10 has a reset transistor 28.
  • Reset transistor 28 is, for example, a field effect transistor, as are signal detection transistor 24 and address transistor 26 .
  • An example in which an N-channel MOSFET is applied as the reset transistor 28 will be described below unless otherwise specified.
  • the reset transistor 28 is connected between a reset voltage line 44 that supplies a reset voltage Vrst and the charge storage units 41a and 41b.
  • a control terminal of the reset transistor 28 is connected to a reset control line 48 .
  • reset control line 48 is connected to vertical scanning circuit 36 . Therefore, when the vertical scanning circuit 36 applies a predetermined voltage to the reset control line 48, it is possible to reset the plurality of pixels 10 arranged in each row on a row-by-row basis.
  • a reset voltage line 44 that supplies a reset voltage Vrst to the reset transistor 28 is connected to the reset voltage source 34 .
  • a reset voltage source is also called a "reset voltage supply circuit".
  • the reset voltage source 34 only needs to have a configuration capable of supplying a predetermined reset voltage Vrst to the reset voltage line 44 during operation of the imaging device 100.
  • a specific power supply circuit Not limited.
  • Each of voltage supply circuit 32 and reset voltage source 34 may be part of a single voltage supply circuit or may be independent and separate voltage supply circuits.
  • One or both of the voltage supply circuit 32 and the reset voltage source 34 may be part of the vertical scanning circuit 36 .
  • the control voltage from the voltage supply circuit 32 and/or the reset voltage Vrst from the reset voltage source 34 may be supplied to each pixel 10 via the vertical scanning circuit 36 .
  • the power supply voltage VDD of the signal detection circuit 14 is also possible to use the power supply voltage Vrst.
  • a voltage supply circuit (not shown in FIG. 1) that supplies a power supply voltage to each pixel 10 and the reset voltage source 34 can be shared.
  • the power supply line 40 and the reset voltage line 44 can be shared, wiring in the pixel array PA can be simplified.
  • setting the reset voltage Vrst to a voltage different from the power supply voltage VDD of the signal detection circuit 14 enables more flexible control of the imaging device 100 .
  • FIG. 2A is a schematic cross-sectional view showing cross-sectional structures of effective pixels 10a and dummy pixels 10b of the imaging device 100 according to the present embodiment.
  • the effective pixels 10a and the dummy pixels 10b are arranged adjacent to each other, for example. First, the effective pixel 10a will be described, and the different points of the dummy pixel 10b will be described later.
  • the effective pixel 10a of the imaging device 100 includes a semiconductor substrate 20 containing silicon, a plurality of pixel electrodes 11 located above the semiconductor substrate 20 and electrically connected to the semiconductor substrate 20, and a plurality of pixel electrodes 11. and a photoelectric conversion layer 15 positioned between the plurality of pixel electrodes 11 and the counter electrode 12 .
  • the signal detection transistor 24, address transistor 26 and reset transistor 28 described above are formed on the semiconductor substrate 20.
  • the semiconductor substrate 20 is not limited to a substrate whose entirety is a semiconductor.
  • the semiconductor substrate 20 may be an insulating substrate or the like having a semiconductor layer provided on the surface on which the photosensitive region is formed.
  • a semiconductor substrate containing silicon is used as the semiconductor substrate 20 .
  • Si P-type silicon
  • the semiconductor substrate 20 has impurity regions 26 s, 24 s, 24 d, 28 d and 28 s, and an isolation region 20 t for electrical isolation between pixels 10 .
  • impurity regions 26s, 24s, 24d, 28d and 28s are N-type regions.
  • the element isolation region 20t is also provided between the impurity regions 24d and 28d.
  • the element isolation region 20t is formed, for example, by implanting acceptor ions under predetermined implantation conditions.
  • the impurity regions 26s, 24s, 24d, 28d and 28s are impurity diffusion layers formed in the semiconductor substrate 20, for example.
  • the signal detection transistor 24 includes impurity regions 24s and 24d, and a gate electrode 24g.
  • the gate electrode 24g of the effective pixel 10a is an example of a first gate electrode.
  • the signal detection transistor 24 amplifies and outputs a signal corresponding to the potential of the gate electrode 24g.
  • the gate electrode 24g is provided on the semiconductor substrate 20 via part of the interlayer insulating layer 50A.
  • Gate electrode 24g is formed using a conductive material.
  • the conductive material is, for example, polysilicon imparted with conductivity by being doped with impurities, but may also be a metal material.
  • the impurity region 24 s functions as, for example, a source region of the signal detection transistor 24 .
  • the impurity region 24d functions as a drain region of the signal detection transistor 24, for example.
  • a channel region of the signal detection transistor 24 is formed between the impurity regions 24s and 24d.
  • the address transistor 26 includes impurity regions 26s and 24s, and a gate electrode 26g.
  • Gate electrode 26g is formed using a conductive material.
  • the conductive material is, for example, polysilicon imparted with conductivity by being doped with impurities, but may also be a metal material.
  • the gate electrode 26g is connected to an address control line 46 not shown in FIG. 2A.
  • signal detection transistor 24 and address transistor 26 are electrically connected to each other by sharing impurity region 24s.
  • the impurity region 24s functions as a drain region of the address transistor 26, for example.
  • the impurity region 26s functions as a source region of the address transistor 26, for example.
  • Impurity region 26s is connected to vertical signal line 47 not shown in FIG. 2A.
  • Impurity region 24 s may not be shared by signal detection transistor 24 and address transistor 26 .
  • the source region of the signal detection transistor 24 and the drain region of the address transistor 26 are separated in the semiconductor substrate 20 and electrically connected via a wiring layer provided in the interlayer insulating layer 50A. good too.
  • the reset transistor 28 includes impurity regions 28d and 28s and a gate electrode 28g.
  • the gate electrode 28g is formed using, for example, a conductive material.
  • the conductive material is, for example, polysilicon imparted with conductivity by being doped with impurities, but may also be a metal material.
  • the gate electrode 28g is connected to a reset control line 48 not shown in FIG. 2A.
  • the impurity region 28s functions as a source region of the reset transistor 28, for example.
  • the impurity region 28s is connected to a reset voltage line 44 not shown in FIG. 2A.
  • the impurity region 28d functions as a drain region of the reset transistor 28, for example.
  • An interlayer insulating layer 50A is arranged on the semiconductor substrate 20 so as to cover the signal detection transistor 24, the address transistor 26 and the reset transistor 28.
  • An interlayer insulating layer 50B and an interlayer insulating layer 50C are laminated in this order from the bottom on the interlayer insulating layer 50A.
  • Interlayer insulating layers 50A, 50B and 50C are formed of an insulating material such as, for example, silicon dioxide.
  • wiring layers are arranged in the interlayer insulating layers 50A, 50B and 50C.
  • the wiring layer is made of metal such as copper, for example.
  • the wiring layer may include, for example, a signal line such as the vertical signal line 47 described above or a power supply line as part thereof.
  • the number of interlayer insulating layers 50A, 50B and 50C and the number of wiring layers arranged in the interlayer insulating layers 50A, 50B and 50C can be arbitrarily set and are not limited to the example shown in FIG. 2A. .
  • the effective pixel 10a has wirings 57A, plugs 52A, wirings 53, contact plugs 54, and contact plugs 55 provided in the interlayer insulating layer 50A.
  • the contact plug 54 of the effective pixel 10a is an example of a first plug.
  • Contact plug 54 is in contact with gate electrode 24 g and wiring 53 to electrically connect gate electrode 24 g and wiring 53 .
  • Contact plug 55 is in contact with impurity region 28 d and interconnection 53 to electrically connect impurity region 28 d and interconnection 53 .
  • the plug 52A is in contact with the wiring 53 and the wiring 57A and electrically connects the wiring 53 and the wiring 57A.
  • the effective pixel 10a has a plug 52B and a wiring 57B provided in the interlayer insulating layer 50B.
  • the plug 52B is in contact with the wiring 57A and the wiring 57B and electrically connects the wiring 57A and the wiring 57B.
  • the effective pixel 10a has a plug 52C provided in the interlayer insulating layer 50C.
  • the plug 52C is in contact with the wiring 57B and the pixel electrode 11 and electrically connects the wiring 57B and the pixel electrode 11 .
  • the wiring 53 and the pixel electrode 11 are electrically connected.
  • Wirings 57A, 57B and 53 may be part of a wiring layer.
  • the plug 52C, wiring 57B, plug 52B, wiring 57A, plug 52A, wiring 53, contact plug 54, and contact plug 55 are each formed using a conductive material.
  • the plug 52C, wiring 57B, plug 52B, wiring 57A, plug 52A and wiring 53 are made of metal such as copper.
  • the contact plugs 54 and 55 are made of, for example, polysilicon to which conductivity is imparted by being doped with impurities.
  • the plug 52C, the wiring 57B, the plug 52B, the wiring 57A, the plug 52A, the wiring 53, the contact plug 54, and the contact plug 55 may be formed using the same material, or may be formed using different materials. may be formed.
  • the plug 52C, the wiring 57B, the plug 52B, the wiring 57A, the plug 52A, the wiring 53, and the contact plug 54 are connected to the charge storage section 41a between the signal detection transistor 24 and the photoelectric conversion section 13 shown in FIG. constitute at least part of In the configuration of the effective pixel 10a illustrated in FIG.
  • the impurity region 28d which is one of the source region and the drain region of the transistor 28, functions as a charge accumulation region that accumulates signal charges collected by the pixel electrode 11 of the photoelectric conversion section 13.
  • the pixel electrode 11 of the photoelectric conversion unit 13 is electrically connected to the gate electrode 24g of the signal detection transistor 24 via the plug 52C, wiring 57B, plug 52B, wiring 57A, plug 52A, wiring 53 and contact plug .
  • the gate electrode 24g of the signal detection transistor 24 is electrically connected to the photoelectric conversion layer 15 via the pixel electrode 11, plug 52C, wiring 57B, plug 52B, wiring 57A, plug 52A, wiring 53 and contact plug 54. It is Therefore, the contact plug 54 is electrically connected to the photoelectric conversion layer 15 via the pixel electrode 11 .
  • the pixel electrode 11 is also electrically connected to the impurity region 28d through the plug 52C, the wiring 57B, the plug 52B, the wiring 57A, the plug 52A, the wiring 53 and the contact plug 55.
  • FIG. The pixel electrode 11 of the effective pixel 10a is an example of a first pixel electrode.
  • the gate electrode 24g overlaps the pixel electrode 11 in plan view.
  • a voltage corresponding to the amount of signal charges accumulated in the charge accumulation portion 41a is applied to the gate electrode 24g of the signal detection transistor 24.
  • the signal detection transistor 24 amplifies this voltage and outputs it.
  • the voltage amplified by the signal detection transistor 24 is selectively read out through the address transistor 26 as a signal voltage.
  • the photoelectric conversion unit 13 is provided across a plurality of pixels 10, specifically, the effective pixels 10a and the dummy pixels 10b.
  • the photoelectric conversion section 13 includes a plurality of pixel electrodes 11 , a counter electrode 12 , and a photoelectric conversion layer 15 arranged between the plurality of pixel electrodes 11 and the counter electrode 12 .
  • the counter electrode 12 , the photoelectric conversion layer 15 and the plurality of pixel electrodes 11 are arranged in this order from the light incident side of the imaging device 100 .
  • the photoelectric conversion section 13 may further include other elements such as an electron blocking layer and a hole blocking layer.
  • the counter electrode 12 and the photoelectric conversion layer 15 are formed over a plurality of pixels 10.
  • a pixel electrode 11 is provided for each pixel 10 .
  • the pixel electrode 11 is electrically separated from the pixel electrode 11 of another pixel 10 by being spatially separated from the pixel electrode 11 of another adjacent pixel 10 .
  • At least one of the counter electrode 12 and the photoelectric conversion layer 15 may be provided separately for each pixel 10 . Further, as will be described later, a common pixel electrode may be provided across the effective pixels 10a and the dummy pixels 10b.
  • the pixel electrode 11 is an electrode that is electrically connected to the photoelectric conversion layer 15 and for reading out signal charges generated by the photoelectric conversion section 13 .
  • the pixel electrode 11 of the effective pixel 10a is electrically connected to the gate electrode 24g of the signal detection transistor 24 and the impurity region 28d.
  • the pixel electrode 11 is formed using a conductive material.
  • the counter electrode 12 is, for example, a transparent electrode made of a transparent conductive material.
  • the counter electrode 12 is arranged on the side of the photoelectric conversion layer 15 on which light is incident.
  • a voltage supply circuit 32 shown in FIG. 1 is connected to the counter electrode 12 .
  • the voltage supply circuit 32 controls the potential of the counter electrode 12 with respect to the potential of the pixel electrode 11, so that either holes or electrons of the hole-electron pairs generated in the photoelectric conversion layer 15 by photoelectric conversion are It can be collected by the pixel electrode 11 as a signal charge. For example, when holes are used as signal charges, holes can be selectively collected by the pixel electrodes 11 by making the potential of the counter electrode 12 higher than that of the pixel electrodes 11 .
  • the photoelectric conversion layer 15 is a layer that absorbs photons and generates photocharges that become signal charges. Specifically, the photoelectric conversion layer 15 receives incident light and generates hole-electron pairs. That is, the signal charges are either holes or electrons. For example, when holes are used as signal charges, the holes are collected by the pixel electrode 11 . The counter electrode 12 collects electrons, which are charges of opposite polarity to the signal charges.
  • the photoelectric conversion layer 15 is located above the semiconductor substrate 20 .
  • the photoelectric conversion layer 15 is made of a photoelectric conversion material, such as an organic semiconductor material. Photoelectric conversion layer 15 may be formed from an inorganic semiconductor material.
  • the dummy pixel 10b differs from the effective pixel 10a in that the interlayer insulating layer 50C does not include a plug 52C. Therefore, in the dummy pixel 10b, the pixel electrode 11 of the photoelectric conversion portion 13 is not electrically connected to the gate electrode 24g of the signal detection transistor 24 and the contact plug 54. FIG. That is, in the dummy pixel 10b, the gate electrode 24g and the contact plug 54 are electrically insulated from the photoelectric conversion layer 15 and the pixel electrode 11 by the interlayer insulating layer 50C.
  • the gate electrode 24g of the dummy pixel 10b is an example of a second gate electrode, and the contact plug 54 of the dummy pixel 10b is an example of a second plug. Also, the pixel electrode 11 of the dummy pixel 10b is an example of a second pixel electrode. In the dummy pixel 10b, the gate electrode 24g overlaps the pixel electrode 11 in plan view.
  • the effective pixel 10a and the dummy pixel 10b may have, for example, the same configuration.
  • the configuration of the dummy pixel 10b may be the same as that of the effective pixel 10a except that the plug 52C is not included. Therefore, for example, the contact plug 54 of the effective pixel 10a and the contact plug 54 of the dummy pixel 10b have the same shape, and the length of the contact plug 54 of the effective pixel 10a is equal to the length of the contact plug 54 of the dummy pixel 10b.
  • the height from the semiconductor substrate 20 where the contact plugs 54 of the effective pixels 10a and the contact plugs 54 of the dummy pixels 10b are arranged is the same.
  • the effective pixel 10a and the dummy pixel 10b have the same parasitic capacitance between the contact plug 54 and the peripheral wiring.
  • the difference between the noise superimposed on the charge accumulating portion 41a and the noise superimposed on the charge accumulating portion 41b can be reduced.
  • the wiring 57B, the plug 52B, the wiring 57A, the plug 52A, the wiring 53, and the contact plug 54 constitute at least part of the charge storage section 41b shown in FIG.
  • the gate electrode 24g of the signal detection transistor 24, the wiring 57B, the plug 52B, the wiring 57A, the plug 52A, the wiring 53, the contact plug 54, the contact plug 55, and the reset transistor 28 The impurity region 28d, which is one of the source region and the drain region, functions as a charge accumulation region that accumulates charge generated during a reset operation and charge due to noise caused by the operation of the imaging device 100 during an exposure period described later. .
  • the plug 52B is the plug closest to the photoelectric conversion layer 15 among the plugs electrically connected to the contact plug 54 of the dummy pixel 10b.
  • the distance from the surface 52Bs of the plug 52B, which is the upper surface of the plug 52B, closest to the photoelectric conversion layer 15 to the photoelectric conversion layer 15 is smaller than the distance from the surface 52Bs to the semiconductor substrate 20 .
  • the distance from the surface 52Bs to the photoelectric conversion layer 15 is the length between the surface 52Bs and the lower surface 15s of the photoelectric conversion layer 15 facing the surface 52Bs.
  • the distance from the surface 52Bs to the semiconductor substrate 20 is the length between the surface 52Bs and the upper surface 20s of the semiconductor substrate 20 .
  • the plug 52B of the dummy pixel 10b is an example of a third plug, and the surface 52Bs is an example of a first surface. In this way, since the plugs 52B closer to the photoelectric conversion layer 15 than the semiconductor substrate 20 are provided in the dummy pixels 10b, the wiring structures of the effective pixels 10a and the dummy pixels 10b are similar. It is possible to reduce the difference between the noise that is generated and the noise that is superimposed on the charge storage section 41b.
  • FIG. 2B is a schematic cross-sectional view showing cross-sectional structures of an effective pixel 10a1 and dummy pixels 10b1 according to a modification of the present embodiment.
  • the imaging device 100 may include effective pixels 10a1 and dummy pixels 10b1 instead of the effective pixels 10a and dummy pixels 10b.
  • Effective pixel 10a1 and dummy pixel 10b1 straddle effective pixel 10a1 and dummy pixel 10b1 instead of pixel electrodes 11 of effective pixel 10a and dummy pixel 10b, respectively, compared to effective pixel 10a and dummy pixel 10b shown in FIG. 2A.
  • the pixel electrode 11a is an example of a first pixel electrode.
  • the contact plug 54 is electrically connected to the photoelectric conversion layer 15 via the pixel electrode 11a.
  • the contact plug 54 and the gate electrode 24g are electrically insulated from the pixel electrode 11a. The gate electrode 24g of each of the effective pixel 10a1 and the dummy pixel 10b1 overlaps the pixel electrode 11a in plan view.
  • the effective pixel 10a1 can use the signal charge generated in the photoelectric conversion layer 15 of the photoelectric conversion portion 13a of the dummy pixel 10b1, so that the sensitivity of the effective pixel 10a1 can be improved.
  • 3A to 3C are plan views showing the positional relationship between the pixel electrodes of effective pixels and dummy pixels and the gate electrode 24g according to the present embodiment.
  • the plan view shape of the pixel electrode is indicated by a solid line
  • the plan view shape of the gate electrode 24g is indicated by a broken line.
  • FIG. 3A shows the pixel electrode 11 and the gate electrode 24g of the effective pixel 10a and the dummy pixel 10b shown in FIG. 2A.
  • the pixel electrodes 11 of the effective pixels 10a and the dummy pixels 10b have, for example, the same planar shape.
  • the planar view shape of the pixel electrode 11 is, for example, a rectangle, it may be a shape other than the rectangle such as a circle or a polygon other than the rectangle.
  • FIG. 3B shows the pixel electrode 11a and the gate electrode 24g of the effective pixel 10a1 and the dummy pixel 10b1 shown in FIG. 2B.
  • pixel electrodes 11a of effective pixels 10a1 and dummy pixels 10b1 may be connected. Accordingly, as described above, the photoelectric conversion layer 15 of the photoelectric conversion portion 13a of the dummy pixel 10b1 can be effectively used to improve the sensitivity of the effective pixel 10a1.
  • the planar view shape of the pixel electrode 11a is, for example, a rectangle, but may be a shape other than a rectangle such as a circle or a polygon other than a rectangle.
  • the imaging device 100 includes an effective electrode portion 11b1 and a dummy electrode portion 11b2 provided in the effective pixel and the dummy pixel, respectively, and a pixel connecting the effective electrode portion 11b1 and the dummy electrode portion 11b2.
  • a pixel electrode 11b including an electrode connection portion 11b3 may be provided.
  • Effective electrode portion 11b1 and dummy electrode portion 11b2 have the same shape in plan view.
  • the plan view shape of the effective electrode portion 11b1 and the dummy electrode portion 11b2 is, for example, a rectangle, but may be a shape other than the rectangle such as a circle or a polygon other than the rectangle.
  • the lengths of the effective electrode portion 11b1 and the dummy electrode portion 11b2 are longer than the length of the pixel electrode connecting portion 11b3. This makes it possible to obtain both the effects of the configurations of the pixel electrode 11 and the pixel electrode 11a described above.
  • the pixel electrodes 11 of the effective pixels 10a and the dummy pixels 10b, or the effective electrode portions 11b1 and the dummy electrode portions 11b2 do not need to have the same planar shape and area. Different adjustments may be made to match the degree of noise occurring in the pixels.
  • FIG. 4 is a schematic circuit diagram of the imaging device 100.
  • FIG. 5A is a circuit diagram of an effective pixel 10a in the imaging device 100.
  • FIG. FIG. 5B is a circuit diagram of the dummy pixel 10b in the imaging device 100.
  • FIG. The imaging device 100 shown in FIG. 4 has the same circuit configuration as the imaging device 100 shown in FIG. Description of some components of the imaging device 100 such as the vertical scanning circuit 36 and the bias control line 42 is omitted. These also apply to schematic circuit diagrams of imaging devices described in the following embodiments. Further, description of the circuit configuration of the effective pixel 10a and the dummy pixel 10b is omitted in FIG. 4, and the details of the circuit configuration are shown in FIGS. 5A and 5B.
  • the vertical signal line 47 connected to the output terminal of the address transistor 26 of the effective pixel 10a is connected to the constant current source 30 to connect the signal detection transistor 24 of the effective pixel 10a and the source follower.
  • An effective pixel output signal VoutA which is a source follower output corresponding to the potential of the gate electrode 24g of the signal detection transistor 24 of the effective pixel 10a, is output as a pixel signal to the column signal processing circuit 37 corresponding to the column of the effective pixel 10a.
  • the vertical signal line 47 connected to the output terminal of the address transistor 26 of the dummy pixel 10b is connected to the constant current source 30 to connect the signal detection transistor 24 of the dummy pixel 10b and the source follower.
  • a dummy pixel output signal VoutB which is a source follower output corresponding to the potential of the gate electrode 24g of the signal detection transistor 24 of the dummy pixel 10b, is output as a pixel signal to the column signal processing circuit 37 corresponding to the column of the dummy pixel 10b.
  • the effective pixel output signal VoutA and the dummy pixel output signal VoutB are simultaneously read out to the corresponding column signal processing circuits 37, respectively.
  • the differential output signal Vdff is AD-converted by the column signal processing circuit 37 and output to the horizontal signal readout circuit 38 .
  • a differential output signal Vdff is sequentially output from the horizontal signal readout circuit 38 to a signal processing circuit, etc., not shown in the drawing.
  • the column signal processing circuit 37 outputs the AD-converted effective pixel output signal VoutA and the dummy pixel output signal VoutB to the horizontal signal readout circuit 38 without generating the differential output signal Vdff.
  • the column signal processing circuit 37 may AD-convert the effective pixel output signal VoutA and the dummy pixel output signal VoutB and then generate the differential output signal Vdff from the AD-converted effective pixel output signal VoutA and the dummy pixel output signal VoutB. good.
  • FIG. 6 is a diagram showing a sequence of signal readout operations in a plurality of frames of the imaging device 100.
  • FIG. (a) of FIG. 6 schematically shows the operation timing of the pixels 10 in each row of the pixel array PA.
  • the graph of (b) of FIG. 6 shows changes in the potential of the charge accumulation portion 41a of the effective pixel 10a belonging to the i-th row.
  • the graph of (c) in FIG. 6 shows changes in the effective pixel output signal VoutA of the effective pixel 10a belonging to the i-th row.
  • FIG. 6 shows changes in the potential of the charge accumulation portion 41b of the dummy pixel 10b belonging to the i-th row.
  • the graph of (e) in FIG. 6 shows changes in the dummy pixel output signal VoutB of the dummy pixel 10b belonging to the i-th row.
  • the output signals are indicated by Vpix1, Vpix2, etc., which are the same as the potentials of the charge accumulating portions 41a and 41b.
  • (e) denote signals such as Vpix1 and Vpix2 corresponding to the potentials of the charge storage portions 41a and 41b.
  • the output signal is a signal output after the potentials of the charge storage portions 41a and 41b are amplified. The same applies to the drawings describing the output signals described below.
  • the imaging device 100 reads out 60 frames per second according to the readout sequence of FIG. 6, and the exposure period of each pixel 10 is 1/60 second.
  • the imaging device does not include the dummy pixels 10b, and only the effective pixels 10a are read out.
  • the exposure period from the n ⁇ 1th frame to the nth frame of the pixel 10 belonging to the i-th row is from time T3(n ⁇ 1) to time T1( n).
  • Vrst(n-1) is the reset voltage in the reset operation of the effective pixel 10a starting from time T2(n-1)
  • C is the capacitance of the charge storage section 41a
  • Q is the amount of incident light. It is the signal charge amount photoelectrically converted by the photoelectric conversion unit 13 .
  • the effective pixel 10a reads out the signal corresponding to Vpix1(n) from the time T1(n) to the time T2(n).
  • a signal corresponding to Vrst(n) which is the reset voltage, is read out at time T3(n).
  • n)-Vrst(n) Vrst(n ⁇ 1)+1/C ⁇ Q ⁇ Vrst(n)
  • a signal is generated according to the potential Vsig1(n) calculated in the above.
  • Vrst(n ⁇ 1) Vrst(n)
  • Vsig1 1/C ⁇ Q [V]
  • Vsig1 1/C ⁇ Q+Vrst(n ⁇ 1) ⁇ Vrst(n) [V]
  • the pixel row may Random or periodic signal differences appear as noise in each output, degrading the image quality. That is, in the conventional signal readout operation of the stacked imaging device, in order to obtain the photoelectric conversion signal, the reset voltage Vrst(n) in the reset operation of the same frame as the frame in which the output signal is read out is used. , it can be said that noise is likely to occur.
  • the above noise can be effectively reduced by using the effective pixels 10a and the dummy pixels 10b.
  • FIG. 7 is a flow chart showing an example of a method for driving the imaging device 100.
  • step S11 is an example of a reset step
  • step S12 is an example of an accumulation step
  • step S13 is an example of a first signal readout step
  • step S14 is an example of a second signal readout step
  • Step S15 is an example of an output step.
  • FIG. 8 is a diagram showing a sequence of signal readout operations in one frame of the imaging device 100.
  • FIG. 8 shows the potential of the address control line 46, that is, the timing of the scanning signal SEL for selecting the effective pixels 10a and the dummy pixels 10b. Since the effective pixels 10a and the dummy pixels 10b are selected at the same time, the scanning signal SELA for selecting the effective pixels 10a and the scanning signal SELB for selecting the dummy pixels 10b are both the same scanning signal SEL.
  • the graph of (b) of FIG. 8 shows the potential of the reset control line 48 , that is, the timing of the reset signal RST for resetting the pixels 10 .
  • FIG. 8 shows the signal readout operation of the n-th frame in FIG.
  • Times T1, T2 and T3 in FIG. 8 correspond to times T1(n), T2(n) and T3(n) in FIG.
  • times T1, T2, and T3, which are not described as (n) are described as times of the n-th frame.
  • the effective pixel 10a and the dummy pixel 10b of the imaging device 100 change the potentials of the charge accumulating portion 41a and the charge accumulating portion 41b from time T2(n-1) to time T3(n-1) shown in FIG. Reset (step S11).
  • the potentials of the charge accumulating portion 41a and the charge accumulating portion 41b are reset using the same reset voltage source 34, respectively.
  • the potentials of the charge storage portions 41a and 41b are reset to Vrst(n ⁇ 1).
  • the effective pixel 10a accumulates the signal charge photoelectrically converted by the photoelectric conversion layer 15 after step S11 in the charge accumulation section 41a reset in step S11 (step S12).
  • the potential of the charge storage portion 41a becomes Vrst(n ⁇ 1)+1/C ⁇ Q as described above.
  • the dummy pixel 10b accumulates the charge resulting from the noise generated in the dummy pixel 10b or the like after step S11 in the reset charge accumulation portion 41b.
  • the dummy pixel 10b does not accumulate the signal charge photoelectrically converted by the photoelectric conversion layer 15 in the charge accumulation section 41b.
  • FIG. 6 shows a case where no noise or the like is generated and no charge is accumulated in the charge accumulation portion 41b. Therefore, the potential of the charge storage section 41b remains constant at Vrst(n-1) during the exposure period.
  • the dummy pixel 10b reads out the dummy pixel output signal VoutB corresponding to the potential of the charge storage section 41b as the first signal corresponding to the reset potential of the charge storage section 41a (step S13).
  • the first signal is a signal corresponding to the potential of the charge storage section 41a reset in the (n ⁇ 1)th frame.
  • the charge storage portions 41a and 41b are reset to the same potential Vrst(n-1), and the potential of the charge storage portion 41b remains constant at Vrst(n-1) during the exposure period. Therefore, the dummy pixel output signal VoutB in step S13 can be used as the first signal corresponding to the reset potential of the charge storage section 41a.
  • step S13 the effective pixel 10a reads out as a second signal the effective pixel output signal VoutA corresponding to the potential of the charge storage section 41a in which the charge is accumulated during the exposure period of step S12 (step S14).
  • the second signal is a signal corresponding to the potential of the charge storage section 41a read in the n-th frame.
  • step S13 and step S14 are not restricted to the above-mentioned timing.
  • step S13 may be performed while signal charges are being accumulated in step S12.
  • step S13 and step S14 may not be performed at the same time, and either one may be performed first.
  • step S13 and S14 as shown in FIG. 8, the scanning signal SEL goes high from time T1 to time T2, and the address transistors 26 of the effective pixels 10a and dummy pixels 10b are turned on.
  • effective pixel output signal VoutA corresponding to is output.
  • VoutB dummy pixel output signal corresponding to is output.
  • the third signal is used as a photoelectric conversion signal for the effective pixels 10a.
  • this driving method unlike the conventional driving method, when the photoelectric conversion signal of the effective pixel 10a is extracted in the nth frame, the reset voltage Vrst(n ⁇ 1) and the potential Vpix1 of the charge storage unit 41a in the n-th frame, the reset voltage Vrst(n ⁇ 1) at the start of the exposure period and the reset voltage Vrst(n) after the end of the exposure period are obtained. Even if there is a deviation in , this deviation does not become noise in the photoelectric conversion signal, and noise in the photoelectric conversion signal can be reduced.
  • the effective pixel 10a and the dummy pixel 10b again reset the potentials of the charge accumulation portions 41a and 41b, respectively.
  • the reset signal RST goes high from time T2 to time T3, and the reset transistors 28 of the effective pixels 10a and the dummy pixels 10b are turned on.
  • the potentials of the charge storage portions 41a and 41b are both reset to the reset voltage Vrst(n).
  • the scanning signal SEL and the reset signal RST go to Low level, and the address transistor 26 and the reset transistor 28 are turned off. Then, the n-th frame exposure period starts. Note that the scanning signal SEL may become Low level at time T2.
  • step S13 the dummy pixel output signal VoutB corresponding to the potential of the charge accumulating portion 41b is used as the first signal corresponding to the reset potential of the charge accumulating portion 41a.
  • the effective pixel output signal VoutA corresponding to the potential of the charge storage section 41a reset between steps S11 and S12 may be read out as the first signal.
  • the column signal processing circuit 37 holds the first signal corresponding to the potential Vrst(n-1) of the charge storage section 41a of the (n-1)th frame, and generates the third signal in step S15. The retained first signal may be used.
  • the capacitance value C1 of the charge storage portion 41a is the parasitic capacitance Cp1 between the contact plug 54 and its peripheral wiring (for example, each wiring and each plug shown in FIG. 1), and the parasitic capacitance Cp2 of the reset transistor 28. , and an input capacitance Cp3 of the signal detection transistor 24.
  • FIG. That is, the capacitance value C1 is C1 Cp1+Cp2+Cp3 can be expressed as
  • the parasitic capacitance Cp2 is, for example, a drain-gate overlap capacitance, a drain-substrate capacitance, a drain-source capacitance, and the like.
  • the input capacitance Cp3 is, for example, the sum of gate-drain, gate-source and gate-substrate parasitic capacitances.
  • the effective pixel 10a and the dummy pixel 10b differ only in whether they have plugs 52C or not, and the circuits, plugs, and wiring are configured with substantially the same structure and arrangement.
  • the parasitic capacitance forming the charge accumulating portion 41a and the parasitic capacitance forming the charge accumulating portion 41b are substantially the same.
  • crosstalk noise from peripheral wiring and peripheral circuits propagates through the capacitance component, and its level is determined by the capacitance ratio between the noise source and the noise receiving side. For example, if the parasitic capacitance Cp1 between the contact plug 54 and the contact plug 55 in the effective pixel 10a is equal to the parasitic capacitance Cp1′ between the contact plug 54 and the contact plug 55 in the dummy pixel 10b, the contact plug 55 to the contact The same amount of crosstalk noise propagates through the plug 54 to the charge storage portion 41a of the effective pixel 10a and the charge storage portion 41b of the dummy pixel 10b.
  • the parasitic capacitance Cp2+Cp3 between the charge storage portion 41a and each transistor and the parasitic capacitance Cp2′+Cp3′ between the charge storage portion 41b and each transistor are the same circuit for the effective pixel 10a and the dummy pixel 10b. And if the arrangement is the same, the capacitance value will also be the same. As a result, the amount of crosstalk noise that propagates to the charge storage section 41a and the charge storage section 41b through pixel circuits such as transistors becomes substantially equal.
  • the amount of crosstalk noise propagated from the peripheral wiring and the peripheral circuit to the charge accumulating section 41a is set to N1n
  • the influence of crosstalk noise can be
  • the dummy pixel 10b and the effective pixel 10a simultaneously read out the dummy pixel output signal VoutB and the effective pixel output signal VoutA, and the column signal processing circuit 37, etc.
  • the imaging apparatus 100 includes the dummy pixels 10b, and the difference between the reset voltage Vrst(n ⁇ 1) at the start of the exposure period and the reset voltage Vrst(n) at the end of the exposure period causes In addition to noise, the effects of crosstalk noise and the like that occur during the exposure period can also be reduced.
  • Embodiment 2 Next, an imaging device according to Embodiment 2 will be described. In the following description of the second embodiment, differences from the first embodiment will be mainly described, and descriptions of common points will be omitted or simplified.
  • FIG. 9 is a schematic circuit diagram of the imaging device 101 according to this embodiment.
  • the circuit configuration of the effective pixels 10a and dummy pixels 10b of the imaging device 101 is the same as that of the imaging device 100, as shown in FIGS. 5A and 5B.
  • the imaging device 101 uses a single vertical signal line 47 for dummy pixels in adjacent effective pixels 10a and dummy pixels 10b, compared to the imaging device 100 according to the first embodiment. The difference is that both the output signal of the pixel 10b and the output signal of the effective pixel 10a are read out as the output signal Vout.
  • a vertical signal line 47 receives a signal output from the signal detection transistor 24 of the effective pixel 10a and a signal output from the signal detection transistor 24 of the dummy pixel 10b.
  • the output terminal of the address transistor 26 of the effective pixel 10 a and the output terminal of the address transistor 26 of the dummy pixel 10 b are connected to the common vertical signal line 47 .
  • the vertical signal line 47 is an example of a first signal line.
  • the imaging device 101 also differs from the imaging device 100 in that it has two address control lines 46 including an address control line 46a and an address control line 46b corresponding to the same pixel row. Therefore, the scanning signal SELA is applied to the control terminal of the address transistor 26 of the effective pixel 10a through the address control line 46a, and the scanning signal SELB is applied to the control terminal of the address transistor 26 of the dummy pixel 10b through the address control line 46b.
  • the reading of the output signals of the effective pixels 10a and the dummy pixels 10b is independently controlled. This makes it possible to reduce the number of vertical signal lines 47 and reduce the wiring area in the imaging device 101 .
  • FIG. 10 is a diagram showing the sequence of the signal readout operation of the imaging device 101.
  • Graphs shown in (a) to (c) of FIG. 10 are graphs of the same items as the graphs shown in (a) to (c) of FIG. 8 .
  • the graph in (b) of FIG. 10 is the same as the graph in (b) of FIG.
  • "SELA” indicates the potential of the address control line 46a
  • "SELB” indicates the potential of the address control line 46b.
  • the output signal corresponding to the effective pixel 10a is indicated by a solid line
  • the output signal corresponding to the dummy pixel 10b is indicated by a broken line.
  • the scanning signal SELB becomes High level from time T1 to T2′, and the vertical signal line 47 connected to the output terminal of the address transistor 26 of the dummy pixel 10b outputs the electric charge storage unit as the first signal.
  • 41b potential Vpix2 Vrst(n ⁇ 1)
  • An output signal Vout corresponding to is output and held in the column signal processing circuit 37 .
  • the scanning signal SELB becomes Low level, and the address transistor 26 of the dummy pixel 10b is turned off.
  • the scanning signal SELA becomes High level, and the vertical signal line 47 connected to the output terminal of the address transistor 26 of the effective pixel 10a is applied as a second signal, which is the potential of the charge storage section 41a.
  • Vpix1 Vrst(n ⁇ 1)+1/C ⁇ Q
  • An output signal Vout corresponding to is output and held in the column signal processing circuit 37 .
  • the column signal processing circuit 37 AD-converts the first signal and the second signal used to generate the third signal or the third signal.
  • the imaging apparatus 101 can reduce noise in the photoelectric conversion signal caused by the shift of the reset voltage and the crosstalk noise during the exposure period. It should be noted that the period during which the scanning signal SELA is at High level and the period during which the scanning signal SELB is at High level may be interchanged in reading the pixel signals.
  • the effective pixels 10a and the dummy pixels 10b perform the reset operation as in the case of FIG.
  • the scanning signal SELB becomes High level again at time T2. Note that the scanning signal SELA and the scanning signal SELB may be at Low level during the reset operation period.
  • Embodiment 3 Next, an imaging device according to Embodiment 3 will be described. In the following description of Embodiment 3, the differences from Embodiments 1 and 2 will be mainly described, and descriptions of common points will be omitted or simplified.
  • FIG. 11 is a schematic circuit diagram of the imaging device 102 according to this embodiment.
  • the circuit configuration of the effective pixel 10a of the imaging device 102 in FIG. 11 is shown in FIG. 5A, and the circuit configuration of the dummy pixel 10c is shown in FIG.
  • FIG. 12 is a circuit diagram of the dummy pixel 10c in the imaging device 102. As shown in FIG.
  • the imaging device 102 differs from the imaging device 100 according to Embodiment 1 in that dummy pixels 10c are provided instead of the dummy pixels 10b.
  • the imaging device 102 has a voltage sharing line 43 that connects the charge storage units 41b of the dummy pixels 10c belonging to the same pixel row, and a voltage sharing line that controls the connection of the voltage sharing line 43.
  • a common control line 45 for controlling the switch 29 and the voltage common switch 29 is further provided.
  • the charge storage portions 41b of the dummy pixels 10c are commonly connected in the same row direction, and the potentials of the charge storage portions 41b are averaged.
  • the dummy pixel 10c has the same configuration as the dummy pixel 10b, except that the voltage common line 43 is connected to the charge storage section 41b.
  • the charge accumulation portions 41 b of at least two dummy pixels 10 c in the same pixel row are electrically connected via the voltage sharing line 43 . That is, at least part of the wiring and transistors of at least two dummy pixels 10 c in the same pixel row are electrically connected via the voltage sharing line 43 .
  • the two dummy pixels 10c in the same pixel row shown in FIG. electrically connected.
  • the signal detection transistor 24 is an example of a second transistor, the gate electrode 24g is an example of a second gate electrode, and the contact plug 54 is an example of a second plug.
  • the signal detection transistor 24 is an example of a fourth transistor, the gate electrode 24g is an example of a fourth gate electrode, and the contact plug 54 is an example of a fifth plug.
  • the signal detection transistor 24 is an example of a first transistor, the gate electrode 24g is an example of a first gate electrode, and the contact plug 54 is an example of a first plug.
  • the signal detection transistor 24 is an example of a third transistor, the gate electrode 24g is an example of a third gate electrode, and the contact plug 54 is an example of a fourth plug.
  • the voltage sharing switch 29 is provided between the gate electrode 24g of one dummy pixel 10c and the gate electrode 24g of the other dummy pixel 10c.
  • the input terminal is connected to the gate electrode 24g of one dummy pixel 10c via the voltage sharing line 43, and the output terminal is connected to the gate electrode 24g of the other dummy pixel 10c and the voltage sharing line. 43.
  • the voltage sharing switch 29 is an example of a first switch.
  • the voltage sharing switch 29 is, for example, a field effect transistor.
  • the common control line 45 is connected to, for example, the control terminal of the voltage common switch 29 and the vertical scanning circuit 36 shown in FIG. 1, although not shown in FIG. By controlling the potential of the common control line 45, the voltage common switch 29 is turned on and off, and as a result, it is controlled whether or not the charge accumulation portion 41b of the adjacent dummy pixel 10c is connected. be able to.
  • the sequence of the signal readout operation of the imaging device 102 will be described.
  • the sequence of the signal readout operation of the image pickup apparatus 102 is the same as that of the image pickup apparatus 100 except for the control by the common control line 45, so the description of common points will be omitted.
  • FIG. 13 is a diagram showing the sequence of the signal readout operation of the imaging device 102.
  • FIG. The graphs of (a), (b) and (d) of FIG. 13 are the same as the graphs of (a), (b) and (c) of FIG.
  • the graph of (c) in FIG. 13 shows the potential of the common control line 45, that is, the common signal COM for commonizing the potential of the charge storage section 41b of the adjacent dummy pixel 10c by the voltage common line 43. shows the timing of
  • the common signal COM becomes High level, and the voltage common switch 29 is turned on.
  • the charge accumulation portions 41b of the adjacent dummy pixels 10c in the horizontal direction of the pixel array PA that is, in the same pixel row, are electrically connected.
  • the timing at which the common signal COM becomes High level may be any timing from the end of the reset operation of the previous frame to time T1.
  • the scanning signal SEL becomes High level, and the effective pixel output signal VoutA and the dummy pixel output signal VoutB corresponding to the respective potentials of the charge accumulating portions 41a and 41b are read out.
  • the reset signal RST becomes High level, and the potentials of the charge storage units 41a and 41b are reset. Further, at time T2 when the reset operation is started, the common signal COM becomes Low level.
  • a noise signal is superimposed on the signal read out from the charge storage portion 41b of the dummy pixel 10c in addition to the signal corresponding to the reset voltage Vrst(n ⁇ 1) of one frame before, as described above. If the noise of the other noise signal is crosstalk noise from the peripheral circuit, it is similarly superimposed on the charge accumulation portion 41a of the effective pixel 10a, so that it can be removed by obtaining the signal difference.
  • random noise is generated by switching on and off the reset transistor 28 that controls whether or not the reset voltage Vrst is applied to the charge storage section 41a and the charge storage section 41b for each pixel 10. there is Random noise may also occur during the exposure period due to the influence of pixel defects or the like.
  • Nc is crosstalk noise between the charge accumulating portion 41a and the charge accumulating portion 41b
  • Nrk random noise in the charge accumulating portion 41a of the Kth column of the pixel array PA
  • Nrk' is the K'th column of the pixel array PA.
  • N is the number of columns of dummy pixels 10c to which the charge storage portions 41b are connected.
  • the random noise of the charge storage section 41b can be reduced to 1/4000 1/2 ⁇ 1/63 according to the above equation.
  • the imaging device 103 can reduce the influence of random noise during the reset operation.
  • the charge accumulation portions 41b of the plurality of dummy pixels 10c are connected to each other before the readout of the output signal is started, random noise superimposed on the charge accumulation portions 41b during the exposure period can be reduced.
  • the charge accumulation portions 41b of the dummy pixels 10c may be connected to each other, and the charge accumulation portions 41b of all the dummy pixels 10c in the same pixel row may be connected to correspond to each color such as Gr, Gb, R, and B.
  • the charge storage portions 41b of the dummy pixels 10c may be connected to each other.
  • the timing at which the common signal COM becomes High level may be the initial timing of the exposure period from time T3.
  • noise such as crosstalk noise, which is approximately the same as that of the effective pixels 10a adjacent to each dummy pixel 10c, can be superimposed on each dummy pixel 10c.
  • Embodiment 4 Next, an imaging device according to Embodiment 4 will be described. In the following description of the fourth embodiment, the differences from the first to third embodiments will be mainly described, and descriptions of common points will be omitted or simplified.
  • FIG. 14 is a schematic circuit diagram of the imaging device 103 according to this embodiment.
  • the circuit configuration of the effective pixels 10a and the dummy pixels 10c of the imaging device 103 is the same as that of the imaging device 102.
  • the circuit configuration of the effective pixels 10a is shown in FIG. 5A, and the circuit configuration of the dummy pixels 10c is shown in FIG. It is
  • the imaging device 103 has dummy pixels 10c similar to those of the imaging device 102 according to the third embodiment, instead of the dummy pixels 10b, as compared with the imaging device 101 according to the second embodiment. They differ in terms of preparation. Further, compared to the imaging device 101, the imaging device 103 has a voltage sharing line 43 that connects the charge storage units 41b of the dummy pixels 10c belonging to the same pixel row, and a voltage sharing line that controls the connection of the voltage sharing line 43. The difference is that a common control line 45 for controlling the switch 29 and the voltage common switch 29 is further provided.
  • the imaging device 103 has the same single vertical signal as the imaging device 101 according to the second embodiment in the adjacent effective pixels 10a and the dummy pixels 10c.
  • the line 47 is used to read both the output signal of the dummy pixel 10c and the output signal of the effective pixel 10a as the output signal Vout.
  • a vertical signal line 47 receives a signal output from the signal detection transistor 24 of the effective pixel 10a and a signal output from the signal detection transistor 24 of the dummy pixel 10c.
  • the output terminal of the address transistor 26 of the effective pixel 10 a and the output terminal of the address transistor 26 of the dummy pixel 10 c are connected to the common vertical signal line 47 .
  • the imaging device 103 also differs from the imaging device 102 in that it has two address control lines 46 including an address control line 46a and an address control line 46b corresponding to the same pixel row. Therefore, the scanning signal SELA is applied to the control terminal of the address transistor 26 of the effective pixel 10a through the address control line 46a, and the scanning signal SELB is applied to the control terminal of the address transistor 26 of the dummy pixel 10c through the address control line 46b.
  • the readout of the output signals of the effective pixels 10a and the dummy pixels 10c is independently controlled.
  • the imaging device 103 has a configuration that combines the configuration of the imaging device 101 according to the second embodiment and the configuration of the imaging device 102 according to the third embodiment.
  • FIG. 15 is a diagram showing the sequence of the signal readout operation of the imaging device 103.
  • FIG. The graphs of (a), (b) and (d) of FIG. 15 are the same as the graphs of (a), (b) and (c) of FIG. 15(c) is the same as the graph of FIG. 13(c). Therefore, the sequence of the signal readout operation of the imaging device 103 is the same as that described with reference to FIGS. 10 and 13, and thus description thereof is omitted.
  • the imaging device 103 can obtain effects such as noise reduction that combine the effects described in the first, second, and third embodiments.
  • Embodiment 5 Next, an imaging device according to Embodiment 5 will be described. In the following description of the fifth embodiment, the points of difference from the first embodiment will be mainly described, and the description of the common points will be omitted or simplified.
  • the imaging device according to Embodiment 5 has a pixel circuit configuration using an intra-pixel feedback system.
  • FIG. 16 is a schematic circuit diagram of the imaging device 200 according to this embodiment.
  • FIG. 17A is a circuit diagram of an effective pixel 60a in the imaging device 200.
  • FIG. 17B is a circuit diagram of the dummy pixel 60b in the imaging device 100.
  • FIG. The circuit configuration of the effective pixel 60a in FIG. 16 is shown in FIG. 17A, and the circuit configuration of the dummy pixel 60b is shown in FIG. 17B.
  • imaging device 200 includes effective pixels 60a and dummy pixels 60b instead of effective pixels 10a and dummy pixels 10b, and effective pixels 60a and a peripheral circuit associated with the dummy pixel 60b.
  • the effective pixel 60a has a band control transistor 81, a capacitive element 82, a capacitive element 83, and a feedback circuit for controlling the band control transistor 81, as compared with the effective pixel 10a according to the first embodiment. The difference is that a control line 78 is further provided.
  • the effective pixel 60a also differs from the effective pixel 10a according to the first embodiment in that it includes a power supply line 70 and a vertical signal line 77 instead of the power supply line 40 and the vertical signal line 47 .
  • the difference in configuration between the effective pixel 60a and the dummy pixel 60b is similar to the difference in configuration between the effective pixel 10a and the dummy pixel 10b according to the first embodiment, for example, in the interlayer insulating layer 50C shown in FIG.
  • the only difference is that the plug 52C is not included in the . That is, in the effective pixel 60 a , the contact plug 54 and the gate electrode 24 g that is the control terminal of the signal detection transistor 24 are electrically connected to the photoelectric conversion layer 15 and the pixel electrode 11 .
  • the contact plug 54 and the gate electrode 24 g that is the control terminal of the signal detection transistor 24 are electrically insulated from the photoelectric conversion layer 15 and the pixel electrode 11 . Therefore, the charge storage portion 41 a of the effective pixel 60 a is connected to the photoelectric conversion layer 15 and the charge storage portion 41 b of the dummy pixel 60 b is not connected to the photoelectric conversion layer 15 .
  • the band control transistor 81 is connected between the power supply line 70 and the reset transistor 28, and constitutes an in-pixel feedback amplifier during the reset operation.
  • An input terminal of the band control transistor 81 is connected to the power supply line 70 .
  • the output terminal of the band control transistor 81 is connected to the input terminal of the reset transistor 28 , one end of the capacitive element 82 and one end of the capacitive element 83 .
  • the band control transistor 81 is, for example, a field effect transistor.
  • the feedback control line 78 is connected to, for example, the control terminal of the band control transistor 81 and the vertical scanning circuit 36 shown in FIG. 1, although not shown in FIG.
  • the potential of feedback control line 78 determines the state of band control transistor 81 .
  • the capacitive element 82 and the capacitive element 83 function as a negative feedback capacity when resetting the potential of the charge storage section 41a in the in-pixel feedback amplifier, and reduce random noise when resetting the potential of the charge storage section 41a. Random noise generated when the reset transistor 28 is turned off is also called reset noise.
  • One end of the capacitive element 82 is connected to one end of the capacitive element 83 , the input terminal of the reset transistor 28 and the output terminal of the band control transistor 81 .
  • a reference voltage VR for example, is applied to the other end of the capacitive element 82 .
  • One end of the capacitive element 83 is connected to one end of the capacitive element 82 , the input terminal of the reset transistor 28 and the output terminal of the band control transistor 81 .
  • the other end of the capacitive element 83 is connected to the control terminal of the signal detection transistor 24 and the output terminal of the reset transistor 28 .
  • the capacitive element 82 and the capacitive element 83 are, for example, MIM (Metal Insulator Metal) capacitors or MIS (Metal Insulator Semiconductor) capacitors.
  • the input terminal of the signal detection transistor 24 of the effective pixel 60a is connected to the power supply line 70.
  • the power line 70 is connected to the switch S1b and the switch R1.
  • the switch S1b controls whether or not to connect the power supply line 70 and the analog power supply AVDD.
  • the switch R1 controls whether or not the power supply line 70 is connected to the constant current source 90 flowing from the analog power supply AVDD.
  • the output terminal of the signal detection transistor 24 is connected to the input terminal of the address transistor 26 .
  • An output terminal of the address transistor 26 is connected to the vertical signal line 77 .
  • the vertical signal line 77 is connected to the switch R1b, the switch S1 and the column signal processing circuit 37.
  • the switch R1b controls whether or not to connect the vertical signal line 77 and the constant current source 30 connected to the analog ground.
  • the switch S1 controls whether or not to connect the vertical signal line 77 and the voltage Vbias.
  • Switch S1b, switch R1, switch R1b and switch S1 are each, for example, a field effect transistor.
  • the input terminal of the signal detection transistor 24 of the dummy pixel 60b is connected to the power supply line 70.
  • the power line 70 is connected to the switch S1b and the switch R1.
  • the output terminal of the signal detection transistor 24 is connected to the input terminal of the address transistor 26 .
  • An output terminal of the address transistor 26 is connected to the vertical signal line 77 .
  • the vertical signal line 77 is connected to the switch R1b, the switch S1 and the column signal processing circuit 37.
  • the effective pixel 60a and the dummy pixel 60b have the same connection relationship between the power supply line 70 and the vertical signal line 77, and the description of the same components in the dummy pixel 60b as in the dummy pixel 60b is omitted. .
  • FIG. 18 is a diagram showing the sequence of the signal readout operation of the imaging device 200.
  • the graphs of (a) and (b) of FIG. 18 are the same as (a) and (b) of FIG. 18(c) shows the potential of the feedback control line 78, that is, the timing of the band control signal FB that controls the state of the band control transistor 81.
  • FIG. The graph in (d) of FIG. 18 shows the ON and OFF timings of the switch S1b, the switch R1, the switch R1b, and the switch S1.
  • the graph of (e) of FIG. 18 is the same as the graph of (c) of FIG. 8 except that the output signal corresponding to the potential during the reset operation is a signal corresponding to Vbias instead of Vrst. be.
  • signals corresponding to the potentials of the charge accumulating portions 41a and 41b accumulated during the exposure period from the reset operation of the (n ⁇ 1)th frame to the readout of the nth frame are used as the signals of the nth frame.
  • the scanning signal SEL becomes High level
  • the switch S1 is turned off
  • the switch S1b is turned on
  • the switch R1 is turned off
  • the switch R1b is turned on.
  • the effective pixel output signal VoutA corresponding to the potential of the charge accumulating portion 41a of the effective pixel 60a and the dummy pixel output signal VoutB corresponding to the potential of the charge accumulating portion 41b of the dummy pixel 60b are respectively transmitted through the vertical signal line 77. It is output to the column signal processing circuit 37 .
  • the column signal processing circuit 37 generates photoelectric conversion signals by operations similar to those described in the first embodiment, and outputs the generated photoelectric conversion signals to the horizontal reading circuit 38 .
  • the reset signal RST and the band control signal FB become High level, the switch S1 is turned on, the switch S1b is turned off, the switch R1 is turned on, and the switch R1b is turned off.
  • the signal detection transistors 24 of the effective pixels 60a and the dummy pixels 60b, the vertical signal lines 77, the power supply lines 70, and the constant current sources 90 beyond these form source-grounded amplifiers.
  • the potentials of the charge storage units 41a and 41b are reset to Vbias.
  • the band control signal FB becomes an intermediate voltage, and the band control transistor 81 functions as a resistance circuit to form a negative feedback amplifier.
  • the band control signal FB becomes Low level, the band control transistor 81 is turned off, and the resetting of the potentials of the charge storage units 41a and 41b is completed.
  • the switch S1 is turned off, the switch S1b is turned on, the switch R1 is turned off, and the switch R1b is turned on.
  • the effective pixel output signal VoutA corresponding to the potential Vpix1 and the dummy pixel output signal VoutB corresponding to the potential Vpix2 are simultaneously obtained.
  • a photoelectric conversion signal of the difference is generated.
  • the potential of the charge accumulation portion 41b of the dummy pixel 60b becomes "the reset potential at the start of the exposure period+crosstalk noise during the exposure period", and charge accumulation in the effective pixel 60a.
  • the potential of the portion 41a is "reset potential at the start of the exposure period+photoelectric conversion potential corresponding to the amount of incident light+crosstalk noise during the exposure period". Therefore, by obtaining the difference between the output signals of the dummy pixel 60b and the effective pixel 60a, a photoelectric conversion signal from which noise has been removed with high precision can be obtained.
  • Embodiment 6 Next, an imaging device according to Embodiment 6 will be described. In the description of the sixth embodiment below, the differences from the first to fifth embodiments will be mainly described, and the description of the common points will be omitted or simplified.
  • FIG. 19 is a schematic circuit diagram of the imaging device 201 according to this embodiment.
  • the circuit configuration of the effective pixels 60a and dummy pixels 60b of the imaging device 201 is the same as that of the imaging device 200, as shown in FIGS. 17A and 17B.
  • the imaging device 201 has adjacent effective pixels 60a and dummy pixels 60b similar to the imaging device 101 according to the second embodiment. Another difference is that both the output signal of the dummy pixel 60b and the output signal of the effective pixel 60a are read as the output signal Vout using one vertical signal line 77.
  • a vertical signal line 47 receives a signal output from the signal detection transistor 24 of the effective pixel 60a and a signal output from the signal detection transistor 24 of the dummy pixel 60b.
  • the imaging device 201 also differs from the imaging device 200 in that it has two address control lines 46 including an address control line 46a and an address control line 46b corresponding to the same pixel row. Therefore, the scanning signal SELA is applied to the control terminal of the address transistor 26 of the effective pixel 60a through the address control line 46a, and the scanning signal SELB is applied to the control terminal of the address transistor 26 of the dummy pixel 60b through the address control line 46b.
  • the readout of the output signals of the effective pixels 60a and the dummy pixels 60b is independently controlled. This makes it possible to reduce the number of vertical signal lines 77, reduce the wiring area in the imaging device 201, and reduce the parasitic capacitance between wirings. As a result, the imaging device 201 can reduce noise.
  • the imaging device 201 includes effective pixels 60a and dummy pixels 60b instead of the effective pixels 10a and dummy pixels 10b. It is different in that it further includes a peripheral circuit. That is, the difference between the imaging device 201 and the imaging device 101 is the same as the difference between the imaging device 100 according to the first embodiment and the imaging device 200 according to the fifth embodiment.
  • the imaging device 201 has a configuration that combines the configuration of the imaging device 101 according to the second embodiment and the configuration of the imaging device 200 according to the fifth embodiment.
  • FIG. 20 is a diagram showing the sequence of the signal readout operation of the imaging device 201.
  • the graph in (a) of FIG. 20 is the same as the graph in (a) of FIG.
  • Graphs (b) to (d) of FIG. 20 are the same as the graphs of (b) to (d) of FIG. 18 .
  • the graph of (e) of FIG. 20 is the same as the graph of (e) of FIG. 10 except that the output signal corresponding to the potential during the reset operation is a signal corresponding to Vbias instead of Vrst. be.
  • signals corresponding to the potentials of the charge accumulating portions 41a and 41b accumulated during the exposure period from the reset operation of the n ⁇ 1th frame to the reading of the nth frame are Assume that effective pixels 60a and dummy pixels 60b of a certain pixel row are to be read out.
  • the scanning signal SELB becomes High level
  • the switch S1 is turned off
  • the switch S1b is turned on
  • the switch R1 is turned off
  • the switch R1b is turned on.
  • an output signal Vout corresponding to the potential of the charge storage portion 41b of the dummy pixel 60b is read out to the vertical signal line 77 and held in the column signal processing circuit 37.
  • the scanning signal SELB becomes Low level, and the output from the dummy pixel 60b is stopped.
  • the scanning signal SELA becomes High level, and the output signal Vout corresponding to the potential of the charge storage portion 41a of the effective pixel 60a is read out to the vertical signal line 77 and held in the column signal processing circuit 37.
  • the column signal processing circuit 37 generates a photoelectric conversion signal from the difference between the output signal Vout corresponding to the potential of the charge accumulation unit 41a and the output signal Vout corresponding to the potential of the charge accumulation unit 41b, and horizontally converts the generated photoelectric conversion signal. Output to the signal readout circuit 38 .
  • the scanning signal SELB, the reset signal RST, and the band control signal FB become High level, the switch S1 is turned on, the switch S1b is turned off, the switch R1 is turned on, and the switch R1b is turned off. From time T2 to time T3, operations similar to those described with reference to FIG. 18 are performed. As a result, similarly to the imaging device 200 according to the fifth embodiment, it is possible to further reduce reset noise caused by the reset transistor 28 when resetting the charge storage units 41a and 41b.
  • the imaging device 201 can obtain effects such as noise reduction that combine the effects described in the first, second, and fifth embodiments.
  • Embodiment 7 Next, an imaging device according to Embodiment 7 will be described. In the following description of Embodiment 7, the differences from Embodiments 1, 3, and 5 will be mainly described, and descriptions of common points will be omitted or simplified.
  • FIG. 21 is a schematic circuit diagram of the imaging device 202 according to this embodiment.
  • the circuit configuration of the effective pixel 60a of the imaging device 202 in FIG. 21 is shown in FIG. 17A, and the circuit configuration of the dummy pixel 60c is shown in FIG.
  • FIG. 22 is a circuit diagram of the dummy pixel 60c in the imaging device 202. As shown in FIG.
  • the imaging device 202 differs from the imaging device 200 according to the fifth embodiment in that dummy pixels 60c are provided instead of the dummy pixels 60b. Further, compared with the imaging device 200, the imaging device 202 has a voltage sharing line 43 that connects the charge storage units 41b of the dummy pixels 60c belonging to the same pixel row, as in the imaging device 102 according to the third embodiment. It is different in that it further includes a voltage sharing switch 29 that controls connection of the voltage sharing line 43 and a sharing control line 45 that controls the voltage sharing switch 29 . As a result, as in the imaging device 102 according to the third embodiment, the charge accumulation portions 41b of the dummy pixels 60c are commonly connected in the same row direction, and the potentials of the charge accumulation portions 41b are averaged.
  • the dummy pixel 60c has the same configuration as the dummy pixel 60b, except that the voltage common line 43 is connected to the charge storage section 41b.
  • the charge accumulation portions 41 b of at least two dummy pixels 60 c in the same pixel row are electrically connected via the voltage sharing line 43 . That is, at least part of the wiring and transistors of at least two dummy pixels 60 c in the same pixel row are electrically connected via the voltage sharing line 43 .
  • the imaging device 202 has a configuration that combines the configuration of the imaging device 102 according to the third embodiment and the configuration of the imaging device 200 according to the fifth embodiment.
  • FIG. 23 is a diagram showing the sequence of the signal readout operation of the imaging device 202.
  • FIG. Graphs (a), (b), (d), (e) and (f) of FIG. 23 are graphs of (a), (b), (c), (d) and (e) of FIG. is the same as 23(c) is the same as the graph of FIG. 13(c). Therefore, the sequence of the signal readout operation of the imaging device 202 is the same as the description with reference to FIGS. 18 and 13, so the description is omitted.
  • the imaging device 202 can obtain effects such as noise reduction that combine the effects described in the first, third, and fifth embodiments.
  • Embodiment 8 Next, an imaging device according to Embodiment 8 will be described. In the following description of the eighth embodiment, the differences from the first to seventh embodiments will be mainly described, and the description of the common points will be omitted or simplified.
  • FIG. 24 is a schematic circuit diagram of the imaging device 203 according to this embodiment.
  • the circuit configuration of the effective pixels 60a and the dummy pixels 60c of the imaging device 203 is the same as that of the imaging device 202.
  • the circuit configuration of the effective pixels 60a is shown in FIG. 17A, and the circuit configuration of the dummy pixels 60c is shown in FIG. It is
  • the imaging device 203 includes dummy pixels 60c similar to those of the imaging device 202 according to Embodiment 7 instead of the dummy pixels 60b compared to the imaging device 201 according to Embodiment 6. They are different in that respect.
  • the imaging device 203 has a voltage sharing line 43 that connects the charge storage units 41b of the dummy pixels 60c belonging to the same pixel row, and a voltage sharing line that controls the connection of the voltage sharing line 43.
  • a common control line 45 for controlling the switch 29 and the voltage common switch 29 is further provided.
  • the imaging device 203 uses the adjacent effective pixels 60a and the dummy pixels 60c to generate a single vertical signal similar to that of the imaging device 201 according to the sixth embodiment.
  • the line 77 is used to read both the output signal of the dummy pixel 60c and the output signal of the effective pixel 60a as the output signal Vout.
  • a vertical signal line 47 receives a signal output from the signal detection transistor 24 of the effective pixel 60a and a signal output from the signal detection transistor 24 of the dummy pixel 60c.
  • the output terminal of the address transistor 26 of the effective pixel 60 a and the output terminal of the address transistor 26 of the dummy pixel 60 c are connected to the common vertical signal line 77 .
  • the imaging device 203 also differs from the imaging device 202 in that it has two address control lines 46 including an address control line 46a and an address control line 46b corresponding to the same pixel row. Therefore, the control signal SELA is applied to the control terminal of the address transistor 26 of the effective pixel 60a through the address control line 46a, and the control signal SELB is applied to the control terminal of the address transistor 26 of the dummy pixel 60c through the address control line 46b.
  • the readout of the output signals of the effective pixels 60a and the dummy pixels 60c is independently controlled.
  • the imaging device 203 has a configuration that combines the configuration of the imaging device 201 according to the sixth embodiment and the configuration of the imaging device 202 according to the seventh embodiment.
  • FIG. 25 is a diagram showing the sequence of the signal readout operation of the imaging device 203.
  • FIG. Graphs (a), (b), (d), (e) and (f) of FIG. 25 are the graphs of (a), (b), (c), (d) and (e) of FIG. are the same.
  • 25(c) is the same as the graph of FIG. 23(c). Therefore, the sequence of the signal readout operation of the imaging device 203 is the same as the description with reference to FIGS. 20 and 23, and thus the description is omitted.
  • the imaging device 203 can obtain effects such as noise reduction that combine the effects described in the first, second, third, and fifth embodiments. be done.
  • the contact plugs 54 of the effective pixels 10a and the contact plugs 54 of the dummy pixels 10b have the same shape, but the shape is not limited to this.
  • a plug such as a contact plug connected to the gate electrode 24g of the effective pixel 10a and a plug such as a contact plug connected to the gate electrode 24g of the dummy pixel 10b may be different in thickness and length.
  • a plug such as a contact plug connected to the gate electrode 24g of the effective pixel 10a and a plug such as a contact plug connected to the gate electrode 24g of the dummy pixel 10b constitute a charge storage portion 41a and a charge storage portion 41b, respectively.
  • the parasitic capacitance values formed between the plug and the peripheral circuit among the capacitive components are substantially the same, they do not necessarily have the same shape.
  • circuit configurations of effective pixels and dummy pixels are not limited to the configurations described in the first to eighth embodiments.
  • the circuit configuration of the effective pixel and the dummy pixel is different only in whether or not the charge storage section and the photoelectric conversion layer 15 are electrically connected, but the present invention is not limited to this.
  • the configuration is such that the same voltage can be applied to the charge accumulating portions of the effective pixels and the dummy pixels during the pixel reset operation, and the parasitic capacitances formed by the plugs constituting the charge accumulating portions, the peripheral wiring, and the peripheral circuits are substantially the same. If so, the effective pixel and the dummy pixel may have different circuit configurations.
  • the effective pixel and the dummy pixel constitute a pair of pixels, but the present invention is not limited to this.
  • the number of dummy pixels may be less than the number of effective pixels.
  • the imaging device according to the present disclosure is capable of highly accurate noise removal, and is useful for stacked imaging devices, etc., in which a photoelectric conversion layer is provided on a semiconductor substrate.

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Abstract

撮像装置は、半導体基板２０と、半導体基板の上方に位置する光電変換層１５と、半導体基板２０上の第１のゲート電極２４ｇを含み、第１のゲート電極２４ｇの電位に応じた信号を増幅して出力する第１の信号検出トランジスタ２４と、半導体基板２０上の第２のゲート電極２４ｇを含み、第２のゲート電極２４ｇの電位に応じた信号を増幅して出力する第２の信号検出トランジスタ２４と、第１のゲート電極２４ｇに接する第１のコンタクトプラグ５４と、第２のゲート電極２４ｇに接する第２のコンタクトプラグ５４と、を備える。第１のゲート電極２４ｇは、第１のコンタクトプラグ５４を介して光電変換層１５に電気的に接続され、第２のゲート電極２４ｇおよび第２のコンタクトプラグ５４は、光電変換層１５と電気的に絶縁されている。

Description

撮像装置および撮像装置の駆動方法
　本開示は、撮像装置および撮像装置の駆動方法に関する。
　従来、撮像装置において、光電変換により生成された信号電荷を蓄積する電荷蓄積部における、光電変換により生成された信号電荷の量に対応する電位と、信号電荷のリセット動作後の基準電位との差分を得ることによって、ノイズを低減する技術が知られている。
特許第５４０６４７３号公報 特許第４７７９０５４号公報
　ノイズを低減した高品質な画像が得られる撮像装置等が求められている。本開示では、ノイズを低減できる撮像装置等を提供する。
　本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板の上方に位置する光電変換層と、前記半導体基板上の第１ゲート電極を含み、前記第１ゲート電極の電位に応じた信号を増幅して出力する第１トランジスタと、前記半導体基板上の第２ゲート電極を含み、前記第２ゲート電極の電位に応じた信号を増幅して出力する第２トランジスタと、前記第１ゲート電極に接する第１プラグと、前記第２ゲート電極に接する第２プラグと、を備え、前記第１ゲート電極は、前記第１プラグを介して前記光電変換層に電気的に接続され、前記第２ゲート電極および前記第２プラグは、前記光電変換層と電気的に絶縁されている。
　本開示の一態様に係る撮像装置の駆動方法は、光電変換層で光電変換された電荷を蓄積する電荷蓄積部を含む有効画素を備え、前記電荷蓄積部に蓄積された電荷量に基づく信号を出力する撮像装置の駆動方法であって、前記電荷蓄積部の電位をリセットするリセットステップと、前記リセットステップでリセットされた前記電荷蓄積部に、前記リセットステップの後に前記光電変換層で光電変換された電荷を蓄積する蓄積ステップと、前記リセットステップでリセットされた前記電荷蓄積部の電位に対応する第１信号を読み出す第１信号読出ステップと、前記蓄積ステップで電荷が蓄積された前記電荷蓄積部の電位に応じた第２信号を読み出す第２信号読出ステップと、前記第２信号から前記第１信号を差し引いた第３信号を出力する出力ステップと、を含む。
　本開示の一態様に係る撮像装置の駆動方法は、光電変換層で光電変換された電荷を蓄積する電荷蓄積部を含む有効画素と、前記光電変換層と絶縁されているダミー電荷蓄積部を含むダミー画素とを備える撮像装置の駆動方法であって、前記電荷蓄積部の電位および前記ダミー電荷蓄積部の電位をリセットするリセットステップと、前記リセットステップでリセットされた前記電荷蓄積部に、前記リセットステップの後に前記光電変換層で光電変換された電荷を蓄積する蓄積ステップと、前記リセットステップでリセットされた前記ダミー電荷蓄積部の電位に応じた第１信号を読み出す第１信号読出ステップと、前記蓄積ステップで電荷が蓄積された前記電荷蓄積部の電位に応じた第２信号を読み出す第２信号読出ステップと、前記第２信号から前記第１信号を差し引いた第３信号を出力する出力ステップと、を含む。
　本開示によれば、撮像装置のノイズを低減できる。
図１は、実施の形態１に係る撮像装置の例示的な回路構成を示す回路図である。 図２Ａは、実施の形態１に係る撮像装置の有効画素およびダミー画素の断面構造を示す概略断面図である。 図２Ｂは、実施の形態１の変形例に係る有効画素およびダミー画素の断面構造を示す概略断面図である。 図３Ａは、実施の形態１に係る有効画素およびダミー画素の画素電極とゲート電極との位置関係の一例を示す平面図である。 図３Ｂは、実施の形態１に係る有効画素およびダミー画素の画素電極とゲート電極との位置関係の別の例を示す平面図である。 図３Ｃは、実施の形態１に係る有効画素およびダミー画素の画素電極とゲート電極との位置関係のさらに別の例を示す平面図である。 図４は、実施の形態１に係る撮像装置の概略回路図である。 図５Ａは、実施の形態１に係る有効画素の回路図である。 図５Ｂは、実施の形態１に係るダミー画素の回路図である。 図６は、実施の形態１に係る撮像装置の複数のフレームにおける信号読み出し動作のシーケンスを示す図である。 図７は、実施の形態１に係る撮像装置の駆動方法の例を示すフローチャートである。 図８は、実施の形態１に係る撮像装置の１つのフレームにおける信号読み出し動作のシーケンスを示す図である。 図９は、実施の形態２に係る撮像装置の概略回路図である。 図１０は、実施の形態２に係る撮像装置の信号読み出し動作のシーケンスを示す図である。 図１１は、実施の形態３に係る撮像装置の概略回路図である。 図１２は、実施の形態３に係るダミー画素の回路図である。 図１３は、実施の形態３に係る撮像装置の信号読み出し動作のシーケンスを示す図である。 図１４は、実施の形態４に係る撮像装置の概略回路図である。 図１５は、実施の形態４に係る撮像装置の信号読み出し動作のシーケンスを示す図である。 図１６は、実施の形態５に係る撮像装置の概略回路図である。 図１７Ａは、実施の形態５に係る有効画素の回路図である。 図１７Ｂは、実施の形態５に係るダミー画素の回路図である。 図１８は、実施の形態５に係る撮像装置の信号読み出し動作のシーケンスを示す図である。 図１９は、実施の形態６に係る撮像装置の概略回路図である。 図２０は、実施の形態６に係る撮像装置の信号読み出し動作のシーケンスを示す図である。 図２１は、実施の形態７に係る撮像装置の概略回路図である。 図２２は、実施の形態７に係るダミー画素の回路図である。 図２３は、実施の形態７に係る撮像装置の信号読み出し動作のシーケンスを示す図である。 図２４は、実施の形態８に係る撮像装置の概略回路図である。 図２５は、実施の形態８に係る撮像装置の信号読み出し動作のシーケンスを示す図である。
　（本開示の基礎となった知見）
　上述のように、撮像装置ではノイズの低減が求められている。特許文献１では、半導体基板の上方に光電変換素子が設けられた放射線検出装置が開示されている。特許文献１の半導体基板には、光電変換による信号を読み出すための転送ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と、ダミー信号を読み出すためのダミーＴＦＴとが設けられている。転送ＴＦＴのソース電極は光電変換素子に接続されており、ダミーＴＦＴのソース電極は光電変換素子に接続されていない。このような構成において、光電変換による信号と、暗時出力信号であるダミー信号との差分を取ることによって、読み出しのための回路配線に重畳するノイズの影響を低減している。
　しかしながら、特許文献１に示された構成では、ダミーＴＦＴのソース電極は、どこにも電気的に接続されない浮遊状態、または光電変換信号とは無関係な固定電位が接続された状態である。そのため、ダミーＴＦＴから得られるダミー信号には、転送ＴＦＴから得られる信号に重畳されるノイズとは相関の無いノイズが重畳される可能性がある。そのような場合には、光電変換による信号とダミー信号との差分を取っても、光電変換による信号にのみ重畳したノイズ成分またはダミー信号にのみ重畳したノイズ成分を除去することは困難である。
　特許文献２では、光電変換を行う有効画素と光電変換を行わないダミー画素とを備える撮像装置が開示されている。特許文献２の撮像装置では、光電変換を行わないダミー画素において、信号読み出し回路は、光電変換素子には電気的に接続されず、代わりにキャパシタに接続されている。このような構成において、光電変換による有効画素の出力信号と、ダミー画素の出力信号との差分を取ることによってノイズの影響を低減している。
　しかしながら、有効画素とダミー画素とは、回路構成が大きく異なっている。加えて、ダミー画素は、有効画素が配列される有効画素領域の周辺部に配置されている。すなわち、ダミー画素と有効画素とは、物理的な距離も離れている。そのため、有効画素およびダミー画素に重畳するノイズ成分は厳密には一致しない。したがって、これらの信号の差分を取ってもノイズを十分に低減することは困難である。
　また、上述のように、従来、半導体基板の上方に位置する光電変換層に用いた光電変換部を有する積層型の撮像装置では、光電変換による信号電荷が蓄積した電荷蓄積部の電位に対応する信号から、当該信号電荷を蓄積した電荷蓄積部をリセットした後の電荷蓄積部の電位に対応する信号を差し引くことでノイズを除去している。しかし、本発明者らは、このようなノイズの除去方法では、十分にノイズが低減できない場合があることを見出した。
　具体的には、あるフレームで信号電荷が蓄積した電荷蓄積部の電位は、当該フレームの１フレーム前に電荷蓄積部の電位をリセットした状態から、信号電荷が蓄積した結果の電位である。一方、当該フレームで信号電荷が蓄積された電荷蓄積部の電位をリセットした後の電荷蓄積部の電位は、当該フレームの１フレーム前に電荷蓄積部の電位をリセットした際の電位とは異なる場合がある。そのため、当該フレームにおいて、信号電荷が蓄積した電荷蓄積部の電位に応じた信号から、当該フレームで信号電荷が蓄積した電荷蓄積部の電位をリセットした後の電荷蓄積部の電位に対応する信号を差し引いても、十分にノイズを低減できない場合がある。このような課題について、特許文献１および特許文献２に開示されておらず、有効なノイズを低減する手法が求められている。
　そこで、本開示では、上記の事情を鑑み、ノイズを効果的に低減できる撮像装置を提供することを目的とする。
　本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板の上方に位置する光電変換層と、前記半導体基板上の第１ゲート電極を含み、前記第１ゲート電極の電位に応じた信号を増幅して出力する第１トランジスタと、前記半導体基板上の第２ゲート電極を含み、前記第２ゲート電極の電位に応じた信号を増幅して出力する第２トランジスタと、前記第１ゲート電極に接する第１プラグと、前記第２ゲート電極に接する第２プラグと、を備え、前記第１ゲート電極は、前記第１プラグを介して前記光電変換層に電気的に接続され、前記第２ゲート電極および前記第２プラグは、前記光電変換層と電気的に絶縁されている。
　これにより、第１トランジスタが出力する信号と第２トランジスタが出力する信号とを用いることにより、ノイズを低減することができる。具体的には、第１ゲート電極の電位がリセットされた際の電位に応じた信号として、光電変換層における光電変換の影響を受けない第２トランジスタが出力する信号を用いることができるため、高精度に第１トランジスタが出力する信号のノイズを除去できる。
　また、例えば、前記撮像装置は、前記光電変換層に電気的に接続される第１画素電極を備え、前記第１プラグは、前記第１画素電極を介して前記光電変換層に電気的に接続されてもよい。
　これにより、光電変換層で生成した信号電荷が第１画素電極で捕集され、第１トランジスタは第１画素電極が捕集した信号電荷量に応じた信号を出力することができる。
　また、例えば、前記第１ゲート電極および前記第２ゲート電極は、平面視において前記第１画素電極と重なってもよい。
　これにより、平面視における第２ゲート電極の位置まで第１画素電極が広がるため、第１画素電極の面積を大きくすることができ、第１トランジスタが出力する信号を大きくすることができる。
　また、例えば、前記撮像装置は、前記光電変換層に電気的に接続される第２画素電極を備え、前記第２ゲート電極および前記第２プラグは、前記第２画素電極と電気的に絶縁されており、前記第１ゲート電極は、平面視において前記第１画素電極と重なり、前記第２ゲート電極は、平面視において前記第２画素電極と重なってもよい。
　これにより、第１トランジスタの周囲の構造と第２トランジスタの周囲の構造とで製造工程における差が生じ難くなり、第１ゲート電極の電位および第２ゲート電極の電位それぞれに重畳するノイズの程度が揃いやすくなる。
　また、例えば、前記撮像装置は、前記第２プラグと電気的に接続された１以上のプラグを備え、前記１以上のプラグは、前記１以上のプラグのうち最も前記光電変換層に近い第３プラグを含み、前記第３プラグの前記光電変換層に最も近い第１面から前記光電変換層までの距離は、前記第１面から前記半導体基板までの距離よりも小さくてもよい。
　これにより、第２ゲート電極が光電変換層に近い位置のプラグとも接続されることで、第１ゲート電極に接続されるプラグ等の配線構造と第２ゲート電極に接続されるプラグ等の配線構造とを似せることができ、第１ゲート電極の電位および第２ゲート電極の電位それぞれに重畳するノイズの程度が揃いやすくなる。
　また、例えば、前記第１プラグの長さは、前記第２プラグの長さと等しくてもよい。
　これにより、第１ゲート電極に接続されるプラグ等の配線構造と第２ゲート電極に接続されるプラグ等の配線構造とを似せることができ、第１ゲート電極の電位および第２ゲート電極の電位それぞれに重畳するノイズの程度が揃いやすくなる。
　また、例えば、前記撮像装置は、前記半導体基板上の第３ゲート電極を含み、前記第３ゲート電極の電位に応じた信号を増幅して出力する第３トランジスタと、前記半導体基板上の第４ゲート電極を含み、前記第４ゲート電極の電位に応じた信号を増幅して出力する第４トランジスタと、前記第３ゲート電極に接する第４プラグと、前記第４ゲート電極に接する第５プラグと、を備え、前記第３ゲート電極は、前記第４プラグを介して前記光電変換層に電気的に接続され、前記第４ゲート電極および前記第５プラグは、前記光電変換層と電気的に絶縁されており、前記第２ゲート電極は、前記第４ゲート電極と電気的に接続されてもよい。
　これにより、光電変換層と電気的に絶縁された第２ゲート電極および第４ゲート電極の電位を共通化することにより、第２ゲート電極の電位と第４ゲート電極の電位とのばらつきを低減できる。
　また、例えば、前記撮像装置は、前記第２ゲート電極と前記第４ゲート電極との間に設けられた第１スイッチを備えてもよい。
　これにより、第２ゲート電極および第４ゲート電極の電位を共通化するモードと、第２ゲート電極および第４ゲート電極の電位を個別に分離するモードとで切り替えることができる。そのため、必要なタイミングのみ第２ゲート電極および第４ゲート電極の電位を共通化できる。
　また、例えば、前記撮像装置は、前記第１トランジスタが出力する信号および前記第２トランジスタが出力する信号が入力される第１信号線を備えてもよい。
　これにより、第１トランジスタおよび第２トランジスタが出力する信号線を共通化でき、撮像装置を小型化できる。
　また、本開示の一態様に係る撮像装置の駆動方法は、光電変換層で光電変換された電荷を蓄積する電荷蓄積部を含む有効画素を備え、前記電荷蓄積部に蓄積された電荷量に基づく信号を出力する撮像装置の駆動方法であって、前記電荷蓄積部の電位をリセットするリセットステップと、前記リセットステップでリセットされた前記電荷蓄積部に、前記リセットステップの後に前記光電変換層で光電変換された電荷を蓄積する蓄積ステップと、前記リセットステップでリセットされた前記電荷蓄積部の電位に対応する第１信号を読み出す第１信号読出ステップと、前記蓄積ステップで電荷が蓄積された前記電荷蓄積部の電位に応じた第２信号を読み出す第２信号読出ステップと、前記第２信号から前記第１信号を差し引いた第３信号を出力する出力ステップと、を含む。
　このように、第２信号から第１信号を差し引くことで、蓄積ステップで電荷を蓄積する前後の電荷蓄積部の電位の変化に対応した第３信号を出力できるため、ノイズの少ない光電変換信号として第３信号が出力される。
　また、本開示の一態様に係る撮像装置の駆動方法は、光電変換層で光電変換された電荷を蓄積する電荷蓄積部を含む有効画素と、前記光電変換層と絶縁されているダミー電荷蓄積部を含むダミー画素とを備える撮像装置の駆動方法であって、前記電荷蓄積部の電位および前記ダミー電荷蓄積部の電位をリセットするリセットステップと、前記リセットステップでリセットされた前記電荷蓄積部に、前記リセットステップの後に前記光電変換層で光電変換された電荷を蓄積する蓄積ステップと、前記リセットステップでリセットされた前記ダミー電荷蓄積部の電位に応じた第１信号を読み出す第１信号読出ステップと、前記蓄積ステップで電荷が蓄積された前記電荷蓄積部の電位に応じた第２信号を読み出す第２信号読出ステップと、前記第２信号から前記第１信号を差し引いた第３信号を出力する出力ステップと、を含む。
　これにより、蓄積ステップにおいて、光電変換層での光電変換による電荷とは関係のないクロストークノイズ等が、有効画素の電荷蓄積部およびダミー画素のダミー電荷蓄積部に重畳しても、第１信号としてダミー電荷蓄積部の電位に応じた信号を用いてクロストークノイズ等の影響を第３信号から除去できる。
　以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　また、本明細書において、要素間の関係性を示す用語、および、要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。なお、「上方」および「下方」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「接続」とは、特に記載のない限り、電気的な接続を意味する。
　（実施の形態１）
　［撮像装置の回路構成］
　まず、本実施の形態に係る撮像装置の回路構成について、図１を用いて説明する。
　図１は、本実施の形態に係る撮像装置の例示的な回路構成を示す回路図である。図１に示される撮像装置１００は、周辺回路と、２次元に配列された複数の画素１０を含む画素アレイＰＡとを有する。周辺回路は、定電流源３０と、電圧供給回路３２と、リセット電圧源３４と、垂直走査回路３６と、カラム信号処理回路３７と、水平信号読み出し回路３８とを含む。周辺回路は、図示されていない電圧源および制御回路等の上記以外の回路を含んでいてもよい。
　複数の画素１０は、複数の有効画素１０ａと複数のダミー画素１０ｂとを含む。図１は、画素１０が２行２列のマトリクス状に配置された例を模式的に示している。図１で示される例では、右側の２つの画素が有効画素１０ａであり、左側の２つの画素がダミー画素１０ｂである。有効画素１０ａとダミー画素１０ｂとは、例えば、１対の画素１０であり、撮像装置１００は、複数の対の画素１０を有する。撮像装置１００における有効画素１０ａおよびダミー画素１０ｂの数および配置は、図１に示される例に限定されない。例えば、撮像装置１００は、複数の有効画素１０ａおよび複数のダミー画素１０ｂが１列に交互に並んだラインセンサであってもよい。また、撮像装置１００が備える有効画素１０ａおよびダミー画素１０ｂのそれぞれの数は、１つのみであってもよい。以下、有効画素１０ａおよびダミー画素１０ｂで共通する構成については、有効画素１０ａおよびダミー画素１０ｂを総称して画素１０と示して説明する場合がある。有効画素１０ａとダミー画素１０ｂとで異なる構成については、有効画素１０ａとダミー画素１０ｂとに分けて説明する。
　各画素１０は、光電変換部１３および信号検出回路１４を有する。光電変換部１３は、入射した光を受けて信号を生成する。光電変換部１３は、その全体が画素１０ごとに独立した素子である必要はなく、光電変換部１３の例えば一部分が複数の画素１０にまたがっていてもよい。信号検出回路１４は、光電変換部１３によって生成された信号を検出するための回路である。この例では、信号検出回路１４は、信号検出トランジスタ２４およびアドレストランジスタ２６を含んでいる。信号検出トランジスタ２４およびアドレストランジスタ２６は、例えば、電界効果トランジスタ（ＦＥＴ）である。ここでは、信号検出トランジスタ２４およびアドレストランジスタ２６としてＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を例示する。信号検出トランジスタ２４およびアドレストランジスタ２６、ならびに、後述するリセットトランジスタ２８および帯域制御トランジスタ８１などの各トランジスタは、制御端子、入力端子および出力端子を有する。制御端子は、例えばゲート電極である。入力端子は、ドレインおよびソースの一方であり、例えばドレインである。出力端子は、ドレインおよびソースの他方であり、例えばソースである。
　図１において模式的に示されるように、有効画素１０ａの信号検出トランジスタ２４のゲート電極である制御端子は、光電変換部１３に電気的に接続されている。ダミー画素１０ｂの信号検出トランジスタ２４のゲート電極である制御端子は、光電変換部１３に電気的に接続されていない。よって、有効画素１０ａでは、光電変換部１３によって生成される信号電荷は、信号検出トランジスタ２４のゲート電極と光電変換部１３との間の電荷蓄積部４１ａに蓄積される。一方、ダミー画素１０ｂでは、光電変換部１３によって生成される信号電荷は、信号検出トランジスタ２４のゲート電極に接続された電荷蓄積部４１ｂに蓄積されない。また、電荷蓄積部４１ａおよび電荷蓄積部４１ｂは、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位がリセットされる際に発生する電荷および周辺回路等からのノイズ等により発生する電荷も蓄積する。
　ここで、信号電荷は、正孔または電子である。電荷蓄積部４１ｂは、ダミー電荷蓄積部の一例である。電荷蓄積部４１ａおよび電荷蓄積部４１ｂは、例えば、信号検出トランジスタ２４のゲート電極に接続されるノードを含む。電荷蓄積部４１ａおよび電荷蓄積部４１ｂは、「フローティングディフュージョンノード」とも呼ばれる。光電変換部１３の構造の詳細は後述する。
　各画素１０の光電変換部１３は、さらに、バイアス制御線４２に接続され所定の電圧が印加される。図１に例示する構成において、バイアス制御線４２は、電圧供給回路３２に接続されている。
　各画素１０は、電源電圧ＶＤＤを供給する電源線４０に接続される。図１に示されるように、電源線４０には、信号検出トランジスタ２４の入力端子が接続されている。電源線４０がソースフォロア電源として機能することにより、信号検出トランジスタ２４は、電荷蓄積部４１ａの電位を増幅して出力する。有効画素１０ａの信号検出トランジスタ２４は、第１トランジスタの一例であり、ダミー画素１０ｂの信号検出トランジスタ２４は、第２トランジスタの一例である。
　信号検出トランジスタ２４の出力端子には、アドレストランジスタ２６の入力端子が接続されている。アドレストランジスタ２６の出力端子は、画素アレイＰＡの列ごとに配置された複数の垂直信号線４７のうちの１つに接続されている。アドレストランジスタ２６の制御端子は、アドレス制御線４６に接続されている。アドレス制御線４６の電位を制御することにより、信号検出トランジスタ２４の出力を、対応する垂直信号線４７に選択的に読み出すことができる。
　図示する例では、アドレス制御線４６は、垂直走査回路３６に接続されている。垂直走査回路３６は、「行走査回路」とも呼ばれる。垂直走査回路３６は、アドレス制御線４６に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。これにより、選択された画素１０の信号の読み出しと、電荷蓄積部４１ａおよび電荷蓄積部４１ｂのリセットとが実行される。垂直走査回路３６は、例えば、後述する走査信号ＳＥＬ等のパルス電圧の各種制御信号を出力する。
　垂直信号線４７は、画素アレイＰＡからの画素信号を周辺回路へ伝達する主信号線である。垂直信号線４７には、カラム信号処理回路３７および定電流源３０が接続される。カラム信号処理回路３７は、「行信号蓄積回路」とも呼ばれる。カラム信号処理回路３７は、相関二重サンプリングに代表される雑音抑制信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。カラム信号処理回路３７が行う処理の詳細については後述する。図示するように、カラム信号処理回路３７および定電流源３０は、画素アレイＰＡにおける画素１０の各列に対応して設けられる。これらのカラム信号処理回路３７には、水平信号読み出し回路３８が接続される。水平信号読み出し回路は、「列走査回路」とも呼ばれる。水平信号読み出し回路３８は、複数のカラム信号処理回路３７から水平共通信号線４９に信号を順次読み出す。
　図１に例示する構成において、画素１０は、リセットトランジスタ２８を有する。リセットトランジスタ２８は、例えば、信号検出トランジスタ２４およびアドレストランジスタ２６と同様に、電界効果トランジスタである。以下では、特に断りの無い限り、リセットトランジスタ２８としてＮチャネルＭＯＳＦＥＴを適用した例を説明する。図示するように、リセットトランジスタ２８は、リセット電圧Ｖｒｓｔを供給するリセット電圧線４４と、電荷蓄積部４１ａおよび電荷蓄積部４１ｂとの間に接続される。リセットトランジスタ２８の制御端子は、リセット制御線４８に接続されている。リセット制御線４８の電位を制御することによって、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位をリセット電圧Ｖｒｓｔにリセットすることができる。この例では、リセット制御線４８が、垂直走査回路３６に接続されている。したがって、垂直走査回路３６がリセット制御線４８に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位でリセットすることが可能である。
　この例では、リセットトランジスタ２８にリセット電圧Ｖｒｓｔを供給するリセット電圧線４４が、リセット電圧源３４に接続されている。リセット電圧源は、「リセット電圧供給回路」とも呼ばれる。リセット電圧源３４は、撮像装置１００の動作時にリセット電圧線４４に所定のリセット電圧Ｖｒｓｔを供給可能な構成を有していればよく、上述の電圧供給回路３２と同様に、特定の電源回路に限定されない。電圧供給回路３２およびリセット電圧源３４の各々は、単一の電圧供給回路の一部分であってもよいし、独立した別個の電圧供給回路であってもよい。なお、電圧供給回路３２およびリセット電圧源３４の一方または両方が、垂直走査回路３６の一部分であってもよい。あるいは、電圧供給回路３２からの制御電圧および／またはリセット電圧源３４からのリセット電圧Ｖｒｓｔが、垂直走査回路３６を介して各画素１０に供給されてもよい。
　リセット電圧Ｖｒｓｔとして、信号検出回路１４の電源電圧ＶＤＤを用いることも可能である。この場合、各画素１０に電源電圧を供給する電圧供給回路（図１において不図示）と、リセット電圧源３４とを共通化することができる。また、電源線４０と、リセット電圧線４４を共通化できるので、画素アレイＰＡにおける配線を単純化することができる。ただし、リセット電圧Ｖｒｓｔを信号検出回路１４の電源電圧ＶＤＤと異なる電圧とすることにより、撮像装置１００のより柔軟な制御を可能にする。
　［画素のデバイス構造］
　次に、本実施の形態に係る撮像装置１００の有効画素１０ａおよびダミー画素１０ｂの断面構造について、図２Ａを用いて説明する。
　図２Ａは、本実施の形態に係る撮像装置１００の有効画素１０ａおよびダミー画素１０ｂの断面構造を示す概略断面図である。有効画素１０ａとダミー画素１０ｂとは、例えば、互いに隣接するように配置されている。まず、有効画素１０ａについて説明し、ダミー画素１０ｂについては異なる点を後で説明する。撮像装置１００の有効画素１０ａは、シリコンを含む半導体基板２０と、半導体基板２０の上方に位置し、それぞれが半導体基板２０に電気的に接続される複数の画素電極１１と、複数の画素電極１１の上方に位置する対向電極１２と、複数の画素電極１１と対向電極１２との間に位置する光電変換層１５とを備える。
　図２Ａに例示する構成では、上述の信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８が、半導体基板２０に形成されている。半導体基板２０は、その全体が半導体である基板に限定されない。半導体基板２０は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。半導体基板２０としては、シリコンを含む半導体基板が用いられる。ここでは、半導体基板２０としてＰ型シリコン（Ｓｉ）基板を用いる例を説明する。
　半導体基板２０は、不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓと、各画素１０間の電気的な分離のための素子分離領域２０ｔとを有する。ここでは、不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓはＮ型領域である。また、素子分離領域２０ｔは、不純物領域２４ｄと不純物領域２８ｄとの間にも設けられている。素子分離領域２０ｔは、例えば所定の注入条件のもとでアクセプタのイオン注入を行うことによって形成される。
　不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓは、例えば、半導体基板２０内に形成された、不純物の拡散層である。図２Ａに模式的に示されるように、信号検出トランジスタ２４は、不純物領域２４ｓおよび不純物領域２４ｄと、ゲート電極２４ｇとを含む。有効画素１０ａのゲート電極２４ｇは、第１ゲート電極の一例である。信号検出トランジスタ２４は、ゲート電極２４ｇの電位に応じた信号を増幅して出力する。ゲート電極２４ｇは、層間絶縁層５０Ａの一部を介して半導体基板２０上に設けられている。ゲート電極２４ｇは、導電性材料を用いて形成される。導電性材料は、例えば、不純物がドープされることにより導電性が付与されたポリシリコンであるが、金属材料でもよい。不純物領域２４ｓは、信号検出トランジスタ２４の例えばソース領域として機能する。不純物領域２４ｄは、信号検出トランジスタ２４の例えばドレイン領域として機能する。不純物領域２４ｓと不純物領域２４ｄとの間に、信号検出トランジスタ２４のチャネル領域が形成される。
　同様に、アドレストランジスタ２６は、不純物領域２６ｓおよび不純物領域２４ｓと、ゲート電極２６ｇとを含む。ゲート電極２６ｇは、導電性材料を用いて形成される。導電性材料は、例えば、不純物がドープされることにより導電性が付与されたポリシリコンであるが、金属材料でもよい。ゲート電極２６ｇは、図２Ａには図示していないアドレス制御線４６に接続される。この例では、信号検出トランジスタ２４およびアドレストランジスタ２６は、不純物領域２４ｓを共有することによって互いに電気的に接続されている。不純物領域２４ｓは、アドレストランジスタ２６の例えばドレイン領域として機能する。不純物領域２６ｓは、アドレストランジスタ２６の例えばソース領域として機能する。不純物領域２６ｓは、図２Ａには図示していない垂直信号線４７に接続される。なお、不純物領域２４ｓは、信号検出トランジスタ２４およびアドレストランジスタ２６によって共有されていなくてもよい。例えば、信号検出トランジスタ２４のソース領域とアドレストランジスタ２６のドレイン領域とは、半導体基板２０内では分離しており、層間絶縁層５０Ａ内に設けられた配線層を介して電気的に接続されていてもよい。
　リセットトランジスタ２８は、不純物領域２８ｄおよび２８ｓと、ゲート電極２８ｇとを含む。ゲート電極２８ｇは、例えば、導電性材料を用いて形成される。導電性材料は、例えば、不純物がドープされることにより導電性が付与されたポリシリコンであるが、金属材料でもよい。ゲート電極２８ｇは、図２Ａには図示していないリセット制御線４８に接続されている。不純物領域２８ｓは、リセットトランジスタ２８の例えばソース領域として機能する。不純物領域２８ｓは、図２Ａには図示していないリセット電圧線４４に接続されている。不純物領域２８ｄは、リセットトランジスタ２８の例えばドレイン領域として機能する。
　半導体基板２０上には、信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８を覆うように層間絶縁層５０Ａが配置されている。層間絶縁層５０Ａ上には、層間絶縁層５０Ｂおよび層間絶縁層５０Ｃが下からこの順で積層されている。層間絶縁層５０Ａ、５０Ｂおよび５０Ｃは、例えば、二酸化シリコンなどの絶縁性材料から形成される。図示は省略されているが、層間絶縁層５０Ａ、５０Ｂおよび５０Ｃ内には、配線層が配置されている。配線層は、例えば、銅などの金属から形成される。配線層は、例えば、上述の垂直信号線４７などの信号線または電源線をその一部に含んでいてもよい。層間絶縁層５０Ａ、５０Ｂおよび５０Ｃの層数、および、層間絶縁層５０Ａ、５０Ｂおよび５０Ｃ内に配置される配線層の層数は、任意に設定可能であり、図２Ａに示される例に限定されない。
　図２Ａに示される構成では、有効画素１０ａは、層間絶縁層５０Ａ内に設けられた、配線５７Ａ、プラグ５２Ａ、配線５３、コンタクトプラグ５４、および、コンタクトプラグ５５を有する。有効画素１０ａのコンタクトプラグ５４は、第１プラグの一例である。コンタクトプラグ５４は、ゲート電極２４ｇおよび配線５３に接し、ゲート電極２４ｇと配線５３とを電気的に接続する。コンタクトプラグ５５は、不純物領域２８ｄおよび配線５３に接し、不純物領域２８ｄと配線５３とを電気的に接続する。プラグ５２Ａは、配線５３および配線５７Ａに接し、配線５３と配線５７Ａとを電気的に接続する。
　また、有効画素１０ａは、層間絶縁層５０Ｂ内に設けられた、プラグ５２Ｂおよび配線５７Ｂを有する。プラグ５２Ｂは、配線５７Ａおよび配線５７Ｂに接し、配線５７Ａと配線５７Ｂとを電気的に接続する。
　また、有効画素１０ａは、層間絶縁層５０Ｃ内に設けられたプラグ５２Ｃを有する。プラグ５２Ｃは、配線５７Ｂおよび画素電極１１に接し、配線５７Ｂと画素電極１１とを電気的に接続する。これにより、例えば、配線５３と画素電極１１とが電気的に接続されている。配線５７Ａ、５７Ｂおよび５３は、配線層の一部であってもよい。プラグ５２Ｃ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３、コンタクトプラグ５４、および、コンタクトプラグ５５はそれぞれ、導電性材料を用いて形成されている。例えば、プラグ５２Ｃ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａおよび配線５３は、銅などの金属から形成されている。コンタクトプラグ５４および５５は、例えば、不純物がドープされることにより導電性が付与されたポリシリコンから形成されている。なお、プラグ５２Ｃ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３、コンタクトプラグ５４、および、コンタクトプラグ５５は、互いに同じ材料を用いて形成されていてもよく、互いに異なる材料を用いて形成されていてもよい。
　有効画素１０ａでは、プラグ５２Ｃ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３およびコンタクトプラグ５４は、図１で示した信号検出トランジスタ２４と光電変換部１３との間の電荷蓄積部４１ａの少なくとも一部を構成する。図２Ａに例示する有効画素１０ａの構成において、信号検出トランジスタ２４のゲート電極２４ｇ、プラグ５２Ｃ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３、コンタクトプラグ５４、コンタクトプラグ５５、ならびに、リセットトランジスタ２８のソース領域およびドレイン領域の一方である不純物領域２８ｄは、光電変換部１３の画素電極１１によって捕集された信号電荷を蓄積する電荷蓄積領域として機能する。
　光電変換部１３の画素電極１１は、プラグ５２Ｃ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３およびコンタクトプラグ５４を介して、信号検出トランジスタ２４のゲート電極２４ｇに電気的に接続されている。言い換えれば、信号検出トランジスタ２４のゲート電極２４ｇは、画素電極１１、プラグ５２Ｃ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３およびコンタクトプラグ５４を介して光電変換層１５と電気的に接続されている。そのため、コンタクトプラグ５４は、画素電極１１を介して光電変換層１５に電気的に接続される。また、画素電極１１は、プラグ５２Ｃ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３およびコンタクトプラグ５５を介して、不純物領域２８ｄにも電気的に接続されている。有効画素１０ａの画素電極１１は、第１画素電極の一例である。有効画素１０ａにおいて、ゲート電極２４ｇは、平面視において画素電極１１と重なる。
　画素電極１１によって信号電荷が捕集されることにより、電荷蓄積部４１ａに蓄積された信号電荷の量に応じた電圧が、信号検出トランジスタ２４のゲート電極２４ｇに印加される。信号検出トランジスタ２４は、この電圧を増幅して出力する。信号検出トランジスタ２４によって増幅された電圧が、信号電圧としてアドレストランジスタ２６を介して選択的に読み出される。
　光電変換部１３は、複数の画素１０、具体的には、有効画素１０ａおよびダミー画素１０ｂにまたがって設けられている。光電変換部１３は、複数の画素電極１１と、対向電極１２と、複数の画素電極１１と対向電極１２との間に配置された光電変換層１５を備える。本実施の形態では、撮像装置１００に対する光の入射側から、対向電極１２、光電変換層１５および複数の画素電極１１の順に配置されている。
　光電変換部１３は、さらに、電子ブロック層および正孔ブロック層等の他の要素を含んでいてもよい。
　図２Ａに示される例では、対向電極１２および光電変換層１５は、複数の画素１０にまたがって形成されている。画素電極１１は、画素１０ごとに設けられている。画素電極１１は、隣接する他の画素１０の画素電極１１と空間的に分離されることによって、他の画素１０の画素電極１１から電気的に分離されている。なお、対向電極１２および光電変換層１５の少なくとも１つは、画素１０ごとに分離して設けられていてもよい。また、後述するように、有効画素１０ａとダミー画素１０ｂとにまたがって共通の画素電極が設けられていてもよい。
　画素電極１１は、光電変換層１５に電気的に接続され、光電変換部１３で生成された信号電荷を読み出すための電極である。有効画素１０ａの画素電極１１は、信号検出トランジスタ２４のゲート電極２４ｇおよび不純物領域２８ｄに電気的に接続されている。画素電極１１は、導電性材料を用いて形成されている。
　対向電極１２は、例えば、透明な導電性材料から形成される透明電極である。対向電極１２は、光電変換層１５において光が入射される側に配置される。対向電極１２には、図１に示される電圧供給回路３２が接続されている。電圧供給回路３２が画素電極１１の電位に対する対向電極１２の電位を制御することにより、光電変換によって光電変換層１５内に生じた正孔－電子対のうち正孔および電子のいずれか一方を、信号電荷として画素電極１１によって捕集することができる。例えば信号電荷として正孔を利用する場合、画素電極１１よりも対向電極１２の電位を高くすることにより、画素電極１１によって正孔を選択的に捕集することが可能である。
　光電変換層１５は、光子を吸収し、信号電荷となる光電荷を発生させる層である。具体的には、光電変換層１５は、入射する光を受けて正孔－電子対を発生させる。つまり、信号電荷は、正孔および電子のいずれか一方である。例えば信号電荷として正孔を利用する場合、正孔が画素電極１１によって捕集される。信号電荷の逆極性の電荷である電子が対向電極１２によって捕集される。光電変換層１５は、半導体基板２０の上方に位置する。光電変換層１５は、光電変換材料で構成され、例えば、有機半導体材料から形成される。光電変換層１５は、無機半導体材料から形成されてもよい。
　次に、ダミー画素１０ｂの構成を説明する。ダミー画素１０ｂは、層間絶縁層５０Ｃ内にプラグ５２Ｃを含まない点で有効画素１０ａと異なる。したがって、ダミー画素１０ｂでは、光電変換部１３の画素電極１１は、信号検出トランジスタ２４のゲート電極２４ｇおよびコンタクトプラグ５４に電気的に接続されない。つまり、ダミー画素１０ｂでは、ゲート電極２４ｇおよびコンタクトプラグ５４は、層間絶縁層５０Ｃによって光電変換層１５および画素電極１１と電気的に絶縁されている。ダミー画素１０ｂのゲート電極２４ｇは、第２ゲート電極の一例であり、ダミー画素１０ｂのコンタクトプラグ５４は、第２プラグの一例である。また、ダミー画素１０ｂの画素電極１１は、第２画素電極の一例である。ダミー画素１０ｂにおいて、ゲート電極２４ｇは、平面視において画素電極１１と重なる。
　有効画素１０ａが光電変換部１３と電気的に接続された電荷蓄積部４１ａを備えるのに対して、ダミー画素１０ｂが光電変換部１３と電気的に接続されていない電荷蓄積部４１ｂを備える点以外は、有効画素１０ａとダミー画素１０ｂとは、例えば、同じ構成を有していてもよい。例えば、プラグ５２Ｃを含まない点を除いて、ダミー画素１０ｂの構成は、有効画素１０ａの構成と同じであってもよい。そのため、例えば、有効画素１０ａのコンタクトプラグ５４とダミー画素１０ｂのコンタクトプラグ５４とは、同じ形状であり、有効画素１０ａのコンタクトプラグ５４の長さは、ダミー画素１０ｂのコンタクトプラグ５４の長さと等しい。また、有効画素１０ａのコンタクトプラグ５４とダミー画素１０ｂのコンタクトプラグ５４とが配置される半導体基板２０からの高さは同じである。これにより、有効画素１０ａとダミー画素１０ｂとでそれぞれのコンタクトプラグ５４と周辺配線等との寄生容量が同じになる。その結果、電荷蓄積部４１ａに重畳するノイズと電荷蓄積部４１ｂに重畳するノイズとの差を小さくすることができる。
　ダミー画素１０ｂでは、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３およびコンタクトプラグ５４は、図１で示した電荷蓄積部４１ｂの少なくとも一部を構成する。図２Ａに例示するダミー画素１０ｂの構成において、信号検出トランジスタ２４のゲート電極２４ｇ、配線５７Ｂ、プラグ５２Ｂ、配線５７Ａ、プラグ５２Ａ、配線５３、コンタクトプラグ５４、コンタクトプラグ５５、ならびに、リセットトランジスタ２８のソース領域およびドレイン領域の一方である不純物領域２８ｄは、リセット動作時に発生する電荷および後述する露光期間の間に撮像装置１００の動作等によって生じるノイズに起因する電荷を蓄積する電荷蓄積領域として機能する。
　また、ダミー画素１０ｂにおいて、プラグ５２Ｂは、ダミー画素１０ｂが有するコンタクトプラグ５４と電気的に接続されたプラグのうち、最も光電変換層１５に近いプラグである。プラグ５２Ｂの上面であるプラグ５２Ｂの光電変換層１５に最も近い面５２Ｂｓから光電変換層１５までの距離は、面５２Ｂｓから半導体基板２０までの距離よりも小さい。面５２Ｂｓから光電変換層１５までの距離は、面５２Ｂｓと面５２Ｂｓに対向する光電変換層１５の下面１５ｓとの間の長さである。また、面５２Ｂｓから半導体基板２０までの距離は、面５２Ｂｓと半導体基板２０の上面２０ｓとの間の長さである。ダミー画素１０ｂのプラグ５２Ｂは第３プラグの一例であり、面５２Ｂｓは第１面の一例である。このように、半導体基板２０よりも光電変換層１５に近いプラグ５２Ｂがダミー画素１０ｂに設けられていることで、有効画素１０ａとダミー画素１０ｂとの配線構造が似るため、電荷蓄積部４１ａに重畳するノイズと電荷蓄積部４１ｂに重畳するノイズとの差を小さくすることができる。
　図２Ｂは、本実施の形態の変形例に係る有効画素１０ａ１およびダミー画素１０ｂ１の断面構造を示す概略断面図である。撮像装置１００は、有効画素１０ａおよびダミー画素１０ｂの代わりに、有効画素１０ａ１およびダミー画素１０ｂ１を備えていてもよい。有効画素１０ａ１およびダミー画素１０ｂ１は、図２Ａで示した有効画素１０ａおよびダミー画素１０ｂと比べて、有効画素１０ａおよびダミー画素１０ｂそれぞれの画素電極１１の代わりに、有効画素１０ａ１およびダミー画素１０ｂ１にまたがって形成されている画素電極１１ａを有する点で異なる。そのため、画素電極１１ａと、対向電極１２と光電変換層１５とを有する光電変換部１３ａが、有効画素１０ａ１およびダミー画素１０ｂ１にまたがって形成されている。本変形例において、画素電極１１ａは、第１画素電極の一例である。有効画素１０ａ１において、コンタクトプラグ５４は、画素電極１１ａを介して、光電変換層１５に電気的に接続される。また、ダミー画素１０ｂ１において、コンタクトプラグ５４およびゲート電極２４ｇは、画素電極１１ａと電気的に絶縁されている。有効画素１０ａ１およびダミー画素１０ｂ１それぞれのゲート電極２４ｇは、平面視において画素電極１１ａと重なる。
　本構成により、ダミー画素１０ｂ１の光電変換部１３ａの光電変換層１５で生成した信号電荷を有効画素１０ａ１が利用できるため、有効画素１０ａ１の感度を向上させることができる。
　図３Ａから図３Ｃは、本実施の形態に係る有効画素およびダミー画素の画素電極とゲート電極２４ｇとの位置関係を示す平面図である。図３Ａから図３Ｃにおいては、画素電極の平面視形状が実線で示され、ゲート電極２４ｇの平面視形状が破線で示されている。
　図３Ａには、図２Ａで示した有効画素１０ａおよびダミー画素１０ｂの画素電極１１およびゲート電極２４ｇが示されている。図３Ａに示されるように、有効画素１０ａおよびダミー画素１０ｂそれぞれの画素電極１１は、例えば、同じ平面視形状である。これにより、有効画素１０ａおよびダミー画素１０ｂの製造工程における差が生じ難くなり、それぞれの画素において生じるノイズの程度を揃えることができる。画素電極１１の平面視形状は、例えば、矩形であるが、円形または矩形以外の多角形等の矩形以外の形状であってもよい。
　図３Ｂには、図２Ｂで示した有効画素１０ａ１およびダミー画素１０ｂ１の画素電極１１ａおよびゲート電極２４ｇが示されている。図３Ｂに示されるように、有効画素１０ａ１およびダミー画素１０ｂ１それぞれの画素電極１１ａが接続されていてもよい。これにより、上述のように、ダミー画素１０ｂ１の光電変換部１３ａの光電変換層１５を有効活用して、有効画素１０ａ１の感度を向上させることができる。画素電極１１ａの平面視形状は、例えば、矩形であるが、円形または矩形以外の多角形等の矩形以外の形状であってもよい。
　また、図３Ｃに示されるように、撮像装置１００は、有効画素およびダミー画素それぞれに設けられる有効電極部１１ｂ１およびダミー電極部１１ｂ２、ならびに、有効電極部１１ｂ１とダミー電極部１１ｂ２とを接続する画素電極接続部１１ｂ３を含む画素電極１１ｂを備えていてもよい。有効電極部１１ｂ１およびダミー電極部１１ｂ２は、同じ平面視形状である。有効電極部１１ｂ１およびダミー電極部１１ｂ２の平面視形状は、例えば、矩形であるが、円形または矩形以外の多角形等の矩形以外の形状であってもよい。また、平面視における有効電極部１１ｂ１とダミー電極部１１ｂ２とを接続する方向と垂直な方向において、有効電極部１１ｂ１およびダミー電極部１１ｂ２の長さは、画素電極接続部１１ｂ３の長さよりも大きい。これにより、上記した画素電極１１および画素電極１１ａの構成による効果の両方を得ることができる。
　なお、図３Ａおよび図３Ｃでは、有効画素１０ａおよびダミー画素１０ｂそれぞれの画素電極１１、または、有効電極部１１ｂ１およびダミー電極部１１ｂ２の平面視形状および面積は、同じである必要はなく、それぞれの画素において生じるノイズの程度を揃えるために、異ならせて調整してもよい。
　［撮像装置の動作］
　次に、本実施の形態に係る撮像装置の動作、つまり、撮像装置の駆動方法について説明する。図４は、撮像装置１００の概略回路図である。図５Ａは、撮像装置１００における有効画素１０ａの回路図である。図５Ｂは、撮像装置１００におけるダミー画素１０ｂの回路図である。図４で示される撮像装置１００は、図１で示した撮像装置１００と同様の回路構成を有するが、図４では、図１で示した撮像装置１００の電圧供給回路３２、リセット電圧源３４、垂直走査回路３６およびバイアス制御線４２等の撮像装置１００の一部の構成要素の記載が省略されている。これらは、以下の実施の形態で説明する撮像装置の概略回路図においても同様である。また、図４において有効画素１０ａおよびダミー画素１０ｂの回路構成については記載が省略されており、回路構成の詳細が図５Ａおよび図５Ｂに示されている。
　図４および図５Ａに示されるように、有効画素１０ａのアドレストランジスタ２６の出力端子に接続された垂直信号線４７は定電流源３０に接続され、有効画素１０ａの信号検出トランジスタ２４とソースフォロアを構成する。有効画素１０ａの信号検出トランジスタ２４のゲート電極２４ｇの電位に応じたソースフォロア出力である有効画素出力信号ＶｏｕｔＡは、有効画素１０ａの列に対応するカラム信号処理回路３７へ画素信号として出力される。
　図４および図５Ｂに示されるように、ダミー画素１０ｂのアドレストランジスタ２６の出力端子に接続された垂直信号線４７は定電流源３０に接続され、ダミー画素１０ｂの信号検出トランジスタ２４とソースフォロアを構成する。ダミー画素１０ｂの信号検出トランジスタ２４のゲート電極２４ｇの電位に応じたソースフォロア出力であるダミー画素出力信号ＶｏｕｔＢは、ダミー画素１０ｂの列に対応するカラム信号処理回路３７へ画素信号として出力される。有効画素出力信号ＶｏｕｔＡおよびダミー画素出力信号ＶｏｕｔＢはそれぞれ、対応するカラム信号処理回路３７に同時に読み出される。そして、例えば、隣接する列のカラム信号処理回路３７は、図４では図示されていない配線等で互いに接続されており、一方のカラム信号処理回路３７が、有効画素出力信号ＶｏｕｔＡとダミー画素出力信号ＶｏｕｔＢとの差分出力信号Ｖｄｆｆ（Ｖｄｆｆ＝ＶｏｕｔＡ－ＶｏｕｔＢ）を生成する。差分出力信号Ｖｄｆｆは、カラム信号処理回路３７によってＡＤ変換されて水平信号読み出し回路３８へ出力される。水平信号読み出し回路３８から後段の図示が書略されている信号処理回路等へ差分出力信号Ｖｄｆｆが順次出力される。なお、カラム信号処理回路３７は、差分出力信号Ｖｄｆｆを生成せずに、ＡＤ変換された有効画素出力信号ＶｏｕｔＡおよびダミー画素出力信号ＶｏｕｔＢを水平信号読み出し回路３８へ出力し、後段の信号処理回路等で差分出力信号Ｖｄｆｆが生成されてもよい。また、カラム信号処理回路３７は、有効画素出力信号ＶｏｕｔＡおよびダミー画素出力信号ＶｏｕｔＢをＡＤ変換した後にＡＤ変換後の有効画素出力信号ＶｏｕｔＡおよびダミー画素出力信号ＶｏｕｔＢから差分出力信号Ｖｄｆｆを生成してもよい。
　次に、撮像装置１００における信号の読み出しシーケンスについて説明する。図６は、撮像装置１００の複数のフレームにおける信号読み出し動作のシーケンスを示す図である。図６の（ａ）には、画素アレイＰＡの各行の画素１０の動作タイミングが模式的に示されている。図６の（ｂ）のグラフは、ｉ行目に属する有効画素１０ａの電荷蓄積部４１ａの電位の変化を示している。図６の（ｃ）のグラフは、ｉ行目に属する有効画素１０ａの有効画素出力信号ＶｏｕｔＡの変化を示している。図６の（ｄ）のグラフは、ｉ行目に属するダミー画素１０ｂの電荷蓄積部４１ｂの電位の変化を示している。図６の（ｅ）のグラフは、ｉ行目に属するダミー画素１０ｂのダミー画素出力信号ＶｏｕｔＢの変化を示している。なお、図６の（ｃ）および（ｅ）において、便宜上、出力信号を電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位と同じＶｐｉｘ１、Ｖｐｉｘ２等の表記で記載しているが、図６の（ｃ）および（ｅ）におけるＶｐｉｘ１、Ｖｐｉｘ２等の表記はＶｐｉｘ１、Ｖｐｉｘ２等の電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位に応じた信号であることを意味する。つまり、出力信号は、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位が増幅されて出力された信号である。これらは、以下で説明する出力信号の記載された図面でも同様である。
　撮像装置１００は、例えば、図６の読み出しシーケンスに従って、１秒間に６０フレームの読み出しを行い、各画素１０の露光期間は１／６０秒と仮定する。
　図６の（ａ）に示される「読み出し」と書かれた矩形のタイミングで、図６の（ｃ）および（ｅ）に示される有効画素１０ａおよびダミー画素１０ｂそれぞれの信号出力が、カラム信号処理回路３７に読み出される。また、図６の（ａ）に示される「リセット」と書かれた矩形のタイミングで、有効画素１０ａおよびダミー画素１０ｂそれぞれでリセット動作が行われ、図６の（ｂ）および（ｄ）に示されるように、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位がリセット電圧Ｖｒｓｔにリセットされる。このように、撮像装置１００においては、例えば、同じ画素行の有効画素１０ａとダミー画素１０ｂとは同じタイミングでリセットおよび読み出しの動作が行われる。
　まず、積層型の撮像装置における従来の駆動方法について説明する。積層型の撮像装置における従来の駆動方法では、例えば、撮像装置はダミー画素１０ｂを備えず、有効画素１０ａのみの読み出しが行われる。図６の（ａ）から（ｃ）に示されるように、ｉ行目に属する画素１０のｎ－１フレーム目からｎフレーム目までの露光期間は、時刻Ｔ３（ｎ－１）から時刻Ｔ１（ｎ）までとなる。時刻Ｔ１（ｎ）における、電荷蓄積部４１ａの電位Ｖｐｉｘ１（ｎ）は、
Ｖｐｉｘ１（ｎ）＝Ｖｒｓｔ（ｎ－１）＋１／Ｃ×Ｑ
と表される。Ｖｒｓｔ（ｎ－１）は、時刻Ｔ２（ｎ－１）から開始される有効画素１０ａのリセット動作でのリセット電圧であり、Ｃは電荷蓄積部４１ａの容量であり、Ｑは入射光量に応じて光電変換部１３で光電変換された信号電荷量である。
　ｎフレーム目において、有効画素１０ａは、出力信号を読み出すとき、時刻Ｔ１（ｎ）から時刻Ｔ２（ｎ）でＶｐｉｘ１（ｎ）に応じた信号を読み出し、Ｔ２（ｎ）で開始されるｎフレーム目での有効画素１０ａのリセット動作において、時刻Ｔ３（ｎ）でそのリセット電圧である、Ｖｒｓｔ（ｎ）に応じた信号を読み出す。そして、カラム信号処理回路３７は、Ｖｐｉｘ１（ｎ）に応じた信号とＶｒｓｔ（ｎ）に応じた信号との差分を得ることで、入射光によって発生した光電変換信号として
Ｖｓｉｇ１（ｎ）＝Ｖｐｉｘ１（ｎ）－Ｖｒｓｔ（ｎ）
　　　　　　　　＝Ｖｒｓｔ（ｎ－１）＋１／Ｃ×Ｑ－Ｖｒｓｔ（ｎ）
で算出される電位Ｖｓｉｇ１（ｎ）に応じた信号を生成する。
　この時、Ｖｒｓｔ（ｎ－１）＝Ｖｒｓｔ（ｎ）であれば、光電変換信号として
Ｖｓｉｇ１＝１／Ｃ×Ｑ　［Ｖ］
で算出される電位Ｖｓｉｇ１に応じた信号が得られる。しかしながら、図６に示されるようなＶｒｓｔ（ｎ－１）≠Ｖｒｓｔ（ｎ）の場合、
Ｖｓｉｇ１＝１／Ｃ×Ｑ＋Ｖｒｓｔ（ｎ－１）－Ｖｒｓｔ（ｎ）　［Ｖ］
となり、正確な光電変換信号を得られなくなる。更には、リセット電圧Ｖｒｓｔにノイズが重畳することで、読み出す有効画素１０ａの行および／または読み出すフレームによって、Ｖｒｓｔ（ｎ－１）－Ｖｒｓｔ（ｎ）の値が異なると、同じ光量においても画素行毎の出力にランダムまたは周期的な信号差分がノイズとして現れ、画像の品質が低下する。つまり、積層型の撮像装置の従来の信号読み出し動作では、光電変換信号を得るために、出力信号が読み出されたフレームと同じフレームのリセット動作でのリセット電圧Ｖｒｓｔ（ｎ）が用いられることで、ノイズが発生しやすくなっていると言える。
　これに対して、本実施の形態に係る撮像装置１００では、例えば、有効画素１０ａとダミー画素１０ｂとを用いることで、上述のノイズを効果的に低減できる。
　本実施の形態に係る撮像装置１００の駆動方法について、図６に加えて、図７および図８を用いて説明する。まず、上記の従来の動作では除去しきれなかったＶｒｓｔ（ｎ）とＶｒｓｔ（ｎ－１）とがずれた場合について説明する。図７は、撮像装置１００の駆動方法の例を示すフローチャートである。図７において、ステップＳ１１はリセットステップの一例であり、ステップＳ１２は蓄積ステップの一例であり、ステップＳ１３は第１信号読出ステップの一例であり、ステップＳ１４は第２信号読出ステップの一例であり、ステップＳ１５は出力ステップの一例である。図８は、撮像装置１００の１つのフレームにおける信号読み出し動作のシーケンスを示す図である。図８の（ａ）のグラフは、アドレス制御線４６の電位を示しており、つまり有効画素１０ａおよびダミー画素１０ｂを選択する走査信号ＳＥＬのタイミングを示している。有効画素１０ａおよびダミー画素１０ｂは同時に選択されるため有効画素１０ａを選択する走査信号ＳＥＬＡとダミー画素１０ｂを選択する走査信号ＳＥＬＢは、いずれも同じ走査信号ＳＥＬである。図８の（ｂ）のグラフは、リセット制御線４８の電位を示しており、つまり画素１０をリセットするリセット信号ＲＳＴのタイミングを示している。図８の（ｃ）において、実線のグラフは有効画素１０ａに対応する有効画素出力信号ＶｏｕｔＡを示し、破線のグラフがダミー画素１０ｂに対応するダミー画素出力信号ＶｏｕｔＢを示している。図８には、図６におけるｎフレーム目の信号読み出し動作が示されている。図８における時刻Ｔ１、Ｔ２およびＴ３は、図６における時刻Ｔ１（ｎ）、Ｔ２（ｎ）およびＴ３（ｎ）に対応する。以下では、時刻Ｔ１、Ｔ２およびＴ３等の（ｎ）との記載の無い時刻についてはｎフレーム目の時刻として説明する。
　まず、撮像装置１００の有効画素１０ａおよびダミー画素１０ｂはそれぞれ、図６に示される時刻Ｔ２（ｎ－１）から時刻Ｔ３（ｎ－１）で、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位をリセットする（ステップＳ１１）。有効画素１０ａおよびダミー画素１０ｂはそれぞれ、例えば、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位を同じリセット電圧源３４を用いてリセットする。これにより、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位がＶｒｓｔ（ｎ－１）にリセットされる。
　次に、露光期間において、有効画素１０ａは、ステップＳ１１でリセットされた電荷蓄積部４１ａに、ステップＳ１１の後に光電変換層１５で光電変換された信号電荷を蓄積する（ステップＳ１２）。この際、上述のように、電荷蓄積部４１ａの電位はＶｒｓｔ（ｎ－１）＋１／Ｃ×Ｑになる。また、ダミー画素１０ｂは、リセットされた電荷蓄積部４１ｂにステップＳ１１の後にダミー画素１０ｂ内等で発生したノイズに起因する電荷を蓄積する。また、ダミー画素１０ｂは、光電変換層１５で光電変換された信号電荷を電荷蓄積部４１ｂに蓄積しない。図６においては、ノイズ等が発生せず、電荷蓄積部４１ｂには電荷が蓄積しない場合が示されている。そのため、電荷蓄積部４１ｂの電位は、露光期間中、Ｖｒｓｔ（ｎ－１）のまま一定である。
　ステップＳ１２の後、ダミー画素１０ｂは、リセットされた電荷蓄積部４１ａの電位に対応する第１信号として、電荷蓄積部４１ｂの電位に応じたダミー画素出力信号ＶｏｕｔＢを読み出す（ステップＳ１３）。第１信号は、ｎ－１フレーム目でリセットされた電荷蓄積部４１ａの電位に対応する信号である。電荷蓄積部４１ａと電荷蓄積部４１ｂとは、同じ電位Ｖｒｓｔ（ｎ－１）にリセットされ、電荷蓄積部４１ｂの電位は、露光期間中、Ｖｒｓｔ（ｎ－１）のまま一定である。そのため、ステップＳ１３におけるダミー画素出力信号ＶｏｕｔＢは、リセットされた電荷蓄積部４１ａの電位に対応する第１信号として用いることができる。また、ステップＳ１３と同時に、有効画素１０ａは、ステップＳ１２の露光期間で電荷が蓄積された電荷蓄積部４１ａの電位に応じた有効画素出力信号ＶｏｕｔＡを第２信号として読み出す（ステップＳ１４）。第２信号は、ｎフレーム目で読み出される電荷蓄積部４１ａの電位に応じた信号である。なお、ステップＳ１３およびステップＳ１４は、上述のタイミングに限らない。例えば、ステップＳ１３は、ステップＳ１２において信号電荷が蓄積されている間に行われてもよい。また、例えば、ステップＳ１３およびステップＳ１４は同時ではなく、どちらかが先に行われてもよい。
　ステップＳ１３およびステップＳ１４では、具体的に、図８に示されるように時刻Ｔ１から時刻Ｔ２で走査信号ＳＥＬがＨｉｇｈレベルとなり、有効画素１０ａおよびダミー画素１０ｂのアドレストランジスタ２６がオン状態になる。その結果、有効画素１０ａのアドレストランジスタ２６の出力端子に接続された垂直信号線４７には、第２信号として、電荷蓄積部４１ａの電位である
Ｖｐｉｘ１＝Ｖｒｓｔ（ｎ－１）＋１／Ｃ×Ｑ
に応じた有効画素出力信号ＶｏｕｔＡが出力される。また、ダミー画素１０ｂのアドレストランジスタ２６の出力端子に接続された垂直信号線４７には、第１信号として、電荷蓄積部４１ｂの電位である
Ｖｐｉｘ２＝Ｖｒｓｔ（ｎ－１）
に応じたダミー画素出力信号ＶｏｕｔＢが出力される。これらの出力信号はそれぞれ、カラム信号処理回路３７へ出力される。カラム信号処理回路３７は出力された第１信号および第２信号を保持する。
　次に、カラム信号処理回路３７は、読み出された第２信号から読み出された第１信号を差し引いた第３信号を水平信号読み出し回路３８に出力する（ステップＳ１５）。具体的には、カラム信号処理回路３７は、第１信号と第２信号との差分に対応する電位である
Ｖｓｉｇ１＝Ｖｐｉｘ１－Ｖｐｉｘ２
　　　＝Ｖｒｓｔ（ｎ－１）＋１／Ｃ×Ｑ－Ｖｒｓｔ（ｎ－１）＝１／Ｃ×Ｑ［Ｖ］
に応じた第３信号を生成し、生成した第３信号を水平信号読み出し回路３８に出力する。第３信号は、有効画素１０ａの光電変換信号として用いられる。本駆動方法では、従来の駆動方法と異なり、ｎフレーム目で有効画素１０ａの光電変換信号を抽出する際に、ｎフレームの１フレーム前のフレームであるｎ－１フレーム目のリセット電圧Ｖｒｓｔ（ｎ－１）とｎフレーム目の電荷蓄積部４１ａの電位Ｖｐｉｘ１との差分を用いることで、露光期間開始時のリセット電圧Ｖｒｓｔ（ｎ－１）と、露光期間終了後のリセット電圧Ｖｒｓｔ（ｎ）とにズレが生じても、このズレが光電変換信号のノイズにならず、光電変換信号のノイズを低減できる。
　図８に示されるように、出力信号の読み出しが完了後、有効画素１０ａおよびダミー画素１０ｂはそれぞれ、再び、電荷蓄積部４１ａおよび電荷蓄積部４１ｂそれぞれの電位をリセットする。具体的には、時刻Ｔ２から時刻Ｔ３でリセット信号ＲＳＴがＨｉｇｈレベルになり、有効画素１０ａおよびダミー画素１０ｂのリセットトランジスタ２８がオン状態になる。これにより、電荷蓄積部４１ａおよび電荷蓄積部４１ｂそれぞれの電位は、いずれもリセット電圧Ｖｒｓｔ（ｎ）にリセットされる。リセット動作の終了後、走査信号ＳＥＬおよびリセット信号ＲＳＴはＬｏｗレベルになり、アドレストランジスタ２６およびリセットトランジスタ２８がオフ状態になる。そして、ｎフレーム目の露光期間が開始する。なお、走査信号ＳＥＬは、時刻Ｔ２の時点でＬｏｗレベルになってもよい。
　なお、上記で説明した撮像装置１００の駆動方法では、ステップＳ１３において、リセットされた電荷蓄積部４１ａの電位に対応する第１信号として、電荷蓄積部４１ｂの電位に応じたダミー画素出力信号ＶｏｕｔＢを読み出したが、これに限らない。例えば、ステップＳ１３では、ステップＳ１１とステップＳ１２との間で、リセットされた電荷蓄積部４１ａの電位に応じた有効画素出力信号ＶｏｕｔＡを第１信号として読み出してもよい。カラム信号処理回路３７は、露光期間中、ｎ－１フレーム目の電荷蓄積部４１ａの電位Ｖｒｓｔ（ｎ－１）に応じた第１信号を保持しておき、ステップＳ１５における第３信号の生成に保持した第１信号を用いてもよい。
　次に、露光期間中に周辺配線からのクロストークなどで、電荷蓄積部４１ａおよび電荷蓄積部４１ｂに光電変換層１５において生成する信号電荷とは無関係のノイズが重畳した場合について説明する。
　有効画素１０ａにおいて、電荷蓄積部４１ａの容量値Ｃ１は、コンタクトプラグ５４とその周辺の配線（例えば、図１に示される各配線および各プラグ）との寄生容量Ｃｐ１、リセットトランジスタ２８の寄生容量Ｃｐ２、および、信号検出トランジスタ２４の入力容量Ｃｐ３から構成される。つまり容量値Ｃ１は、
Ｃ１＝Ｃｐ１＋Ｃｐ２＋Ｃｐ３
と表せる。寄生容量Ｃｐ２は、例えば、ドレイン－ゲート間オーバーラップ容量、ドレイン－基板間容量およびドレイン－ソース間容量等である。入力容量Ｃｐ３は、例えば、ゲート－ドレイン間、ゲート－ソース間およびゲート－基板間の寄生容量の総和である。
　同様に、ダミー画素１０ｂにおいて、電荷蓄積部４１ｂの容量値Ｃ２は、コンタクトプラグ５４と周辺配線の寄生容量Ｃｐ１’、リセットトランジスタ２８の寄生容量Ｃｐ２’、および、信号検出トランジスタ２４の入力容量Ｃｐ３’から構成される。つまり容量値Ｃ２は、
Ｃ２＝Ｃｐ１’＋Ｃｐ２’＋Ｃｐ３’
と表せる。
　図１および図２Ａ等に示されるように有効画素１０ａとダミー画素１０ｂとは、プラグ５２Ｃを有するか否かの違いしなかなく、回路、プラグおよび配線が、ほぼ同じ構造および配置で構成されており、電荷蓄積部４１ａを構成する寄生容量と電荷蓄積部４１ｂを構成する寄生容量とはほぼ同一となる。
　周辺配線および周辺回路からのクロストークノイズは、容量成分を介して伝搬し、そのレベルはノイズ発生源とノイズを受け取る側の容量比とで決まることが知られている。例えば、有効画素１０ａにおけるコンタクトプラグ５４とコンタクトプラグ５５との間の寄生容量Ｃｐ１と、ダミー画素１０ｂにおけるコンタクトプラグ５４とコンタクトプラグ５５との間の寄生容量Ｃｐ１’が等しければ、コンタクトプラグ５５からコンタクトプラグ５４を通じて、有効画素１０ａの電荷蓄積部４１ａおよびダミー画素１０ｂの電荷蓄積部４１ｂへ伝搬するクロストークノイズ量は同じである。同様にして、電荷蓄積部４１ａと各トランジスタとの間の寄生容量Ｃｐ２＋Ｃｐ３と、電荷蓄積部４１ｂと各トランジスタとの間の寄生容量Ｃｐ２’＋Ｃｐ３’とも、有効画素１０ａとダミー画素１０ｂとで同じ回路および同じ配置であれば、容量値も同じとなる。その結果、トランジスタなどの画素回路を介して、電荷蓄積部４１ａおよび電荷蓄積部４１ｂにそれぞれ伝搬するクロストークノイズ量もほぼ等しくなる。
　ｎ－１フレーム目のリセット動作からｎフレーム目の読み出しの間の露光期間で、電荷蓄積部４１ａに周辺配線および周辺回路から伝搬するクロストークノイズ量をＮ１ｎとし、電荷蓄積部４１ｂに周辺配線および周辺回路から伝搬するクロストークノイズ量をＮ２ｎとした場合、露光期間後の電荷蓄積部４１ａおよび電荷蓄積部４１ｂそれぞれの電位Ｖｐｉｘ１およびＶｐｉｘ２は、
Ｖｐｉｘ１＝Ｖｒｓｔ（ｎ－１）＋１／Ｃ１×Ｑ＋Ｎ１ｎ
Ｖｐｉｘ２＝Ｖｒｓｔ（ｎ－１）＋Ｎ２ｎ
で表される。電荷蓄積部４１ａおよび電荷蓄積部４１ｂにそれぞれ伝搬するクロストークノイズ量がほぼ等しく、Ｎ１ｎ＝Ｎ２ｎになるため、カラム信号処理回路３７は、これらの差分の電位として、
Ｖｓｉｇ１＝Ｖｐｉｘ１－Ｖｐｉｘ２＝１／Ｃ１×Ｑ
に応じた光電変換信号を生成する。このように、光電変換信号において、クロストークノイズの影響が除去できる。
　更には、図６および図８に示されるように、ダミー画素１０ｂと有効画素１０ａとが、ダミー画素出力信号ＶｏｕｔＢと有効画素出力信号ＶｏｕｔＡを同時に読み出して、カラム信号処理回路３７等がその差分の光電変換信号を生成することで、信号読み出し期間に画素および垂直信号線に重畳する同相ノイズを精度よく除去する効果も得られる。
　以上のように、撮像装置１００は、ダミー画素１０ｂを備えることで、露光期間開始時のリセット電圧Ｖｒｓｔ（ｎ－１）と、露光期間終了後のリセット電圧Ｖｒｓｔ（ｎ）とのズレに起因するノイズだけでなく、露光期間中に発生するクロストークノイズ等の影響も低減できる。
　（実施の形態２）
　次に、実施の形態２に係る撮像装置について説明する。以下の実施の形態２の説明において、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図９は、本実施の形態に係る撮像装置１０１の概略回路図である。撮像装置１０１の有効画素１０ａおよびダミー画素１０ｂの回路構成は、撮像装置１００と同じであり、図５Ａおよび図５Ｂに示されている通りである。
　図９に示されるように、撮像装置１０１は、実施の形態１に係る撮像装置１００と比較して、隣接する有効画素１０ａとダミー画素１０ｂとにおいて、一本の垂直信号線４７を用いてダミー画素１０ｂの出力信号と有効画素１０ａの出力信号とをいずれも出力信号Ｖｏｕｔとして読み出す点で相違する。撮像装置１０１において、垂直信号線４７には有効画素１０ａの信号検出トランジスタ２４が出力する信号およびダミー画素１０ｂの信号検出トランジスタ２４が出力する信号が入力される。言い換えると、有効画素１０ａのアドレストランジスタ２６の出力端子とダミー画素１０ｂのアドレストランジスタ２６の出力端子とは、共通の垂直信号線４７に接続されている。垂直信号線４７は第１信号線の一例である。また、撮像装置１０１は、撮像装置１００と比較して、同じ画素行に対応するアドレス制御線４６ａとアドレス制御線４６ｂとを含む２本のアドレス制御線４６を備える点でも相違する。そのため、有効画素１０ａのアドレストランジスタ２６の制御端子にアドレス制御線４６ａを介して走査信号ＳＥＬＡが印加され、ダミー画素１０ｂのアドレストランジスタ２６の制御端子にアドレス制御線４６ｂを介して走査信号ＳＥＬＢが印加され、有効画素１０ａおよびダミー画素１０ｂの出力信号の読み出しはそれぞれ独立に制御される。これにより、垂直信号線４７の本数を減らし、撮像装置１０１での配線面積を減らすことが可能である。
　次に、撮像装置１０１における信号の読み出しシーケンスについて説明する。図１０は、撮像装置１０１の信号読み出し動作のシーケンスを示す図である。図１０の（ａ）から（ｃ）に示されるグラフは、図８の（ａ）から（ｃ）に示されるグラフと同様の項目のグラフである。図１０の（ｂ）のグラフは、図８の（ｂ）のグラフと同じである。図１０の（ａ）では、「ＳＥＬＡ」にアドレス制御線４６ａの電位が示されており、「ＳＥＬＢ」にアドレス制御線４６ｂの電位が示されている。図１０の（ｃ）では、出力信号Ｖｏｕｔのうち、有効画素１０ａに対応する出力信号が実線で示され、ダミー画素１０ｂに対応する出力信号が破線で示されている。
　図１０に示されるように、時刻Ｔ１からＴ２’で走査信号ＳＥＬＢがＨｉｇｈレベルとなり、ダミー画素１０ｂのアドレストランジスタ２６の出力端子に接続された垂直信号線４７には、第１信号として電荷蓄積部４１ｂの電位である
Ｖｐｉｘ２＝Ｖｒｓｔ（ｎ－１）
に応じた出力信号Ｖｏｕｔが出力され、カラム信号処理回路３７にて保持される。
　続いて、時刻Ｔ２’において、走査信号ＳＥＬＢはＬｏｗレベルになり、ダミー画素１０ｂのアドレストランジスタ２６はオフ状態になる。そして、時刻Ｔ２’から時刻Ｔ２で走査信号ＳＥＬＡがＨｉｇｈレベルとなり、有効画素１０ａのアドレストランジスタ２６の出力端子に接続された垂直信号線４７には、第２信号として電荷蓄積部４１ａの電位である
Ｖｐｉｘ１＝Ｖｒｓｔ（ｎ－１）＋１／Ｃ×Ｑ
に応じた出力信号Ｖｏｕｔが出力され、カラム信号処理回路３７にて保持される。また、カラム信号処理回路３７は、第３信号または第３信号の生成に用いる第１信号および第２信号をＡＤ変換する。
　次に、カラム信号処理回路３７は、Ｖｐｉｘ１とＶｉｐｘ２との差分の
Ｖｓｉｇ１＝Ｖｐｉｘ１－Ｖｐｉｘ２
　　　　　＝Ｖｒｓｔ（ｎ－１）＋１／Ｃ×Ｑ－Ｖｒｓｔ（ｎ－１）＝１／Ｃ×Ｑ［Ｖ］に応じた第３信号を生成し、生成した第３信号を光電変換信号として水平信号読み出し回路３８に出力する。これにより、撮像装置１００と同様に、撮像装置１０１は、リセット電圧のズレおよび露光期間中のクロストークノイズに起因する光電変換信号のノイズを低減できる。なお、画素信号の読み出しにおける、走査信号ＳＥＬＡがＨｉｇｈレベルになる期間と走査信号ＳＥＬＢがＨｉｇｈレベルになる期間とは入れ替わってもよい。
　図１０に示されるように、出力信号の読み出しが完了後、図８の場合と同様に、有効画素１０ａおよびダミー画素１０ｂは、リセット動作を行う。図１０の例では、走査信号ＳＥＬＢは、時刻Ｔ２において再びＨｉｇｈレベルとなる。なお、走査信号ＳＥＬＡおよび走査信号ＳＥＬＢは、リセット動作の期間においてＬｏｗレベルになっていてもよい。
　（実施の形態３）
　次に、実施の形態３に係る撮像装置について説明する。以下の実施の形態３の説明において、実施の形態１および実施の形態２との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１１は、本実施の形態に係る撮像装置１０２の概略回路図である。図１１における撮像装置１０２の有効画素１０ａの回路構成は図５Ａに示されており、ダミー画素１０ｃの回路構成は図１２に示されている。図１２は、撮像装置１０２におけるダミー画素１０ｃの回路図である。
　図１１および図１２に示されるように、撮像装置１０２は、実施の形態１に係る撮像装置１００と比較して、ダミー画素１０ｂの代わりにダミー画素１０ｃを備える点で相違する。また、撮像装置１０２は、撮像装置１００と比較して、同じ画素行に属するダミー画素１０ｃの電荷蓄積部４１ｂを接続する電圧共通化線４３、電圧共通化線４３の接続を制御する電圧共通化スイッチ２９および電圧共通化スイッチ２９を制御する共通化制御線４５をさらに備える点で相違する。これにより、ダミー画素１０ｃの電荷蓄積部４１ｂは同じ行方向に共通接続され、電荷蓄積部４１ｂの電位が平均化される。
　ダミー画素１０ｃは、電荷蓄積部４１ｂに電圧共通化線４３が接続されている以外は、ダミー画素１０ｂと同じ構成である。撮像装置１０２において、同じ画素行の少なくとも２つのダミー画素１０ｃの電荷蓄積部４１ｂ同士は、電圧共通化線４３を介して電気的に接続される。つまり、同じ画素行の少なくとも２つのダミー画素１０ｃが有する配線およびトランジスタの少なくとも一部は、電圧共通化線４３を介して電気的に接続される。例えば、図１１に示される同じ画素行の２つのダミー画素１０ｃのうち、一方のダミー画素１０ｃの信号検出トランジスタ２４のゲート電極２４ｇは、他方のダミー画素１０ｃの信号検出トランジスタ２４のゲート電極２４ｇと電気的に接続される。一方のダミー画素１０ｃにおける、信号検出トランジスタ２４は第２トランジスタの一例であり、ゲート電極２４ｇは第２ゲート電極の一例であり、コンタクトプラグ５４は第２プラグの一例である。また、他方のダミー画素１０ｃにおける、信号検出トランジスタ２４は第４トランジスタの一例であり、ゲート電極２４ｇは第４ゲート電極の一例であり、コンタクトプラグ５４は第５プラグの一例である。また、図１１で示される２つの有効画素１０ａのうち、一方の有効画素１０ａにおける、信号検出トランジスタ２４は第１トランジスタの一例であり、ゲート電極２４ｇは第１ゲート電極の一例であり、コンタクトプラグ５４は第１プラグの一例である。また、他方の有効画素１０ａにおける、信号検出トランジスタ２４は第３トランジスタの一例であり、ゲート電極２４ｇは第３ゲート電極の一例であり、コンタクトプラグ５４は第４プラグの一例である。
　電圧共通化スイッチ２９は、一方のダミー画素１０ｃのゲート電極２４ｇと他方のダミー画素１０ｃのゲート電極２４ｇとの間に設けられている。電圧共通化スイッチ２９において、入力端子は、一方のダミー画素１０ｃのゲート電極２４ｇと電圧共通化線４３を介して接続され、出力端子は、他方のダミー画素１０ｃのゲート電極２４ｇと電圧共通化線４３を介して接続される。電圧共通化スイッチ２９は、第１スイッチの一例である。電圧共通化スイッチ２９は、例えば、電界効果トランジスタである。
　共通化制御線４５は、例えば、電圧共通化スイッチ２９の制御端子、および、図１１においては図示されていないが図１に示される垂直走査回路３６に接続される。共通化制御線４５の電位を制御することによって、電圧共通化スイッチ２９のオンとオフとを制御し、その結果、隣接するダミー画素１０ｃの電荷蓄積部４１ｂを接続するか否かの制御を行うことができる。
　次に、撮像装置１０２の信号読み出し動作のシーケンスについて説明する。撮像装置１０２の信号読み出し動作のシーケンスは、共通化制御線４５による制御以外は撮像装置１００と同じであるため、共通点については説明を省略する。
　図１３は、撮像装置１０２の信号読み出し動作のシーケンスを示す図である。図１３の（ａ）、（ｂ）および（ｄ）のグラフは、図８の（ａ）、（ｂ）および（ｃ）のグラフと同じである。図１３の（ｃ）のグラフは、共通化制御線４５の電位を示しており、つまり、電圧共通化線４３により隣接するダミー画素１０ｃの電荷蓄積部４１ｂの電位を共通化させる共通化信号ＣＯＭのタイミングを示している。
　図１３に示されるように、まず、出力信号の読み出しを開始する前の時刻Ｔ０において、共通化信号ＣＯＭがＨｉｇｈレベルとなり、電圧共通化スイッチ２９がオン状態になる。これにより、画素アレイＰＡの水平方向、つまり同一画素行の隣接するダミー画素１０ｃの電荷蓄積部４１ｂが電気的に接続される。なお、共通化信号ＣＯＭがＨｉｇｈレベルになるタイミングは、前のフレームのリセット動作が終了してから時刻Ｔ１までであれば、どのタイミングであってもよい。
　次に、時刻Ｔ１から時刻Ｔ２では走査信号ＳＥＬがＨｉｇｈレベルとなり、電荷蓄積部４１ａおよび電荷蓄積部４１ｂそれぞれの電位に応じた有効画素出力信号ＶｏｕｔＡおよびダミー画素出力信号ＶｏｕｔＢが読み出される。続いて、時刻Ｔ２から時刻Ｔ３では、リセット信号ＲＳＴがＨｉｇｈレベルになり、電荷蓄積部４１ａおよび電荷蓄積部４１ｂそれぞれの電位がリセットされる。また、リセット動作が開始される時刻Ｔ２において、共通化信号ＣＯＭがＬｏｗレベルになる。
　ここで、電荷蓄積部４１ｂ同士が接続されることによる効果について説明する。ダミー画素１０ｃの電荷蓄積部４１ｂから読み出される信号には、これまで説明したように１フレーム前のリセット電圧Ｖｒｓｔ（ｎ－１）に応じた信号の他にノイズ信号が重畳する。他のノイズ信号のノイズが、周辺回路からのクロストークノイズであれば、有効画素１０ａの電荷蓄積部４１ａにも同様に重畳するため、信号差分を得ることで除去できる。しかし、画素１０毎に電荷蓄積部４１ａおよび電荷蓄積部４１ｂにリセット電圧Ｖｒｓｔを印加するか否かを制御するリセットトランジスタ２８のオンとオフとの切り替えによって、ランダムノイズが発生することが知られている。また、露光期間中にも画素欠陥の影響等によるランダム性のノイズが発生する場合がある。
　従って、出力信号読み出し時の電荷蓄積部４１ａの電位は、
Ｖｐｉｘ１＝Ｖｒｓｔ（ｎ－１）＋１／Ｃ×Ｑ＋Ｎｃ（ｎ－１）＋Ｎｒｋ（ｎ－１）
であり、出力信号読み出し時の電荷蓄積部４１ｂの電位は、
Ｖｐｉｘ２＝Ｖｒｓｔ（ｎ－１）＋Ｎｃ（ｎ－１）＋Ｎｒｋ’（ｎ－１）
である。Ｎｃは、電荷蓄積部４１ａおよび電荷蓄積部４１ｂのクロストークノイズであり、Ｎｒｋは画素アレイＰＡのＫ列目の電荷蓄積部４１ａのランダムノイズであり、Ｎｒｋ’は画素アレイＰＡのＫ’列目の電荷蓄積部４１ｂのランダムノイズである。ランダムノイズを平均化しない場合、差分の光電変換信号は、
Figure JPOXMLDOC01-appb-M000001
 に応じた信号となる。このように、２つの画素のランダムなノイズの差分なので、ランダムノイズは１／√２しか低減できない。
　一方、電圧共通化線４３によって隣接するダミー画素１０ｃの電荷蓄積部４１ｂ同士を接続することでランダムノイズを平均化した場合、ランダムノイズの総和Ｎｒ’は次のように表される。
Figure JPOXMLDOC01-appb-M000002
　Ｎは、電荷蓄積部４１ｂが互いに接続されるダミー画素１０ｃの列数である。例えば、列数が４０００列の場合、上記式より電荷蓄積部４１ｂのランダムノイズは１／４０００１／２≒１／６３まで低減可能である。これにより、撮像装置１０３は、リセット動作時のランダムノイズの影響を低減できる。また、上述の例のように、出力信号の読み出し開始前に複数のダミー画素１０ｃの電荷蓄積部４１ｂが互いに接続されれば、露光期間中に電荷蓄積部４１ｂに重畳したランダムノイズを低減できる。
　撮像装置１０３において、ダミー画素１０ｃの電荷蓄積部４１ｂは、同じ画素行の全てのダミー画素１０ｃの電荷蓄積部４１ｂ同士が接続されてもよく、Ｇｒ、Ｇｂ、ＲおよびＢなどの各色に対応するダミー画素１０ｃの電荷蓄積部４１ｂ同士が接続されてもよい。
　なお、共通化信号ＣＯＭがＨｉｇｈレベルになるタイミングは、時刻Ｔ３から露光期間の初期のタイミングであってもよい。これにより、露光期間中、各ダミー画素１０ｃに、各ダミー画素１０ｃに隣接する有効画素１０ａと同程度のクロストークノイズ等のノイズが重畳されうる。
　（実施の形態４）
　次に、実施の形態４に係る撮像装置について説明する。以下の実施の形態４の説明において、実施の形態１から実施の形態３との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１４は、本実施の形態に係る撮像装置１０３の概略回路図である。撮像装置１０３の有効画素１０ａおよびダミー画素１０ｃの回路構成は、撮像装置１０２と同じであり、有効画素１０ａの回路構成は図５Ａに示されており、ダミー画素１０ｃの回路構成は図１２に示されている。
　図１４に示されるように、撮像装置１０３は、実施の形態２に係る撮像装置１０１と比較して、ダミー画素１０ｂの代わりに、実施の形態３に係る撮像装置１０２と同様のダミー画素１０ｃを備える点で相違する。また、撮像装置１０３は、撮像装置１０１と比較して、同じ画素行に属するダミー画素１０ｃの電荷蓄積部４１ｂを接続する電圧共通化線４３、電圧共通化線４３の接続を制御する電圧共通化スイッチ２９および電圧共通化スイッチ２９を制御する共通化制御線４５をさらに備える点で相違する。
　また、撮像装置１０３は、実施の形態３に係る撮像装置１０２と比較して、隣接する有効画素１０ａとダミー画素１０ｃとにおいて、実施の形態２に係る撮像装置１０１と同様の一本の垂直信号線４７を用いてダミー画素１０ｃの出力信号と有効画素１０ａの出力信号とをいずれも出力信号Ｖｏｕｔとして読み出す点で相違する。撮像装置１０３において、垂直信号線４７には有効画素１０ａの信号検出トランジスタ２４が出力する信号およびダミー画素１０ｃの信号検出トランジスタ２４が出力する信号が入力される。言い換えると、有効画素１０ａのアドレストランジスタ２６の出力端子とダミー画素１０ｃのアドレストランジスタ２６の出力端子とは、共通の垂直信号線４７に接続されている。また、撮像装置１０３は、撮像装置１０２と比較して、同じ画素行に対応するアドレス制御線４６ａとアドレス制御線４６ｂとを含む２本のアドレス制御線４６を備える点でも相違する。そのため、有効画素１０ａのアドレストランジスタ２６の制御端子にアドレス制御線４６ａを介して走査信号ＳＥＬＡが印加され、ダミー画素１０ｃのアドレストランジスタ２６の制御端子にアドレス制御線４６ｂを介して走査信号ＳＥＬＢが印加され、有効画素１０ａおよびダミー画素１０ｃの出力信号の読み出しはそれぞれ独立に制御される。
　このように、撮像装置１０３は、実施の形態２に係る撮像装置１０１の構成と、実施の形態３に係る撮像装置１０２の構成とを組み合わせた構成を有する。
　図１５は、撮像装置１０３の信号読み出し動作のシーケンスを示す図である。図１５の（ａ）、（ｂ）および（ｄ）のグラフは、図１０の（ａ）、（ｂ）および（ｃ）のグラフと同じである。また、図１５の（ｃ）のグラフは、図１３の（ｃ）のグラフと同じである。そのため、撮像装置１０３の信号読み出し動作のシーケンスは、図１０および図１３での説明と同じであるため、説明を省略する。
　このような構成および信号読み出し動作により、撮像装置１０３では、上述の実施の形態１、実施の形態２および実施の形態３で説明した効果を組み合わせたノイズ低減等の効果が得られる。
　（実施の形態５）
　次に、実施の形態５に係る撮像装置について説明する。以下の実施の形態５の説明において、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。実施の形態５に係る撮像装置は、画素内フィードバック方式を用いた画素回路構成を有する。
　図１６は、本実施の形態に係る撮像装置２００の概略回路図である。図１７Ａは、撮像装置２００における有効画素６０ａの回路図である。図１７Ｂは、撮像装置１００におけるダミー画素６０ｂの回路図である。図１６における有効画素６０ａの回路構成は図１７Ａに示されており、ダミー画素６０ｂの回路構成は図１７Ｂに示されている。
　図１６に示されるように、撮像装置２００は、実施の形態１に係る撮像装置１００と比較して、有効画素１０ａおよびダミー画素１０ｂの代わりに有効画素６０ａおよびダミー画素６０ｂを備え、有効画素６０ａおよびダミー画素６０ｂに付随した周辺回路をさらに備える点で相違する。また、図１７Ａに示されるように、有効画素６０ａは、実施の形態１に係る有効画素１０ａと比較して、帯域制御トランジスタ８１と容量素子８２と容量素子８３と帯域制御トランジスタ８１を制御するフィードバック制御線７８とをさらに備える点で相違する。また、有効画素６０ａは、実施の形態１に係る有効画素１０ａと比較して、電源線４０および垂直信号線４７の代わりに電源線７０および垂直信号線７７を備える点でも相違する。また、有効画素６０ａとダミー画素６０ｂとの構成の違いは、例えば、実施の形態１に係る有効画素１０ａとダミー画素１０ｂとの構成の違いと同様に、図１に示される層間絶縁層５０Ｃ内にプラグ５２Ｃを含まない点で相違するのみである。つまり、有効画素６０ａでは、コンタクトプラグ５４および信号検出トランジスタ２４の制御端子であるゲート電極２４ｇは、光電変換層１５および画素電極１１と電気的に接続される。また、ダミー画素６０ｂでは、コンタクトプラグ５４および信号検出トランジスタ２４の制御端子であるゲート電極２４ｇは、光電変換層１５および画素電極１１と電気的に絶縁されている。そのため、有効画素６０ａの電荷蓄積部４１ａは光電変換層１５と接続されており、ダミー画素６０ｂの電荷蓄積部４１ｂは光電変換層１５と接続されていない。
　図１７Ａに示されるように、帯域制御トランジスタ８１は、電源線７０とリセットトランジスタ２８との間に接続され、リセット動作時に画素内フィードバックアンプを構成する。帯域制御トランジスタ８１の入力端子は電源線７０に接続される。帯域制御トランジスタ８１の出力端子は、リセットトランジスタ２８の入力端子、容量素子８２の一端および容量素子８３の一端に接続される。帯域制御トランジスタ８１は、例えば、電界効果トランジスタである。フィードバック制御線７８は、例えば、帯域制御トランジスタ８１の制御端子、および、図１６においては図示されていないが図１に示される垂直走査回路３６に接続される。フィードバック制御線７８の電位により、帯域制御トランジスタ８１の状態が決定される。
　容量素子８２および容量素子８３は、画素内フィードバックアンプにおいて電荷蓄積部４１ａの電位をリセットする際に、負帰還容量として機能し、電荷蓄積部４１ａの電位をリセットする際のランダムノイズを低減させる。リセットトランジスタ２８をオフするときに発生するランダムノイズは、リセットノイズとも呼ばれる。容量素子８２の一端は、容量素子８３の一端、リセットトランジスタ２８の入力端子および帯域制御トランジスタ８１の出力端子と接続される。容量素子８２の他端は、例えば、基準電圧ＶＲが印加される。容量素子８３の一端は、容量素子８２の一端、リセットトランジスタ２８の入力端子および帯域制御トランジスタ８１の出力端子と接続される。容量素子８３の他端は、信号検出トランジスタ２４の制御端子、リセットトランジスタ２８の出力端子に接続される。容量素子８２および容量素子８３はそれぞれ、例えば、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）容量またはＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量である。
　図１６および図１７Ａに示されるように、有効画素６０ａの信号検出トランジスタ２４の入力端子は、電源線７０に接続される。電源線７０は、スイッチＳ１ｂおよびスイッチＲ１に接続されている。スイッチＳ１ｂは、電源線７０とアナログ電源ＡＶＤＤを接続するか否かを制御する。スイッチＲ１は、電源線７０とアナログ電源ＡＶＤＤから流れる定電流源９０とを接続するか否かを制御する。信号検出トランジスタ２４の出力端子は、アドレストランジスタ２６の入力端子に接続される。アドレストランジスタ２６の出力端子は、垂直信号線７７に接続される。垂直信号線７７は、スイッチＲ１ｂ、スイッチＳ１およびカラム信号処理回路３７に接続される。スイッチＲ１ｂは、垂直信号線７７とアナロググランドに接続された定電流源３０とを接続するか否かを制御する。スイッチＳ１は、垂直信号線７７と電圧Ｖｂｉａｓとを接続するか否かを制御する。スイッチＳ１ｂ、スイッチＲ１、スイッチＲ１ｂおよびスイッチＳ１はそれぞれ、例えば、電界効果トランジスタである。
　図１６および図１７Ｂに示されるように、ダミー画素６０ｂの信号検出トランジスタ２４の入力端子は電源線７０に接続される。電源線７０は、スイッチＳ１ｂおよびスイッチＲ１に接続されている。信号検出トランジスタ２４の出力端子は、アドレストランジスタ２６の入力端子に接続される。アドレストランジスタ２６の出力端子は、垂直信号線７７に接続される。垂直信号線７７は、スイッチＲ１ｂ、スイッチＳ１およびカラム信号処理回路３７に接続される。つまり、有効画素６０ａとダミー画素６０ｂとで、電源線７０および垂直信号線７７の接続関係は、いずれも同一であり、ダミー画素６０ｂにおけるダミー画素６０ｂとで同一の構成要素についての説明は省略する。
　次に、撮像装置２００における信号の読み出しシーケンスについて説明する。なお、撮像装置１００との共通点についての説明は省略する。図１８は、撮像装置２００の信号読み出し動作のシーケンスを示す図である。図１８の（ａ）および（ｂ）のグラフは、図８の（ａ）および（ｂ）と同じである。図１８の（ｃ）のグラフは、フィードバック制御線７８の電位を示しており、つまり、帯域制御トランジスタ８１の状態を制御する帯域制御信号ＦＢのタイミングを示している。図１８の（ｄ）のグラフは、スイッチＳ１ｂ、スイッチＲ１、スイッチＲ１ｂおよびスイッチＳ１のオンとオフのタイミングを示している。図１８の（ｅ）のグラフは、リセット動作時の電位に応じた出力信号が、ＶｒｓｔではなくＶｂｉａｓに応じた信号になっている点を除いて、図８の（ｃ）のグラフと同じである。
　図１８に示されるように、ｎ－１フレーム目のリセット動作からｎフレーム目の読み出しの間の露光期間で蓄積した電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位に応じた信号を、ｎフレーム目のある画素行の有効画素６０ａおよびダミー画素６０ｂが読み出すとする。まず、時刻Ｔ１で走査信号ＳＥＬがＨｉｇｈレベルとなり、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、有効画素６０ａの電荷蓄積部４１ａの電位に応じた有効画素出力信号ＶｏｕｔＡとダミー画素６０ｂの電荷蓄積部４１ｂの電位に応じたダミー画素出力信号ＶｏｕｔＢはそれぞれ、垂直信号線７７を介してカラム信号処理回路３７に出力される。カラム信号処理回路３７は、実施の形態１で説明した動作と同様の動作により、光電変換信号を生成し、生成した光電変換信号を水平読み出し回路３８に出力する。
　続いて、時刻Ｔ２では、リセット信号ＲＳＴおよび帯域制御信号ＦＢがＨｉｇｈレベルとなり、スイッチＳ１がオンとなり、スイッチＳ１ｂがオフとなり、スイッチＲ１がオンとなり、スイッチＲ１ｂがオフとなる。これにより、有効画素６０ａおよびダミー画素６０ｂそれぞれの信号検出トランジスタ２４と垂直信号線７７と電源線７０とその先の定電流源９０とでソース接地アンプを形成する。時刻Ｔ２から時刻Ｔ３’の間、つまり、リセット信号ＲＳＴおよび帯域制御信号ＦＢがＨｉｇｈレベルである期間で、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位はＶｂｉａｓにリセットされる。
　次に、時刻Ｔ３’から時刻Ｔ３の期間で、帯域制御信号ＦＢは中間電圧となり、帯域制御トランジスタ８１が抵抗回路として機能し負帰還アンプが構成される。時刻Ｔ３で、帯域制御信号ＦＢはＬｏｗレベルになり、帯域制御トランジスタ８１がオフ状態となり、電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位のリセットが完了する。また、時刻Ｔ３で、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。
　以上のようなフィードバックアンプ構成を用いたリセット動作が行われることで、電荷蓄積部４１ａおよび電荷蓄積部４１ｂをリセットする際のリセットトランジスタ２８に起因するリセットノイズを更に低減することができる。
　本実施の形態に係る撮像装置２００の構成では、時刻Ｔ２において電位Ｖｐｉｘ１に応じた有効画素出力信号ＶｏｕｔＡと電位Ｖｐｉｘ２に応じたダミー画素出力信号ＶｏｕｔＢとが同時に得られ、後段のカラム信号処理回路３７において、その差分の光電変換信号が生成される。実施の形態１等で説明しているように、ダミー画素６０ｂの電荷蓄積部４１ｂの電位は、「露光期間開始時点のリセット電位＋露光期間中のクロストークノイズ」となり、有効画素６０ａの電荷蓄積部４１ａの電位は「露光期間開始時点のリセット電位＋入射光量に応じた光電変換電位＋露光期間中のクロストークノイズ」となる。したがって、ダミー画素６０ｂと有効画素６０ａとの出力信号の差分を得ることで、高精度にノイズが除去された光電変換信号が得られる。
　（実施の形態６）
　次に、実施の形態６に係る撮像装置について説明する。以下の実施の形態６の説明において、実施の形態１から実施の形態５との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１９は、本実施の形態に係る撮像装置２０１の概略回路図である。撮像装置２０１の有効画素６０ａおよびダミー画素６０ｂの回路構成は、撮像装置２００と同じであり、図１７Ａおよび図１７Ｂに示されている通りである。
　図１９に示されるように、撮像装置２０１は、実施の形態５に係る撮像装置２００と比較して、隣接する有効画素６０ａとダミー画素６０ｂとにおいて、実施の形態２に係る撮像装置１０１と同様に、一本の垂直信号線７７を用いてダミー画素６０ｂの出力信号と有効画素６０ａの出力信号とをいずれも出力信号Ｖｏｕｔとして読み出す点で相違する。撮像装置２０１において、垂直信号線４７には有効画素６０ａの信号検出トランジスタ２４が出力する信号およびダミー画素６０ｂの信号検出トランジスタ２４が出力する信号が入力される。言い換えると、有効画素６０ａのアドレストランジスタ２６の出力端子とダミー画素６０ｂのアドレストランジスタ２６の出力端子とは、共通の垂直信号線７７に接続されている。また、撮像装置２０１は、撮像装置２００と比較して、同じ画素行に対応するアドレス制御線４６ａとアドレス制御線４６ｂとを含む２本のアドレス制御線４６を備える点でも相違する。そのため、有効画素６０ａのアドレストランジスタ２６の制御端子にアドレス制御線４６ａを介して走査信号ＳＥＬＡが印加され、ダミー画素６０ｂのアドレストランジスタ２６の制御端子にアドレス制御線４６ｂを介して走査信号ＳＥＬＢが印加され、有効画素６０ａおよびダミー画素６０ｂの出力信号の読み出しはそれぞれ独立に制御される。これにより、垂直信号線７７の本数を減らし、撮像装置２０１での配線面積を減らすことが可能であり、配線間の寄生容量を低減できる。その結果、撮像装置２０１はノイズを低減できる。
　また、撮像装置２０１は、実施の形態２に係る撮像装置１０１と比較して、有効画素１０ａおよびダミー画素１０ｂの代わりに有効画素６０ａおよびダミー画素６０ｂを備え、有効画素６０ａおよびダミー画素６０ｂに付随した周辺回路をさらに備える点で相違する。つまり、撮像装置２０１と撮像装置１０１との違いは、実施の形態１に係る撮像装置１００と実施の形態５に係る撮像装置２００との違いと同様である。
　このように、撮像装置２０１は、実施の形態２に係る撮像装置１０１の構成と、実施の形態５に係る撮像装置２００の構成とを組み合わせた構成を有する。
　次に、撮像装置２０１における信号の読み出しシーケンスについて説明する。図２０は、撮像装置２０１の信号読み出し動作のシーケンスを示す図である。図２０の（ａ）のグラフは、図１０の（ａ）のグラフと同じである。図２０の（ｂ）から（ｄ）のグラフは、図１８の（ｂ）から（ｄ）のグラフと同じである。図２０の（ｅ）のグラフは、リセット動作時の電位に応じた出力信号が、ＶｒｓｔではなくＶｂｉａｓに応じた信号になっている点を除いて、図１０の（ｅ）のグラフと同じである。
　図２０に示されるように、ｎ－１フレーム目のリセット動作からｎフレーム目の読み出しの間の露光期間で蓄積した電荷蓄積部４１ａおよび電荷蓄積部４１ｂの電位に応じた信号を、ｎフレーム目のある画素行の有効画素６０ａおよびダミー画素６０ｂが読み出すとする。まず、時刻Ｔ１で走査信号ＳＥＬＢがＨｉｇｈレベルとなり、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ダミー画素６０ｂの電荷蓄積部４１ｂの電位に応じた出力信号Ｖｏｕｔが垂直信号線７７に読み出され、カラム信号処理回路３７にて保持される。
　続いて、時刻Ｔ２’では、走査信号ＳＥＬＢがＬｏｗレベルとなり、ダミー画素６０ｂからの出力は停止する。また、時刻Ｔ２’で走査信号ＳＥＬＡがＨｉｇｈレベルとなり、有効画素６０ａの電荷蓄積部４１ａの電位に応じた出力信号Ｖｏｕｔが垂直信号線７７に読み出され、カラム信号処理回路３７にて保持される。カラム信号処理回路３７は、電荷蓄積部４１ａの電位に応じた出力信号Ｖｏｕｔと電荷蓄積部４１ｂの電位に応じた出力信号Ｖｏｕｔとの差分から光電変換信号を生成し、生成した光電変換信号を水平信号読み出し回路３８に出力する。
　次に、時刻Ｔ２では、走査信号ＳＥＬＢ、リセット信号ＲＳＴおよび帯域制御信号ＦＢがＨｉｇｈレベルとなり、スイッチＳ１がオンとなり、スイッチＳ１ｂがオフとなり、スイッチＲ１がオンとなり、スイッチＲ１ｂがオフとなる。時刻Ｔ２から時刻Ｔ３では、図１８で説明した動作と同様の動作が行われる。これにより、実施の形態５に係る撮像装置２００と同様に、電荷蓄積部４１ａおよび電荷蓄積部４１ｂをリセットする際のリセットトランジスタ２８に起因するリセットノイズを更に低減することができる。
　このような構成および信号読み出し動作により、撮像装置２０１では、上述の実施の形態１、実施の形態２および実施の形態５で説明した効果を組み合わせたノイズ低減等の効果が得られる。
　（実施の形態７）
　次に、実施の形態７に係る撮像装置について説明する。以下の実施の形態７の説明において、実施の形態１、実施の形態３および実施の形態５との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図２１は、本実施の形態に係る撮像装置２０２の概略回路図である。図２１における撮像装置２０２の有効画素６０ａの回路構成は図１７Ａに示されており、ダミー画素６０ｃの回路構成は図２２に示されている。図２２は、撮像装置２０２におけるダミー画素６０ｃの回路図である。
　図２１および図２２に示されるように、撮像装置２０２は、実施の形態５に係る撮像装置２００と比較して、ダミー画素６０ｂの代わりにダミー画素６０ｃを備える点で相違する。また、撮像装置２０２は、撮像装置２００と比較して、実施の形態３に係る撮像装置１０２と同様に、同じ画素行に属するダミー画素６０ｃの電荷蓄積部４１ｂを接続する電圧共通化線４３、電圧共通化線４３の接続を制御する電圧共通化スイッチ２９および電圧共通化スイッチ２９を制御する共通化制御線４５をさらに備える点で相違する。これにより、実施の形態３に係る撮像装置１０２と同様に、ダミー画素６０ｃの電荷蓄積部４１ｂは同じ行方向に共通接続され、電荷蓄積部４１ｂの電位が平均化される。
　ダミー画素６０ｃは、電荷蓄積部４１ｂに電圧共通化線４３が接続されている以外は、ダミー画素６０ｂと同じ構成である。撮像装置２０２において、同じ画素行の少なくとも２つのダミー画素６０ｃの電荷蓄積部４１ｂ同士は、電圧共通化線４３を介して電気的に接続される。つまり、同じ画素行の少なくとも２つのダミー画素６０ｃが有する配線およびトランジスタの少なくとも一部は、電圧共通化線４３を介して電気的に接続される。
　このように、撮像装置２０２は、実施の形態３に係る撮像装置１０２の構成と、実施の形態５に係る撮像装置２００の構成とを組み合わせた構成を有する。
　図２３は、撮像装置２０２の信号読み出し動作のシーケンスを示す図である。図２３の（ａ）、（ｂ）、（ｄ）、（ｅ）および（ｆ）のグラフは、図１８の（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）のグラフと同じである。また、図２３の（ｃ）のグラフは、図１３の（ｃ）のグラフと同じである。そのため、撮像装置２０２の信号読み出し動作のシーケンスは、図１８および図１３での説明と同じであるため、説明を省略する。
　このような構成および信号読み出し動作により、撮像装置２０２では、上述の実施の形態１、実施の形態３および実施の形態５で説明した効果を組み合わせたノイズ低減等の効果が得られる。
　（実施の形態８）
　次に、実施の形態８に係る撮像装置について説明する。以下の実施の形態８の説明において、実施の形態１から実施の形態７との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図２４は、本実施の形態に係る撮像装置２０３の概略回路図である。撮像装置２０３の有効画素６０ａおよびダミー画素６０ｃの回路構成は、撮像装置２０２と同じであり、有効画素６０ａの回路構成は図１７Ａに示されており、ダミー画素６０ｃの回路構成は図２２に示されている。
　図２４に示されるように、撮像装置２０３は、実施の形態６に係る撮像装置２０１と比較して、ダミー画素６０ｂの代わりに実施の形態７に係る撮像装置２０２と同様のダミー画素６０ｃを備える点で相違する。また、撮像装置２０３は、撮像装置２０１と比較して、同じ画素行に属するダミー画素６０ｃの電荷蓄積部４１ｂを接続する電圧共通化線４３、電圧共通化線４３の接続を制御する電圧共通化スイッチ２９および電圧共通化スイッチ２９を制御する共通化制御線４５をさらに備える点で相違する。
　また、撮像装置２０３は、実施の形態７に係る撮像装置２０２と比較して、隣接する有効画素６０ａとダミー画素６０ｃとにおいて、実施の形態６に係る撮像装置２０１と同様の一本の垂直信号線７７を用いてダミー画素６０ｃの出力信号と有効画素６０ａの出力信号とをいずれも出力信号Ｖｏｕｔとして読み出す点で相違する。撮像装置２０３において、垂直信号線４７には有効画素６０ａの信号検出トランジスタ２４が出力する信号およびダミー画素６０ｃの信号検出トランジスタ２４が出力する信号が入力される。言い換えると、有効画素６０ａのアドレストランジスタ２６の出力端子とダミー画素６０ｃのアドレストランジスタ２６の出力端子とは、共通の垂直信号線７７に接続されている。また、撮像装置２０３は、撮像装置２０２と比較して、同じ画素行に対応するアドレス制御線４６ａとアドレス制御線４６ｂとを含む２本のアドレス制御線４６を備える点でも相違する。そのため、有効画素６０ａのアドレストランジスタ２６の制御端子にアドレス制御線４６ａを介して制御信号ＳＥＬＡが印加され、ダミー画素６０ｃのアドレストランジスタ２６の制御端子にアドレス制御線４６ｂを介して制御信号ＳＥＬＢが印加され、有効画素６０ａおよびダミー画素６０ｃの出力信号の読み出しはそれぞれ独立に制御される。
　このように、撮像装置２０３は、実施の形態６に係る撮像装置２０１の構成と、実施の形態７に係る撮像装置２０２の構成とを組み合わせた構成を有する。
　図２５は、撮像装置２０３の信号読み出し動作のシーケンスを示す図である。図２５の（ａ）、（ｂ）、（ｄ）（ｅ）および（ｆ）のグラフは、図２０の（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）のグラフと同じである。また、図２５の（ｃ）のグラフは、図２３の（ｃ）のグラフと同じである。そのため、撮像装置２０３の信号読み出し動作のシーケンスは、図２０および図２３での説明と同じであるため、説明を省略する。
　このような構成および信号読み出し動作により、撮像装置２０３では、上述の実施の形態１、実施の形態２、実施の形態３および実施の形態５で説明した効果を組み合わせたノイズ低減等の効果が得られる。
　（その他の実施の形態）
　以上、本開示に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。
　例えば、上記実施の形態では、有効画素１０ａのコンタクトプラグ５４とダミー画素１０ｂのコンタクトプラグ５４とは、同じ形状であったが、これに限らない。有効画素１０ａのゲート電極２４ｇに接続されるコンタクトプラグ等のプラグとダミー画素１０ｂのゲート電極２４ｇに接続されるコンタクトプラグ等のプラグとは、太さおよび長さ等が異なっていてもよい。有効画素１０ａのゲート電極２４ｇに接続されるコンタクトプラグ等のプラグとダミー画素１０ｂのゲート電極２４ｇに接続されるコンタクトプラグ等のプラグとは、それぞれの電荷蓄積部４１ａおよび電荷蓄積部４１ｂを構成する容量成分のうち、プラグと周辺回路間で形成される寄生容量値がほぼ同じになるように構成されていれば、必ずしも同一形状でなくともよい。
　また、例えば、有効画素およびダミー画素の回路構成は、実施の形態１から実施の形態８で記載した構成に限らない。
　例えば、上記実施の形態では、有効画素とダミー画素との回路構成は、電荷蓄積部と光電変換層１５とが電気的に接続されているか否かのみの違いであったが、これに限らない。画素のリセット動作時に有効画素およびダミー画素それぞれの電荷蓄積部に同一電圧を印加できる構成であり、且つ、電荷蓄積部を構成するプラグと周辺配線および周辺回路とで形成される寄生容量がほぼ同じであれば、有効画素とダミー画素との回路構成は、異なる回路構成であってもよい。
　また、上記実施の形態では、有効画素とダミー画素とは一対の画素を構成していたが、これに限らない。例えば、ダミー画素の数は、有効画素の数よりも少なくてもよい。
　その他、本開示の趣旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本開示の範囲内に含まれる。また、本開示の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
　本開示に係る撮像装置は、高精度なノイズ除去が可能であり、半導体基板上に光電変換層を設ける積層型撮像装置などに有用である。
１０　画素
１０ａ、１０ａ１、６０ａ　有効画素
１０ｂ、１０ｂ１、１０ｃ、６０ｂ、６０ｃ　ダミー画素
１１、１１ａ、１１ｂ　画素電極
１１ｂ１　有効電極部
１１ｂ２　ダミー電極部
１１ｂ３　画素電極接続部
１２　対向電極
１３、１３ａ　光電変換部
１４　信号検出回路
１５　光電変換層
１５ｓ　下面
２０　半導体基板
２０ｓ　上面
２０ｔ　素子分離領域
２４　信号検出トランジスタ
２４ｄ、２４ｓ、２６ｓ、２８ｄ、２８ｓ　不純物領域
２４ｇ、２６ｇ、２８ｇ　ゲート電極
２６　アドレストランジスタ
２８　リセットトランジスタ
２９　電圧共通化スイッチ
３０、９０　定電流源
３２　電圧供給回路
３４　リセット電圧源
３６　垂直走査回路
３７　カラム信号処理回路
３８　水平信号読み出し回路
４０、７０　電源線
４１ａ、４１ｂ　電荷蓄積部
４２　バイアス制御線
４３　電圧共通化線
４４　リセット電圧線
４５　共通化制御線
４６、４６ａ、４６ｂ　アドレス制御線
４７、７７　垂直信号線
４８　リセット制御線
４９　水平共通信号線
５０Ａ、５０Ｂ、５０Ｃ　層間絶縁層
５２Ａ、５２Ｂ、５２Ｃ　プラグ
５２Ｂｓ　面
５３、５７Ａ、５７Ｂ　配線
５４、５５　コンタクトプラグ
７８　フィードバック制御線
８１　帯域制御トランジスタ
８２、８３　容量素子
１００、１０１、１０２、１０３、２００、２０１、２０２、２０３　撮像装置

Claims (11)

  1. 　半導体基板と、
    　前記半導体基板の上方に位置する光電変換層と、
    　前記半導体基板上の第１ゲート電極を含み、前記第１ゲート電極の電位に応じた信号を増幅して出力する第１トランジスタと、
    　前記半導体基板上の第２ゲート電極を含み、前記第２ゲート電極の電位に応じた信号を増幅して出力する第２トランジスタと、
    　前記第１ゲート電極に接する第１プラグと、
    　前記第２ゲート電極に接する第２プラグと、
    　を備え、
    　前記第１ゲート電極は、前記第１プラグを介して前記光電変換層に電気的に接続され、
    　前記第２ゲート電極および前記第２プラグは、前記光電変換層と電気的に絶縁されている、
    　撮像装置。
  2. 　前記光電変換層に電気的に接続される第１画素電極を備え、
    　前記第１プラグは、前記第１画素電極を介して前記光電変換層に電気的に接続される、
    　請求項１に記載の撮像装置。
  3. 　前記第１ゲート電極および前記第２ゲート電極は、平面視において前記第１画素電極と重なる、
    　請求項２に記載の撮像装置。
  4. 　前記光電変換層に電気的に接続される第２画素電極を備え、
    　前記第２ゲート電極および前記第２プラグは、前記第２画素電極と電気的に絶縁されており、
    　前記第１ゲート電極は、平面視において前記第１画素電極と重なり、
    　前記第２ゲート電極は、平面視において前記第２画素電極と重なる、
    　請求項２に記載の撮像装置。
  5. 　前記第２プラグと電気的に接続された１以上のプラグを備え、
    　前記１以上のプラグは、前記１以上のプラグのうち最も前記光電変換層に近い第３プラグを含み、
    　前記第３プラグの前記光電変換層に最も近い第１面から前記光電変換層までの距離は、前記第１面から前記半導体基板までの距離よりも小さい、
    　請求項１から４のいずれか一項に記載の撮像装置。
  6. 　前記第１プラグの長さは、前記第２プラグの長さと等しい、
    　請求項１から５のいずれか一項に記載の撮像装置。
  7. 　前記半導体基板上の第３ゲート電極を含み、前記第３ゲート電極の電位に応じた信号を増幅して出力する第３トランジスタと、
    　前記半導体基板上の第４ゲート電極を含み、前記第４ゲート電極の電位に応じた信号を増幅して出力する第４トランジスタと、
    　前記第３ゲート電極に接する第４プラグと、
    　前記第４ゲート電極に接する第５プラグと、
    　を備え、
    　前記第３ゲート電極は、前記第４プラグを介して前記光電変換層に電気的に接続され、
    　前記第４ゲート電極および前記第５プラグは、前記光電変換層と電気的に絶縁されており、
    　前記第２ゲート電極は、前記第４ゲート電極と電気的に接続される、
    　請求項１から６のいずれか一項に記載の撮像装置。
  8. 　前記第２ゲート電極と前記第４ゲート電極との間に設けられた第１スイッチを備える、
    　請求項７に記載の撮像装置。
  9. 　前記第１トランジスタが出力する信号および前記第２トランジスタが出力する信号が入力される第１信号線を備える、
    　請求項１から８のいずれか一項に記載の撮像装置。
  10. 　光電変換層で光電変換された電荷を蓄積する電荷蓄積部を含む有効画素を備え、前記電荷蓄積部に蓄積された電荷量に基づく信号を出力する撮像装置の駆動方法であって、
    　前記電荷蓄積部の電位をリセットするリセットステップと、
    　前記リセットステップでリセットされた前記電荷蓄積部に、前記リセットステップの後に前記光電変換層で光電変換された電荷を蓄積する蓄積ステップと、
    　前記リセットステップでリセットされた前記電荷蓄積部の電位に対応する第１信号を読み出す第１信号読出ステップと、
    　前記蓄積ステップで電荷が蓄積された前記電荷蓄積部の電位に応じた第２信号を読み出す第２信号読出ステップと、
    　前記第２信号から前記第１信号を差し引いた第３信号を出力する出力ステップと、を含む、
    　撮像装置の駆動方法。
  11. 　光電変換層で光電変換された電荷を蓄積する電荷蓄積部を含む有効画素と、前記光電変換層と絶縁されているダミー電荷蓄積部を含むダミー画素とを備える撮像装置の駆動方法であって、
    　前記電荷蓄積部の電位および前記ダミー電荷蓄積部の電位をリセットするリセットステップと、
    　前記リセットステップでリセットされた前記電荷蓄積部に、前記リセットステップの後に前記光電変換層で光電変換された電荷を蓄積する蓄積ステップと、
    　前記リセットステップでリセットされた前記ダミー電荷蓄積部の電位に応じた第１信号を読み出す第１信号読出ステップと、
    　前記蓄積ステップで電荷が蓄積された前記電荷蓄積部の電位に応じた第２信号を読み出す第２信号読出ステップと、
    　前記第２信号から前記第１信号を差し引いた第３信号を出力する出力ステップと、を含む、
    　撮像装置の駆動方法。
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