KR20190118812A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 기판, 상기 기판 상에 형성된 제1 도전형의 제1 불순물 영역, 상기 제1 불순물 영역과 인접하여 상기 기판 상에 형성된 제2 도전형의 제2 불순물 영역, 상기 제1 불순물 영역 상에 형성된 제2 도전형의 제1 반도체막, 상기 제2 불순물 영역 상에 형성된 제1 도전형의 제2 반도체막, 상기 제1 반도체막 상에 형성된 제1 매립 절연막, 상기 제2 반도체막 상에 형성된 제2 매립 절연막, 상기 제1 매립 절연막 상에 형성된 제3 반도체막, 상기 제2 매립 절연막 상에 형성된 제4 반도체막, 상기 제1 반도체막 상에 각각 형성되는 제1 트랜지스터와 제2 트랜지스터, 상기 제2 반도체막 상에 형성되는 제3 트랜지스터, 상기 제2 트랜지스터와 상기 제3 트랜지스터 사이를 분리하는 제1 소자 분리막; 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이를 분리하고, 상기 제1 소자 분리막보다 얕게 형성되는 제2 소자 분리막을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.
반도체 소자의 미세화 공정 중에, 기판 상에 매립 절연막(buried insulation layer)을 형성하고, 매립 절연막 상에 채널 및 트랜지스터를 형성하는 FD-SOI(Fully Depleted Silicon On Insulator) 공정이 소개되었다. FD-SOI 공정은 트랜지스터 하부의 채널이 완전히 공핍(fully depleted)됨으로써 기생 용량(parasitic capacitance) 및 누설 전류를 감소시키는 효과가 있다.
본 발명이 해결하고자 하는 기술적 과제는, FD-SOI 구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, FD-SOI 구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 형성된 제1 도전형의 제1 불순물 영역, 상기 제1 불순물 영역과 인접하여 상기 기판 상에 형성된 제2 도전형의 제2 불순물 영역, 상기 제1 불순물 영역 상에 형성된 제2 도전형의 제1 반도체막, 상기 제2 불순물 영역 상에 형성된 제1 도전형의 제2 반도체막, 상기 제1 반도체막 상에 형성된 제1 매립 절연막, 상기 제2 반도체막 상에 형성된 제2 매립 절연막, 상기 제1 매립 절연막 상에 형성된 제3 반도체막, 상기 제2 매립 절연막 상에 형성된 제4 반도체막, 상기 제1 반도체막 상에 각각 형성되는 제1 트랜지스터와 제2 트랜지스터, 상기 제2 반도체막 상에 형성되는 제3 트랜지스터, 상기 제2 트랜지스터와 상기 제3 트랜지스터 사이를 분리하는 제1 소자 분리막; 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이를 분리하고, 상기 제1 소자 분리막보다 얕게 형성되는 제2 소자 분리막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 서로 접촉하는 제1 도전형의 제1 불순물 영역과 제2 도전형의 제2 불순물 영역, 상기 제1 불순물 영역 상에 형성된 제2 도전형의 제1 반도체막, 상기 제2 불순물 영역 상에 형성된 제1 도전형의 제2 반도체막, 상기 제1 반도체막과 상기 제2 반도체막 상에 형성된 매립 절연막, 상기 매립 절연막 상에, 상기 제1 반도체막과 중첩되는 제3 반도체막과 상기 제2 반도체막과 중첩되는 제4 반도체막, 상기 제3 반도체막 내에 형성되는 제1 소자 분리막, 및 상기 제1 반도체막과 상기 제2 반도체막 사이를 완전히 분리하는 제2 소자 분리막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 서로 인접하는 제1 도전형의 제1 불순물 영역과 제2 도전형의 제2 불순물 영역을 형성하고, 상기 제1 불순물 영역과 상기 제2 불순물 영역 상에 매립 절연막을 형성하고, 상기 매립 절연막 상에 서로 인접하는 제3 반도체막과 제4 반도체막을 형성하되 상기 제3 반도체막은 상기 제1 반도체막과 오버랩되고 상기 제4 반도체막은 상기 제2 반도체막과 오버랩되고, 상기 제1 반도체막과 상기 제2 반도체막 내로 형성되는 트렌치를 형성하고, 상기 트렌치를 채워 제1 소자 분리막을 형성하고, 상기 제3 반도체막 상에 제1 트랜지스터와 제2 트랜지스터를 형성하고, 상기 제3 반도체막 내에, 상기 제1 트랜지스터와 상기 제2 트랜지스터를 구분하는 제2 소자 분리막을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 형성된 제1 도전형의 제1 불순물 영역, 상기 제1 불순물 영역과 인접하여 상기 기판 상에 형성된 제2 도전형의 제2 불순물 영역, 상기 제1 불순물 영역 상에 형성된 제2 도전형의 제1 반도체막, 상기 제2 불순물 영역 상에 형성된 제1 도전형의 제2 반도체막, 상기 제1 반도체막 상에 형성된 제1 매립 절연막, 상기 제2 반도체막 상에 형성된 제2 매립 절연막, 상기 제1 매립 절연막 상에 형성된 제3 반도체막, 상기 제2 매립 절연막 상에 형성된 제4 반도체막, 상기 제1 반도체막 상에 형성되는 제1 트랜지스터, 상기 제2 반도체막 상에 형성되는 제2 트랜지스터, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이를 분리하는 제1 소자 분리막, 상기 제3 반도체막 내에 상기 제1 소자 분리막보다 얕게 형성되는 제2 소자 분리막, 및 상기 제1 반도체막과 연결되는 제1 웰 컨택으로 상기 제1 웰 컨택은 상기 제1 트랜지스터와 상기 제1 소자 분리막 사이에 배치되지 않는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 반도체 장치의 동작을 설명하기 위한 단면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 도 3의 반도체 장치의 동작을 설명하기 위한 단면도이다.
도 5 내지 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법과 관련하여 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 도전형의 제1 불순물 영역(110), 제2 도전형의 제2 불순물 영역(210), 제2 도전형의 제1 반도체막(120), 제1 도전형의 제2 반도체막(220), 제1 매립 절연막(130) 및 제2 매립 절연막(230), 제3 반도체막(125), 제4 반도체막(225), 제1 내지 제4 트랜지스터(190, 195, 290, 295) 및 컨택들(171, 172, 173, 175, 176, 177, 178, 271, 272, 273, 275, 276, 277, 278)을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 N형 트랜지스터와 P형 트랜지스터가 서로 연결된 CMOS(Complementary Metal Oxide Semiconductor)의 구성을 가질 수 있다.
구체적으로 제1 트랜지스터(190)와 제2 트랜지스터(195)는 N형 트랜지스터이고, 제3 트랜지스터(290)와 제4 트랜지스터(295)는 P형 트랜지스터일 수 있으나 이에 제한되는 것은 아니다. 이하에서 제1 트랜지스터 내지 제4 트랜지스터(190, 195, 290, 295)를 포함하는 반도체 장치와 관련하여 더욱 자세하게 설명한다.
기판(100)은 실리콘 기판 상에 절연막이 형성된 SOI(Semiconductor On Insulator) 기판일 수 있다. 즉, 기판(100) 내부의 제1 반도체막(120)과 제3 반도체막(125)은 매립 절연막(140)에 의하여 구분될 수 있다. 본 발명의 몇몇 실시예에서, 기판(100)은 제1 반도체막(120) 상에 형성된 매립 절연막(140) 상에 제3 반도체막(125)을 포함하는 웨이퍼를 접합하여 형성된 것일 수 있다.
기판 내에 제1 소자 분리막(140, 145, 240)이 형성될 수 있다. 제1 소자 분리막(140, 145, 240)은 기판 내의 활성 영역을 정의할 수 있다.
도 1에 도시된 것과 같이, 제1 소자 분리막(145)은 기판 내의 두 개의 활성 영역을 구분할 수 잇다. 제1 소자 분리막(145)에 의해 제1 불순물 영역(110)과 제2 불순물 영역(210), 제1 매립 절연막(130)과 제2 매립 절연막(230), 제1 반도체막(120)과 제2 반도체막(220), 제3 반도체막(125)과 제4 반도체막(225)이 구분될 수 있다. 또한 제1 소자 분리막(145)은 제2 트랜지스터(195)와 제4 트랜지스터(295) 사이를 구분할 수 있다.
제1 소자 분리막(145)은 기판(100) 내에 형성된 트렌치(147)를 채울 수 있다. 제1 소자 분리막(145)의 최하부(146)의 높이는 제1 불순물 영역(110) 또는 제2 불순물 영역(210)의 최하부들(111, 211)보다는 높고, 제1 반도체막(120) 또는 제2 반도체막(220)의 최하부들(121, 221)보다는 높을 수 있다.
제1 소자 분리막(140, 145, 245)은 예를 들어 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 등으로 형성될 수 있으나 본 발명이 이에 제한되는 것은 아니다.
기판(100) 내에 제1 불순물 영역(110)과 제2 불순물 영역(210)이 형성될 수 있다. 제1 불순물 영역(110)과 제2 불순물 영역(210)은 서로 다른 도전형을 갖도록 형성될 수 있다. 구체적으로, 제1 불순물 영역(110)은 제1 도전형을 갖고, 제2 불순물 영역(210)은 제2 도전형을 가질 수 있다.
따라서 도 1에 도시된 것과 같이 제1 불순물 영역(110)이 P형이고 제2 불순물 영역(210)은 N형으로 형성될 수 있으나 이에 제한되지는 않는다. 반대로 제1 불순물 영역(110)이 N형이고 제2 불순물 영역(210)은 P형으로 형성될 수 있다.
도시된 것과 같이, 제1 불순물 영역(110)의 최하부(111)와 제2 불순물 영역(210)의 최하부(211)가 제1 소자 분리막(145)의 최하부(146)보다 하부에 위치할 수 있다. 따라서 제1 소자 분리막(145)에 의해 제1 불순물 영역(110)과 제2 불순물 영역(210)은 완전히 분리되지 않을 수 있다. 제1 불순물 영역(110)과 제2 불순물 영역(210)의 일부는 서로 접촉할 수 있다. 제1 불순물 영역(110)과 제2 불순물 영역(210) 사이에 일종의 P-N 접합이 형성될 수 있다.
여기서 '서로 접촉한다'는 것은 제1 불순물 영역(110)과 제2 불순물 영역(210) 사이에 다른 구성 요소가 개재되지 않는 것을 의미한다.
제1 불순물 영역(110) 상에 제1 반도체막(120)이 형성될 수 있다. 제1 반도체막(120)은 제2 도전형을 가질 수 있으며, 예를 들어 도 1에 도시된 것과 같이 N형일 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서 제1 불순물 영역(110)이 제1 도전형을 가지므로, 불순물 영역(110)과 제1 반도체막(120)은 서로 반대되는 도전형을 가질 수 있다.
도 1에 도시된 것과 같이, 제1 불순물 영역(110)과 제2 불순물 영역(210)은 컨택들과 접촉하지 않을 수 있다. 제1 불순물 영역(110)과 제2 불순물 영역(210)은 컨택들에 의하여 별도의 전압이 인가되지 않고 플로팅(floating) 상태로 유지될 수 있으나 이에 제한되는 것은 아니다.
제2 불순물 영역(210) 상에 제2 반도체막(220)이 형성될 수 있다. 제2 반도체막(220)은 제1 도전형을 가질 수 있으며, 예를 들어 도 1에 도시된 것과 같이 P형일 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서 제2 불순물 영역(210)이 제1 도전형을 가지므로, 제2 불순물 영역(210)과 제2 반도체막(220)은 서로 반대되는 도전형을 가질 수 있다.
제1 반도체막(120)과 제2 반도체막(220)은 제1 소자 분리막(145)에 의해 완전히 분리될 수 있다. 제1 반도체막(120)과 제2 반도체막(220)은 서로 접촉하지 않을 수 있다. 따라서 제1 반도체막(520)과 제2 반도체막(620)은 전기적으로 절연될 수 있다.
제1 반도체막(120)의 최하부(121)와 제2 반도체막(220)의 최하부(221)는 제1 소자 분리막(145)의 최하부(146)보다 위에 위치할 수 있다.
제1 반도체막(120)과 제2 반도체막(220)은 본 발명의 몇몇 실시예에 따른 반도체 장치에서 바디(body) 영역으로 기능할 수 있다. 이 때, 제1 반도체막(120)은 제1 트랜지스터(190)와 제2 트랜지스터(195) 사이의 공통의 바디 영역을 구성할 수 있다. 제2 반도체막(220)은 제3 트랜지스터(290)와 제4 트랜지스터(295) 사이의 공통의 바디 영역을 구성할 수 있다.
그러므로 제1 트랜지스터(190)와 제2 트랜지스터(195)는 제1 반도체막(120)을 바디 영역으로 공유할 수 있다. 제1 웰 컨택(175)을 통해 제1 반도체막(120)으로 바디 바이어스 전압이 인가되면, 제1 트랜지스터(190)와 제2 트랜지스터(195)는 공통의 바디 바이어스를 가질 수 있다.
제3 트랜지스터(290)와 제4 트랜지스터(295)는 제2 반도체막(220)을 바디 영역으로 공유할 수 있다. 마찬가지로 제2 웰 컨택(275)을 통해 제2 반도체막(220)으로 바디 바이어스 전압이 인가되면, 제3 트랜지스터(290)와 제4 트랜지스터(295)는 공통의 바디 바이어스를 가질 수 있다.
제1 반도체막(120)을 바디 영역으로 공유하는 제1 및 제2 트랜지스터(190, 195)가 하나의 웰 컨택(175)에 의해 바디 바이어스 전압이 인가된다. 따라서 제1 트랜지스터(190)와 제2 트랜지스터(195)가 차지하는 면적이 감소될 수 있다. 이는 웰 컨택(275)에 의해 바디 바이어스 전압을 제공받는 제3 및 제4 트랜지스터(290, 295)의 경우에도 적용될 수 있다.
제1 반도체막(120) 상에 제1 매립 절연막(130)이 형성될 수 있다. 제1 매립 절연막(130)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 제1 매립 절연막(130)은 제1 반도체막(120)과 제1 불순물 영역(110) 사이를 절연할 수 있다.
제2 반도체막(220) 상에도 제2 매립 절연막(230)이 형성될 수 있다. 뒤에서 설명하는 것과 같이, 제2 매립 절연막(230)은 제1 매립 절연막(130)과 일체로서 형성될 수 있다. 따라서 제2 매립 절연막(230)은 제1 매립 절연막(130)과 동일한 물질을 포함할 수 있다.
제1 매립 절연막(130)과 제2 매립 절연막(230)은 제1 소자 분리막(145)에 의하여 분리될 수 있다. 따라서 제1 매립 절연막(130)과 제2 매립 절연막(230)은 서로 접촉하지 않을 수 있다.
제1 매립 절연막(130) 상에 제3 반도체막(125)이 형성될 수 있다. 제3 반도체막(125)은 제2 도전형을 가질 수 있으며, 예를 들어 도 1에 도시된 것과 같이 N형일 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서 제1 불순물 영역(110)이 제1 도전형을 가지므로, 제1 불순물 영역(110)과 제3 반도체막(125)은 서로 반대되는 도전형을 갖는다. 몇몇 실시예에서, 제1 반도체막(120)은 제2 도전형을 가지므로, 제3 반도체막(125)은 제1 반도체막(110)과 서로 같은 도전형을 갖는다.
제3 반도체막(125)은 제1 및 제2 소오스 영역(181, 186), 제1 및 제2 드레인 영역(182, 187), 제1 및 제2 채널 영역(183, 188)을 포함할 수 있다. 제1 소오스 영역(181)과 제1 드레인 영역(182)은 각각 제1 트랜지스터(190)의 소오스 및 드레인으로 기능할 수 있다. 제2 소오스 영역(186)과 제2 드레인 영역(187)은 각각 제2 트랜지스터(195)의 소오스 및 드레인으로 기능할 수 있다.
도 1에 도시된 것과 달리, 본 발명의 몇몇 실시예에서 소오스 영역(181)과 드레인 영역(152)의 적어도 일부는 제2 반도체막(150)의 상면보다 돌출된 구조를 가질 수도 있다.
제4 반도체막(225)은 제3 및 제4 소오스 영역(281, 286), 제3 및 제4 드레인 영역(282, 287), 제3 및 제4 채널 영역(283, 288)을 포함할 수 있다.
제1 매립 절연막(130) 상에 제2 소자 분리막(150, 155)이 형성될 수 있다. 제2 소자 분리막(155)은 제1 트랜지스터(190)의 제1 드레인 영역(182)과 제2 트랜지스터(195)의 제2 소오스 영역(186) 사이에 형성될 수 있다. 따라서 제2 소자 분리막(155)은 제1 트랜지스터(190)와 제2 트랜지스터(195) 사이를 분리할 수 있다.
제2 소자 분리막(150, 155)은 예를 들어 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 등으로 형성될 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 소자 분리막(140, 145)이 제1 또는 제2 불순물 영역(110, 210) 내로 연장되는 것에 반하여, 제2 소자 분리막(150, 155)은 제1 매립 절연막(130)의 상면까지 연장될 수 있다. 따라서 기판(100)의 상면으로부터 제2 소자 분리막(150, 155)의 하면까지의 깊이는, 기판(100)의 상면으로부터 제1 소자 분리막(140, 145)의 하면까지의 깊이보다 작을 수 있다. 즉 제2 소자 분리막(150, 155)은 제1 소자 분리막(140, 145)보다 얕게 형성될 수 있다.
또한, 제1 소자 분리막(145)이 서로 다른 도전형의 제2 트랜지스터(195)와 제3 트랜지스터(295) 사이를 분리하는 것에 비하여, 제2 소자 분리막(155)은 서로 같은 도전형의 제1 트랜지스터(190)와 제2 트랜지스터(195) 사이를 분리할 수 있다.
제2 매립 절연막(230) 상에 제3 소자 분리막(250, 255)이 형성될 수 있다. 제3 소자 분리막(255)은 제3 트랜지스터(290)의 제1 소스 영역(281)과 제2 트랜지스터(295)의 제1 드레인 영역(287) 사이에 형성될 수 있다. 따라서 제3 소자 분리막(255)은 서로 같은 도전형의 제3 트랜지스터(290)와 제4 트랜지스터(295) 사이를 분리할 수 있다.
제3 소자 분리막(250, 255)은 제2 소자 분리막(150, 155)과 실질적으로 동일하게 형성될 수 있다. 따라서 제3 소자 분리막(250, 255)은 예를 들어 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 등으로 형성될 수 있으나 본 발명이 이에 제한되는 것은 아니다. 또한, 제3 소자 분리막(250, 255)은 제1 소자 분리막(140, 145, 240)보다 얕게 형성될 수 있다.
층간 절연막(160) 내에, 컨택들(171, 172, 173, 175, 176, 177, 178, 271, 272, 273, 275, 276, 277, 278)이 형성될 수 있다. 도 1에 도시된 컨택들 중에서 제1 웰 컨택(175)과 제2 웰 컨택(275)이 포함될 수 있다.
제1 웰 컨택(175)은 제1 반도체막(120) 상에 형성될 수 있다. 제1 웰 컨택(175)의 하부면은 제1 반도체막(120)의 상면과 접촉할 수 있다. 제1 웰 컨택(175)은 도전성 물질을 포함할 수 있다. 예를 들어 이러한 도전성 물질은 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제2 웰 컨택(275)은 제2 반도체막(220) 상에 형성될 수 있다. 제2 웰 컨택(275)의 하부면은 제1 반도체막(120)의 상면과 접촉할 수 있다. 제1 웰 컨택(175)은 도전성 물질을 포함할 수 있다.
제1 반도체막(120)과 제2 반도체막(220)에 웰 컨택((171, 179)을 통해 바디 바이어스(body bias) 전압이 인가됨으로써 본 발명의 실시예에 따른 반도체 장치의 문턱 전압(threshold voltage), 포화 전류(saturation voltage), 누설 전류가 제어될 수 있다.
구체적으로, 제1 웰 컨택(175)을 통해 제1 반도체막(120)에 포워드 바이 바이어스(forward body bias; FBB) 전압이 인가된 경우 본 발명의 실시예에 따른 반도체 장치의 포화 전류의 흐름을 빠르게 할 수 있고, 이에 따라 게이트 전압의 감소 시 소비 전력이 감소할 수 있다.
이와는 반대로 제1 웰 컨택(175)을 통해 리버스 바디 바이어스(reverse body bias; RBB) 전압이 인가된 경우 본 발명의 실시예에 따른 반도체 장치의 누설 전류가 감소할 수 있다.
제2 웰 컨택(275)을 통해 제2 반도체막(210)에 포워드 바디 바이어스 및 리버스 바디 바이어스가 인가되는 경우에도 상술한 반도체 장치의 효과를 기대할 수 있음은 물론이다.
제1 채널 영역(183)은 제1 트랜지스터(190)의 턴 온(turn on) 전압 인가 여부에 따라 제1 소오스 영역(181)으로부터 제1 드레인 영역(182)으로의 전자의 이동 경로가 될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 FD-SOI의 구조를 가지므로, 제1 채널 영역(183)에 형성되는 채널의 깊이가 작을 수 있다. 따라서 제1 트랜지스터(190) 의 턴 온 전압 인가 시에 제1 채널 영역(183) 내에 형성되는 채널은 완전히 결핍(fully depleted)될 수 있다. 따라서 본 발명의 몇몇 실시예에 따른 반도체 장치는 동작 시 숏 채널 효과(short channel effect)의 발생을 방지할 수 있다.
제2 내지 제4 트랜지스터(195, 290, 295)의 제2 내지 제4 채널 영역들(188, 283, 288) 또한 제1 채널 영역(183)과 실질적으로 동일하게 형성될 수 있다. 따라서 제2 내지 제4 트랜지스터(195, 290, 295)는 턴 온 동작 시 완전히 결핍된 채널을 형성할 수 있다.
제1 소오스 영역(181)과 제2 소오스 영역(186) 상에 각각 소오스 컨택들(171, 176)이 형성될 수 있다. 소오스 컨택들(171, 176)을 통해 소오스 영역(181, 186)으로 소오스 전압이 인가될 수 있다. 도 1에 도시되지는 않았지만 본 발명의 몇몇 실시예에서 제1 및 제2 소오스 영역(181, 186)의 상부에 실리사이드막이 형성되어 제1 및 제2 소오스 영역(181, 186)과 소오스 컨택들(171, 176) 사이의 저항이 감소될 수 있으나 이에 제한되는 것은 아니다.
소오스 컨택(171, 176)은 도전성 물질을 포함할 수 있다. 예를 들어 이러한 도전성 물질은 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 드레인 영역(182)과 제2 드레인 영역(187) 상에 드레인 컨택들(173, 178)이 형성될 수 있다. 드레인 컨택들(173, 178)을 통해 제1 및 제2 드레인 영역(182, 187)으로 드레인 전압이 인가될 수 있다. 마찬가지로 본 발명의 몇몇 실시예에서 제1 및 제2 드레인 영역(182, 187)의 상부에 실리사이드막이 형성되어 제1 및 제2 드레인 영역(182, 187)과 드레인 컨택(173, 178) 사이의 저항이 감소될 수 있다.
드레인 컨택(173, 178)은 도전성 물질을 포함할 수 있다. 예를 들어 이러한 도전성 물질은 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 게이트 전극(191)은 제1 게이트 스페이서(193)와 제1 게이트 절연막(192)에 의해 정의된 트렌치를 채우도록 형성될 수 있다. 제1 게이트 전극(191)은 도전성이 높은 물질을 포함할 수 있다.
구체적으로, 제1 게이트 전극(191)은 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있은 이에 제한되는 것은 아니다.
제1 게이트 전극(191) 상에, 게이트 컨택(172)이 형성될 수 있다. 게이트 컨택(172)을 통해 제1 게이트 전극(191)으로 게이트 전압이 인가될 수 있다. 게이트 컨택(172)은 도전성 물질을 포함할 수 있다. 예를 들어 이러한 도전성 물질은 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 게이트 절연막(192)은 제1 게이트 전극(191)과 제3 반도체막(125)의 사이에 형성될 수 있다. 구체적으로, 제1 게이트 절연막(192)은 제2 반도체막(150)의 채널 영역(183) 상에 형성될 수 있다.
제1 게이트 절연막(192)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(193)는 제1 게이트 전극(191) 및 게이트 절연막(182)의 측벽 상에 형성될 수 있다. 게이트 스페이서(183)는 예를 들어 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나 이에 제한되는 것은 아니다. 도시되지는 않았으나, 본 발명의 몇몇 실시예에서 게이트 절연막(182)와 채널 영역(155)의 사이에 인터페이스막이 개재될 수도 있다.
본 발명의 몇몇 실시예에서, 제1 내지 제4 트랜지스터 (190, 195, 290, 295)는 도 1에 도시된 것과 같이 게이트 퍼스트(gate first) 공정을 통하여 형성될 수 있으나 이에 제한되는 것은 아니다. 제1 내지 제4 트랜지스터 (190, 195, 290, 295)는 리플레이스먼트 공정(replacement process(또는 게이트 라스트 공정(gate last process))을 통하여 형성될 수도 있다.
제1 내지 제4 트랜지스터(190, 195, 290, 295)를 덮도록 층간 절연막(160)이 형성될 수 있다. 층간 절연막(160)은 예를 들어 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 내지 제4 트랜지스터를 이루는 게이트 전극(196, 291, 296), 게이트 절연막(197, 292, 297) 및 게이트 스페이서(198, 293, 398)들은 제1 트랜지스터(190)와 유사하게 형성될 수 있으므로 이에 관한 설명은 생략한다.
도 2는 도 1의 반도체 장치의 동작을 설명하기 위한 단면도이다.
도 2를 참조하면, 제1 반도체막(120) 상에 형성된 웰 컨택(175)에 의해 제1 반도체막(120)에 제1 바디 바이어스 전압(V-)이 인가될 수 있다. 또한, 제2 반도체막(220) 상에 형성된 웰 컨택(275)에 의해, 제1 바디 바이어스 전압(V-) 보다 큰 제2 바디 바이어스 전압(V+)이 인가될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 반도체막(220)에 인가된 제2 바디 바이어스 전압(V+)이 제1 반도체막(120)에 인가된 제1 바디 바이어스 전압(V-)보다 높은 경우에도, 제2 반도체막(220)과 제1 반도체막(120) 사이에 포워드 바이어스가 형성되지 않는다.
그 이유는 상술한 것과 같이 제1 반도체막(320)과 제2 반도체막(420)은 소자 분리막(145)에 의하여 완전히 분리되어 있기 때문이다. 따라서 전기적으로 분리된 제2 반도체막(220)과 제1 반도체막(120) 사이에 포워드 바이어스가 형성되지 않는다.
결과적으로, 제1 반도체막(120)에 인가되는 바디 바이어스 전압의 크기는 제2 반도체막(220)에 인가되는 바디 바이어스 전압의 크기에 의해 제한되지 않을 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서 제1 반도체막(120) 및 제2 반도체막(220)에 인가되는 바디 바이어스 전압은, 제1 매립 절연막(130) 및 제2 매립 절연막(230) 상에 HCI(Hot Carrier Injection) 현상을 일으키거나 항복 전압(breakdown voltage) 이상이 되지 않는 범위 내에서 자유롭게 인가될 수 있다.
본 발명의 몇몇 실시예에서, 제1 반도체막(120), 매립 절연막(130) 및 제2 반도체막(125)은 커패시터(capacitor)를 구성할 수 있다. 구체적으로, 제1 반도체막(120)에 웰 컨택(171)을 통해 제1 전압이 인가되고, 제2 반도체막(150)에 소오스 컨택(171) 또는 드레인 컨택(173) 을 통해 제2 전압이 인가되면, 매립 절연막(130)이 유전체로 기능하여 전하가 충전될 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제2 도전형의 제1 불순물 영역(310), 제1 도전형의 제2 불순물 영역(410), 제1 도전형의 제1 반도체막(320), 제2 도전형의 제2 반도체막(420), 제1 매립 절연막(330) 및 제2 매립 절연막(430), 제3 반도체막(325), 제4 반도체막(425), 제1 내지 제4 트랜지스터(390, 395, 390, 395) 및 컨택들(371, 372, 373, 375, 376, 377, 378, 471, 472, 473, 475, 476, 477, 478)을 포함할 수 있다.
제1 불순물 영역(310), 제1 반도체막(320), 제1 매립 절연막(330) 및 제3 반도체막(325)은, 각각 도 1을 참조하여 설명한 반도체 장치의 제1 불순물 영역(110), 제1 반도체막(120), 제1 매립 절연막(130) 및 제3 반도체막(125)과 실질적으로 동일할 수 있다.
제1 불순물 영역(310)과 제3 반도체막(325)은 동일한 제2 도전형을 가지고, 제1 반도체막(320)은 제1 도전형을 가질 수 있다. 구체적으로, 도 3에 도시된 것과 같이 제1 불순물 영역(310)과 제3 반도체막(325)은 N형이고, 제1 반도체막(320)은 P형일 수 있다.
제2 불순물 영역(410), 제2 반도체막(420), 제2 매립 절연막(430) 및 제4 반도체막(425)은, 각각 도 1을 참조하여 설명한 반도체 장치의 제2 불순물 영역(210), 제2 반도체막(220), 제2 매립 절연막(230) 및 제4 반도체막(225)과 실질적으로 동일할 수 있다.
제2 불순물 영역(410)과 제4 반도체막(425)은 동일한 제1 도전형을 가지고, 제2 반도체막(420)은 제2 도전형을 가질 수 있다. 구체적으로, 도 3에 도시된 것과 같이 제2 불순물 영역(410)과 제4 반도체막(425)은 P형이고, 제4 반도체막(420)은 N형일 수 있다.
제1 불순물 영역(310)의 최하부(311)와 제2 불순물 영역(410)의 최하부(411)는 제1 소자 분리막(345)의 최하부(346)보다 아래에 위치할 수 있다.
제1 반도체막(320)과 제2 반도체막(420)은 제1 소자 분리막(345)에 의해 완전히 분리될 수 있다. 제1 반도체막(320)과 제2 반도체막(420)은 서로 접촉하지 않을 수 있다. 따라서 제1 반도체막(320)과 제2 반도체막(420)은 전기적으로 절연될 수 있다.
제1 반도체막(320)의 최하부(321)와 제2 반도체막(420)의 최하부(421)는 소자 분리막(345)의 최하부(346)보다 위에 위치할 수 있다.
상술한 것과 같이, 제1 반도체막(320)은 제1 도전형을 가지고, 제2 반도체막(420)은 제2 도전형을 가질 수 있다. 구체적으로 도 3에 도시된 것과 같이 제1 반도체막(320)은 P형이고, 제2 반도체막(420)은 N형일 수 있다.
도 4는 도 3의 반도체 장치의 동작을 설명하기 위한 단면도이다.
도 4를 참조하면, 제1 반도체막(320) 상에 형성된 제1 웰 컨택(375)에 의해 제1 바디 바이어스 전압(V+)이 인가될 수 있다. 또한, 제2 반도체막(420) 상에 형성된 제2 웰 컨택(475)에 의해 제1 바디 바이어스 전압(V+) 보다 작은 제2 바디 바이어스 전압(V-)이 인가될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 반도체막(320)에 인가된 제1 바디 바이어스 전압(V+)이 제2 반도체막(420)에 인가된 제2 바디 바이어스 전압(V-)보다 높은 경우에도, 제1 반도체막(320)과 제2 반도체막(420) 사이에 포워드 바이어스가 형성되지 않는 것은 앞서 도 2를 이용하여 설명한 반도체 장치의 경우와 같다.
결과적으로, 제1 반도체막(320)에 인가되는 바디 바이어스 전압의 크기는 제2 반도체막(420)에 인가되는 바디 바이어스 전압의 크기에 의해 제한되지 않을 수 있다.
도 3에 도시된 반도체 장치의 문턱 전압은 도 1에 도시된 반도체 장치의 문턱 전압보다 높을 수 있다. 즉, 도 3에 도시된 반도체 장치는 보통 문턱 전압(regular threshold voltage) 셀일 수 있고, 도 1에 도시된 반도체 장치는 낮은 문턱 전압(lower threshold voltage) 셀일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
도 5 내지 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 5를 참조하면, 제1 불순물 영역(110), 제2 불순물 영역(210), 불순물 영역(110, 210) 상에 형성된 제1 반도체막(120) 및 제2 반도체막(220), 반도체막(120, 220) 상에 형성된 매립 절연막(130), 매립 절연막(130) 상에 형성된 제3 반도체막(125)과 제4 반도체막(225)을 포함하는 기판(100)을 제공한다.
제1 및 제2 불순물 영역(110, 210)과 제1 및 제2 반도체막(120, 220)을 형성하는 것은, 기판(100)에 각각의 불순물을 도핑함으로써 형성하는 것일 수 있다. 예를 들어 기판(100)에 제1 도전형의 물질과 제2 도전형의 물질을 도핑하여 제1 불순물 영역(110)과 제2 불순물 영역(210)을 각각 형성할 수 있으며, 제2 도전형의 물질과 제1 도전형의 물질을 도핑하여 제1 반도체막(120)과 제2 반도체막(220)을 각각 형성할 수 있다.
몇몇 실시예에서, 기판(100)이 P형 기판이고, 제2 불순물 영역(210)이 P형 기판 내에 형성된 N-웰일 수도 있다. 반대로 기판(100)이 N형 기판이고, 제1 불순물 영역(110)이 N형 기판 내에 형성된 P-웰일 수도 있다.
본 발명의 몇몇 실시예에서, 매립 절연막(140)은 제1 불순물 영역(110)과 제2 불순물 영역(210)이 형성된 기판(100)의 표면을 산화(oxidation)시켜서 형성된 것일 수 있다.
또한, 기판(100)은 매립 절연막(140)이 형성된 반도체 기판 상에 제3 반도체막(125)과 제4 반도체막(225)을 접합하여 형성될 수도 있으나 본 발명이 이에 제한되는 것은 아니다.
이어서 도 6을 참조하면, 기판(100) 내에 트렌치(147)를 형성하고, 트렌치(147)를 채우는 제1 소자 분리막(145)을 형성한다. 기판(100) 내에 트렌치(147)를 형성하는 것은 예를 들어, 반응성 이온 에칭(Reactive Ion Etching)을 이용하여 기판(100)을 식각하는 것을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 불순물 영역(110)과 제2 불순물 영역(210)까지 식각하여 트렌치(147)를 형성할 수 있다. 즉, 도시된 것과 같이 제1 반도체막(120)과 제2 반도체막(220), 제1 매립 절연막(130)과 제2 매립 절연막(230), 제3 반도체막(180)과 제4 반도체막(280)은 트렌치(147)가 형성됨에 따라 완전히 분리될 수 있다. 반면에 제1 불순물 영역(110)과 제2 불순물 영역(210)은 트렌치(147)에 의해 완전히 분리되지 않을 수 있다.
이어서 트렌치(147)를 절연 물질로 채워 제1 소자 분리막(145)을 형성할 수 있다. 제1 소자 분리막(145)을 형성하는 것은, 예를 들어 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나로 트렌치(147)를 채우는 것을 포함할 수 있다.
도 7을 참조하면, 제3 반도체막(180) 내에 제2 소자 분리막(150, 155)을 형성하고, 제4 반도체막(280) 내에 제3 소자 분리막(250, 255)을 형성한다.
제3 반도체막(180) 내에 제2 소자 분리막(150, 155)을 형성하는 것은, 제3 반도체막(180) 내에 제1 매립 절연막(130)을 노출시키는 트렌치를 형성하고, 이를 채워 제2 소자 분리막(150, 155)을 형성하는 것일 수 있다.
도 7에 도시된 것과 같이, 제2 소자 분리막(150, 155)은 제1 소자 분리막(145)보다 얕게 형성될 수 있다. 구체적으로, 제1 소자 분리막(145)은 제1 불순물 영역(110) 또는 제2 불순물 영역(210)까지의 깊이를 가지고, 제2 소자 분리막(150, 155)은 제1 매립 절연막(130)까지의 깊이를 가질 수 있다.
또한, 제4 반도체막(280) 내에는 제3 소자 분리막(250, 255)이 형성될 수 있다. 제3 소자 분리막(250, 255)은 제2 소자 분리막(150, 155)과 동시에 형성될 수 있다. 따라서 제3 소자 분리막(250, 255)은 제2 소자 분리막(150, 155)과 실질적으로 동일하게 형성될 수 있다.
이후에 설명하는 것과 같이, 제2 소자 분리막(150, 155) 사이에는 제1 트랜지스터(190)가 형성되고, 제1 소자 분리막(145)과 제2 소자 분리막(155) 사이에는 제2 트랜지스터(195)가 형성된다.
도 8을 참조하면, 제1 반도체막(135)과 제2 반도체막(235)을 노출시키는 트렌치(135, 235)를 각각 형성한다. 트렌치(135)를 형성하는 것은 제3 반도체막(180)과 제1 매립 절연막(130)을 동시에 제거하는 것에 의한 것일 수 있다. 또한 트렌치(135)는 제1 소자 분리막(140)과 제2 소자 분리막(150) 사이에 형성되고, 트렌치(235)는 제1 소자 분리막(240)과 제3 소자 분리막(250) 사이에 형성된다.
트렌치(135)의 측벽은 제1 소자 분리막(140), 제1 매립 절연막(130) 및 제2 소자 분리막(150)의 측벽들에 의하여 정의될 수 있다. 몇몇 실시예에서, 트렌치(135)의 측벽은 제1 소자 분리막(140)의 측벽 상에 남은 제3 반도체막(180) 물질에 의해 정의될 수 있다.
도 9를 참조하면, 제3 반도체막(180) 상에 제1 트랜지스터(190) 및 제2 트랜지스터(195)를 형성하고, 제4 반도체막(280) 상에 제3 트랜지스터(290) 및 제4 트랜지스터(295)를 형성한다.
구체적으로, 제3 반도체막(180) 상에 제1 트랜지스터(190)와 제2 트랜지스터(195)를 형성하고, 제3 반도체막(180) 내에 제1 및 제2 소오스 영역(181, 186), 제1 및 제2 드레인 영역(182, 187)을 형성할 수 있다. 제1 및 제2 소오스 영역(181, 186) 또는 제1 및 제2 드레인 영역(182, 187)을 형성하는 것은, 제3 반도체막(180)으로부터 에피택셜 성장시키는 것일 수 있으나 이에 제한되는 것은 아니다. 또는 제1 및 제2 트랜지스터(190, 195)를 형성한 후 트랜지스터를 마스크로 제3 반도체막(180)에 불순물을 도핑함으로써 제1 및 제2 소오스 영역(181, 186) 또는 제1 및 제2 드레인 영역(182, 187)을 형성할 수도 있다.
트랜지스터(181, 186)를 형성하는 것은 제3 반도체막(180) 상에 절연막과 도전막을 형성하고, 상기 절연막과 도전막을 패터닝하여 채널 영역(182) 상에 게이트 절연막(192), 게이트 전극(191)을 형성하고, 게이트 전극(191)을 덮는 스페이서막을 형성하고 이를 식각하여 게이트 스페이서(193)를 만드는 것을 포함할 수 있다.
이상 게이트 퍼스트 방식으로 트랜지스터(190, 195)를 형성하는 것이 기술되었으나 본 발명이 이에 제한되는 것은 아니며, 게이트 라스트 방식으로 트랜지스터(190, 195)가 형성될 수도 있다.
제3 트랜지스터(290)와 제4 트랜지스터(295)의 형성은 제1 트랜지스터(190)와 제2 트랜지스터(195)의 제조와 유사한 순서를 통해 수행될 수 있다. 다만 제3 트랜지스터(290)와 제4 트랜지스터(295)가 제1 트랜지스터(190)와 제2 트랜지스터(295)와 동일한 구성을 갖는 것에 제한되지 않는다. 제3 트랜지스터(290)와 제4 트랜지스터(295)는 예를 들어 제1 트랜지스터(190) 또는 제2 트랜지스터(195)와 다른 문턱 전압을 갖기 위해 별도의 구성 요소를 포함하도록 형성될 수도 있다.
도 10은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 10을 참조하면, 도 8의 트렌치들(135, 235)을 형성하지 않은 상태에서 제3 반도체막(180)과 제4 반도체막(280) 상에 제1 내지 제4 트랜지스터들(190, 195, 290, 295)들이 형성되는 것이 도시된다.
앞서 도 8 및 도 9를 이용하여 설명한 반도체 장치의 제조 방법과 다른 점은, 제3 반도체막(180)과 제4 반도체막(280) 상에 제1 내지 제4 트랜지스터들(190, 195, 290, 295)들이 형성하기 전에, 트렌치(135, 235)를 형성하지 않는다는 점이다.
제1 내지 제4 트랜지스터들(190, 195, 290, 295)을 형성한 이후에, 층간 절연막(160)을 형성하고 제1 반도체막(120) 또는 제2 반도체막(220)을 노출시키는 컨택홀 형성할 수 있다. 이와는 달리, 제1 내지 제4 트랜지스터들(190, 195, 290, 295)을 형성한 후에 트렌치(135, 235)를 형성하고 이를 채우는 층간 절연막(160)을 형성할 수도 있다.
도 9와 도 11을 함께 참조하면, 제1 내지 제4 트랜지스터들(190, 195, 290, 295)을 덮도록 층간 절연막(160)을 형성한다. 층간 절연막(160)은 트렌치(135, 235)를 채우도록 형성될 수 있다.
층간 절연막(160)은 예를 들어 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 CVD(Chemical Vapor Deposition)과 같은 공정을 통해 형성될 수 있으나 이에 제한되는 것은 아니다.
도 12를 참조하면, 층간 절연막(160)을 식각하여 컨택홀(111~118, 211~218)을 형성한다.
도 12에 도시된 것과 같이, 본 발명의 반도체 장치들에 형성된 컨택홀은 두 가지 종류로 나누어질 수 있다. 제1 내지 제4 트랜지스터(190, 195, 290, 295) 상에 형성되는 컨택홀(111~113, 116~118, 211~213, 216~218)과, 제1 및 제2 반도체막(120, 220) 상에 각각 형성되는 제1 및 제2 웰 컨택홀(115, 215)이 있다.
제1 웰 컨택홀(115)은 제1 트랜지스터(190)와 인접하여 형성된다. 제1 웰 컨택홀(115)과 제1 트랜지스터(190) 사이에는 제1 소자 분리막(145)이 배치되지 않는다. 제1 웰 컨택홀(115)과 제1 트랜지스터(190) 사이에는 제2 소자 분리막(150)이 배치될 수 있다.
이어서 도 1을 다시 참조하면 컨택홀들을 도전 물질로 채워 컨택들(171~175, 176~178, 271~275, 276~278)을 형성한다. 컨택들(171~175, 176~178, 271~275, 276~278)을 형성하는 것은, 형성된 컨택홀(111~113, 116~118, 211~213, 216~218)을 도전 물질로 채우는 것일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 210: 불순물 영역
120, 320: 제1 반도체막 130, 330: 매립 절연막
125, 420: 제2 반도체막 125, 325: 제3 반도체막
160: 층간 절연막

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 제1 도전형의 제1 불순물 영역;
    상기 제1 불순물 영역과 인접하여 상기 기판 상에 형성된 제2 도전형의 제2 불순물 영역;
    상기 제1 불순물 영역 상에 형성된 제2 도전형의 제1 반도체막;
    상기 제2 불순물 영역 상에 형성된 제1 도전형의 제2 반도체막;
    상기 제1 반도체막 상에 형성된 제1 매립 절연막;
    상기 제2 반도체막 상에 형성된 제2 매립 절연막;
    상기 제1 매립 절연막 상에 형성된 제3 반도체막;
    상기 제2 매립 절연막 상에 형성된 제4 반도체막;
    상기 제1 반도체막 상에 각각 형성되는 제1 트랜지스터와 제2 트랜지스터;
    상기 제2 반도체막 상에 형성되는 제3 트랜지스터;
    상기 제2 트랜지스터와 상기 제3 트랜지스터 사이를 분리하는 제1 소자 분리막; 및
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이를 분리하고, 상기 제1 소자 분리막보다 얕게 형성되는 제2 소자 분리막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제4 반도체막 상에 형성되는 제4 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터와 상기 제3 트랜지스터는 제3 소자 분리막에 의해 분리되고,
    상기 제3 소자 분리막은 상기 제2 소자 분리막보다 얕게 형성되는 반도체 장치..
  3. 제 1항에 있어서,
    상기 제3 소자 분리막은 상기 제4 반도체 막 내에 형성되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2 소자 분리막은 상기 제1 반도체막과 상기 제2 반도체막을 완전히 분리하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 불순물 영역과 상기 제2 불순물 영역은 일부 접촉하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 소자 분리막은 상기 제3 반도체막 내에 형성되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제3 반도체막과 상기 제1 매립 절연막에 의해 노출된 상기 제1 반도체막 상에 형성된 제1 웰 컨택을 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제4 반도체막과 상기 제2 매립 절연막에 의해 노출된 상기 제2 반도체막 상에 형성된 제2 웰 컨택을 더 포함하는 반도체 장치
  9. 제 1항에 이어서,
    상기 제1 반도체막 및 상기 제2 반도체막을 전극으로 하고, 상기 매립 절연막을 유전체로 하여 커패시터가 형성되는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 소자 분리막은 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 개재되지 않는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 트랜지스터는 제1 소오스/드레인 영역을 포함하고,
    상기 제2 트랜지스터는 제2 소오스/드레인 영역을 포함하고,
    상기 제2 소자 분리막은 상기 제1 소오스/드레인 영역과 상기 제2 소오스/드레인 영역 사이에 개재되는 반도체 장치.
  12. 제 1항에 있어서,
    상기 제3 반도체막은 제1 도전형을 갖고, 상기 제4 반도체막은 제2 도전형을 갖는 반도체 장치.
  13. 제 1항에 있어서,
    상기 제3 반도체막은 제2 도전형을 갖고, 상기 제4 반도체막은 제1 도전형을 갖는 반도체 장치.
  14. 기판;
    상기 기판 상에 서로 접촉하는 제1 도전형의 제1 불순물 영역과 제2 도전형의 제2 불순물 영역;
    상기 제1 불순물 영역 상에 형성된 제2 도전형의 제1 반도체막;
    상기 제2 불순물 영역 상에 형성된 제1 도전형의 제2 반도체막;
    상기 제1 반도체막과 상기 제2 반도체막 상에 형성된 매립 절연막;
    상기 매립 절연막 상에, 상기 제1 반도체막과 중첩되는 제3 반도체막과 상기 제2 반도체막과 중첩되는 제4 반도체막;
    상기 제3 반도체막 내에 형성되는 제1 소자 분리막; 및
    상기 제1 반도체막과 상기 제2 반도체막 사이를 완전히 분리하는 제2 소자 분리막을 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제3 반도체막 상에, 상기 제1 소자 분리막 양측에 형성된 제1 트랜지스터와 제2 트랜지스터, 및
    상기 제4 반도체막 상에 형성된 제3 트랜지스터를 더 포함하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 제4 반도체막 내에 형성되는 제3 소자 분리막, 및
    상기 제4 반도체막 상에 형성되는 제4 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터는 상기 제3 소자 분리막의 일측에 형성되고, 상기 제4 트랜지스터는 상기 제3 소자 분리막의 타측에 형성되는 반도체 장치.
  17. 제 14항에 있어서,
    상기 제3 반도체막과 상기 제1 매립 절연막에 의해 노출된 상기 제1 반도체막 상에 형성된 제1 웰 컨택을 더 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제4 반도체막과 상기 제2 매립 절연막에 의해 노출된 상기 제2 반도체막 상에 형성된 제2 웰 컨택을 더 포함하는 반도체 장치.
  19. 기판 상에 서로 인접하는 제1 도전형의 제1 불순물 영역과 제2 도전형의 제2 불순물 영역을 형성하고,
    상기 제1 불순물 영역과 상기 제2 불순물 영역 상에 매립 절연막을 형성하고,
    상기 매립 절연막 상에 서로 인접하는 제3 반도체막과 제4 반도체막을 형성하되 상기 제3 반도체막은 상기 제1 반도체막과 오버랩되고 상기 제4 반도체막은 상기 제2 반도체막과 오버랩되고,
    상기 제1 반도체막과 상기 제2 반도체막 내로 형성되는 트렌치를 형성하고,
    상기 트렌치를 채워 제1 소자 분리막을 형성하고,
    상기 제3 반도체막 상에 제1 트랜지스터와 제2 트랜지스터를 형성하고,
    상기 제3 반도체막 내에, 상기 제1 트랜지스터와 상기 제2 트랜지스터를 구분하는 제2 소자 분리막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 기판;
    상기 기판 상에 형성된 제1 도전형의 제1 불순물 영역;
    상기 제1 불순물 영역과 인접하여 상기 기판 상에 형성된 제2 도전형의 제2 불순물 영역;
    상기 제1 불순물 영역 상에 형성된 제2 도전형의 제1 반도체막;
    상기 제2 불순물 영역 상에 형성된 제1 도전형의 제2 반도체막;
    상기 제1 반도체막 상에 형성된 제1 매립 절연막;
    상기 제2 반도체막 상에 형성된 제2 매립 절연막;
    상기 제1 매립 절연막 상에 형성된 제3 반도체막;
    상기 제2 매립 절연막 상에 형성된 제4 반도체막;
    상기 제1 반도체막 상에 형성되는 제1 트랜지스터;
    상기 제2 반도체막 상에 형성되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이를 분리하는 제1 소자 분리막;
    상기 제3 반도체막 내에 상기 제1 소자 분리막보다 얕게 형성되는 제2 소자 분리막; 및
    상기 제1 반도체막과 연결되는 제1 웰 컨택으로 상기 제1 웰 컨택은 상기 제1 트랜지스터와 상기 제1 소자 분리막 사이에 배치되지 않는 반도체 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140015052A1 (en) * 2012-07-13 2014-01-16 Stmicroelectronics Sa ON-SOI integrated circuit comprising a thyristor (SCR) for protection against electrostatic discharges
US20160013206A1 (en) * 2013-02-28 2016-01-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Low leakage dual sti integrated circuit including fdsoi transistors

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7018873B2 (en) 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US8525292B2 (en) 2011-04-17 2013-09-03 International Business Machines Corporation SOI device with DTI and STI
US8598663B2 (en) 2011-05-16 2013-12-03 International Business Machines Corporation Semiconductor structure having NFET and PFET formed in SOI substrate with underlapped extensions
US8445356B1 (en) 2012-01-05 2013-05-21 International Business Machines Corporation Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
US8653596B2 (en) 2012-01-06 2014-02-18 International Business Machines Corporation Integrated circuit including DRAM and SRAM/logic
US8482070B1 (en) 2012-08-01 2013-07-09 Stmicroelectronics (Crolles 2) Silicon-on-insulator CMOS integrated circuit with multiple threshold voltages and a method for designing the same
US9385708B2 (en) 2014-03-17 2016-07-05 Stmicroelectronics International N.V. Methodology to avoid gate stress for low voltage devices in FDSOI technology
US9691669B1 (en) 2015-08-28 2017-06-27 Pdf Solutions, Inc. Test structures and methods for measuring silicon thickness in fully depleted silicon-on-insulator technologies

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140015052A1 (en) * 2012-07-13 2014-01-16 Stmicroelectronics Sa ON-SOI integrated circuit comprising a thyristor (SCR) for protection against electrostatic discharges
US20160013206A1 (en) * 2013-02-28 2016-01-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Low leakage dual sti integrated circuit including fdsoi transistors

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