KR20180111534A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20180111534A
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trench
region
gate
gate electrode
substrate
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KR1020180031063A
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마사히로 하타케나카
미츠히로 요시무라
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에이블릭 가부시키가이샤
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Abstract

(과제) 게이트 전극을 인출하는 부분의 셀 외주 영역의 트렌치와, 종형 트랜지스터를 구성하는 셀 영역의 트렌치를 동일한 폭으로 형성하여, 칩 면적의 축소화가 가능한 도체 장치 및 그 제조 방법을 제공한다.
(해결 수단) 게이트 컨택트공을, 셀 외주 영역의 트렌치 바로 위에 자기 정합적으로 형성하여, 게이트 배선 전극을 접속시킨다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 트렌치 게이트를 구비한 종형 MOSFET 를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종형 MOSFET 중 하나로서, 게이트 전극을 기판에 형성한 트렌치 내부에 매립하여 세로 방향으로 전류를 흐르게 하는, 트렌치 게이트를 구비한 구조로 한 것이 알려져 있다. 그와 같은 트렌치 내부의 게이트 전극을, 게이트 금속 배선을 경유하여 게이트 패드에 전기적으로 접속시키는 방법으로서, 예를 들어, 특허문헌 1 에는, 트렌치 상의 층간 절연막을 관통하는 게이트 컨택트공을 트렌치 바로 위에 형성하는 구성이 제안되어 있다. 이로써, 게이트 전극을 트렌치 상각부 (上角部) 의 절연 내압이 낮은 게이트 절연막 상에 형성하지 않고 게이트 금속 배선과 접속시킬 수 있어, 게이트 절연막 파괴에 대한 신뢰성의 향상과, 게이트 저항의 저감에 의한 트랜지스터 성능의 향상을 가능하게 하고 있다.
일본 공개특허공보 2014-72412호
그러나, 특허문헌 1 의 종래의 게이트 컨택트공을 트렌치 바로 위에 형성하는 방법에 있어서는, 공정 편차의 영향을 고려하여, 트렌치의 폭을 게이트 컨택트공보다 넓게 형성할 필요가 있으므로, 트렌치의 폭을 축소시킬 수 없어, 칩 면적 축소에 대해 추가로 개선의 여지가 있다.
본 발명은, 상기의 점을 감안하여, 칩 면적의 축소화가 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해, 본 발명은 이하와 같은 반도체 장치로 한다.
즉, 기판에 형성된 트렌치와, 상기 트렌치의 내측의 바닥면 및 측면을 덮도록 형성된 게이트 절연막과, 상기 게이트 절연막을 개재하여 트렌치 내에 매립된 게이트 전극을 갖고, 종형 트랜지스터를 포함하는 셀 영역과, 상기 게이트 전극 상에 형성된 게이트 금속 배선을 포함하는 게이트 전극 인출 영역을 구비한 반도체 장치로서, 상기 게이트 전극 인출 영역은, 상기 트렌치 내에 상기 기판 표면보다 낮고, 상기 트렌치 바닥면보다 높은 소정의 높이까지 매립된 상기 게이트 전극과, 상기 소정의 높이로부터 상기 기판 표면의 높이까지의 상기 트렌치의 측면을 따라 형성된 측벽 절연 영역과, 하측 부분이 상기 게이트 전극에 접하고, 상기 측벽 절연 영역에 둘러싸인 영역에 형성된 게이트 금속 배선을 구비하는 것을 특징으로 한다.
또, 본 발명의 제조 방법은, 기판 상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층에 개구부를 형성하고, 개구부 내부에 노출된 기판을 에칭하여, 제 1 트렌치와 제 2 트렌치를 형성하는 공정과, 상기 제 1 트렌치 및 제 2 트렌치의 내측의 바닥면 및 측면을 덮도록 게이트 절연막을 형성하는 공정과, 상기 기판 상면의 전체면에 걸쳐, 상면이 평탄해질 때까지 게이트층을 퇴적하는 공정과, 상면이 상기 제 1 트렌치 및 제 2 트렌치의 바닥면으로부터 상기 기판 표면까지의 사이의 소정의 높이가 될 때까지 상기 게이트층을 에칭하여, 게이트 전극을 형성하는 공정과, 상기 기판 상면의 전체면에 걸쳐, 상면이 평탄해질 때까지 제 2 절연층을 퇴적하는 공정과, 상기 제 2 절연층을 상기 제 1 절연층의 상면이 노출될 때까지 에치 백하는 공정과, 상기 제 2 트렌치 내부의 상기 게이트 전극 상의 상기 제 2 절연층을 선택적으로 에칭하는 공정과, 상기 제 1 트렌치 주변의 상기 제 1 절연층을 선택적으로 에칭하여, 상기 제 1 트렌치 주변의 기판 표면을 노출시키는 공정과, 상기 기판 상면의 전체면에 걸쳐 제 3 절연층을, 상기 제 2 트렌치를 완전히 매립하지 않는 막 두께로 퇴적하는 공정과, 상기 제 3 절연층에 대해 이방성 에칭을 실시하여, 상기 제 2 트렌치 내부의 상기 게이트 전극 상의 측벽에 측벽 절연 영역을 남기는 공정과, 상기 제 2 트렌치 내부의 상기 측벽 절연 영역에 둘러싸이는 영역에, 상기 게이트 전극과 접하여 게이트 금속을 매립하는 게이트 금속 형성 공정을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 게이트 컨택트공을 트렌치에 대해 자기 정합적으로 형성하기 때문에, 트렌치 폭을, 제조 편차를 고려하여 넓힐 필요는 없어, 칩 면적의 축소화를 가능하게 하고 있다.
도 1 은 본 발명의 제 1 실시형태인 종형 트렌치 MOSFET 의 일부 평면도이다.
도 2 의 (a) 는 도 1 의 A-A' 선 부근에 있어서의 개략 단면도이고, (b) 는 도 1 의 B-B' 선에 있어서의 개략 단면도이다.
도 3 은 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 4 는 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 5 는 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 6 은 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 7 은 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 8 은 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 9 는 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 10 은 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 11 은 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 12 는 제 2 실시형태인 종형 트렌치 MOSFET 의 일부 평면도이다.
도 13 은 도 12 의 C-C' 선 부근에 있어서의 개략 단면도이다.
도 14 는 본 발명의 제 2 실시형태인 반도체 장치의 모식 회로도이다.
이하, 도면을 참조하여 본 발명에 관련된 반도체 장치를 실시예에 입각하여 상세하게 설명한다.
또, 이하의 실시형태에서는 N 채널형의 종형 트렌치 MOSFET 에 의해 본 발명을 구체화하고 있다. 또한, P 채널형의 트렌치 MOSFET 에 대해서도, 각 영역의 도전형을 반대로 함으로써 이하의 설명을 동일하게 적용할 수 있다.
도 1 은 제 1 실시형태에 관련된 종형 트렌치 MOSFET 를 갖는 반도체 장치 (100) 의 일부 평면도이고, 도 2(a) 는 도 1 의 A-A' 선 부근에 있어서의 개략 단면도이고, 도 2(b) 는 도 1 의 B-B' 선 부근에 있어서의 개략 단면도이다.
도 1 은, 격자상 레이아웃의 종형 트렌치 MOSFET 의, 칩 외주 근방의 모습을 나타내고 있다 (동 도면은, 기판 (130) 의 표면의 모습을 나타내고, 기판 (130) 표면보다 위의 부분을 생략하고 있다). 종형 트렌치 MOSFET 는, 드레인 전류를 지면의 안쪽에서 앞쪽으로 흐르게 하기 위해, 제 1 트렌치 (106a) 를 포함하는 종형 트랜지스터를 구성하는 제 1 셀 영역 (114a) 과, 트렌치 내부에 매립한 게이트 전극 (도시 생략) 의 전위를 트렌치 밖으로 인출하기 위한, 제 1 트렌치 (106a) 와 접속된 제 2 트렌치 (106b) 를 포함하는 셀 외주 영역 (115) 과, 제 1 셀 영역 (114a) 과 셀 외주 영역 (115) 사이에서 서로의 트렌치 형상을 정합시키기 위한 제 2 셀 영역 (114b) 을 구비한다. 이들 3 개의 영역에 형성되는 트렌치와, 트렌치 바닥면 및 측면에 형성되는 게이트 절연막과, 트렌치 내부에 매립된 게이트 전극은 끊어진 곳 없이 연결되어 있다. 그 때문에, 셀 외주 영역 (115) 으로부터 트렌치 밖으로 취출되는 게이트 전극의 전위는, 어느 위치의 트렌치 내부의 게이트 전극에 있어서도 동일한 전위가 된다.
제 1 셀 영역 (114a) 은, 종횡으로 교차하여 배치된 제 1 트렌치 (106a) 에 있어서, 인접하는 제 1 트렌치 (106a) 의 중심선 사이에서 구획된 격자상의 영역이다. 제 1 셀 영역 (114a) 에는, 중심에 P 형의 베이스 컨택트 영역 (103b) 이 형성되고, 베이스 컨택트 영역 (103b) 의 사방을 둘러싸도록 N 형의 소스 영역 (104) 이 형성되고, 또한 소스 영역 (104) 의 사방을 둘러싸도록 제 1 트렌치 (106a) 가 형성되어 있다. 제 1 트렌치 (106a) 내부에는, 바닥면측의 게이트 전극 (도시 생략) 과, 그 상면측의 제 1 층간 절연막 (109) 이 매립되어 있고, 기판 (130) 표면에 있어서는, 제 1 층간 절연막 (109) 이 노출되어 있다.
종형 트렌치 MOSFET 에 있어서, 드레인 전극 (도시 생략) 으로부터 흘러 든 전류는, 제 1 셀 영역 (114a) 의 제 1 트렌치 (106a) 의 측벽 근방에 형성되는 채널 (도시 생략) 을 지나 소스 영역 (104) 에 들어가고, 기판 (130) 표면에 형성한 소스 전극 (도시 생략) 으로 흘러 나간다.
제 2 셀 영역 (114b) 은, 셀 외주 영역 (115) 과 인접하는 방향을 제외하고, 삼방이 제 1 트렌치 (106a) 에 둘러싸여 있다. 소스 영역 (104) 은, 그 제 1 트렌치 (106a) 를 따라 형성된다. 또, 베이스 컨택트 영역 (103b) 은, 삼방이 소스 영역 (104) 으로 둘러싸이도록 형성되고, 셀 외주 영역 (115) 을 향하는 일방은 셀 외주 영역 (115) 과 접하고 있다.
셀 외주 영역 (115) 은, 제 2 셀 영역 (114b) 이 일렬로 나열된 제 1 방향 (도 1 에서는 지면의 상하 방향) 에 평행하게 연장된, 제 1 트렌치 (106a) 와 동일한 폭을 갖는 제 2 트렌치 (106b) 를 구비하고 있다. 또한, 제 2 트렌치 (106b) 에는 제 1 방향과 수직인 제 2 방향을 따라 제 2 셀 영역 (114b) 으로부터 (도 1 에서는 지면의 좌우 방향의 좌측으로부터) 제 1 트렌치 (106a) 가 연장되어 오고 있고, 제 2 트렌치 (106b) 에 접속되어 있다. 제 1 트렌치 (106a) 및 제 2 트렌치 (106b) 사이에는, 베이스 컨택트 영역 (103b) 이 형성되어 있다.
제 1 트렌치 (106a) 의 단부가 접속된 제 2 트렌치 (106b) 는, 칩 외주에 걸쳐, 복수의 제 1 셀 영역 (114a) 및 복수의 제 1 셀 영역 (114a) 을 둘러싸는 제 2 셀 영역 (114b) 을 추가로 둘러싸도록 배치되어 있다.
제 2 트렌치 (106b) 의 측면의 내측에는, 측벽 절연 영역 (120) (사이드 스페이서) 이 형성되어 있다. 이 측벽 절연 영역 (120) 의 내측을 게이트 컨택트공 (110) 으로 하고, 게이트 컨택트공 (110) 내부에 게이트 금속 배선 (111) 이 형성되어 있다. 이 게이트 금속 배선 (111) 은, 제 2 트렌치 (106b) 내부의 하부에 형성된 게이트 전극 (도시 생략) 과 접속되어 있다. 측벽 절연 영역 (120) 은, 칩 외주에 걸쳐 형성되는 제 2 트렌치 (106b) 의 측면을 덮도록 형성되어 있다. 제 1 트렌치 (106a) 와 제 2 트렌치 (106b) 가 접속되는 부분에 있어서는, 제 1 트렌치 (106a) 내부에 매립된 제 1 층간 절연막 (109) 과, 측벽 절연 영역 (120) 이 접하고 있다. 그것에 의해, 게이트 컨택트공 (110) 내부의 게이트 금속 배선 (111) 은, 제 2 트렌치 (106b) 내부의 측면에 있어서, 측벽 절연 영역 (120) 으로 둘러싸이고, 게이트 전극 이외의 영역과 전기적으로 절연되어 있다.
일반적으로, 트랜지스터의 채널을 형성하기 위한 트렌치의 폭은, 프로세스의 최소 가공폭으로 형성된다. 그것에 의해, 방대한 트렌치의 레이아웃 면적이 억제되고, 칩 면적이 축소된다. 한편, 게이트 전극 취출을 위해 트렌치 상에 게이트 컨택트공을 형성하는 경우의 종래의 트렌치폭은, 게이트 컨택트공과 트렌치 사이의 마스크 어긋남 등의 제조 편차를 고려하여, 게이트 컨택트공보다 크게 설정된다. 그 때문에, 게이트 전극 취출부의 트렌치는, 채널 형성을 위한 트렌치보다 커져, 칩 면적의 증대의 억제가 곤란해진다. 제 1 실시형태에 있어서는, 측벽 절연 영역 (120) 을 형성함으로써, 채널을 형성하기 위한 제 1 트렌치 (106a) 와 제 2 트렌치 (106b) 를 동일한 프로세스 최소 가공폭으로 형성하고 있다. 이것은, 게이트 컨택트공 (110) 을, 제 2 트렌치 (106b) 내부에 자기 정합적으로 형성하고 있기 때문이다. 그 때문에, 칩 면적의 증대를 억제하는 것이 가능하다.
또, 도 2(a) 의 단면도 (도 1 의 A-A' 선에 있어서의 단면) 에 나타내는 바와 같이, 제 1 실시형태에 관련된 반도체 장치 (100) 는, N＋ 형의 고농도 반도체 기판 (101) 에 저농도의 N－ 형의 에피택셜층 (102) 이 형성된 기판 (130) 을 사용하여 제조된다. 이 기판 (130) 내부의 고농도 반도체 기판 (101) 과 에피택셜층 (102) 은, 모두 종형 트렌치 MOSFET 의 드레인 영역 (116) 이 된다.
제 1 셀 영역 (114a) 의 에피택셜층 (102) 상에는, 에피택셜층 (102) 보다 농도가 높은 P 형의 베이스 영역 (103a) 이 형성되어 있다. 그 베이스 영역 (103a) 상에, 고농도의 P＋ 형의 베이스 컨택트 영역 (103b) 이 형성되고, 그 베이스 컨택트 영역 (103b) 을 둘러싸도록, N＋ 형의 소스 영역 (104) 이 형성되어 있다. 또, 소스 영역 (104) 의 주위에는, 소스 영역 (104) 과 베이스 영역 (103a) 을 관통하여 에피택셜층 (102) 에 달하는 깊이의 제 1 트렌치 (106a) 가 형성되어 있다.
제 1 트렌치 (106a) 의 내측에 있어서는, 게이트 절연막 (107) 이, 제 1 트렌치 (106a) 의 바닥면과, 제 1 트렌치 (106a) 의 바닥면으로부터 제 1 높이 (H1) 의 높이까지의 측면을 덮고 있다. 제 1 트렌치 (106a) 내부의 게이트 절연막 (107) 상에는, 제 1 높이 (H1) 까지 폴리 실리콘 등의 게이트 전극 (108) 이 매립되어 있다. 또 제 1 트렌치 (106a) 내부의 제 1 높이 (H1) 로부터 기판 (130) 의 표면을 넘는 높이의 영역까지에는, 제 1 층간 절연막 (109) 이 형성되어 있다.
제 2 셀 영역 (114b) 의 에피택셜층 (102) 상에는, 제 1 셀 영역 (114a) 과 마찬가지로, P 형의 베이스 영역 (103a), P＋ 형의 베이스 컨택트 영역 (103b), 소스 영역 (104) 이 형성되고, 제 1 셀 영역 (114a) 과 마찬가지로 제 1 트렌치 (106a) 가 형성되어 있다. 이 제 1 트렌치 (106a) 내부에는, 앞서 서술한 게이트 절연막 (107), 게이트 전극 (108), 제 1 층간 절연막 (109) 이 형성되어 있다.
이 제 1 셀 영역 (114a) 과 제 2 셀 영역 (114b) 이 형성되어 있는 기판 (130) 표면과, 제 1 층간 절연막 (109) 상에는 소스 전극 (112) 이 형성되고, 소스 영역 (104) 과 베이스 컨택트 영역 (103b) 에 소스 전위가 공급된다. 또, 기판 (130) 이면에는 드레인 전극 (113) 이 형성되고, 고농도 반도체 기판 (101) 과 에피택셜층 (102) 으로 이루어지는 드레인 영역 (116) 에 드레인 전위가 공급된다.
셀 외주 영역 (115) 에 있어서는, 에피택셜층 (102) 상에, 제 1 셀 영역 (114a) 과 제 2 셀 영역 (114b) 과 마찬가지로, P 형의 베이스 영역 (103a) 이 형성되고, 베이스 영역 (103a) 상에, P＋ 형의 베이스 컨택트 영역 (103b) 이 형성되어 있다. 이 셀 외주 영역 (115) 에는, 베이스 영역 (103a) 을 관통하여 에피택셜층 (102) 에 달하는 깊이의 제 2 트렌치 (106b) 가 형성되어 있지만, 그 폭과 깊이는 제 1 트렌치 (106a) 와 동일하다.
제 2 트렌치 (106b) 의 내측에 있어서는, 제 1 트렌치 (106a) 와 마찬가지로, 게이트 절연막 (107) 이, 제 2 트렌치 (106b) 의 바닥면과, 제 2 트렌치 (106b) 의 바닥면으로부터 제 1 높이 (H1) 의 높이까지의 측면을 덮고 있다. 제 2 트렌치 (106b) 내부의 게이트 절연막 (107) 상에는, 제 1 높이 (H1) 까지 폴리 실리콘 등의 게이트 전극 (108) 이 매립되어 있다.
다만, 제 1 트렌치 (106a) 와 달리, 제 2 트렌치 (106b) 의 주위의 기판 (130) 의 표면 상에는 마스크 절연막 (105) 이 형성되고, 제 2 트렌치 (106b) 의 개구부 상에 동일한 사이즈의 마스크 절연막 (105) 의 개구부가 형성되어 있다. 그리고, 제 2 트렌치 (106b) 내부의 제 1 높이 (H1) 로부터 기판 (130) 표면을 넘고, 마스크 절연막 (105) 의 상면에까지 달하는 개구부 측면에는 측벽 절연 영역 (120) 이 형성되어 있다. 이 측벽 절연 영역 (120) 은, 후술하는 제 2 층간 절연막을 이방성 에칭함으로써 형성되는, 제 2 층간 절연막의 사이드 스페이서이다. 측벽 절연 영역 (120) 은 사이드 스페이서로서, 게이트 전극 (108) 의 상면으로부터 제 2 트렌치 (106b) 의 최상단에 걸쳐 형성되게 된다. 여기서 제 2 트렌치 (106b) 의 최상단이란, 마스크 절연막 (105) 의 상면 단부를 말한다. 게이트 전극 (108) 의 상면으로부터 기판 (130) 의 상면 사이에는 측벽 절연 영역 (120) 의 하부가 있으므로, P＋ 형의 베이스 컨택트 영역 (103b) 이 제 2 트렌치 (106b) 의 내부에 노출되지 않는다. 측벽 절연 영역 (120) 은, 개구부 측면에 있어서의 두께가 1000 Å 이상으로 되어 있고, 80 V 이상의 게이트 전위에 대해서도 파괴되지 않는 절연 내압이 유지되어 있다. 수 100 Å 의 게이트 절연막을 트렌치 내부로부터 트렌치 상각부를 경유하여 트렌치 밖으로 연장시켜, 그 위에 형성되는 게이트 전극을 절연하는 종래의 구조에 대해, 제 1 실시형태는, 과대한 게이트 전위에 대한 절연성이 높고, 그 절연성을 장기적으로 유지하는 장기 신뢰성도 구비하고 있다.
그 측벽 절연 영역 (120) 의 내측에는, 게이트 금속 배선 (111) 이 형성되어 있다. 게이트 금속 배선 (111) 은, 제 2 트렌치 (106b) 내부의 게이트 전극 (108) 과 전기적으로 접속되고, 제 2 트렌치 (106b) 밖에 형성되어 있는 게이트 패드 (도시 생략) 로부터의 게이트 전위를 게이트 전극 (108) 에 공급한다. 앞선 측벽 절연 영역 (120) 은, 게이트 전극 (108) 에 대한 게이트 컨택트공 (110) 의 역할을 한다.
또, 도 2(b) 의 단면도 (도 1 의 B-B' 선에 있어서의 단면) 에 나타내는 바와 같이, 지면 가로 방향으로 뻗는 제 1 트렌치 (106a) 는, 지면 앞쪽에서 안쪽을 향하는 제 2 트렌치 (106b) 와 접속되어 있다. 그리고, 제 1 트렌치 (106a) 내부에 매립된 게이트 전극 (108) 은, 끊어진 곳 없이 제 2 트렌치 (106b) 내부에까지 형성된다. 제 2 트렌치 (106b) 내부의 게이트 전극 (108) 은, 측벽 절연 영역 (120) 에 둘러싸인 게이트 컨택트공 (110) 을 통하여, 게이트 금속 배선 (111) 에 접속되어 있다. 이와 같이, 제 2 트렌치 (106b) 내부에 매립된 게이트 전극 (108) 은, 트렌치의 상각부를 지나 제 2 트렌치 (106b) 의 밖으로 인출되지 않는다. 또 트렌치 상각부는, 측벽 절연 영역 (120) 과 마스크 절연막 (105) 에 둘러싸여 있고, 게이트 금속 배선 (111) 이 기판 (130) 에 대해 높은 절연 내압을 구비하는 구성으로 되어 있다.
이상과 같이, 제 1 실시형태는, 종래와 같이 게이트 전극을 트렌치 밖으로 인출하기 위해, 게이트 절연 내압이 낮은 트렌치 상각부의 게이트 절연막 상에 게이트 전극을 형성하지 않고, 게이트 컨택트공을 트렌치 바로 위에 형성하여, 게이트 금속 배선을 접속시키고 있다. 그 때문에, 게이트 절연막 파괴에 대한 높은 신뢰성과, 동시에 게이트 저항의 저감을 가능하게 하고 있다. 또, 이 게이트 컨택트공을, 트렌치에 대해 자기 정합적으로 형성하기 때문에, 트렌치 폭을 프로세스 최소 가공폭으로 형성할 수 있어, 칩 면적의 축소화를 가능하게 하고 있다.
다음으로, 제 1 실시형태에 관련된 반도체 장치의 제조 방법에 대해 도 3 내지 도 11 을 참조하면서 설명한다. 도 3 내지 도 11 은 모두 도 1 의 A-A' 선 부근에 있어서의 단면도에 대응하고 있다.
먼저, 도 3 에 나타내는 바와 같이, 고농도 불순물을 함유하는 N＋ 형의 고농도 반도체 기판 (101) 상에, N－ 형의 에피택셜층 (102) 을 구비한 기판 (130) 을 준비한다. 다음으로, 기판 (130) 상에서 P 형의 베이스 영역 (103a) 을, 이온 주입과 열 확산에 의해 형성한다. 다음으로, N＋ 형의 소스 영역 (104) 과, 베이스 영역 (103a) 보다 고농도의 베이스 컨택트 영역 (103b) 을 기판 (130) 표면에서 형성한다. 이 때, 기판 (130) 에 있어서, 베이스 영역 (103a) 의 하측의, 고농도 반도체 기판 (101) 과 에피택셜층 (102) 의 부분이 드레인 영역 (116) 이 된다.
다음으로 도 4 에 나타내는 바와 같이, 기판 (130) 상에 절연막을 LPCVD (Low Pressure Chemical Vapor Deposition) 법으로 1000 Å 이상의 막 두께로 퇴적한다. 그리고 그 절연막의 트렌치 형성 예정 영역을 에칭하여 기판 (130) 표면을 노출시키고, 마스크 절연막 (105) 을 형성한다. 다음으로, 이 마스크 절연막 (105) 을 마스크로 하여 실리콘 에칭을 실시하고, 소스 영역 (104) 및 베이스 영역 (103a) 을 관통하여, 드레인 영역 (116) 에 달하는 제 1 트렌치 (106a), 제 2 트렌치 (106b) 를 형성한다.
다음으로, 도 5 에 나타내는 바와 같이, 마스크 절연막 (105) 을 남긴 채로, 제 1 트렌치 (106a), 제 2 트렌치 (106b) 의 내측의 바닥면 및 측면을 덮도록 게이트 절연막 (107) 을 형성한다. 다음으로, 도전성의 폴리 실리콘 등의 게이트층을, 상면이 평탄해질 때까지 기판 전체면에 걸쳐 퇴적한다. 다음으로, 이 게이트층을, 제 1 높이 (H1) 까지 에치 백하여, 제 1 트렌치 (106a), 제 2 트렌치 (106b) 의 내부에 게이트 전극 (108) 을 형성한다. 제 1 높이 (H1) 는, 소스 영역 (104) 과 드레인 영역 (116) 사이에서 채널이 도중에 끊어지지 않도록, 기판 (130) 표면으로부터 소스 영역 (104) 의 바닥면 사이의 위치를 설정한다. 게이트·소스간 용량의 저감, 및 게이트·소스간 쇼트 불량 발생의 저감을 위해, 제 1 높이 (H1) 는, 소스 영역 (104) 의 바닥면과 동일한 위치인 것이 바람직하다.
다음으로, 도 6 에 나타내는 바와 같이, 기판 (130) 상에 제 1 층간 절연막 (109) 을 LPCVD 법으로, 단차를 매립하여 상면이 평탄화될 때까지 기판 전체면에 걸쳐 퇴적한다. 예를 들어, 제 1 트렌치 (106a), 제 2 트렌치 (106b) 의 폭이 0.5 ㎛ 인 경우, 상면의 평탄화를 위해, 제 1 층간 절연막 (109) 을 0.5 ㎛ 의 두께 이상으로 퇴적하는 것이 바람직하다. 이 제 1 층간 절연막 (109) 은, 마스크 절연막 (105) 에 대해 에칭 선택성을 갖는 막을 채용한다. 예를 들어, 마스크 절연막 (105) 에 실리콘 산화막, 제 1 층간 절연막 (109) 에 실리콘 질화막이라는 조합으로 해도 된다.
다음으로, 도 7 에 나타내는 바와 같이, 제 1 층간 절연막 (109) 을 에치 백하여, 제 1 트렌치 (106a), 제 2 트렌치 (106b) 이외의 영역에 마스크 절연막 (105) 을 노출시킨다. 이 때, 마스크 절연막 (105) 의 표면의 노출을 기점으로, 엔드 포인트 검출 등으로 에칭을 정지시키므로, 제 1 층간 절연막 (109) 이, 기판 (130) 표면보다 위에 상면이 위치한 상태로 남겨진다. 그 때문에, 에칭 편차 등에 의해 오버 에칭이 과잉으로 이루어졌다고 해도, 게이트 전극 (108) 이 노출될 때까지 제 1 층간 절연막 (109) 이 제거되어, 게이트 전극 (108) 과 이후에 형성하는 소스 전극간 사이의 쇼트 불량이 발생하는 것을 방지할 수 있다.
다음으로, 도 8 에 나타내는 바와 같이, 기판 (130) 상을 포토레지스트 (117) 로 덮은 후, 포토리소그래피 기술에 의해, 제 2 트렌치 (106b) 위 및 그 주변의 포토레지스트 (117) 를 개구시킨다. 그리고 그 포토레지스트 (117) 와, 일부 노출된 마스크 절연막 (105) 을 마스크로 하여, 제 2 트렌치 (106b) 내부의 제 1 층간 절연막 (109) 을 웨트 에칭 등의 방법으로 제거하고, 제 2 트렌치 (106b) 내부에 있어서 게이트 전극 (108) 을 노출시킨다.
다음으로, 도 9 에 나타내는 바와 같이, 기판 (130) 상을 포토레지스트 (117) 로 덮은 후, 포토리소그래피 기술에 의해, 제 2 트렌치 (106b) 위 및 그 주변 이외의 영역의 포토레지스트 (117) 를 개구시킨다. 그리고 그 포토레지스트 (117) 를 마스크로 하여, 제 1 트렌치 (106a) 주변의 마스크 절연막 (105) 을 제거하고, 기판 (130) 표면의 소스 영역 (104) 과 베이스 컨택트 영역 (103b) 을 노출시킨다.
다음으로, 도 10 에 나타내는 바와 같이, 제 2 층간 절연막 (118) 을 LPCVD 법으로, 제 2 트렌치 (106b) 를 완전히 매립하지 않을 정도의 막 두께로 기판 (130) 의 전체면에 걸쳐 퇴적한다. 예를 들어, 제 2 층간 절연막 (118) 을 0.1 내지 0.2 ㎛ 의 막 두께로 퇴적함으로써, 제 2 트렌치 (106b) 를 완전히 매립하지 않고, 제 2 트렌치 (106b) 바닥면과 트렌치 밖에 있어서 거의 동등한 막 두께의 제 2 층간 절연막 (118) 을 형성할 수 있다.
다음으로, 도 11 에 나타내는 바와 같이, 제 2 층간 절연막을, 이방성 드라이 에칭으로 에치 백하고, 다시 기판 (130) 표면의 소스 영역 (104) 과 베이스 컨택트 영역 (103b) 을 노출시킨다. 이 때, 예를 들어 제 1 층간 절연막 (109) 과 제 2 층간 절연막 (118) 을 동일한 재질의 막으로 형성한 경우, 제 1 층간 절연막 (109) 이 이 공정에서 과잉으로 깎일 가능성이 있다. 그러나, 제 1 트렌치 (106a) 상의 제 1 층간 절연막 (109) 의 상면은, 기판 (130) 표면보다 위에 위치한 상태이기 때문에, 제 1 트렌치 (106a) 내부의 게이트 전극 (108) 이 노출될 때까지 제 1 층간 절연막 (109) 이 제거되어, 게이트 전극 (108) 과 이후에 형성하는 소스 전극간 사이의 쇼트 불량이 발생하는 것을 방지할 수 있다.
한편, 이방성 드라이 에칭을 채용하였으므로, 급준한 단차 부분에는 제 2 층간 절연막의 사이드 스페이서가 남는다. 그 때문에, 제 2 트렌치 (106b) 내부의 제 1 높이 (H1) 보다 높은 측면에도, 베이스 컨택트 영역 (103b) 을 덮도록, 측벽 절연 영역 (120) 으로서 사이드 스페이서가 형성된다. 사이드 스페이서인 측벽 절연 영역 (120) 은, 게이트 전극 (108) 의 표면으로부터 제 2 트렌치 (106b) 의 최상단에 걸쳐 형성되게 된다.
이 측벽 상의 측벽 절연 영역 (120) 의 두께는, 제 2 층간 절연막의 퇴적막 두께에 비례하므로, 0.1 ㎛ 이상의 두께의 측벽 절연 영역 (120) 이 형성되는 퇴적막 두께를 자유롭게 선택할 수 있다. 이 측벽 절연 영역 (120) 은 LPCVD 법을 사용한 치밀하고 양질의 막이므로, 0.1 ㎛ 의 두께이면 80 V 이상의 절연 내압을 확보할 수 있다.
한편, 일반적인 게이트 절연막으로 절연하는 방법은, 그 막 두께가 요구 사양의 제약을 받아 수 100 Å 정도이며, 자유롭게 막 두께를 선택하는 것이 곤란하다. 게다가 트렌치의 상각부 주변에 있어서의 산화 성장 불량에 의한 절연 내압 및 신뢰성 저하의 억제가 어렵다.
그에 반해 본 실시형태의 제조 방법에 있어서는, 제 2 트렌치 (106b) 상각부는, LPCVD 에 의한 양질의 1000 Å 이상의 마스크 절연막 (105) 및 측벽 절연 영역 (120) 으로 둘러싸이므로, 절연 내압 및 신뢰성 저하를 억제할 수 있다.
이 측벽 절연 영역 (120) 은, 제 2 트렌치 (106b) 내측면에 있어서 베이스 컨택트 영역 (103b) 에 대해 절연성을 유지하고, 그 하부에 있어서는 게이트 전극 (108) 표면을 일부 덮고 있을 뿐이므로, 게이트 컨택트공 (110) 으로서 기능하게 할 수 있다.
다음으로 기판 (130) 의 표면에 알루미늄 등의 배선층을 형성하고, 또한 선택적으로 배선층을 제거한다. 이로써 표면에는 소스 전극, 게이트 금속 배선이 형성되고, 도 2(a), (b) 와 같은 구성이 된다. 그 후, 그것들 위에 패시베이션막을 형성하여, 본딩 등의 배선용의 개구부를 형성한다 (도시 생략). 마지막으로 기판 (130) 의 이면에 드레인 전극을 형성함으로써, 제 1 실시형태의 반도체 장치가 얻어진다.
이상과 같은 제 1 실시형태의 제조 방법에 있어서는, 포토리소그래피 기술을 사용하지 않고, 자기 정합적으로 게이트 컨택트공을 형성하기 때문에, 셀 외주 영역 (115) 의 제 2 트렌치 (106b) 는, 제 1 트렌치 (106a) 보다 넓힐 필요는 없어, 칩 면적을 축소시킬 수 있다.
트렌치의 폭이 어느 영역에서도 동일하므로, 상이한 폭의 트렌치가 병존하는 경우에 비해, 게이트 전극이나 층간 절연막의 매립 불량이나 평탄성 편차를 억제할 수 있어, 양품률을 높이고, 형상 이상에 의한 신뢰성 저하를 억제할 수 있다. 또한, 제 1 트렌치 (106a) 상의 절연막의 상면을 기판 표면보다 높게 설정하고 있으므로, 제조 편차에 의한 게이트 전극과 소스 전극간의 쇼트 불량을 억제할 수 있어, 양품률을 높일 수 있다.
또한, 셀 외주 영역뿐만 아니라, 제 1 셀 영역에 있어서도, 소스의 컨택트 개구를 위한 포토마스크가 불필요해지므로, 트렌치 게이트를 구비한 종형 트렌치 MOSFET 전체의 칩 면적의 축소화에 기여할 수 있다.
다음으로, 제 2 실시형태에 대해 설명한다. 도 12 는 제 2 실시형태에 관련된 종형 트렌치 MOSFET 를 갖는 반도체 장치 (200) 의 일부 평면도이고, 도 13 은 도 12 의 C-C' 선 부근에 있어서의 개략 단면도이다.
도 12 는, 격자상 레이아웃의 종형 트렌치 MOSFET 의, 칩의 외주 근방의 모습을 나타내고 있다 (동 도면은, 기판 (230) 의 표면의 모습을 나타내고, 기판 (230) 표면보다 위의 부분을 생략하고 있다). 종형 트렌치 MOSFET 는, 드레인 전류를 지면의 안쪽에서 앞쪽으로 흐르게 하기 위해, 제 1 트렌치 (206a) 를 포함하는 종형 트랜지스터를 구성하는 제 1 셀 영역 (214a) 과, 트렌치 내부에 매립한 게이트 전극의 전위를 트렌치 밖으로 인출하기 위한, 제 1 트렌치 (206a) 와 접속된 제 2 트렌치 (206b) 를 포함하는 셀 외주 영역 (215) 과, 제 1 셀 영역 (214a) 과 셀 외주 영역 (215) 사이에서 서로의 트렌치 형상을 정합시키기 위한 제 2 셀 영역 (214b) 을 구비한다. 이들 3 개의 영역에 형성되는 트렌치와, 트렌치 바닥면 및 측면에 형성되는 게이트 절연막과, 트렌치 내부에 매립한 게이트 전극 (도시 생략) 은 끊어진 곳 없이 연결되어 있다. 그 때문에, 셀 외주 영역 (215) 으로부터 트렌치 밖으로 취출되는 게이트 전극의 전위는, 어느 위치의 트렌치 내부의 게이트 전극에 있어서도 동일한 전위가 된다.
제 1 셀 영역 (214a) 에는, 중심에 P 형의 베이스 컨택트 영역 (203b) 이 형성되고, 베이스 컨택트 영역 (203b) 의 사방을 둘러싸도록 N 형의 소스 영역 (204) 이 형성되고, 또한 소스 영역 (204) 의 사방을 둘러싸도록 제 1 트렌치 (206a) 가 형성되어 있다.
제 2 셀 영역 (214b) 은, 셀 외주 영역 (215) 과 인접하는 방향을 제외하고, 삼방이 제 1 트렌치 (206a) 에 둘러싸여 있다. 소스 영역 (204) 은, 셀 외주 영역 (215) 과 반대측의 방향에 형성되고, 제 2 셀 영역 (214b) 의 나머지 부분에 베이스 컨택트 영역 (203b) 이 형성되어 있다.
셀 외주 영역 (215) 은, 제 2 셀 영역 (214b) 의 제 1 트렌치 (206a) 의 연장 상에, 동일한 폭의 제 1 트렌치 (206a) 를 구비하고, 이 제 1 트렌치 (206a) 의 단부에 접속되어, 제 2 트렌치 (206b) 를 구비한다. 셀 외주 영역 (215) 의 제 2 셀 영역 (214b) 측에는, P 형의 제 2 베이스 영역 (203c) 이 형성되어 있다. 이 제 2 베이스 영역 (203c) 과, 제 2 셀 영역 (214b) 의 베이스 컨택트 영역 (203b) 사이는, N－ 형의 에피택셜층 (202) 으로 분리되어 있다. 이 제 2 베이스 영역 (203c) 상에는 금속 배선은 접속되어 있지 않고, 제 2 베이스 영역 (203c) 에 있어서의 전위는, 트랜지스터 동작 중에는 부유 전위가 된다.
셀 외주 영역 (215) 내의, 제 1 트렌치 (206a) 의 단부가 접속된 제 2 트렌치 (206b) 는, 칩 외주에 걸쳐, 복수의 제 1 셀 영역 (214a) 과 제 2 셀 영역 (214b) 전체를 둘러싸도록 형성되어 있다. 제 2 트렌치 (206b) 의 폭은, 제 1 트렌치 (206a) 의 폭과 동일하다.
제 2 트렌치 (206b) 의 측면의 외측에는, 소스 영역 (204) 과 동일 공정, 동일 불순물로 형성되는 N＋ 형의 측벽 절연 영역 (220) 이 형성되어 있다. 이 측벽 절연 영역 (220) 의 내측을 게이트 컨택트공 (210) 으로 하고, 게이트 컨택트공 (210) 내부에 게이트 금속 배선 (211) 이 형성되어 있다. 이 게이트 금속 배선 (211) 은, 제 2 트렌치 (206b) 내부의 하부의 게이트 전극 (도시 생략) 과, 제 2 트렌치 (206b) 의 측면의 측벽 절연 영역 (220) 과 접속되어 있다.
제 1 트렌치 (206a) 와 제 2 트렌치 (206b) 가 접속되는 부분에 있어서는, 제 1 트렌치 (206a) 내부에 매립된 제 1 층간 절연막 (209) 이 게이트 금속 배선 (211) 과 접하고 있다. 그것에 의해, 게이트 컨택트공 (210) 내부의 게이트 금속 배선 (211) 은, 제 2 트렌치 (206b) 내부에 있어서, 모두 제 1 층간 절연막 (209) 과 측벽 절연 영역 (220) 으로 둘러싸이고, 게이트 전극 이외의 영역과 전기적으로 절연되어 있다.
또한, 도 13 의 단면도 (도 12 의 C-C' 선에 있어서의 단면) 에 나타내는 바와 같이, 제 2 실시형태의, 제 1 셀 영역 (214a) 에 있어서는, 소스 영역 (204) 이 게이트 전극 (208) 상면의 제 1 높이 (H1) 보다 깊게 형성되어 있다.
제 2 셀 영역 (214b) 내의 제 1 베이스 영역 (203a) 은, 고농도 반도체 기판 (201) 상의 에피택셜층 (202) 을 개재하여, 셀 외주 영역 (215) 내의 제 2 베이스 영역 (203c) 과 분리되어 있다. 이것은, 제 2 셀 영역 (214b) 내의 제 1 베이스 영역 (203a) 의 전위가 소스 전극 (212) 을 개재하여 소스 전위에 고정되는 반면, 셀 외주 영역 (215) 의 제 2 베이스 영역 (203c) 의 전위는, 고정되지 않고 부유 전위가 되기 때문이다.
셀 외주 영역 (215) 의 제 2 트렌치 (206b) 측면에는, 측벽 절연 영역 (220) 이 형성되어 있다. 측벽 절연 영역 (220) 은, 소스 영역 (204) 과 동일 공정, 동일 불순물로 형성되는 N＋ 형 확산 영역이며, 게이트 절연막 (207) 을 개재하여 제 2 트렌치 (206b) 에 매립된 게이트 전극 (208) 의 상면의 제 1 높이 (H1) 보다 깊게 형성되어 있다. 이로써, 셀 외주 영역 (215) 에 있어서, 측벽 절연 영역 (220) 이 되는 N＋ 확산층을, 게이트 금속 배선 (211) 보다 깊게 형성시켜, 게이트 금속 배선 (211) 을 게이트 전극 이외의 영역과 전기적으로 절연하는 것을 가능하게 하고 있다.
제 2 베이스 영역 (203c) 은, 측벽 절연 영역 (220) 을 형성하는 확산층과는 반대의 도전형의 불순물에 의해, 측벽 절연 영역 (220) 을 둘러싸 형성되고, 부유 전위로 하고 있다. 제 2 베이스 영역 (203c) 은, P 형의 제 1 베이스 영역 (203a) 와 동일 공정, 동일 불순물로 형성된다.
제 2 베이스 영역 (203c) 은, 드레인 영역 (216) 중의 N 형의 에피택셜층 (202) 으로 둘러싸여 있다. 그 때문에, 도 14 의 게이트 단자 (G) 와 드레인 단자 (D) 와 소스 단자 (S) 를 갖는 반도체 장치 (200) 를 나타내는 모식 회로에 있어서 게이트 단자 (G) 가, 게이트 금속 배선 (211) 과 접속되는 N 형의 측벽 절연 영역 (220) 과, P 형의 제 2 베이스 영역 (203c) 과, 드레인 전극 (213) 과 접속되는 N 형의 드레인 영역 (216) 에 의해 형성되는, 쌍방향으로 접속된 2 개의 PN 다이오드를 통하여 드레인 단자 (D) 에 접속되는 구성으로 되어 있다. 그것에 의해, 게이트 단자 (G) 와 드레인 단자 (D) 사이에서 누설 전류가 흐르는 것을 막고 있다.
이상의 측벽 절연 영역 (220) 과, 마스크 절연막 (205) 으로 둘러싸인 영역을 게이트 컨택트공 (210) 으로 하고, 표면이 노출되어 있는 게이트 전극 (208) 상에 게이트 금속 배선 (211) 을 형성함으로써, 게이트 전위를 제 2 트렌치 (206b) 의 외부로 취출하고 있다. 측벽 절연 영역 (220) 의 깊이는, 게이트 전극 (208) 의 표면의 제 1 높이 (H1) 보다 깊게 형성하고 있으므로, 게이트 금속 배선 (211) 이 제 2 베이스 영역 (203c) 과 접촉하지 않는다.
제 2 실시형태에 있어서는, 종래와 같은 게이트 절연막을 트렌치 내부로부터 트렌치 상각부를 경유하여 트렌치 밖으로 연장시키고, 그 위에 형성되는 게이트 전극을 다른 전극으로부터 절연하는 방법이 아니라, PN 접합 분리로 절연을 실현하고 있으므로, 게이트 절연막의 트렌치 상각부에 있어서의 게이트 전압 파괴나 신뢰성 열화를 방지하고 있다. 그리고 게이트 전극을 트렌치 밖으로 인출하기 위해 게이트 컨택트공을 트렌치 바로 위에 형성하여, 게이트 배선 전극을 접속시키고 있다. 그 때문에, 게이트 절연막 파괴에 대한 높은 신뢰성과, 동시에 게이트 저항의 저감을 가능하게 하고 있다.
또, 게이트 컨택트공을, 트렌치에 대해 자기 정합적으로 형성하기 때문에, 트렌치 폭을 게이트 컨택트공과의 마스크 맞춤 어긋남 등을 고려하여 넓힐 필요는 없어, 칩 면적의 축소화를 가능하게 하고 있다.
또한, 애벌란시 파괴 후에도 절연성 복귀 가능한 PN 접합을 절연 분리에 이용하고 있으므로, 게이트 전극에 침입하는 과대한 정전기 노이즈에 대한 게이트 절연막의 보호로서도 기능하게 할 수 있다.
제 2 실시형태의 제조 방법은, 도 5 의 소스 영역 (104) 을 제 1 높이 (H1) 보다 깊게 형성하고, 새롭게 동일 공정, 동일 불순물로 형성되는 N＋ 형의 측벽 절연 영역 (220) 을 형성한 것이 제 1 실시형태와 상이하다. 또, 도 10 에 나타내는 제 2 층간 절연막 (118) 의 형성과, 도 11 에 나타내는 제 2 층간 절연막의 에치 백이 불필요하다. 그 때문에, 제 2 실시형태의 제조 방법은, 제 1 실시형태의 이점을 가지면서, 제 1 실시형태보다 적은 공정으로 반도체 장치를 제조할 수 있다는 이점이 있다.
이상, 본 발명의 실시형태에 대해 설명하였지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지 변경이 가능한 것은 말할 것도 없다. 예를 들어, 본 실시형태의 종형 트렌치 MOSFET 는, 트렌치를 격자상으로 레이아웃한 예를 사용하여 설명하였지만, 특별히 이것에 한정되는 것은 아니고, 격자를 일렬씩 어긋나게 하여 배치한 지그재그상 레이아웃이나, 트렌치를 일방의 방향으로 직선적으로 연장 형성하는 스트라이프상의 레이아웃을 구비한 종형 트렌치 MOSFET 에도 적용할 수 있다.
101, 201 : 고농도 반도체 기판
102, 202 : 에피택셜층
103a, 203a, 203c : 베이스 영역
103b, 203b : 베이스 컨택트 영역
104, 204 : 소스 영역
105, 205 : 마스크 절연막
106a, 206a : 제 1 트렌치
106b, 206b : 제 2 트렌치
107, 207 : 게이트 절연막
108, 208 : 게이트 전극
109, 209 : 제 1 층간 절연막
110, 210 : 게이트 컨택트공
111, 211 : 게이트 금속 배선
112, 212 : 소스 전극
113, 213 : 드레인 전극
114a, 214a : 제 1 셀 영역
114b, 214b : 제 2 셀 영역
115, 215 : 셀 외주 영역
116, 216 : 드레인 영역
117 : 포토레지스트
118 : 제 2 층간 절연막
120, 220 : 측벽 절연 영역
130, 230 : 기판
H1 : 제 1 높이

Claims (11)

  1. 기판에 형성되고, 제 1 트렌치를 포함하는 종형 트랜지스터를 갖는 셀 영역과,
    상기 제 1 트렌치와 접속된 제 2 트렌치를 갖는 게이트 전극 인출 영역과,
    상기 제 1 트렌치 및 상기 제 2 트렌치의 바닥면 및 소정의 높이까지의 측면에 형성된 게이트 절연막과,
    상기 게이트 절연막을 개재하여, 상기 제 1 트렌치 내부와 상기 제 2 트렌치 내부의 상기 소정의 높이까지 매립된 게이트 전극을 구비한 반도체 장치로서,
    상기 게이트 전극 인출 영역은,
    상기 소정의 높이로부터 상기 기판 표면의 높이까지의 상기 제 2 트렌치의 측면을 따라 형성된 측벽 절연 영역과,
    하측 부분이 상기 게이트 전극에 접하고 상기 제 2 트렌치 내부의 상기 소정의 높이로부터 위의, 상기 측벽 절연 영역에 둘러싸인 영역에 형성된 게이트 금속 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트렌치의 폭과 상기 제 2 트렌치의 폭이 대략 동일한 사이즈인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 측벽 절연 영역이, 상기 제 2 트렌치의 측면을 따라 내측에 형성된, 제 1 절연막인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 측벽 절연 영역이, 상기 기판 중의 상기 제 2 트렌치의 측면을 따라 외측의 상기 기판 중에 형성된, 불순물 확산 영역인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 셀 영역의 상기 제 1 트렌치 내부에 형성된 상기 게이트 전극 상에, 상기 제 1 트렌치의 상단보다 높은 위치에 상측 부분을 갖는 제 2 절연막을 구비한 것을 특징으로 하는 반도체 장치.
  6. 기판과,
    상기 기판에 형성된, 제 1 트렌치를 갖는 종형 트랜지스터가 배치된 셀 영역과,
    상기 제 1 트렌치와 접속된 제 2 트렌치를 갖는 게이트 전극 인출 영역을 구비하고,
    상기 제 1 트렌치 및 상기 제 2 트렌치는,
    바닥면 및 측면에 형성된 게이트 절연막과,
    상기 게이트 절연막을 개재하여, 상기 제 1 트렌치 내부와 상기 제 2 트렌치 내부에 각각 매립된 게이트 전극을 갖고,
    상기 게이트 전극 인출 영역은,
    적어도 상기 게이트 전극의 상단으로부터 상기 기판의 최상면까지, 상기 제 2 트렌치의 내측면 또는 외측면 중 어느 일방을 따라 형성된 측벽 절연 영역과,
    상기 제 2 트렌치 내부의 상기 게이트 전극의 상단 및 상기 측벽 절연 영역에 둘러싸인 영역에 형성된 게이트 금속 배선을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 트렌치의 폭과 상기 제 2 트렌치의 폭이 대략 동일한 사이즈인 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 측벽 절연 영역이, 상기 제 2 트렌치의 측면을 따라 내측에 형성된, 제 1 절연막인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 측벽 절연 영역이, 상기 기판 중의 상기 제 2 트렌치의 측면을 따라 외측의 상기 기판 중에 형성된, 불순물 확산 영역인 것을 특징으로 하는 반도체 장치.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 셀 영역의 상기 제 1 트렌치 내부에 형성된 상기 게이트 전극 상에, 상기 제 1 트렌치의 상단보다 높은 위치에 상측 부분을 갖는 제 2 절연막을 구비한 것을 특징으로 하는 반도체 장치.
  11. 기판 상에 제 1 절연층을 형성하는 공정과,
    상기 제 1 절연층에 개구부를 형성하고, 개구부 내부에 있어서 노출된 기판을 에칭하여, 제 1 트렌치와 제 2 트렌치를 형성하는 공정과,
    상기 제 1 트렌치 및 제 2 트렌치의 내측의 바닥면 및 측면을 덮도록 게이트 절연막을 형성하는 공정과,
    상기 제 1 트렌치 및 상기 제 2 트렌치를 매립하여, 상면이 평탄해질 때까지 게이트층을 퇴적하는 공정과,
    상면이, 상기 제 1 트렌치 내부 및 제 2 트렌치 내부의 바닥면으로부터 상기 기판 표면까지의 사이의 소정의 높이가 될 때까지 상기 게이트층을 에치 백하여, 게이트 전극을 형성하는 공정과,
    상기 제 1 트렌치 및 상기 제 2 트렌치를 매립하여, 상면이 평탄해질 때까지 제 2 절연층을 퇴적하는 공정과,
    상기 제 2 절연층을 상기 제 1 절연층의 상면이 노출될 때까지 에치 백하는 공정과,
    상기 제 2 트렌치 내부의 상기 게이트 전극 상의 상기 제 2 절연층을 선택적으로 에칭하여, 상기 게이트 전극을 노출시키는 공정과,
    상기 제 1 트렌치 주변의 상기 제 1 절연층을 선택적으로 에칭하여, 상기 제 1 트렌치 주변의 상기 기판 표면을 노출시키는 공정과,
    제 3 절연층을, 상기 제 2 트렌치를 완전히 매립하지 않는 막 두께로 퇴적하는 공정과,
    상기 제 3 절연층에 대해 이방성 에칭을 실시하여, 상기 기판 표면을 노출시킴과 함께, 상기 제 2 트렌치 내부의 상기 게이트 전극 상의 측면에 측벽 절연 영역을 남기는 공정과,
    상기 제 2 트렌치 내부의 상기 측벽 절연 영역에 둘러싸이는 영역에, 상기 게이트 전극과 접하여 게이트 금속을 매립하는 게이트 금속 형성 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6970632B2 (ja) * 2018-03-16 2021-11-24 株式会社東芝 半導体装置
WO2019189885A1 (ja) * 2018-03-29 2019-10-03 ローム株式会社 半導体装置
JP2020004838A (ja) * 2018-06-28 2020-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7222758B2 (ja) 2019-03-11 2023-02-15 株式会社東芝 半導体装置
DE102019122453A1 (de) * 2019-08-21 2021-02-25 Infineon Technologies Austria Ag Graben-Elektrodenstrukturen enthaltende Halbleitervorrichtung
JP2022093130A (ja) 2020-12-11 2022-06-23 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4608133B2 (ja) * 2001-06-08 2011-01-05 ルネサスエレクトロニクス株式会社 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
JP4093852B2 (ja) * 2002-12-10 2008-06-04 株式会社豊田中央研究所 半導体装置とその製造方法
AT504998A2 (de) * 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US7759731B2 (en) * 2006-08-28 2010-07-20 Advanced Analogic Technologies, Inc. Lateral trench MOSFET with direct trench polysilicon contact and method of forming the same
US8008716B2 (en) * 2006-09-17 2011-08-30 Alpha & Omega Semiconductor, Ltd Inverted-trench grounded-source FET structure with trenched source body short electrode
JP2008085278A (ja) * 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法
TW200849472A (en) * 2007-04-27 2008-12-16 Rohm Co Ltd Semiconductor device manufacturing method and semiconductor device
JP2009188294A (ja) * 2008-02-08 2009-08-20 Nec Electronics Corp パワーｍｏｓｆｅｔ
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5422252B2 (ja) * 2009-04-23 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2011108191A1 (ja) * 2010-03-05 2011-09-09 パナソニック株式会社 半導体装置の製造方法および半導体装置
JP6077251B2 (ja) 2012-09-28 2017-02-08 エスアイアイ・セミコンダクタ株式会社 半導体装置
CN104299903B (zh) * 2013-07-16 2017-06-06 上海华虹宏力半导体制造有限公司 沟槽栅mosfet的制造方法
JP6368105B2 (ja) * 2014-02-18 2018-08-01 新日本無線株式会社 トレンチ型ｍｏｓｆｅｔ半導体装置
JP6324838B2 (ja) * 2014-08-04 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6668798B2 (ja) * 2015-07-15 2020-03-18 富士電機株式会社 半導体装置

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