JP2022093130A - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Abstract

Figure 2022093130000001
【課題】ゲート絶縁層の信頼性の向上が可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と第１の面に対向する第２の面と、を有し、第１の方向に延びる第１のトレンチと、第１の方向に延びる第２のトレンチと、を有する炭化珪素層と、第１のトレンチ及び第２のトレンチの中のゲート電極と、ゲート電極と炭化珪素層との間のゲート絶縁層と、第２の方向に延び、第１のトレンチ及び第２のトレンチと交差し、ゲート電極に接続され、ゲート電極と同一材料のゲート電極と接続されたゲート配線と、炭化珪素層の第１の面の側に位置する第１の電極と、第２の面の側に設けられた第２の電極と、ゲート電極と第１の電極との間に設けられた層間絶縁層と、を備え、第１のトレンチの第１の方向の端部と層間絶縁層との間に、ゲート電極及びゲート配線が存在しない。
【選択図】図４

Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
縦型のＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。
トレンチゲート構造を適用した場合、トレンチの中のゲート電極をゲート配線で引き出し、引き出したゲート配線にゲート電圧を印加する方法がある。この場合、トレンチの端部のゲート絶縁層に電界が集中し、ゲート絶縁層の信頼性が低下するおそれがある。
特開２０１６－１２９２２６号公報
本発明が解決しようとする課題は、ゲート絶縁層の信頼性の向上が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、前記第１の面の側に設けられ、前記第１の方向に延びる第１のトレンチと、前記第１の面の側に設けられ、前記第１の方向に延び、前記第１のトレンチに対し前記第２の方向に離間して設けられた第２のトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１のトレンチと前記第２のトレンチとの間に設けられたｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１のトレンチと前記第２のトレンチとの間に設けられたｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、前記第１のトレンチ及び前記第２のトレンチの中に設けられたゲート電極と、前記ゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、前記第２の方向に延び、前記第１のトレンチ及び前記第２のトレンチと交差し、前記ゲート電極に接続され、前記ゲート電極と同一材料のゲート配線と、前記炭化珪素層の前記第１の面の側に位置し、前記第３の炭化珪素領域に電気的に接続された第１の電極と、前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、前記ゲート電極と前記第１の電極との間に設けられた層間絶縁層と、を備え、前記第１のトレンチの前記第１の方向の端部と前記層間絶縁層との間に、前記ゲート電極及び前記ゲート配線が存在しない。
第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の拡大模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 ＳｉＣ半導体の結晶構造を示す図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の比較例の半導体装置の拡大模式上面図。 第１の実施形態の比較例の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の拡大模式上面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の拡大模式上面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の拡大模式上面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の拡大模式上面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の駆動装置の模式図。 第７の実施形態の車両の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の昇降機の模式図
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、トレンチの幅、絶縁層の厚さ等は、例えば、ＳＩＭＳや、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
なお、本明細書中でｐ型の炭化珪素領域の「ｐ型不純物濃度」とは、当該領域のｐ型不純物濃度から当該領域のｎ型不純物濃度を引いた正味（ｎｅｔ）のｐ型不純物濃度を意味する。また、ｎ型の炭化珪素領域の「ｎ型不純物濃度」とは、当該領域のｎ型不純物濃度から当該領域のｐ型不純物濃度を引いた正味（ｎｅｔ）のｎ型不純物濃度を意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に設けられ、第１の方向に延びる第１のトレンチと、第１の面の側に設けられ、第１の方向に延び、第１のトレンチに対し第２の方向に離間して設けられた第２のトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第１のトレンチと第２のトレンチとの間に設けられたｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられ、第１のトレンチと第２のトレンチとの間に設けられたｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、第１のトレンチ及び第２のトレンチの中に設けられたゲート電極と、ゲート電極と炭化珪素層との間に設けられたゲート絶縁層と、第２の方向に延び、第１のトレンチ及び第２のトレンチと交差し、ゲート電極に接続され、ゲート電極と同一材料のゲート配線と、炭化珪素層の第１の面の側に設けられ、第３の炭化珪素領域に電気的に接続された第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、ゲート電極と第１の電極との間に設けられた層間絶縁層と、を備え、第１のトレンチの第１の方向の端部と層間絶縁層との間に、ゲート電極及びゲート配線が存在しない。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式上面図である。図２は、第１の実施形態の半導体装置の拡大模式上面図である。図２は、図１中に点線で囲まれた領域Ｘの拡大図である。図２は、トレンチ、ソース電極、ゲート配線、及び金属配線のパターンレイアウトを示す。
図３、図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図６（ａ）、及び図６（ｂ）は、第１の実施形態の半導体装置の模式断面図である。図３は、図４（ａ）及び図４（ｂ）のＧＧ’断面である。図４（ａ）は、図２及び図３のＡＡ’断面である。図４（ｂ）は、図２及び図３のＢＢ’断面である。図５（ａ）は、図２及び図３のＣＣ’断面である。図５（ｂ）は、図２及び図３のＤＤ’断面である。図６（ａ）は、図２及び図３のＥＥ’断面である。図６（ｂ）は、図２及び図３のＦＦ’断面である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極パッド１６、金属配線１８、ゲート電極２０、ゲート配線２２、ゲート絶縁層２４、及び層間絶縁層２６を備える。ソース電極１２は、コンタクト領域１２ａを有する。層間絶縁層２６は、コンタクトホール２６ａを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
炭化珪素層１０は、第１のゲートトレンチ３１（第１のトレンチ）、第２のゲートトレンチ３２（第２のトレンチ）、コンタクトトレンチ３３（第３のトレンチ）、外周トレンチ３４（第４のトレンチ）、中間トレンチ３５（第５のトレンチ）、ｎ＋型のドレイン領域４０、ｎ－型のドリフト領域４２（第１の炭化珪素領域）、ｐ型のボディ領域４４（第２の炭化珪素領域）、ｎ＋型のソース領域４６（第３の炭化珪素領域）、及びｐ＋型の電界緩和領域４８（第４の炭化珪素領域）を有する。
第１のゲートトレンチ３１は、第１のトレンチの一例である。第２のゲートトレンチ３２は、第２のトレンチの一例である。コンタクトトレンチ３３は、第３のトレンチの一例である。外周トレンチ３４は、第４のトレンチの一例である。中間トレンチ３５は、第５のトレンチの一例である。ドリフト領域４２は、第１の炭化珪素領域の一例である。ボディ領域４４は、第２の炭化珪素領域の一例である。ソース領域４６は、第３の炭化珪素領域の一例である。電界緩和領域４８は、第４の炭化珪素領域の一例である。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に直交する方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
図７は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ－ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面（Ｓｉ面）と称し｛０００１｝面と表記する。シリコン面の最表面にはシリコン原子（Ｓｉ）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００－１）面である。（０００－１）面と等価な面を、カーボン面（Ｃ面）と称し｛０００－１｝面と表記する。カーボン面の最表面には炭素原子（Ｃ）が配列している。
一方、六角柱の側面（柱面）が、（１－１００）面と等価な面であるｍ面、すなわち｛１－１００｝面である。｛１－１００｝面の法線方向は、＜１－１００＞方向である。
また、隣り合わない一対の稜線を通る面が（１１－２０）面と等価な面であるａ面、すなわち｛１１－２０｝面である。｛１１－２０｝面の法線方向は、＜１１－２０＞方向である。ｍ面及びa面の最表面には、シリコン原子（Ｓｉ）及び炭素原子（Ｃ）の双方が配列している。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、＜１１－２０＞方向である。＜１１－２０＞方向は、ａ軸方向である。図１、図２、図３、図４、及び図５では、例えば、図中に示す第１の方向が、＜１１－２０＞方向に対して０度以上８度以下傾斜した方向である。
第１のゲートトレンチ３１は、炭化珪素層１０の第１の面Ｐ１側に設けられる。第１のゲートトレンチ３１は、炭化珪素層１０に形成された溝である。
第１のゲートトレンチ３１は、図２及び図３に示すように、第１の方向に延びる。第１のゲートトレンチ３１は、第１の方向の端部（図２、図３、図４（ａ）中のＥ）を有する。
第１のゲートトレンチ３１は、ソース領域４６及びボディ領域４４を貫通する。
第２のゲートトレンチ３２は、炭化珪素層１０の第１の面Ｐ１側に設けられ。第２のゲートトレンチ３２は、炭化珪素層１０に形成された溝である。
第１のゲートトレンチ３１は、図２及び図３に示すように、第１の方向に延びる。第２のゲートトレンチ３２は、第１のゲートトレンチ３１に対し第２の方向に離間して設けられる。
第２のゲートトレンチ３２は、ソース領域４６及びボディ領域４４を貫通する。
第１のゲートトレンチ３１及び第２のゲートトレンチ３２を含む複数のゲートトレンチが、第２の方向に繰り返し配置される。ゲートトレンチの深さは、例えば、１μｍ以上２μｍ以下である。ゲートトレンチの第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
コンタクトトレンチ３３は、炭化珪素層１０の第１の面Ｐ１の側に設けられ。コンタクトトレンチ３３は、炭化珪素層１０に形成された溝である。
コンタクトトレンチ３３は、図２及び図３に示すように、第１の方向に延びる。コンタクトトレンチ３３は、二つのゲートトレンチの間に設けられる。コンタクトトレンチ３３の一つは、例えば、第１のゲートトレンチ３１と第２のゲートトレンチ３２との間に設けられる。
コンタクトトレンチ３３は、ソース領域４６及びボディ領域４４を貫通する。
コンタクトトレンチ３３は、図２及び図３に示すように、第２の方向に繰り返し配置される。コンタクトトレンチ３３の深さは、例えば、１μｍ以上２μｍ以下である。コンタクトトレンチ３３の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
コンタクトトレンチ３３の第２の方向の幅と、第１のゲートトレンチ３１の第２の方向の幅は、例えば、同一である。コンタクトトレンチ３３の深さと、第１のゲートトレンチ３１の深さは、例えば、同一である。
第１のゲートトレンチ３１とコンタクトトレンチ３３との間の第２の方向の距離は、例えば、０．５μｍ以上１μｍ以下である。
外周トレンチ３４は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。外周トレンチ３４は、炭化珪素層１０に形成された溝である。
外周トレンチ３４は、例えば、ゲートトレンチの外周を囲むように設けられる。外周トレンチ３４の一部は、図２及び図３に示すように、第２の方向に延びる。外周トレンチ３４の一部は、第１のゲートトレンチ３１及び第２のゲートトレンチ３２に対して第１の方向に離間して設けられる。
外周トレンチ３４の深さは、例えば、１μｍ以上２μｍ以下である。外周トレンチ３４の第１の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
外周トレンチ３４の第１の方向の幅と、コンタクトトレンチ３３の第２の方向の幅は、例えば、同一である。外周トレンチ３４の深さと、コンタクトトレンチ３３の深さは、例えば、同一である。
第１のゲートトレンチ３１と外周トレンチ３４のとの間の第１の方向の距離は、例えば、０．５μｍ以上１μｍ以下である。
中間トレンチ３５は、炭化珪素層１０の第１の面Ｐ１側に設けられる。中間トレンチ３５は、炭化珪素層１０に形成された溝である。
中間トレンチ３５は、図２及び図３に示すように、第１の方向に延びる。中間トレンチ３５は、二つのゲートトレンチの間に設けられる。中間トレンチ３５の一つは、例えば、第１のゲートトレンチ３１と第２のゲートトレンチ３２との間に設けられる。
中間トレンチ３５は、コンタクトトレンチ３３と外周トレンチ３４との間に設けられる。コンタクトトレンチ３３、外周トレンチ３４、及び中間トレンチ３５は、連続して設けられる。コンタクトトレンチ３３、外周トレンチ３４、及び中間トレンチ３５は連続して設けられた溝である。
中間トレンチ３５は、ソース領域４６及びボディ領域４４を貫通する。
中間トレンチ３５は、図２及び図３に示すように、第２の方向に繰り返し配置される。中間トレンチ３５の深さは、例えば、１μｍ以上２μｍ以下である。中間トレンチ３５の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
中間トレンチ３５の第２の方向の幅と、第１のゲートトレンチ３１の第２の方向の幅は、例えば、同一である。中間トレンチ３５の深さと、第１のゲートトレンチ３１の深さは、例えば、同一である。中間トレンチ３５の深さと、コンタクトトレンチ３３及び外周トレンチ３４の深さは、例えば、同一である。
第１のゲートトレンチ３１と中間トレンチ３５との間の第２の方向の距離は、例えば、０．５μｍ以上１μｍ以下である。
ゲート電極２０は、第１のゲートトレンチ３１及び第２のゲートトレンチ３２の中に設けられる。ゲート電極２０は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート電極２０は、第１のゲートトレンチ３１及び第２のゲートトレンチ３２の中で第１の方向に延びる。
ゲート電極２０の一部は、中間トレンチ３５の中に設けられる。
ゲート電極２０は、導電層である。ゲート電極２０は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶シリコンである。
ゲート絶縁層２４は、ゲート電極２０と炭化珪素層１０との間に設けられる。ゲート絶縁層２４は、ソース領域４６、ボディ領域４４、及び、ドリフト領域４２と、ゲート電極２０との間に設けられる。
ゲート絶縁層２４は、例えば、図６（ａ）に示すように、第１のゲートトレンチ３１と第２のゲートトレンチ３２との間の第１の面Ｐ１の上に設けられる。ゲート絶縁層２４は、例えば、図６（ａ）に示すように、第１のゲートトレンチ３１と中間トレンチ３５との間の第１の面Ｐ１の上に設けられる。
ゲート絶縁層２４は、例えば、酸化シリコンである。ゲート絶縁層２４には、例えば、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＡｌＯＮなどの高誘電体材料が適用可能である。また、ゲート絶縁層２４には、例えば、酸化シリコンと高誘電体材料との積層膜も適用可能である。
ゲート配線２２は、第１のゲートトレンチ３１、第２のゲートトレンチ３２、及び中間トレンチ３５と交差するように設けられる。ゲート配線２２は、第２の方向に延びる。
ゲート配線２２は、ゲート電極２０の上に設けられる。ゲート配線２２は、ゲート電極２０に接続される。ゲート配線２２は、第１のゲートトレンチ３１の中のゲート電極２０と第２のゲートトレンチ３２の中のゲート電極２０を電気的に接続する。
ゲート配線２２は、導電層である。ゲート配線２２は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶シリコンである。
ゲート電極２０とゲート配線２２は、同一材料である。ゲート電極２０の材料とゲート配線２２の材料とは、同じ材料である。ゲート電極２０及びゲート配線２２は、例えば、多結晶シリコンである。
例えば、第１のゲートトレンチ３１と第２のゲートトレンチ３２との間の第１の面Ｐ１とゲート配線２２との間に、ゲート絶縁層２４が設けられる。ゲート配線２２は、例えば、ゲート絶縁層２４に接する。第１のゲートトレンチ３１と第２のゲートトレンチ３２との間の第１の面Ｐ１に、例えば、ゲート絶縁層２４が接する。
例えば、第１のゲートトレンチ３１と中間トレンチ３５との間の第１の面Ｐ１とゲート配線２２との間に、ゲート絶縁層２４が設けられる。ゲート配線２２は、例えば、ゲート絶縁層２４に接する。第１のゲートトレンチ３１と中間トレンチ３５との間の第１の面Ｐ１に、例えば、ゲート絶縁層２４が接する。
層間絶縁層２６は、ゲート電極２０及びゲート配線２２の上に設けられる。層間絶縁層２６は、例えば、ゲート電極２０とソース電極１２との間に設けられる。
層間絶縁層２６の厚さは、例えば、ゲート絶縁層２４の厚さよりも厚い。層間絶縁層２６は、例えば、酸化シリコンである。層間絶縁層２６は、ゲート電極２０とソース電極１２を電気的に分離する。
層間絶縁層２６の一部は、外周トレンチ３４及び中間トレンチ３５の中に設けられる。層間絶縁層２６の一部は、外周トレンチ３４及び中間トレンチ３５の中に埋め込まれている。
図４（ａ）に示すように、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２は存在しない。例えば、第１のゲートトレンチ３１の第１の方向の端部Ｅでは、ゲート絶縁層２４と層間絶縁層２６が接する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に設けられる。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、ソース領域４６、ボディ領域４４、及び電界緩和領域４８に電気的に接続される。
ソース電極１２の一部であるコンタクト領域１２ａは、コンタクトトレンチ３３の中に設けられる。コンタクト領域１２ａは、コンタクトトレンチ３３の側面で、ソース領域４６に接する。コンタクト領域１２ａは、コンタクトトレンチ３３の側面及び底面で、電界緩和領域４８に接する。コンタクト領域１２ａは、ソース領域４６、ボディ領域４４、及び電界緩和領域４８に電気的に接続される。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、例えば、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ソース電極１２には、例えば、ソース電圧が印加される。ソース電圧は、例えば、０Ｖである。
金属配線１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。金属配線１８は、金属を含む。
金属配線１８は、図１及び図２に示すように、例えば、第２の方向に延びる。金属配線１８は、ゲート電極パッド１６に電気的に接続される。
金属配線１８は、ソース電極１２と分離される。金属配線１８は、ソース電極１２と電気的に分離される。
金属配線１８は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
金属配線１８は、例えば、ソース電極１２と同一材料で形成される。金属配線１８の材料は、ソース電極１２の材料と同一である。
金属配線１８及びソース電極１２は、例えば、形成された導電膜をパターニングすることによって、同時に形成される。金属配線１８とソース電極１２は、パターニングにより分離される。
金属配線１８は、ゲート配線２２の上に設けられる。金属配線１８は、ゲート配線２２に電気的に接続される。図４（ａ）、図４（ｂ）に示すように、金属配線１８は、ゲート配線２２の上の層間絶縁層２６に設けられたコンタクトホール２６ａを経由してゲート配線２２に電気的に接続される。金属配線１８は、例えば、ゲート配線２２に接する。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域４０に接する。ドレイン電極１４は、ドレイン領域４０に電気的に接続される。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ドレイン電極１４には、例えば、ドレイン電圧が印加される。ドレイン電圧は、例えば、５００Ｖ以上６０００Ｖ以下である。
ゲート電極パッド１６は、炭化珪素層１０の第１の面Ｐ１側に設けられる。ゲート電極パッド１６は、金属配線１８に電気的に接続される。
ゲート電極パッド１６は、例えば、金属配線１８及びソース電極１２と同一材料で形成される。
ゲート電極パッド１６、金属配線１８及びソース電極１２は、例えば、堆積された導電膜をパターニングすることによって、同時に形成される。ゲート電極パッド１６は、例えば、パターニングによりソース電極１２と分離される。
ゲート電極パッド１６にはＭＯＳＦＥＴ１００を駆動するゲート電圧が印加される。ゲート電圧は、例えば、０Ｖ以上３０Ｖ以下である。
ゲート電極パッド１６から、金属配線１８及びゲート配線２２を経由して、ゲート電極２０にゲート電圧が印加される。
ｎ＋型のドレイン領域４０は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域４０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域４０のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域４２は、ドレイン領域４０上に設けられる。ドリフト領域４２は、第１の面Ｐ１と、ドレイン領域４０との間に設けられる。
ドリフト領域４２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域４２のｎ型不純物濃度は、ドレイン領域４０のｎ型不純物濃度よりも低い。ドリフト領域４２のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｐ型のボディ領域４４は、ドリフト領域４２と第１の面Ｐ１との間に設けられる。ボディ領域４４は、第１のゲートトレンチ３１と第２のゲートトレンチ３２との間に設けられる。ボディ領域４４は、第１のゲートトレンチ３１とコンタクトトレンチ３３との間に設けられる。ボディ領域４４は、第２のゲートトレンチ３２とコンタクトトレンチ３３との間に設けられる。
ボディ領域４４は、第１のゲートトレンチ３１と外周トレンチ３４との間に設けられる。ボディ領域４４は、第２のゲートトレンチ３２と外周トレンチ３４との間に設けられる
ボディ領域４４は、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域４４のゲート絶縁層２４と接する領域に電子が流れるチャネルが形成される。ボディ領域４４のゲート絶縁層２４と接する領域が、チャネル形成領域となる。
ボディ領域４４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域４４のｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
ボディ領域４４の深さは、第１のゲートトレンチ３１及び第２のゲートトレンチ３２の深さよりも浅い。ボディ領域４４の深さは、例えば、０．４μｍ以上１．０μｍ以下である。
ｎ＋型のソース領域４６は、ボディ領域４４と第１の面Ｐ１との間に設けられる。ソース領域４６は、第１のゲートトレンチ３１と第２のゲートトレンチ３２との間に設けられる。ソース領域４６は、第１のゲートトレンチ３１とコンタクトトレンチ３３との間に設けられる。ソース領域４６は、第２のゲートトレンチ３２とコンタクトトレンチ３３との間に設けられる。
ソース領域４６は、ソース電極１２に接する。ソース領域４６は、ゲート絶縁層２４に接する。
ソース領域４６は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域４６のｎ型不純物濃度は、ドリフト領域４２のｎ型不純物濃度よりも高い。ソース領域４６のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域４６の深さは、ボディ領域４４の深さよりも浅い。ソース領域４６の深さは、例えば、０．３μｍ以上０．６μｍ以下である。
ｐ＋型の電界緩和領域４８は、コンタクトトレンチ３３とドリフト領域４２との間に設けられる。電界緩和領域４８は、コンタクトトレンチ３３の底面に接する。電界緩和領域４８は、ソース電極１２のコンタクト領域１２ａに接する。
電界緩和領域４８は、外周トレンチ３４とドリフト領域４２との間に設けられる。電界緩和領域４８は、外周トレンチ３４の底面に接する。
電界緩和領域４８は、中間トレンチ３５とドリフト領域４２との間に設けられる。中間トレンチ３５は、外周トレンチ３４の底面に接する。
コンタクトトレンチ３３の下の電界緩和領域４８、中間トレンチ３５の下の電界緩和領域４８、及び外周トレンチ３４の下の電界緩和領域４８は連続している。コンタクトトレンチ３３の下の電界緩和領域４８と中間トレンチ３５の下の電界緩和領域４８は接している。中間トレンチ３５の下の電界緩和領域４８と外周トレンチ３４の下の電界緩和領域４８は接している。
電界緩和領域４８は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲートトレンチの底部のゲート絶縁層２４に印加される電界を緩和する機能を有する。電界緩和領域４８は、例えば、ソース電極１２と同電位に固定される。
電界緩和領域４８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域４８のｐ型不純物濃度は、例えば、ボディ領域４４のｐ型不純物濃度よりも高い。電界緩和領域４８のｐ型不純物濃度は、例えば、ボディ領域４４のｐ型不純物濃度の１０倍以上である。電界緩和領域４８のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図８（ａ）、図８（ｂ）、図８（ｃ）、図９（ａ）、図９（ｂ）、図９（ｃ）、図１０（ａ）、図１０（ｂ）、図１０（ｃ）、図１１（ａ）、図１１（ｂ）、図１１（ｃ）、図１２（ａ）、図１２（ｂ）、図１２（ｃ）、図１３（ａ）、図１３（ｂ）、図１３（ｃ）、図１４（ａ）、図１４（ｂ）、図１４（ｃ）、図１５（ａ）、図１５（ｂ）、図１５（ｃ）、図１６（ａ）、図１６（ｂ）、図１６（ｃ）、図１７（ａ）、図１７（ｂ）、図１７（ｃ）、図１８（ａ）、図１８（ｂ）、図１８（ｃ）、図１９（ａ）、図１９（ｂ）、図１９（ｃ）、図２０（ａ）、図２０（ｂ）、図２０（ｃ）は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）は、図５（ａ）に対応する断面である。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）は、図５（ｂ）に対応する断面である。図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）、図１４（ｃ）、図１５（ｃ）、図１６（ｃ）、図１７（ｃ）、図１８（ｃ）、図１９（ｃ）、図２０（ｃ）は、図６（ａ）に対応する断面である。
最初に、ｎ＋型のドレイン領域４０、及び、ドレイン領域４０の上にエピタキシャル成長により形成されたｎ－型のエピタキシャル層１１を有する炭化珪素層１０を準備する（図８（ａ）、図８（ｂ）、図８（ｃ））。エピタキシャル層１１の一部は、最終的に、ドリフト領域４２となる。
次に、エピタキシャル層１１に、ｐ型のボディ領域４４を形成する（図９（ａ）、図９（ｂ）、図９（ｃ））。ボディ領域４４は、例えば、アルミニウム（Ａｌ）をエピタキシャル層１１にイオン注入することにより形成する。
次に、炭化珪素層１０の表面に、マスク材５０を形成する。マスク材５０は、例えば、フォトレジストである。
次に、エピタキシャル層１１にｎ＋型のソース領域４６を形成する（図１０（ａ）、図１０（ｂ）、図１０（ｃ））。ソース領域４６は、例えば、マスク材５０をマスクに、リン（Ｐ）をエピタキシャル層１１にイオン注入することにより形成する。
次に、マスク材５０を剥離する。その後、炭化珪素層１０の表面に、マスク材５２を形成する。マスク材５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積、リソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いた膜のパターニングにより形成される。マスク材５０は、例えば、酸化シリコンである。
次に、第１のゲートトレンチ３１、第２のゲートトレンチ３２、コンタクトトレンチ３３、外周トレンチ３４、及び中間トレンチ３５を形成する（図１１（ａ）、図１１（ｂ）、図１１（ｃ））。第１のゲートトレンチ３１、第２のゲートトレンチ３２、コンタクトトレンチ３３、外周トレンチ３４、及び中間トレンチ３５は、マスク材５２をマスクとしたＲＩＥ法により形成される。
次に、マスク材５２を剥離する。マスク材５２は、例えば、ウェットエッチング法により剥離される。
次に、炭化珪素層１０の表面に、マスク材５４を形成する。マスク材５４は、第１のゲートトレンチ３１及び第２のゲートトレンチ３２を覆う。マスク材５２は、例えば、フォトレジストである。
次に、ｐ＋型の電界緩和領域４８を形成する（図１２（ａ）、図１２（ｂ）、図１２（ｃ））。電界緩和領域４８は、マスク材５４をマスクに、コンタクトトレンチ３３、外周トレンチ３４、及び中間トレンチ３５の底部のエピタキシャル層１１に、イオン注入法によりアルミニウムを注入して形成する。
次に、マスク材５４を剥離する（図１３（ａ）、図１３（ｂ）、図１３（ｃ））。次に、エピタキシャル層１１に注入された不純物を活性化する活性化アニールを行う。活性化アニールは、例えば、水素雰囲気中で１４００℃以上１６００℃以下の温度で行う。
次に、第１のゲートトレンチ３１、第２のゲートトレンチ３２、コンタクトトレンチ３３、外周トレンチ３４、及び中間トレンチ３５の中に、第１の酸化シリコン膜６０を形成する（図１４（ａ）、図１４（ｂ）、図１４（ｃ））。
第１の酸化シリコン膜６０は、例えば、ＣＶＤ法により形成される。第１の酸化シリコン膜６０は、ゲート絶縁層２４となる。
次に、第１のゲートトレンチ３１、第２のゲートトレンチ３２、コンタクトトレンチ３３、外周トレンチ３４、及び中間トレンチ３５の中に、多結晶シリコン膜６２を形成する（図１５（ａ）、図１５（ｂ）、図１５（ｃ））。
多結晶シリコン膜６２は、例えば、ＣＶＤ法により形成される。多結晶シリコン膜６２は、ゲート電極２０及びゲート配線２２となる。
次に、多結晶シリコン膜６２の表面に、マスク材５６を形成する。マスク材５６は、ゲート配線２２が形成される領域を覆う。マスク材５６は、例えば、フォトレジストである。
次に、マスク材５６をマスクに多結晶シリコン膜６２の一部を除去する（図１６（ａ）、図１６（ｂ）、図１６（ｃ））。多結晶シリコン膜６２の一部は、例えば、ドライエッチング法により除去される。多結晶シリコン膜６２の別の一部は、第１のゲートトレンチ３１、第２のゲートトレンチ３２、コンタクトトレンチ３３、外周トレンチ３４、及び中間トレンチ３５の中に残る。また、多結晶シリコン膜６２の更に別の一部は、第１のゲートトレンチ３１、第２のゲートトレンチ３２、及び中間トレンチ３５の上に連続して残る（図１６（ｃ））。
次に、マスク材５６を剥離する。次に、マスク材５８を形成する。マスク材５８は、例えば、フォトレジストである。
マスク材５８は、第１のゲートトレンチ３１、第２のゲートトレンチ３２、及び中間トレンチ３５の多結晶シリコン膜６２を覆う。
次に、マスク材５８をマスクにコンタクトトレンチ３３及び外周トレンチ３４の中の多結晶シリコン膜６２を除去する（図１７（ａ）、図１７（ｂ）、図１７（ｃ））。多結晶シリコン膜６２は、例えば、ドライエッチング法により除去される。
次に、マスク材５８を除去する。次に、第１の酸化シリコン膜６０、及び、多結晶シリコン膜６２の上に第２の酸化シリコン膜６４を形成する（図１８（ａ）、図１８（ｂ）、図１８（ｃ））。第２の酸化シリコン膜６４は、例えば、ＣＶＤ法により形成される。第２の酸化シリコン膜６４の一部は、層間絶縁層２６となる。
次に、マスク材６６を形成する。マスク材６６は、例えば、フォトレジストである。
マスク材６６は、第１のゲートトレンチ３１、第２のゲートトレンチ３２、外周トレンチ３４、及び中間トレンチ３５の第２の酸化シリコン膜６４を覆う。中間トレンチ３５の上の第２の酸化シリコン膜６４の一部は、マスク材６６で覆われない。
次に、マスク材６６をマスクに第１の酸化シリコン膜６０、及び、第２の酸化シリコン膜６４を、除去する（図１９（ａ）、図１９（ｂ）、図１９（ｃ））。第１の酸化シリコン膜６０、及び、第２の酸化シリコン膜６４は、例えば、ウェットエッチング法により除去される。
コンタクトトレンチ３３の中の第１の酸化シリコン膜６０、及び、第２の酸化シリコン膜６４が除去される。また、中間トレンチ３５の上の第２の酸化シリコン膜６４には、コンタクトホール２６ａが形成される。ゲート配線２２となる領域の多結晶シリコン膜６２が露出する。
次に、マスク材６６を除去する。次に、コンタクトトレンチ３３の中、ゲート配線２２となる領域の多結晶シリコン膜６２の上、及び第２の酸化シリコン膜６４の上に、ソース電極１２及び金属配線１８を形成する。ソース電極１２及び金属配線１８は、例えば、ＣＶＤ法による金属膜の堆積と、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。
その後、公知のプロセス技術を用いて、炭化珪素層１０の裏面にドレイン電極１４を形成する（図２０（ａ）、図２０（ｂ）、図２０（ｃ））。以上の製造方法により、第１の実施形態のＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
ＭＯＳＦＥＴ１００は、第１のゲートトレンチ３１及び第２のゲートトレンチ３２の中にゲート電極２０が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ３３の中にソース電極１２の一部であるコンタクト領域１２ａを設ける。ＭＯＳＦＥＴ１００は、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。
コンタクトトレンチ３３の中にコンタクト領域１２ａを設けることで、ボディ領域４４及びソース領域４６への電気的接続をコンタクトトレンチ３３の側面で取ることができる。したがって、炭化珪素層１０の表面でのソース電極１２の接続面積が低減できる。よって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ３３の底面及び側面の周りに、電界緩和領域４８を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層２４に印加される電界が緩和される。よって、ゲート絶縁層２４の信頼性が向上する。
更に、ＭＯＳＦＥＴ１００では、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間に、ゲート電極２０及びゲート配線２２が存在しない。第１のゲートトレンチ３１の第１の方向の端部Ｅでは、ゲート絶縁層２４がゲート電極２０又はゲート配線２２と、炭化珪素層１０との間に挟まれたＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳ）構造が存在しない。したがって、更にゲート絶縁層２４の信頼性が向上する。
図２１は、第１の実施形態の比較例の半導体装置の拡大模式上面図である。図２１は、トレンチ、ソース電極、ゲート配線、及び金属配線のパターンレイアウトを示す。図２１は、図２に対応する図である。
図２２は、第１の実施形態の比較例の半導体装置の模式断面図である。図２２は、図２１のＨＨ’断面である。図２２は、図４（ａ）に対応する図である。
第１の実施形態の比較例の半導体装置はＭＯＳＦＥＴ９００である。ＭＯＳＦＥＴ９００は、第１のゲートトレンチ３１の第１の方向の端部Ｅ’と層間絶縁層２６との間に、ゲート配線２２が設けられる点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
ＭＯＳＦＥＴ９００では、第１のゲートトレンチ３１の第１の方向にゲート配線２２が設けられる。ゲート配線２２はゲート電極２０に接続される。
金属配線１８は、ゲート配線２２の上に設けられる。金属配線１８は、ゲート配線２２の上の層間絶縁層２６に設けられたコンタクトホール２６ａを経由してゲート配線２２に接する。
図２３は、第１の実施形態の半導体装置の作用及び効果の説明図である。図２３は、活性化アニールを行った後のゲートトレンチの第１の方向の端部Ｅ近傍のＳＥＭ画像である。図２３のゲートトレンチは、＜１１－２０＞方向に延びる。すなわち、第１の方向は、＜１１－２０＞方向である。
図２３に示すように、活性化アニールを行った後の端部Ｅでは、ゲートトレンチが角張った形状となる。これは、活性化アニールによりＳｉＣの結晶構造がトレンチの形状に反映されたためと考えられる。なお、第１の方向が＜１１－２０＞方向以外の方向であっても、角張る位置は変化するが、同様に、端部Ｅでゲートトレンチが角張った形状となる。
ＭＯＳＦＥＴ９００では、ゲート電極２０にゲート電圧が印加された際に、第１のゲートトレンチ３１の第１の方向の端部Ｅ’でのゲート絶縁層２４の信頼性が低下する。これは、端部Ｅ’近傍で、図２３に示すようなトレンチの形状に起因して、電界が集中するためと考えられる。このため、端部Ｅ’近傍のゲート絶縁層２４に印加される電界強度が高くなると考えられる。したがって、端部Ｅ’近傍のゲート絶縁層２４のリーク電流が大きくなり、ゲート絶縁層２４の信頼性が低下すると考えられる。
第１の実施形態のＭＯＳＦＥ１００では、図４（ａ）に示すように、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２が存在しない。したがって、端部Ｅにおけるゲート絶縁層２４の信頼性の低下の問題は生じ得ない。よって、ＭＯＳＦＥ１００では、比較例のＭＯＳＦＥＴ９００と比較して、信頼性が向上する。
特に、第１のゲートトレンチ３１の延びる第１の方向が、＜１１－２０＞方向に対して０度以上８度以下傾斜した方向の場合、図２３に示すように、端部Ｅの先端の中央部が角張った形状となる。したがって、特に、電界集中によるゲート絶縁層２４のリーク電流が大きくなり、ゲート絶縁層２４の信頼性が低下すると考えられる。よって、第１の方向が＜１１－２０＞方向に対して０度以上８度以下傾斜した方向の場合、比較例のＭＯＳＦＥＴ９００と比較して、ＭＯＳＦＥ１００の信頼性がより向上すると考えられる。
また、第１の実施形態のＭＯＳＦＥＴ１００は、比較例のＭＯＳＦＥＴ９００に対し、追加のプロセスを要せず製造することが可能となる。具体的には、図２と図２１に示すように、ＭＯＳＦＥＴ１００は、ソース電極１２、ゲート配線２２、及び金属配線１８のパターンレイアウトを変更するだけで、ＭＯＳＦＥＴ９００と同様の製造方法で製造することが可能である。よって、信頼性の向上したＭＯＳＦＥＴ１００を、比較例のＭＯＳＦＥＴ９００と同様の製造コストで製造することが可能となる。
以上、第１の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第４のトレンチの中にゲート電極が設けられる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２４は、第２の実施形態の半導体装置の拡大模式上面図である。図２４は、トレンチ、ソース電極、ゲート配線、及び金属配線のパターンレイアウトを示す。図２４は、図２に対応する上面図である。
図２５、図２６（ａ）、図２６（ｂ）、図２７（ａ）、図２７（ｂ）、図２８（ａ）、及び図２８（ｂ）は、第２の実施形態の半導体装置の模式断面図である。図２５は、図２６（ａ）及び図２６（ｂ）のＧＧ’断面である。図２６（ａ）は、図２４及び図２５のＡＡ’断面である。図２６（ｂ）は、図２４及び図２５のＢＢ’断面である。図２７（ａ）は、図２４及び図２５のＣＣ’断面である。図２７（ｂ）は、図２４及び図２５のＤＤ’断面である。図２８（ａ）は、図２４及び図２５のＥＥ’断面である。図２８（ｂ）は、図２４及び図２５のＦＦ’断面である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極パッド１６、金属配線１８、ゲート電極２０、ゲート配線２２、ゲート絶縁層２４、及び層間絶縁層２６を備える。ソース電極１２は、コンタクト領域１２ａを有する。層間絶縁層２６は、コンタクトホール２６ａを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
炭化珪素層１０は、第１のゲートトレンチ３１（第１のトレンチ）、第２のゲートトレンチ３２（第２のトレンチ）、コンタクトトレンチ３３（第３のトレンチ）、外周トレンチ３４（第４のトレンチ）、中間トレンチ３５（第５のトレンチ）、ｎ＋型のドレイン領域４０、ｎ－型のドリフト領域４２（第１の炭化珪素領域）、ｐ型のボディ領域４４（第２の炭化珪素領域）、ｎ＋型のソース領域４６（第３の炭化珪素領域）、及びｐ＋型の電界緩和領域４８（第４の炭化珪素領域）を有する。
第１のゲートトレンチ３１は、第１のトレンチの一例である。第２のゲートトレンチ３２は、第２のトレンチの一例である。コンタクトトレンチ３３は、第３のトレンチの一例である。外周トレンチ３４は、第４のトレンチの一例である。中間トレンチ３５は、第５のトレンチの一例である。ドリフト領域４２は、第１の炭化珪素領域の一例である。ボディ領域４４は、第２の炭化珪素領域の一例である。ソース領域４６は、第３の炭化珪素領域の一例である。電界緩和領域４８は、第４の炭化珪素領域の一例である。
ゲート電極２０の一部は、中間トレンチ３５の中に設けられる。ゲート電極２０の一部は、外周トレンチ３４の中に設けられる。外周トレンチ３４の中が、ゲート電極２０で埋め込まれている。中間トレンチ３５の中のゲート電極２０と外周トレンチ３４の中のゲート電極２０は、連続している。
図２６（ａ）に示すように、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２は存在しない。例えば、第１のゲートトレンチ３１の第１の方向の端部Ｅでは、ゲート絶縁層２４と層間絶縁層２６が接する。
第２の実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態のＭＯＳＦＥＴ１００と同様、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２が存在しない。したがって、第１の実施形態のＭＯＳＦＥＴ１００と同様、ＭＯＳＦＥＴ２００の信頼性が向上する。
また、第２の実施形態のＭＯＳＦＥＴ２００では、外周トレンチ３４の中が、ゲート電極２０で埋め込まれている。したがって、外周トレンチ３４の上の層間絶縁層２６の表面の平坦性が向上する。したがって、例えば、ソース電極１２や金属配線１８を形成する金属膜のパターニングが容易となる。
以上、第２の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第３のトレンチと第５のトレンチが離間する点で、第２の実施形態の半導体装置と異なる。以下、第１の実施形態及び第２の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２９は、第３の実施形態の半導体装置の拡大模式上面図である。図２９は、トレンチ、ソース電極、ゲート配線、及び金属配線のパターンレイアウトを示す。図２９は、図２４に対応する図である。
図３０、図３１（ａ）、図３１（ｂ）、図３２（ａ）、図３２（ｂ）、図３３（ａ）、及び図３３（ｂ）は、第３の実施形態の半導体装置の模式断面図である。図３０は、図３１（ａ）及び図３１（ｂ）のＧＧ’断面である。図３１（ａ）は、図２９及び図３０のＡＡ’断面である。図３１（ｂ）は、図２９及び図３０のＢＢ’断面である。図３２（ａ）は、図２９及び図３０のＣＣ’断面である。図３２（ｂ）は、図２９及び図３０のＤＤ’断面である。図３３（ａ）は、図２９及び図３０のＥＥ’断面である。図３３（ｂ）は、図２９及び図３０のＦＦ’断面である。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極パッド１６、金属配線１８、ゲート電極２０、ゲート配線２２、ゲート絶縁層２４、及び層間絶縁層２６を備える。ソース電極１２は、コンタクト領域１２ａを有する。層間絶縁層２６は、コンタクトホール２６ａを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
炭化珪素層１０は、第１のゲートトレンチ３１（第１のトレンチ）、第２のゲートトレンチ３２（第２のトレンチ）、コンタクトトレンチ３３（第３のトレンチ）、外周トレンチ３４（第４のトレンチ）、中間トレンチ３５（第５のトレンチ）、ｎ＋型のドレイン領域４０、ｎ－型のドリフト領域４２（第１の炭化珪素領域）、ｐ型のボディ領域４４（第２の炭化珪素領域）、ｎ＋型のソース領域４６（第３の炭化珪素領域）、及びｐ＋型の電界緩和領域４８（第４の炭化珪素領域）を有する。
第１のゲートトレンチ３１は、第１のトレンチの一例である。第２のゲートトレンチ３２は、第２のトレンチの一例である。コンタクトトレンチ３３は、第３のトレンチの一例である。外周トレンチ３４は、第４のトレンチの一例である。中間トレンチ３５は、第５のトレンチの一例である。ドリフト領域４２は、第１の炭化珪素領域の一例である。ボディ領域４４は、第２の炭化珪素領域の一例である。ソース領域４６は、第３の炭化珪素領域の一例である。電界緩和領域４８は、第４の炭化珪素領域の一例である。
コンタクトトレンチ３３と中間トレンチ３５は、第１の方向に離間している。コンタクトトレンチ３３と中間トレンチ３５との間には、ドリフト領域４２及びボディ領域４４が設けられる。
図３１（ａ）に示すように、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２が存在しない。例えば、第１のゲートトレンチ３１の第１の方向の端部Ｅでは、ゲート絶縁層２４と層間絶縁層２６が接する。
第３の実施形態のＭＯＳＦＥＴ３００によれば、第１の実施形態のＭＯＳＦＥＴ１００と同様、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２が存在しない。したがって、第１の実施形態のＭＯＳＦＥＴ１００と同様、ＭＯＳＦＥＴ３００の信頼性が向上する。
また、第３の実施形態のＭＯＳＦＥＴ３００では、第２の実施形態のＭＯＳＦＥＴ１００と同様、外周トレンチ３４の中が、ゲート電極２０で埋め込まれている。したがって、外周トレンチ３４の上の層間絶縁層２６の表面の平坦性が向上する。したがって、例えば、ソース電極１２や金属配線１８を形成する金属膜のパターニングが容易となる。
さらに、第３の実施形態のＭＯＳＦＥＴ３００では、コンタクトトレンチ３３と中間トレンチ３５は、第１の方向に離間している。したがって、例えば、トレンチを経由したコンタクト領域１２ａとゲート電極２０との電気的なショートが抑制できる。よって、ＭＯＳＦＥＴ３００の歩留まりが向上する。
以上、第３の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第４のトレンチと第５のトレンチが離間する点で、第３の実施形態の半導体装置と異なる。以下、第１の実施形態ないし第３の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３４は、第４の実施形態の半導体装置の拡大模式上面図である。図３４は、トレンチ、ソース電極、ゲート配線、及び金属配線のパターンレイアウトを示す。図３４は、図２９に対応する図である。
図３５、図３６（ａ）、図３６（ｂ）、図３７（ａ）、図３７（ｂ）、図３８（ａ）、及び図３８（ｂ）は、第４の実施形態の半導体装置の模式断面図である。図３５は、図３６（ａ）及び図３６（ｂ）のＧＧ’断面である。図３６（ａ）は、図３４及び図３５のＡＡ’断面である。図３６（ｂ）は、図３４及び図３５のＢＢ’断面である。図３７（ａ）は、図３４及び図３５のＣＣ’断面である。図３７（ｂ）は、図３４及び図３５のＤＤ’断面である。図３８（ａ）は、図３４及び図３５のＥＥ’断面である。図３８（ｂ）は、図３４及び図３５のＦＦ’断面である。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極パッド１６、金属配線１８、ゲート電極２０、ゲート配線２２、ゲート絶縁層２４、及び層間絶縁層２６を備える。ソース電極１２は、コンタクト領域１２ａを有する。層間絶縁層２６は、コンタクトホール２６ａを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
炭化珪素層１０は、第１のゲートトレンチ３１（第１のトレンチ）、第２のゲートトレンチ３２（第２のトレンチ）、コンタクトトレンチ３３（第３のトレンチ）、外周トレンチ３４（第４のトレンチ）、中間トレンチ３５（第５のトレンチ）、ｎ＋型のドレイン領域４０、ｎ－型のドリフト領域４２（第１の炭化珪素領域）、ｐ型のボディ領域４４（第２の炭化珪素領域）、ｎ＋型のソース領域４６（第３の炭化珪素領域）、及びｐ＋型の電界緩和領域４８（第４の炭化珪素領域）を有する。
第１のゲートトレンチ３１は、第１のトレンチの一例である。第２のゲートトレンチ３２は、第２のトレンチの一例である。コンタクトトレンチ３３は、第３のトレンチの一例である。外周トレンチ３４は、第４のトレンチの一例である。中間トレンチ３５は、第５のトレンチの一例である。ドリフト領域４２は、第１の炭化珪素領域の一例である。ボディ領域４４は、第２の炭化珪素領域の一例である。ソース領域４６は、第３の炭化珪素領域の一例である。電界緩和領域４８は、第４の炭化珪素領域の一例である。
外周トレンチ３４と中間トレンチ３５は、第１の方向に離間している。外周トレンチ３４と中間トレンチ３５との間には、電界緩和領域４８及びボディ領域４４が設けられる。
図３６（ａ）に示すように、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２が存在しない。例えば、第１のゲートトレンチ３１の第１の方向の端部Ｅでは、ゲート絶縁層２４と層間絶縁層２６が接する。
第４の実施形態のＭＯＳＦＥＴ４００によれば、第１の実施形態のＭＯＳＦＥＴ１００と同様、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２が存在しない。したがって、第１の実施形態のＭＯＳＦＥＴ１００と同様、ＭＯＳＦＥＴ４００の信頼性が向上する。
また、第４の実施形態のＭＯＳＦＥＴ４００では、第２の実施形態のＭＯＳＦＥＴ２００と同様、外周トレンチ３４の中が、ゲート電極２０で埋め込まれている。したがって、外周トレンチ３４の上の層間絶縁層２６の表面の平坦性が向上する。したがって、例えば、ソース電極１２や金属配線１８を形成する金属膜のパターニングが容易となる。
また、第４の実施形態のＭＯＳＦＥＴ４００では、第３の実施形態のＭＯＳＦＥＴ３００と同様、コンタクトトレンチ３３と中間トレンチ３５が、第１の方向に離間している。したがって、例えば、トレンチを経由したコンタクト領域１２ａとゲート電極２０との電気的なショートが抑制できる。よって、ＭＯＳＦＥＴ４００の歩留まりが向上する。
さらに、第４の実施形態のＭＯＳＦＥＴ４００では、外周トレンチ３４と中間トレンチ３５は、第１の方向に離間しているため、外周トレンチ３４と中間トレンチ３５の交わる部分が存在しない。仮に、第３の実施形態のＭＯＳＦＥＴ３００のように外周トレンチ３４と中間トレンチ３５の交わる部分が存在すると、例えば、この部分でのゲート電極２０の埋め込み性が悪くなり、層間絶縁層２６の平坦性が低下する。
第４の実施形態のＭＯＳＦＥＴ４００では、外周トレンチ３４と中間トレンチ３５の交わる部分が存在しないため、例えば、層間絶縁層２６の平坦性が向上する。したがって、例えば、ソース電極１２や金属配線１８を形成する金属膜のパターニングが容易となる。
以上、第４の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、第４のトレンチが層間絶縁層で埋め込まれている点で、第４の実施形態の半導体装置と異なる。以下、第１の実施形態ないし第４の実施形態と重複する内容については、一部記述を省略する場合がある。
第５の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ５００である。ＭＯＳＦＥＴ５００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３９は、第５の実施形態の半導体装置の拡大模式上面図である。図３９は、トレンチ、ソース電極、ゲート配線、及び金属配線のパターンレイアウトを示す。図３９は、図３４に対応する図である。
図４０、図４１（ａ）、図４１（ｂ）、図４２（ａ）、図４２（ｂ）、図４３（ａ）、及び図４３（ｂ）は、第５の実施形態の半導体装置の模式断面図である。図４０は、図４１（ａ）及び図４１（ｂ）のＧＧ’断面である。図４１（ａ）は、図３９及び図４０のＡＡ’断面である。図４１（ｂ）は、図３９及び図４０のＢＢ’断面である。図４２（ａ）は、図３９及び図４０のＣＣ’断面である。図４２（ｂ）は、図３９及び図４０のＤＤ’断面である。図４３（ａ）は、図３９及び図４０のＥＥ’断面である。図４３（ｂ）は、図３９及び図４０のＦＦ’断面である。
ＭＯＳＦＥＴ５００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極パッド１６、金属配線１８、ゲート電極２０、ゲート配線２２、ゲート絶縁層２４、及び層間絶縁層２６を備える。ソース電極１２は、コンタクト領域１２ａを有する。層間絶縁層２６は、コンタクトホール２６ａを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。
炭化珪素層１０は、第１のゲートトレンチ３１（第１のトレンチ）、第２のゲートトレンチ３２（第２のトレンチ）、コンタクトトレンチ３３（第３のトレンチ）、外周トレンチ３４（第４のトレンチ）、中間トレンチ３５（第５のトレンチ）、ｎ＋型のドレイン領域４０、ｎ－型のドリフト領域４２（第１の炭化珪素領域）、ｐ型のボディ領域４４（第２の炭化珪素領域）、ｎ＋型のソース領域４６（第３の炭化珪素領域）、及びｐ＋型の電界緩和領域４８（第４の炭化珪素領域）を有する。
第１のゲートトレンチ３１は、第１のトレンチの一例である。第２のゲートトレンチ３２は、第２のトレンチの一例である。コンタクトトレンチ３３は、第３のトレンチの一例である。外周トレンチ３４は、第４のトレンチの一例である。中間トレンチ３５は、第５のトレンチの一例である。ドリフト領域４２は、第１の炭化珪素領域の一例である。ボディ領域４４は、第２の炭化珪素領域の一例である。ソース領域４６は、第３の炭化珪素領域の一例である。電界緩和領域４８は、第４の炭化珪素領域の一例である。
外周トレンチ３４は、層間絶縁層２６で埋め込まれている。
図４１（ａ）に示すように、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２が存在しない。例えば、第１のゲートトレンチ３１の第１の方向の端部Ｅでは、ゲート絶縁層２４と層間絶縁層２６が接する。
第５の実施形態のＭＯＳＦＥＴ５００によれば、第１の実施形態のＭＯＳＦＥＴ１００と同様、第１のゲートトレンチ３１の第１の方向の端部Ｅと層間絶縁層２６との間には、ゲート電極２０及びゲート配線２２が存在しない。したがって、第１の実施形態のＭＯＳＦＥＴ１００と同様、ＭＯＳＦＥＴ５００の信頼性が向上する。
また、第５の実施形態のＭＯＳＦＥＴ５００では、第３の実施形態のＭＯＳＦＥＴ３００と同様、コンタクトトレンチ３３と中間トレンチ３５は、第１の方向に離間している。したがって、例えば、トレンチを経由したコンタクト領域１２ａとゲート電極２０との電気的なショートが抑制できる。よって、ＭＯＳＦＥＴ５００の歩留まりが向上する。
さらに、第５の実施形態のＭＯＳＦＥＴ５００では、第４の実施形態のＭＯＳＦＥＴ４００と同様、外周トレンチ３４と中間トレンチ３５は、第１の方向に離間しているため、外周トレンチ３４と中間トレンチ３５の交わる部分が存在しない。したがって、例えば、ソース電極１２や金属配線１８を形成する金属膜のパターニングが容易となる。
以上、第５の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第６の実施形態）
第６の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図４４は、第６の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第７の実施形態）
第７の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図４５は、第７の実施形態の車両の模式図である。第７の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第８の実施形態）
第８の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図４６は、第８の実施形態の車両の模式図である。第８の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第９の実施形態）
第９の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図４７は、第９の実施形態の昇降機（エレベータ）の模式図である。第９の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１ないし第５の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第６ないし第９の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２の実施形態ないし第５の実施形態の半導体装置を適用することも可能である。
また、第６ないし第９の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ コンタクト領域（第１の電極の一部）
１４ ドレイン電極（第２の電極）
１８ 金属配線
２０ ゲート電極
２２ ゲート配線
２４ ゲート絶縁層
２６ 層間絶縁層
３１ 第１のゲートトレンチ（第１のトレンチ）
３２ 第２のゲートトレンチ（第２のトレンチ）
３３ コンタクトトレンチ（第３のトレンチ）
３４ 外周トレンチ（第４のトレンチ）
３５ 中間トレンチ（第５のトレンチ）
４２ ドリフト領域（第１の炭化珪素領域）
４４ ボディ領域（第２の炭化珪素領域）
４６ ソース領域（第３の炭化珪素領域）
４８ 電界緩和領域（第４の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｅ 端部
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (17)

  1. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に設けられ、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に設けられ、前記第１の方向に延び、前記第１のトレンチに対し前記第２の方向に離間して設けられた第２のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１のトレンチと前記第２のトレンチとの間に設けられたｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１のトレンチと前記第２のトレンチとの間に設けられたｎ型の第３の炭化珪素領域と、
    を含む炭化珪素層と、
    前記第１のトレンチ及び前記第２のトレンチの中に設けられたゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、
    前記第２の方向に延び、前記第１のトレンチ及び前記第２のトレンチと交差し、前記ゲート電極に接続され、前記ゲート電極と同一材料のゲート配線と、
    前記炭化珪素層の前記第１の面の側に位置し、前記第３の炭化珪素領域に電気的に接続された第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    前記ゲート電極と前記第１の電極との間に設けられた層間絶縁層と、
    を備え、
    前記第１のトレンチの前記第１の方向の端部と前記層間絶縁層との間に、前記ゲート電極及び前記ゲート配線が存在しない、半導体装置。
  2. 前記ゲート電極及び前記ゲート配線は多結晶シリコンである請求項１記載の半導体装置。
  3. 前記第１のトレンチと前記第２のトレンチとの間の前記第１の面と、前記ゲート配線との間に前記ゲート絶縁層が設けられ、前記ゲート配線は前記ゲート絶縁層と接する請求項１又は請求項２記載の半導体装置。
  4. 前記第２の方向に延び、前記第１のトレンチ及び前記第２のトレンチと交差し、前記ゲート配線との間に前記層間絶縁層が設けられ、前記ゲート配線と電気的に接続された金属配線を、更に備える請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記金属配線は、前記ゲート配線に接する請求項４記載の半導体装置。
  6. 前記金属配線と前記第１の電極は同一材料である請求項４又は請求項５記載の半導体装置。
  7. 前記炭化珪素層は、
    前記第１の面の側に設けられ、前記第１の方向に延び、前記第１のトレンチと前記第２のトレンチとの間に設けられた第３のトレンチと、
    前記第１の面の側に設けられ、前記第２の方向に延び、前記第１のトレンチ及び前記第２のトレンチに対し前記第１の方向に離間して設けられた第４のトレンチと、
    前記第１の面の側に設けられ、前記第１の方向に延び、前記第１のトレンチと前記第２のトレンチとの間に設けられ、前記第３のトレンチと前記第４のトレンチとの間に設けられ、前記ゲート配線と交差する第５のトレンチと、
    前記第３のトレンチと前記第１の炭化珪素領域との間に設けられたｐ型の第４の炭化珪素領域と、
    を更に含み、
    前記第１の電極の一部は、前記第３のトレンチの中に設けられ、前記第１の電極は前記第４の炭化珪素領域に電気的に接続され、
    前記ゲート電極は前記第５のトレンチの中に設けられた請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第４の炭化珪素領域は、前記第４のトレンチと前記第１の炭化珪素領域との間、及び、前記第５のトレンチと前記第１の炭化珪素領域との間に設けられた請求項７記載の半導体装置。
  9. 前記第３のトレンチ、前記第４のトレンチ、及び前記第５のトレンチは連続する請求項７又は請求項８記載の半導体装置。
  10. 前記第３のトレンチと前記第５のトレンチは離間する請求項７又は請求項８記載の半導体装置。
  11. 前記第４のトレンチと前記第５のトレンチは離間する請求項１０記載の半導体装置。
  12. 前記ゲート電極は前記第４のトレンチの中に設けられた請求項７ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第１の方向は、＜１１－２０＞方向に対して０度以上８度以下傾斜した方向である請求項１ないし請求項１２いずれか一項記載の半導体装置。
  14. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備えるインバータ回路。
  15. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える駆動装置。
  16. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える車両。
  17. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える昇降機。
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* Cited by examiner, † Cited by third party
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JP6062269B2 (ja) 2013-01-31 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9496391B2 (en) * 2013-03-15 2016-11-15 Fairchild Semiconductor Corporation Termination region of a semiconductor device
JP6235298B2 (ja) 2013-10-21 2017-11-22 新日本無線株式会社 半導体装置およびその製造方法
DE102014119466A1 (de) 2014-12-22 2016-06-23 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen und gateverbinderstruktur
DE102015108440B3 (de) * 2015-05-28 2016-10-06 Infineon Technologies Ag Streifenförmige elektrodenstruktur einschliesslich eines hauptteiles mit einer feldelektrode und eines die elektrodenstruktur abschliessenden endteiles
JP6632513B2 (ja) * 2016-12-07 2020-01-22 株式会社東芝 半導体装置及びその製造方法
JP6872951B2 (ja) 2017-03-30 2021-05-19 エイブリック株式会社 半導体装置及びその製造方法
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