JP2022016286A - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP2022016286A
JP2022016286A JP2021062603A JP2021062603A JP2022016286A JP 2022016286 A JP2022016286 A JP 2022016286A JP 2021062603 A JP2021062603 A JP 2021062603A JP 2021062603 A JP2021062603 A JP 2021062603A JP 2022016286 A JP2022016286 A JP 2022016286A
Authority
JP
Japan
Prior art keywords
region
silicon carbide
trench
type
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021062603A
Other languages
English (en)
Other versions
JP7565542B2 (ja
Inventor
克久 田中
Katsuhisa Tanaka
良介 飯島
Ryosuke Iijima
真一 木本
Shinichi Kimoto
信介 原田
Shinsuke Harada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Toshiba Corp
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, National Institute of Advanced Industrial Science and Technology AIST filed Critical Toshiba Corp
Publication of JP2022016286A publication Critical patent/JP2022016286A/ja
Application granted granted Critical
Publication of JP7565542B2 publication Critical patent/JP7565542B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L13/00—Electric propulsion for monorail vehicles, suspension vehicles or rack railways; Magnetic suspension or levitation for vehicles
    • B60L13/006—Electric propulsion adapted for monorail vehicles, suspension vehicles or rack railways
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L50/00—Electric propulsion with power supplied within the vehicle
    • B60L50/50—Electric propulsion with power supplied within the vehicle using propulsion power supplied by batteries or fuel cells
    • B60L50/51—Electric propulsion with power supplied within the vehicle using propulsion power supplied by batteries or fuel cells characterised by AC-motors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B66—HOISTING; LIFTING; HAULING
    • B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
    • B66B1/00—Control systems of elevators in general
    • B66B1/24—Control systems with regulation, i.e. with retroactive action, for influencing travelling speed, acceleration, or deceleration
    • B66B1/28—Control systems with regulation, i.e. with retroactive action, for influencing travelling speed, acceleration, or deceleration electrical
    • B66B1/30—Control systems with regulation, i.e. with retroactive action, for influencing travelling speed, acceleration, or deceleration electrical effective on driving gear, e.g. acting on power electronics, on inverter or rectifier controlled motor
    • B66B1/308—Control systems with regulation, i.e. with retroactive action, for influencing travelling speed, acceleration, or deceleration electrical effective on driving gear, e.g. acting on power electronics, on inverter or rectifier controlled motor with AC powered elevator drive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B61—RAILWAYS
    • B61C—LOCOMOTIVES; MOTOR RAILCARS
    • B61C9/00—Locomotives or motor railcars characterised by the type of transmission system used; Transmission systems specially adapted for locomotives or motor railcars
    • B61C9/38—Transmission systems in or for locomotives or motor railcars with electric motor propulsion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T10/00—Road transport of goods or passengers
    • Y02T10/60—Other road transportation technologies with climate change mitigation effect
    • Y02T10/70—Energy storage systems for electromobility, e.g. batteries

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Sustainable Energy (AREA)
  • Electromagnetism (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Figure 2022016286000001
【課題】信頼性の向上が可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、炭化珪素層の第１の面の側に位置し第１の方向に延びる第１のトレンチと、第１の方向に隣り合う第２及び第３のトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間のｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間のｎ型の第３の炭化珪素領域と、第１の炭化珪素領域と第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、第１の炭化珪素領域と第３のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、第１のトレンチの中のゲート電極と、ゲート絶縁層と、一部が第２のトレンチの中にあり、第４の炭化珪素領域と第５の炭化珪素領域との間の第１の炭化珪素領域に接する第１の電極と、第２の面の第２の電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を実現することができる。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、ｐｎ接合ダイオードを寄生内蔵ダイオードとして有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ動作時であっても、ｐｎ接合ダイオードを用いることで還流電流を流すことが可能となる。
しかし、ｐｎ接合ダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
また、炭化珪素を用いたＭＯＳＦＥＴのオン抵抗を低減する構造として、トレンチ内にゲート電極を設けるトレンチゲート型のＭＯＳＦＥＴがある。トレンチゲート型のＭＯＳＦＥＴは、単位面積当たりのチャネル密度が大きくなることでオン抵抗が低減される。
しかし、トレンチゲート型のＭＯＳＦＥＴでは、特にトレンチ底部のゲート絶縁層に構造上高い電界が印加される。このため、ゲート絶縁層の絶縁破壊耐性が低下するおそれがある。ゲート絶縁破壊耐性の低下は、ＭＯＳＦＥＴの信頼性の低下を招く。
特許第５５６５４６１号公報
本発明が解決しようとする課題は、信頼性の向上が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置する第２のトレンチと、前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置し、前記第２のトレンチに対して前記第１の方向に位置する第３のトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、前記第１の炭化珪素領域と前記第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、前記第１の炭化珪素領域と前記第３のトレンチとの間に位置し、前記第４の炭化珪素領域との間に前記第１の炭化珪素領域を挟むｐ型の第５の炭化珪素領域と、を含む炭化珪素層と、前記第１のトレンチの中に位置するゲート電極と、前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、前記炭化珪素層の前記第１の面の側に位置し、第１の部分、第２の部分及び第３の部分を含み、前記第１の部分が前記第３の炭化珪素領域に接し、前記第２の部分が前記第４の炭化珪素領域と前記第５の炭化珪素領域との間の前記第１の炭化珪素領域に接し、前記第３の部分が前記第２のトレンチの中に位置する第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の変形例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態の駆動装置の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の車両の模式図。 第１０の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。また、例えば、ＳＩＭＳのプロファイルから判断することが可能である。
なお、本明細書中でｐ型の炭化珪素領域の「ｐ型不純物濃度」とは、当該領域のｐ型不純物濃度から当該領域のｎ型不純物濃度を引いた正味（ｎｅｔ）のｐ型不純物濃度を意味する。また、ｎ型の炭化珪素領域の「ｎ型不純物濃度」とは、当該領域のｎ型不純物濃度から当該領域のｐ型不純物濃度を引いた正味（ｎｅｔ）のｎ型不純物濃度を意味する。
また、明細書中に別段の記述がない限り特定の領域の不純物濃度とは、当該領域の中央部の不純物濃度を意味するものとする。
（第１の実施形態）
第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に位置し、第１の方向に延びる第１のトレンチと、第１の面の側に位置し、第１のトレンチに対して第２の方向に位置する第２のトレンチと、第１の面の側に位置し、第１のトレンチに対して第２の方向に位置し、第２のトレンチに対して前記第１の方向に位置する第３のトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、第１の炭化珪素領域と第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、第１の炭化珪素領域と第３のトレンチとの間に位置し、第４の炭化珪素領域との間に第１の炭化珪素領域を挟むｐ型の第５の炭化珪素領域と、を含む炭化珪素層と、第１のトレンチの中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、第１の部分、第２の部分及び第３の部分を含み、第１の部分が第３の炭化珪素領域に接し、第２の部分が第４の炭化珪素領域と第５の炭化珪素領域との間の第１の炭化珪素領域に接し、第３の部分が第２のトレンチの中に位置する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、内蔵ダイオードとしてＳｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（ＳＢＤ）を備える。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式平面図である。図３は、第１の実施形態の半導体装置の模式断面図である。図４は、第１の実施形態の半導体装置の模式断面図である。
図１は、図２のＡＡ’断面図である。図２は、図１の第１の面Ｐ１上のパターンを示す。図３は、図２のＢＢ’断面図である。図４は、図２のＣＣ’断面図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、シリサイド領域１２ａ（第１の部分）、ショットキー領域１２ｂ（第２の部分）及び埋め込み領域１２ｃ（第３の部分）を有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２ａ（第２のトレンチ）、コンタクトトレンチ２２ｂ（第３のトレンチ）、コンタクトトレンチ２２ｃ、コンタクトトレンチ２２ｄ、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２ａ（第４の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｂ（第５の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｃ、ｐ＋＋型の高濃度領域３４（第６の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３６（第７の炭化珪素領域）を有する。
以下、コンタクトトレンチ２２ａ、コンタクトトレンチ２２ｂ、コンタクトトレンチ２２ｃ及びコンタクトトレンチ２２ｄを一括して、単に、コンタクトトレンチ２２と称する場合がある。また、電界緩和領域３２ａ、電界緩和領域３２ｂ及び電界緩和領域３２ｃを一括して、単に、電界緩和領域３２と称する場合がある。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面Ｐ１に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図１、図２、図３、図４では、例えば、図中に示す第１の方向又は第２の方向がａ軸方向である。
ゲートトレンチ２１は、炭化珪素層１０の中に存在する。ゲートトレンチ２１は、炭化珪素層１０の第１の面Ｐ１の側に位置する。ゲートトレンチ２１は、炭化珪素層１０に形成された溝である。
ゲートトレンチ２１は、図２に示すように、第１の方向に延びる。ゲートトレンチ２１は、図２に示すようにストライプ形状を有する。
ゲートトレンチ２１は、図１及び図２に示すように第２の方向に繰り返し配置される。ゲートトレンチ２１の第２の方向の長さは、例えば、０．５μｍ以上１μｍ以下である。
ゲートトレンチ２１は、ソース領域３０及びボディ領域２８を貫通する。ゲートトレンチ２１の深さは、例えば、１μｍ以上２μｍ以下である。
コンタクトトレンチ２２は、炭化珪素層１０の中に存在する。コンタクトトレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。コンタクトトレンチ２２は、炭化珪素層１０に形成された溝である。
コンタクトトレンチ２２は、図２に示すように、例えば、第１の方向に延びる。コンタクトトレンチ２２は、図２に示すように第１の方向に繰り返し配置される。コンタクトトレンチ２２は、第１の方向に分割されたトレンチである。
例えば、コンタクトトレンチ２２ｂは、コンタクトトレンチ２２ａに対して第１の方向に位置する。コンタクトトレンチ２２ｂは、コンタクトトレンチ２２ａに対して第１の方向に離間して設けられる。
コンタクトトレンチ２２は、ゲートトレンチ２１に対して第２の方向に位置する。例えば、コンタクトトレンチ２２ａは、ゲートトレンチ２１に対して第２の方向に位置する。例えば、コンタクトトレンチ２２ｂは、ゲートトレンチ２１に対して第２の方向に位置する。コンタクトトレンチ２２は、２つのゲートトレンチ２１の間に設けられる。コンタクトトレンチ２２は、ゲートトレンチ２１を間に挟んで第２の方向に繰り返し配置される。
コンタクトトレンチ２２の第１の方向の長さは、例えば、コンタクトトレンチ２２の第２の方向の長さよりも長い。例えば、コンタクトトレンチ２２ａの第１の方向の長さ（図２中のＬ１）は、コンタクトトレンチ２２ａの第２の方向の長さ（図２中のＬ２）よりも長い。
コンタクトトレンチ２２の第１の方向の長さは、例えば、１μｍ以上５μｍ以下である。コンタクトトレンチ２２の第２の方向の長さは、例えば、０．５μｍ以上２μｍ以下である。
第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、コンタクトトレンチ２２の第１の方向の長さより大きい。例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の距離（図２中のｄ）は、コンタクトトレンチ２２ａの第１の方向の長さ（図２中のＬ１）よりも大きい。第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、コンタクトトレンチ２２の第１の方向の長さの１．２倍以上３倍以下である。また、第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、コンタクトトレンチ２２の第２の方向の長さより大きい。例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の距離（図２中のｄ）は、コンタクトトレンチ２２ａの第２の方向の長さ（図２中のＬ２）よりも大きい。第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、コンタクトトレンチ２２の第２の方向の長さの１．２倍以上３倍以下である。
コンタクトトレンチ２２の第２の方向の長さは、例えば、ゲートトレンチ２１の第２の方向の長さよりも長い。また、コンタクトトレンチ２２の第２の方向の長さは、例えば、ゲートトレンチ２１の第２の方向の長さと同一である。
ゲートトレンチ２１とコンタクトトレンチ２２の間の距離は、例えば、０．５μｍ以上１μｍ以下である。第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、０．６μｍ以上１．５μｍ以下である。
コンタクトトレンチ２２は、ソース領域３０及びボディ領域２８を貫通する。コンタクトトレンチ２２の深さは、例えば、１μｍ以上２μｍ以下である。
コンタクトトレンチ２２の深さと、ゲートトレンチ２１の深さは、例えば、同一である。言い換えれば、第２の面Ｐ２からゲートトレンチ２１までの距離と、第２の面Ｐ２からコンタクトトレンチ２２までの距離は同一である。コンタクトトレンチ２２の深さと、ゲートトレンチ２１の深さは、異なっていても構わない。
ゲート電極１６は、ゲートトレンチ２１の中に位置する。ゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート電極１６は、第１の方向に延びる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、ソース領域３０、ボディ領域２８、ドリフト領域２６及びゲートトレンチ底部領域３６と、ゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、高誘電率絶縁膜を適用することも可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜と高誘電率絶縁膜との積層膜を適用することも可能である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。
層間絶縁層２０の厚さは、例えば、ゲート絶縁層１８の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。
ソース電極１２は、金属を含む。ソース電極１２は、例えば、アルミニウム（Ａｌ）又はチタン（Ｔｉ）を含む。
ソース電極１２は、ソース領域３０、ボディ領域２８、電界緩和領域３２及び高濃度領域３４に電気的に接続される。
ソース電極１２は、シリサイド領域１２ａ（第１の部分）、ショットキー領域１２ｂ（第２の部分）及び埋め込み領域１２ｃ（第３の部分）を有する。
シリサイド領域１２ａは、ソース領域３０、電界緩和領域３２及び高濃度領域３４に接する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１で、ソース領域３０に接する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１で、高濃度領域３４に接する。シリサイド領域１２ａは、第１の部分の一例である。
シリサイド領域１２ａは、例えば、金属シリサイドを含む。金属シリサイドは、例えば、ニッケルシリサイド又はチタンシリサイドである。
シリサイド領域１２ａを設けることにより、ソース電極１２とソース領域３０の間のコンタクト抵抗、ソース電極１２と高濃度領域３４との間のコンタクト抵抗が低減する。ソース電極１２とソース領域３０との間の接続、ソース電極１２と高濃度領域３４との間の
接続は、例えば、オーミック接続である。
ショットキー領域１２ｂは、電界緩和領域３２ａと電界緩和領域３２ｂとの間のドリフト領域２６に接する。ショットキー領域１２ｂは、第１の方向に隣り合う２つのコンタクトトレンチ２２の間でドリフト領域２６に接する。
ショットキー領域１２ｂは、コンタクトトレンチ２２の底部よりも浅い位置でドリフト領域２６に接する。ショットキー領域１２ｂは、第１の面Ｐ１でドリフト領域２６に接する。ショットキー領域１２ｂは、第２の部分の一例である。
ショットキー領域１２ｂの化学組成は、シリサイド領域１２ａの化学組成と異なる。ショットキー領域１２ｂは、例えば、多結晶シリコン、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）又はニッケル（Ｎｉ）を含む。
ショットキー領域１２ｂを設けることにより、ソース電極１２とドリフト領域２６との間にショットキー障壁が形成される。ショットキー領域１２ｂとドリフト領域２６との間の接続は、ショットキー接続である。
埋め込み領域１２ｃは、コンタクトトレンチ２２の中に位置する。埋め込み領域１２ｃは、例えば、コンタクトトレンチ２２ａの中に位置する。埋め込み領域１２ｃは、例えば、コンタクトトレンチ２２ｂの中に位置する。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、ドレイン領域２４と第１の面Ｐ１との間に位置する。
ドリフト領域２６の一部は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に位置する。ドリフト領域２６の一部は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に挟まれる。ドリフト領域２６の一部は、例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間に位置する。
ドリフト領域２６の一部は、第１の方向に隣り合う２つの電界緩和領域３２の間に位置する。ドリフト領域２６の一部は、例えば、電界緩和領域３２ａと電界緩和領域３２ｂとの間に位置する。
ドリフト領域２６の一部は、第１の面Ｐ１に接する。ドリフト領域２６の一部は、ショットキー領域１２ｂに接する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物濃度は、ドレイン領域２４のｎ型不純物濃度よりも低い。ドリフト領域２６のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。ボディ領域２８は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ボディ領域２８は、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２８のゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。ボディ領域２８のゲート絶縁層１８と接する領域が、チャネル形成領域となる。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
ボディ領域２８の深さは、ゲートトレンチ２１の深さよりも浅い。ボディ領域２８の深さは、例えば、０．４μｍ以上１．０μｍ以下である。
ボディ領域２８の深さ方向（第３の方向）の厚さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｎ＋型のソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に位置する。ソース領域３０は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。ソース領域３０は、第１の方向に延びる。
ソース領域３０は、ソース電極１２に接する。ソース領域３０は、シリサイド領域１２ａに接する。ソース領域３０は、ゲート絶縁層１８に接する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐ＋型の電界緩和領域３２は、ドリフト領域２６とコンタクトトレンチ２２との間に位置する。電界緩和領域３２は、例えば、ドリフト領域２６とコンタクトトレンチ２２ａとの間に位置する。電界緩和領域３２は、例えば、ドリフト領域２６とコンタクトトレンチ２２ｂとの間に位置する。
電界緩和領域３２は、コンタクトトレンチ２２の側面に接する。電界緩和領域３２は、ソース電極１２のシリサイド領域１２ａに接する。
電界緩和領域３２は、ドリフト領域２６とコンタクトトレンチ２２の底面との間に設けられる。電界緩和領域３２は、コンタクトトレンチ２２とボディ領域２８との間に位置する。
電界緩和領域３２は、第１の方向に隣り合う。例えば、電界緩和領域３２ａと電界緩和領域３２ｂは、第１の方向に隣り合う。また、例えば、電界緩和領域３２ｃと電界緩和領域３２ｄは、第１の方向に隣り合う。
第１の方向に隣り合う２つの電界緩和領域３２は、ドリフト領域２６を間に挟む。例えば、電界緩和領域３２ａと電界緩和領域３２ｂは、ドリフト領域２６を間に挟む。また、例えば、電界緩和領域３２ｃと電界緩和領域３２ｄは、ドリフト領域２６を間に挟む。
電界緩和領域３２の深さは、ゲートトレンチ２１の深さよりも深い。
電界緩和領域３２は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度を緩和する機能を有する。電界緩和領域３２は、例えば、ソース電極１２と同電位に固定される。
電界緩和領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域３２のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。電界緩和領域３２のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。電界緩和領域３２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
ｐ＋＋型の高濃度領域３４は、ソース領域３０とコンタクトトレンチ２２の間に位置する。高濃度領域３４は、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ソース領域３０との間に位置する。
高濃度領域３４の深さは、例えば、ボディ領域２８の深さよりも浅い。高濃度領域３４は、例えば、第１の面Ｐ１に接する。
高濃度領域３４は、ソース電極１２のコンタクト抵抗を低減する機能を有する。高濃度領域３４を設けることにより、ソース電極１２と電界緩和領域３２との間の電気抵抗が低減する。高濃度領域３４を設けることにより、ソース電極１２とボディ領域２８との間の電気抵抗が低減する。
高濃度領域３４は、ＭＯＳＦＥＴ１００のオフ動作時に、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ソース領域３０との間のパンチスルーを抑制する機能を有する。
高濃度領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。高濃度領域３４のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。高濃度領域３４のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度１０倍以上１０００倍以下である。
高濃度領域３４のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。高濃度領域３４のソース電極１２と接する部分のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｐ＋型のゲートトレンチ底部領域３６は、ドリフト領域２６とゲートトレンチ２１の底面との間に設けられる。ゲートトレンチ底部領域３６は、ゲートトレンチ２１の底面に接する。
ゲートトレンチ底部領域３６は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度を緩和する機能を有する。ゲートトレンチ底部領域３６は、例えば、ソース電極１２と同電位に固定される。
ゲートトレンチ底部領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ゲートトレンチ底部領域３６のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。
ゲートトレンチ底部領域３６のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。ゲートトレンチ底部領域３６のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３及び図３４は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図５、図６、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１及び図３３は、図１に相当する断面図である。図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２及び図３４は、図４に相当する断面図である。
最初に、ｎ＋型のドレイン領域２４及びドレイン領域２４の上にエピタキシャル成長により形成されたｎ－型のエピタキシャル層１１を有する炭化珪素層１０を準備する（図５）。エピタキシャル層１１の一部は、最終的に、ドリフト領域２６となる。
炭化珪素層１０は、第１の面（図５中“Ｐ１”）と第２の面（図５中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。
次に、エピタキシャル層１１に、イオン注入法により、ｐ型のボディ領域２８を形成する（図６）。
次に、エピタキシャル層１１に、イオン注入法により、ｎ＋型のソース領域３０及びｐ＋＋型の高濃度領域３４を形成する（図７、図８）。ソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に形成される。高濃度領域３４は、ボディ領域２８と第１の面Ｐ１との間に形成される。
次に、炭化珪素層１０の表面に、マスク材５０を形成する（図９、図１０）。マスク材５０は、開口部７０を有する。マスク材５０は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積、リソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いた膜のパターニングにより形成される。マスク材５０は、例えば、シリコン酸化膜である。
次に、マスク材５０をマスクにゲートトレンチ２１及びコンタクトトレンチ２２を形成する（図１１、図１２）。ゲートトレンチ２１及びコンタクトトレンチ２２は、ＲＩＥ法を用いて形成される。ゲートトレンチ２１及びコンタクトトレンチ２２は、ソース領域３０及びボディ領域２８を貫通するように形成される。ゲートトレンチ２１及びコンタクトトレンチ２２は、マスク材５０の開口部７０の下の炭化珪素層１０に形成される。
次に、炭化珪素層１０の上に、マスク材５２を形成する（図１３、図１４）。マスク材５２は、マスク材５０とゲートトレンチ２１を覆う。マスク材５２は、コンタクトトレンチ２２を覆わない。マスク材５２は、例えば、フォトレジストである。
次に、ｐ＋型の電界緩和領域３２を形成する（図１５、図１６）。電界緩和領域３２は、マスク材５２及びマスク材５０をマスクに、コンタクトトレンチ２２に、斜めイオン注入法によりｐ型不純物を注入して形成する。ｐ型不純物は、例えば、アルミニウムイオンである。電界緩和領域３２は、炭化珪素層１０のコンタクトトレンチ２２の側面及び底面の近傍に形成される。
次に、マスク材５２を剥離する。次に、炭化珪素層１０の上に、マスク材５３を形成する。マスク材５３は、マスク材５０とコンタクトトレンチ２２を覆う。マスク材５３は、ゲートトレンチ２１を覆わない。マスク材５３は、例えば、フォトレジストである。
次に、ｐ＋型のゲートトレンチ底部領域３６を形成する（図１７、図１８）。ゲートトレンチ底部領域３６は、マスク材５３及びマスク材５０をマスクに、ゲートトレンチ２１の底部に、イオン注入法によりｐ型不純物を注入して形成する。ｐ型不純物は、例えば、アルミニウムイオンである。
次に、マスク材５３及びマスク材５０を剥離する（図１９、図２０）。次に、ｎ型不純物及びｐ型不純物の活性化アニールを行う。
次に、ゲートトレンチ２１及びコンタクトトレンチ２２の中に、第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１を形成する（図２１、図２２）。
第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１は、例えば、ＣＶＤ法により形成される。第１のシリコン酸化膜６０の一部は、ゲート絶縁層１８となる。多結晶シリコン膜６１の一部はゲート電極１６となる。
次に、炭化珪素層１０の表面の多結晶シリコン膜６１を除去する（図２３、図２４）。炭化珪素層１０の表面の多結晶シリコン膜６１は、例えば、ドライエッチング法により除去される。多結晶シリコン膜６１の一部は、ゲートトレンチ２１及びコンタクトトレンチ２２の中に残る。
次に、炭化珪素層１０の表面に、マスク材５４を形成する。マスク材５４は、例えば、フォトレジストである。
マスク材５４は、ゲートトレンチ２１を覆う。マスク材５４は、ゲートトレンチ２１の中の多結晶シリコン膜６１を覆う。
次に、マスク材５４をマスクにコンタクトトレンチ２２の中の多結晶シリコン膜６１を除去する（図２５、図２６）。多結晶シリコン膜６１は、例えば、ドライエッチング法により除去される。
次に、マスク材５４を除去する。次に、第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１の上に第２のシリコン酸化膜６２を形成する（図２７、図２８）。第２のシリコン酸化膜６２は、例えば、ＣＶＤ法により形成される。第２のシリコン酸化膜６２の一部は、層間絶縁層２０となる。
次に、第２のシリコン酸化膜６２の上に、マスク材５６を形成する。マスク材５６は、例えば、フォトレジストである。
マスク材５６はゲートトレンチ２１の上の第２のシリコン酸化膜６２を覆う。第１の方向に隣り合うコンタクトトレンチ２２の間の第２のシリコン酸化膜６２を覆う。
次に、マスク材５６をマスクに、コンタクトトレンチ２２の中の第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２を除去する（図２９、図３０）。第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２は、例えば、ウェットエッチング法により除去される。
次に、マスク材５６を除去する。第１の面Ｐ１の上、及び、コンタクトトレンチ２２の中にシリサイド領域１２ａを形成する（図３１、図３２）。例えば、ＣＶＤ法による金属膜の堆積と、金属膜と炭化珪素層１０とを反応させて金属シリサイドを形成する熱処理により、シリサイド領域１２ａを形成する。
次に、２つのコンタクトトレンチ２２の間の、第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２を除去する。次に、コンタクトトレンチ２２の中、シリサイド領域１２ａの上、エピタキシャル層１１の上、及び、第２のシリコン酸化膜６２の上に、金属膜を堆積する。金属膜の堆積によりソース電極１２が形成される（図３３、図３４）。金属膜は、例えば、ＣＶＤ法により形成される。
その後、公知のプロセス技術を用いて、炭化珪素層１０の裏面にドレイン電極１４を形成する。
以上の製造方法により、図１ないし図４に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴ１００は、ゲートトレンチ２１の中にゲート電極１６が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ２２の中にソース電極１２の一部である埋め込み領域１２ｃを設ける。ＭＯＳＦＥＴ１００は、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。
コンタクトトレンチ２２の中に埋め込み領域１２ｃを設けることで、ボディ領域２８への電気的接続をコンタクトトレンチ２２の側面で取ることができる。したがって、炭化珪素層１０の表面でのソース電極１２の接続面積が低減できる。よって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ２２の底面及び側面の周りに、電界緩和領域３２を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
また、ＭＯＳＦＥＴ１００は、ゲートトレンチ２１の底面に、ゲートトレンチ底部領域３６を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
縦型のＭＯＳＦＥＴは、ｐｎ接合ダイオードを寄生内蔵ダイオードとして有する。例えば、第１の実施形態のＭＯＳＦＥＴ１００では、ボディ領域２８とドリフト領域２６との間のｐｎ接合、及び、電界緩和領域３２とドリフト領域２６との間のｐｎ接合を含む寄生内蔵ダイオードを有する。
ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ動作時であっても、ｐｎ接合ダイオードを用いることで還流電流を流すことが可能となる。
しかし、ｐｎ接合ダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長する。このため、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
第１の実施形態のＭＯＳＦＥＴ１００は、ソース電極１２がドリフト領域２６にショットキー接続するＳＢＤを内蔵ダイオードとして備える。ショットキー領域１２ｂがＳＢＤのアノードであり、ドリフト領域２６がＳＢＤのカソードとなる。
順バイアス時にＳＢＤに電流が流れ始める順方向電圧は、順バイアス時にｐｎ接合ダイオードに電流が流れ始める順方向電圧よりも低い。このため、ＭＯＳＦＥＴ１００では、ＳＢＤ及びｐｎ接合ダイオードに順バイアスが印加された場合、ＳＢＤに先に電流が流れ始める。
その後、順バイアス電圧を増加させて行くと、ｐｎ接合ダイオードにも電流が流れ始めることになる。ｐｎ接合ダイオードに電流が流れ始める電圧を、以下クランプ電圧と称する。
ＳＢＤはユニポーラ動作をする。このため、還流電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。したがって、ＭＯＳＦＥＴ１００の信頼性が向上する。
ＳＢＤは、ｐｎ接合ダイオードに比べ逆バイアス時のリーク電流が高い。このため、ＳＢＤを内蔵するＭＯＳＦＥＴでは、消費電力の増大が生ずるおそれがある。
第１の実施形態のＭＯＳＦＥＴ１００は、ショットキー領域１２ｂに接する部分のドリフト領域２６は、第１の方向に隣接する２つの電界緩和領域３２に挟まれる。ＳＢＤの逆バイアス時に、ドリフト領域２６を挟む２つの電界緩和領域３２からドリフト領域２６に空乏層が延びる。例えば、電界緩和領域３２ａ及び電界緩和領域３２ｂからドリフト領域２６に空乏層が延びる。そして、例えばショットキー領域１２ｂとドリフト領域２６との間の界面が空乏層で覆われる。
このため、ＳＢＤの逆バイアス時にＳＢＤのショットキー界面に印加される電界強度が緩和される。したがって、ＳＢＤの逆バイアス時のリーク電流が抑制される。よって、ＭＯＳＦＥＴ１００の消費電力の増大が抑制される。
第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、コンタクトトレンチ２２の第１の方向の長さより大きいことが好ましい。例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の距離（図２中のｄ）は、コンタクトトレンチ２２ａの第１の方向の長さ（図２中のＬ１）よりも大きいことが好ましい。また、第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、コンタクトトレンチ２２の第１の方向の長さの１．２倍以上であることが好ましい。第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、コンタクトトレンチ２２の第２の方向の長さより大きいことが好ましい。例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の距離（図２中のｄ）は、コンタクトトレンチ２２ａの第２の方向の長さ（図２中のＬ２）よりも大きいことが好ましい。また、第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、コンタクトトレンチ２２の第２の方向の長さの１．２倍以上であることが好ましい。
２つのコンタクトトレンチ２２の間の距離が大きくなることで、ＭＯＳＦＥＴ１００に占めるＳＢＤの割合が大きくなる。したがって、ＳＢＤの順バイアス時に流れる電流が増加し、ｐｎ接合ダイオードのクランプ電圧が高くなる。よって、ｐｎ接合ダイオードに流れる電流が抑制され、ＭＯＳＦＥＴ１００の信頼性が更に向上する。
第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、コンタクトトレンチ２２の第１の方向の長さの３倍以下であることが好ましい。２つのコンタクトトレンチ２２の間の距離が大きくなることで、ＳＢＤのショットキー界面に印加される電界強度が大きくなるおそれがある。したがって、ＳＢＤの逆バイアス時のリーク電流が増加するおそれがある。また、２つのコンタクトトレンチ２２の間の距離が大きくなることで、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度が大きくなるおそれがある。第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、コンタクトトレンチ２２の第２の方向の長さの３倍以下であることが好ましい。２つのコンタクトトレンチ２２の間の距離が大きくなることで、ＳＢＤのショットキー界面に印加される電界強度が大きくなるおそれがある。したがって、ＳＢＤの逆バイアス時のリーク電流が増加するおそれがある。また、２つのコンタクトトレンチ２２の間の距離が大きくなることで、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度が大きくなるおそれがある。
コンタクトトレンチ２２の第１の方向の長さは、コンタクトトレンチ２２の第２の方向の長さの２倍以下であることが好ましい。コンタクトトレンチ２２ａの第１の方向の長さ（図２中のＬ１）は、コンタクトトレンチ２２ａの第２の方向の長さ（図２中のＬ２）の２倍以下であることが好ましい。
コンタクトトレンチ２２の第１の方向の長さが短くなることで、ＭＯＳＦＥＴ１００に占めるＳＢＤの割合が大きくなる。したがって、ＳＢＤの順バイアス時に流れる電流が増加し、ｐｎ接合ダイオードのクランプ電圧が高くなる。よって、ｐｎ接合ダイオードに流れる電流が抑制され、ＭＯＳＦＥＴ１００の信頼性が更に向上する。
ＭＯＳＦＥＴ１００は、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ソース領域３０との間に位置する高濃度領域３４を備える。高濃度領域３４のｐ型不純物濃度は、ボディ領域２８のｐ型不純物領域よりも高い。高濃度領域３４を備えることにより、オフ動作時に、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ソース領域３０との間のパンチスルーが抑制される。
図３５は、第１の実施形態の変形例の半導体装置の模式断面図である。図３５は、第１の実施形態の図１に対応する図である。
第１の実施形態の変形例のＭＯＳＦＥＴ１１０は、炭化珪素層１０がｐ＋＋型のコンタクト領域３７を有する点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
ｐ＋＋型のコンタクト領域３７は、ｐ＋型の電界緩和領域３２とコンタクトトレンチ２２との間に位置する。コンタクト領域３７は、ソース電極１２のコンタクト抵抗を低減する機能を有する。コンタクト領域３７を設けることにより、ソース電極１２と電界緩和領域３２との間の電気抵抗が低減する。
コンタクト領域３７は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域３７のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。コンタクト領域３７のｐ型不純物濃度は、電界緩和領域３２のｐ型不純物濃度よりも高い。
以上、第１の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。また、内蔵されたＳＢＤのリーク電流が抑制されたＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の炭化珪素領域は、第１の領域と、第２の領域を含み、第２の領域は、第１の領域と第２の炭化珪素領域との間、第１のトレンチと第２のトレンチとの間、及び、第４の炭化珪素領域と第５の炭化珪素領域との間に位置し、第２の領域のｎ型不純物濃度は、第１の領域のｎ型不純物濃度よりも高い点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
第２の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ２００である。
図３６、図３７及び図３８は、第２の実施形態の半導体装置の模式断面図である。図３６、図３７及び図３８は、それぞれ第１の実施形態の図１、図２、図４に相当する。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、シリサイド領域１２ａ（第１の部分）、ショットキー領域１２ｂ（第２の部分）及び埋め込み領域１２ｃ（第３の部分）を有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２ａ（第２のトレンチ）、コンタクトトレンチ２２ｂ（第３のトレンチ）、コンタクトトレンチ２２ｃ、コンタクトトレンチ２２ｄ、ｎ＋型のドレイン領域２４、ｎ型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２ａ（第４の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｂ（第５の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｃ、ｐ＋＋型の高濃度領域３４（第６の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３６（第７の炭化珪素領域）を有する。
以下、コンタクトトレンチ２２ａ、コンタクトトレンチ２２ｂ、コンタクトトレンチ２２ｃ及びコンタクトトレンチ２２ｄを一括して、単に、コンタクトトレンチ２２と称する場合がある。また、電界緩和領域３２ａ、電界緩和領域３２ｂ及び電界緩和領域３２ｃを一括して、単に、電界緩和領域３２と称する場合がある。
ドリフト領域２６は、ｎ－型の第１の領域２６ａ、ｎ型の第２の領域２６ｂ及びｎ型の第３の領域２６ｃを有する。
ｎ－型の第１の領域２６ａは、ドレイン領域２４とボディ領域２８との間に位置する。
第１の領域２６ａは、例えば、窒素（Ｎ）をｎ型不純物として含む。第１の領域２６ａのｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。
ｎ型の第２の領域２６ｂは、第１の領域２６ａとボディ領域２８との間に位置する。第２の領域２６ｂは、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。例えば、第２の領域２６ｂは、ゲートトレンチ２１とコンタクトトレンチ２２ａとの間に位置する。例えば、第２の領域２６ｂは、ゲートトレンチ２１とコンタクトトレンチ２２ｂとの間に位置する。例えば、第２の領域２６ｂは、ゲートトレンチ２１とコンタクトトレンチ２２ｃとの間に位置する。
第２の領域２６ｂは、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に位置する。第２の領域２６ｂは、例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間に位置する。
第２の領域２６ｂは、第１の方向に隣り合う２つの電界緩和領域３２の間に位置する。第２の領域２６ｂは、例えば、電界緩和領域３２ａと電界緩和領域３２ｂとの間に位置する。
第２の領域２６ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。第２の領域２６ｂのｎ型不純物濃度は、第１の領域２６ａのｎ型不純物濃度よりも高い。
第２の領域２６ｂのｎ型不純物濃度は、例えば、第１の領域２６ａのｎ型不純物濃度の１．２倍以上５倍以下である。第２の領域２６ｂのｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上５×１０１７ｃｍ－３以下である。
第２の領域２６ｂの深さは、例えば、ゲートトレンチ２１の深さよりも深い。第２の領域２６ｂの深さは、例えば、ゲートトレンチ底部領域３６の深さよりも深い。また、第２の領域２６ｂの深さは、例えば、電界緩和領域３２の深さよりも浅い。
第３の領域２６ｃは、第２の領域２６ｂとショットキー領域１２ｂとの間に位置する。第３の領域２６ｃは、第２の領域２６ｂと第１の面Ｐ１との間に位置する。
第３の領域２６ｃは、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に位置する。例えば、第３の領域２６ｃは、例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間に位置する。
第３の領域２６ｃは、第１の方向に隣り合う２つの電界緩和領域３２の間に位置する。第３の領域２６ｃは、例えば、電界緩和領域３２ａと電界緩和領域３２ｂとの間に位置する。
第３の領域２６ｃは、例えば、窒素（Ｎ）をｎ型不純物として含む。第３の領域２６ｃのｎ型不純物濃度は、第２の領域２６ｂのｎ型不純物濃度よりも高い。
第３の領域２６ｃのｎ型不純物濃度は、例えば、第２の領域２６ｂのｎ型不純物濃度の１．５倍以上５倍以下である。
第３の領域２６ｃのｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
第３の領域２６ｃの深さは、例えば、ゲートトレンチ２１及びコンタクトトレンチ２２の深さよりも浅い。
第２の実施形態のＭＯＳＦＥＴ２００は、ｎ型不純物濃度の高い第２の領域２６ｂを有することにより、ＭＯＳＦＥＴ２００のオン抵抗を低減することが可能となる。
また、第２の実施形態のＭＯＳＦＥＴ２００は、ｎ型不純物濃度の高い第３の領域２６ｃを有することにより、ＭＯＳＦＥＴ２００が内蔵するＳＢＤの順バイアス時に流れる電流が増加する。したがって、ｐｎ接合ダイオードのクランプ電圧が高くなる。よって、ｐｎ接合ダイオードに流れる電流が抑制され、ＭＯＳＦＥＴ２００の信頼性が更に向上する。
第３の領域２６ｃのｎ型不純物濃度は、第２の領域２６ｂのｎ型不純物濃度の１．５倍以上であることが好ましく、２倍以上であることが更に好ましい。第３の領域２６ｃのｎ型不純物濃度が高くなることで、ｐｎ接合ダイオードのクランプ電圧を高くすることが可能となる。
第３の領域２６ｃのｎ型不純物濃度は、第２の領域２６ｂのｎ型不純物濃度の５倍以下であることが好ましく、４倍以下であることが更に好ましい。第３の領域２６ｃのｎ型不純物濃度が低くなることで、ＳＢＤのリーク電流が低減する。
以上、第２の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。また、内蔵されたＳＢＤのリーク電流が抑制されたＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第３の炭化珪素領域と第６の炭化珪素領域が、第１の面で、第１の方向に交互に形成される点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
第３の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ３００である。
図３９は、第３の実施形態の半導体装置の模式断面図である。図４０は、第３の実施形態の半導体装置の模式平面図である。図４１は、第３の実施形態の半導体装置の模式断面図である。図４２は、第３の実施形態の半導体装置の模式断面図である。
図３９は、図４０のＤＤ’断面図である。図４０は、図３９の第１の面Ｐ１上のパターンを示す。図４１は、図４０のＥＥ’断面図である。図４２は、図４０のＦＦ’断面図である。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、シリサイド領域１２ａ（第１の部分）、ショットキー領域１２ｂ（第２の部分）及び埋め込み領域１２ｃ（第３の部分）を有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２ａ（第２のトレンチ）、コンタクトトレンチ２２ｂ（第３のトレンチ）、コンタクトトレンチ２２ｃ、コンタクトトレンチ２２ｄ、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２ａ（第４の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｂ（第５の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｃ、ｐ＋＋型の高濃度領域３４（第６の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３６（第７の炭化珪素領域）を有する。
以下、コンタクトトレンチ２２ａ、コンタクトトレンチ２２ｂ、コンタクトトレンチ２２ｃ及びコンタクトトレンチ２２ｄを一括して、単に、コンタクトトレンチ２２と称する場合がある。また、電界緩和領域３２ａ、電界緩和領域３２ｂ及び電界緩和領域３２ｃを一括して、単に、電界緩和領域３２と称する場合がある。
ｎ＋型のソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に位置する。ソース領域３０は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ソース領域３０は、ソース電極１２に接する。ソース領域３０は、シリサイド領域１２ａに接する。ソース領域３０は、ゲート絶縁層１８に接する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐ＋＋型の高濃度領域３４は、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ゲートトレンチ２１との間に位置する。高濃度領域３４は、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ソース領域３０との間に位置する。
高濃度領域３４の深さは、例えば、ボディ領域２８の深さよりも浅い。高濃度領域３４は、例えば、第１の面Ｐ１に接する。
高濃度領域３４は、ソース電極１２のコンタクト抵抗を低減する機能を有する。高濃度領域３４を設けることにより、ソース電極１２と電界緩和領域３２との間の電気抵抗が低減する。高濃度領域３４を設けることにより、ソース電極１２とボディ領域２８との間の電気抵抗が低減する。
高濃度領域３４は、ＭＯＳＦＥＴ３００のオフ動作時に、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ソース領域３０との間のパンチスルーを抑制する機能を有する。
高濃度領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。高濃度領域３４のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。高濃度領域３４のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上１０００倍以下である。
高濃度領域３４のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。高濃度領域３４のソース電極１２と接する部分のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０と高濃度領域３４は、第１の面Ｐ１において、第１の方向に交互に配置される。
第３の実施形態のＭＯＳＦＥＴ３００は、ソース電極１２と接するソース領域３０の面積が第１の実施形態のＭＯＳＦＥＴ１００に比べて増加する。したがって、ソース電極１２とソース領域３０の間のコンタクト抵抗が低減する。よって、ＭＯＳＦＥＴ３００のオン抵抗を低減することが可能となる。
以上、第３の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。また、内蔵されたＳＢＤのリーク電流が抑制されたＭＯＳＦＥＴが実現できる。また、オン抵抗が低減されたＭＯＳＦＥＴが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、炭化珪素層が、第２のトレンチと第３のトレンチとの間に設けられた第４のトレンチを含む点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
第４の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ４００である。
図４３、図４４及び図４５は、第４の実施形態の半導体装置の模式断面図である。図４３、図４４及び図４５は、それぞれ第１の実施形態の図１、図２、図４に相当する。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、シリサイド領域１２ａ（第１の部分）、ショットキー領域１２ｂ（第２の部分）及び埋め込み領域１２ｃ（第３の部分）を有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２ａ（第２のトレンチ）、コンタクトトレンチ２２ｂ（第３のトレンチ）、コンタクトトレンチ２２ｃ、コンタクトトレンチ２２ｄ、シャロートレンチ２３（第４のトレンチ）、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２ａ（第４の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｂ（第５の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｃ、ｐ＋＋型の高濃度領域３４（第６の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３６（第７の炭化珪素領域）を有する。
以下、コンタクトトレンチ２２ａ、コンタクトトレンチ２２ｂ、コンタクトトレンチ２２ｃ及びコンタクトトレンチ２２ｄを一括して、単に、コンタクトトレンチ２２と称する場合がある。また、電界緩和領域３２ａ、電界緩和領域３２ｂ及び電界緩和領域３２ｃを一括して、単に、電界緩和領域３２と称する場合がある。
シャロートレンチ２３は、炭化珪素層１０の中に存在する。シャロートレンチ２３は、炭化珪素層１０の第１の面Ｐ１の側に位置する。シャロートレンチ２３は、炭化珪素層１０に形成された溝である。
シャロートレンチ２３は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に設けられる。シャロートレンチ２３は、例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂの間に設けられる。シャロートレンチ２３は、コンタクトトレンチ２２を間に挟んで第１の方向に繰り返し配置される。
シャロートレンチ２３の深さは、コンタクトトレンチ２２の深さよりも浅い。シャロートレンチ２３の深さは、例えば、ゲートトレンチ２１の深さよりも浅い。シャロートレンチ２３の深さは、例えば、ボディ領域２８の深さよりも浅い。
ソース電極１２の一部であるショットキー領域１２ｂは、シャロートレンチ２３の中に位置する。ショットキー領域１２ｂは、シャロートレンチ２３の中に埋め込まれる。
シリサイド領域１２ａは、シャロートレンチ２３の側面で高濃度領域３４に接する。言い換えれば、ソース電極１２は、シャロートレンチ２３の側面で高濃度領域３４に接する。
第４の実施形態のＭＯＳＦＥＴ４００によれば、シャロートレンチ２３を備えることで、ソース電極１２がシャロートレンチ２３の側面で高濃度領域３４に接する。したがって、ソース電極１２と高濃度領域３４との接触面積が、第１の実施形態のＭＯＳＦＥＴ１００に比べて増加する。よって、ソース電極１２と高濃度領域３４との間のコンタクト抵抗が低減する。
以上、第４の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。また、内蔵されたＳＢＤのリーク電流が抑制されたＭＯＳＦＥＴが実現できる。また、コンタクト抵抗が低減されたＭＯＳＦＥＴが実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に位置し、第１の方向に延びるトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、トレンチに対して第２の方向に位置し、トレンチとの間に第１の炭化珪素領域を挟み、トレンチよりも深いｐ型の第４の炭化珪素領域と、第４の炭化珪素領域に対して第１の方向に位置し、第４の炭化珪素領域との間に第１の炭化珪素領域を挟み、トレンチよりも深いｐ型の第５の炭化珪素領域と、を含む炭化珪素層と、トレンチの中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、第１の部分及び第２の部分を含み、第１の部分が第３の炭化珪素領域に接し、第２の部分が第４の炭化珪素領域と第５の炭化珪素領域との間の第１の炭化珪素領域に接する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える。
第５の実施形態の半導体装置は、炭化珪素層が、第２のトレンチと第３のトレンチとを含まない点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
第５の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ５００である。ＭＯＳＦＥＴ５００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、内蔵ダイオードとしてＳＢＤを備える。また、ＭＯＳＦＥＴ５００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図４６は、第５の実施形態の半導体装置の模式断面図である。図４７は、第５の実施形態の半導体装置の模式平面図である。図４８は、第５の実施形態の半導体装置の模式断面図である。図４９は、第５の実施形態の半導体装置の模式断面図である。
図４６は、図４７のＧＧ’断面図である。図４７は、図４６の第１の面Ｐ１上のパターンを示す。図４８は、図４６のＨＨ’断面図である。図４９は、図４６のＩＩ’断面図である。
ＭＯＳＦＥＴ５００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、シリサイド領域１２ａ（第１の部分）及びショットキー領域１２ｂ（第２の部分）を有する。
炭化珪素層１０は、ゲートトレンチ２１（トレンチ）、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２ａ（第４の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｂ（第５の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｃ、ｐ＋＋型の高濃度領域３４（第６の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３６（第７の炭化珪素領域）を有する。
以下、電界緩和領域３２ａ、電界緩和領域３２ｂ及び電界緩和領域３２ｃを一括して、単に、電界緩和領域３２と称する場合がある。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図４６中“Ｐ１”）と第２の面（図４６中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面Ｐ１に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図４６、図４７、図４８、図４９では、例えば、図中に示す第１の方向又は第２の方向がａ軸方向である。
ゲートトレンチ２１は、炭化珪素層１０の中に存在する。ゲートトレンチ２１は、炭化珪素層１０の第１の面Ｐ１の側に位置する。ゲートトレンチ２１は、炭化珪素層１０に形成された溝である。
ゲートトレンチ２１は、図４７に示すように、第１の方向に延びる。ゲートトレンチ２１は、図４７に示すようにストライプ形状を有する。
ゲートトレンチ２１は、図４６及び図４７に示すように第２の方向に繰り返し配置される。ゲートトレンチ２１の第２の方向の長さは、例えば、０．５μｍ以上１μｍ以下である。
ゲートトレンチ２１は、ソース領域３０及びボディ領域２８を貫通する。ゲートトレンチ２１の深さは、例えば、１μｍ以上２μｍ以下である。
ゲート電極１６は、ゲートトレンチ２１の中に位置する。ゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート電極１６は、第１の方向に延びる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、ソース領域３０、ボディ領域２８、ドリフト領域２６及びゲートトレンチ底部領域３６と、ゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、高誘電率絶縁膜を適用することも可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜と高誘電率絶縁膜との積層膜を適用することも可能である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。
層間絶縁層２０の厚さは、例えば、ゲート絶縁層１８の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。
ソース電極１２は、金属を含む。ソース電極１２は、例えば、アルミニウム（Ａｌ）又はチタン（Ｔｉ）を含む。
ソース電極１２は、ソース領域３０、ボディ領域２８、電界緩和領域３２及び高濃度領域３４に電気的に接続される。
ソース電極１２は、シリサイド領域１２ａ（第１の部分）及びショットキー領域１２ｂ（第２の部分）を有する。
シリサイド領域１２ａは、ソース領域３０及び高濃度領域３４に接する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１で、ソース領域３０に接する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１で、高濃度領域３４に接する。シリサイド領域１２ａは、第１の部分の一例である。
シリサイド領域１２ａは、例えば、金属シリサイドを含む。金属シリサイドは、例えば、ニッケルシリサイド又はチタンシリサイドである。
シリサイド領域１２ａを設けることにより、ソース電極１２とソース領域３０の間のコンタクト抵抗、ソース電極１２と高濃度領域３４との間のコンタクト抵抗が低減する。ソース電極１２とソース領域３０との間の接続、ソース電極１２と高濃度領域３４との間の
接続は、例えば、オーミック接続である。
ショットキー領域１２ｂは、電界緩和領域３２ａと電界緩和領域３２ｂとの間のドリフト領域２６に接する。ショットキー領域１２ｂは、第１の方向に隣り合う２つのコンタクトトレンチ２２の間でドリフト領域２６に接する。
ショットキー領域１２ｂは、コンタクトトレンチ２２の底部よりも浅い位置でドリフト領域２６に接する。ショットキー領域１２ｂは、第１の面Ｐ１でドリフト領域２６に接する。ショットキー領域１２ｂは、第２の部分の一例である。
ショットキー領域１２ｂの化学組成は、シリサイド領域１２ａの化学組成と異なる。ショットキー領域１２ｂは、例えば、多結晶シリコン、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）又はニッケル（Ｎｉ）を含む。
ショットキー領域１２ｂを設けることにより、ソース電極１２とドリフト領域２６との間にショットキー障壁が形成される。ショットキー領域１２ｂとドリフト領域２６との間の接続は、ショットキー接続である。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、ドレイン領域２４と第１の面Ｐ１との間に位置する。
ドリフト領域２６の一部は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に位置する。ドリフト領域２６の一部は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に挟まれる。ドリフト領域２６の一部は、例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間に位置する。
ドリフト領域２６の一部は、第１の方向に隣り合う２つの電界緩和領域３２の間に位置する。ドリフト領域２６の一部は、例えば、電界緩和領域３２ａと電界緩和領域３２ｂとの間に位置する。
ドリフト領域２６の一部は、第１の面Ｐ１に接する。ドリフト領域２６の一部は、ショットキー領域１２ｂに接する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物濃度は、ドレイン領域２４のｎ型不純物濃度よりも低い。ドリフト領域２６のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。ボディ領域２８は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ボディ領域２８は、ＭＯＳＦＥＴ５００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ５００のオン動作時に、ボディ領域２８のゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。ボディ領域２８のゲート絶縁層１８と接する領域が、チャネル形成領域となる。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
ボディ領域２８の深さは、ゲートトレンチ２１の深さよりも浅い。ボディ領域２８の深さは、例えば、０．４μｍ以上１．０μｍ以下である。
ボディ領域２８の深さ方向（第３の方向）の厚さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｎ＋型のソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に位置する。ソース領域３０は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。ソース領域３０は、第１の方向に延びる。
ソース領域３０は、ソース電極１２に接する。ソース領域３０は、シリサイド領域１２ａに接する。ソース領域３０は、ゲート絶縁層１８に接する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐ＋型の電界緩和領域３２は、ドリフト領域２６と第１の面Ｐ１との間に位置する。電界緩和領域３２は、ゲートトレンチ２１の第２の方向に位置する。
電界緩和領域３２は、第１の方向に隣り合う。例えば、電界緩和領域３２ａと電界緩和領域３２ｂは、第１の方向に隣り合う。例えば、電界緩和領域３２ｂは、電界緩和領域３２ａに対して第１の方向に位置する。また、例えば、電界緩和領域３２ｃと電界緩和領域３２ｄは、第１の方向に隣り合う。例えば、電界緩和領域３２ｄは、電界緩和領域３２ｃに対して第１の方向に位置する。
第１の方向に隣り合う２つの電界緩和領域３２は、ドリフト領域２６を間に挟む。例えば、電界緩和領域３２ａと電界緩和領域３２ｂは、ドリフト領域２６を間に挟む。また、例えば、電界緩和領域３２ｃと電界緩和領域３２ｄは、ドリフト領域２６を間に挟む。
電界緩和領域３２の深さは、ゲートトレンチ２１の深さよりも深い。
電界緩和領域３２は、ＭＯＳＦＥＴ５００のオフ動作時に、ゲート絶縁層１８に印加される電界強度を緩和する機能を有する。電界緩和領域３２は、例えば、ソース電極１２と同電位に固定される。
電界緩和領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域３２のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。電界緩和領域３２のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。電界緩和領域３２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
ｐ＋＋型の高濃度領域３４は、ボディ領域２８と第１の面Ｐ１との間に位置する。高濃度領域３４は、電界緩和領域３２と第１の面Ｐ１の間に位置する。高濃度領域３４は、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ソース領域３０との間に位置する。
高濃度領域３４は、例えば、第１の面Ｐ１に接する。高濃度領域３４は、第１の面でソース電極１２に接する。
高濃度領域３４は、ソース電極１２のコンタクト抵抗を低減する機能を有する。高濃度領域３４を設けることにより、ソース電極１２と電界緩和領域３２との間の電気抵抗が低減する。高濃度領域３４を設けることにより、ソース電極１２とボディ領域２８との間の電気抵抗が低減する。
高濃度領域３４は、ＭＯＳＦＥＴ５００のオフ動作時に、ショットキー領域１２ｂと接する部分のドリフト領域２６と、ソース領域３０との間のパンチスルーを抑制する機能を有する。
高濃度領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。高濃度領域３４のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。高濃度領域３４のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上１０００倍以下である。
高濃度領域３４のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。高濃度領域３４のソース電極１２と接する部分のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｐ＋型のゲートトレンチ底部領域３６は、ドリフト領域２６とゲートトレンチ２１の底面との間に設けられる。ゲートトレンチ底部領域３６は、ゲートトレンチ２１の底面に接する。
ゲートトレンチ底部領域３６は、ＭＯＳＦＥＴ５００のオフ動作時に、ゲート絶縁層１８に印加される電界強度を緩和する機能を有する。ゲートトレンチ底部領域３６は、例えば、ソース電極１２と同電位に固定される。
ゲートトレンチ底部領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ゲートトレンチ底部領域３６のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。
ゲートトレンチ底部領域３６のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。ゲートトレンチ底部領域３６のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
次に、第５の実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴ５００は、第１の実施形態のＭＯＳＦＥＴ１００と同様、トレンチゲート構造が適用される。よって、ＭＯＳＦＥＴ５００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ５００は、第１の実施形態のＭＯＳＦＥＴ１００と同様、ゲートトレンチ２１より深い電界緩和領域３２を備える。よって、ゲート絶縁層１８の信頼性が向上する。
また、ＭＯＳＦＥＴ５００は、第１の実施形態のＭＯＳＦＥＴ１００と同様、ゲートトレンチ２１の底面に、ゲートトレンチ底部領域３６を備える。よって、ゲート絶縁層１８の信頼性が向上する。
第５の実施形態のＭＯＳＦＥＴ５００は、第１の実施形態のＭＯＳＦＥＴ１００と同様、ＳＢＤを内蔵ダイオードとして備える。そして、ショットキー領域１２ｂに接する部分のドリフト領域２６は、第１の方向に隣接する２つの電界緩和領域３２に挟まれる。したがって、ＳＢＤの逆バイアス時のリーク電流が抑制される。よって、ＭＯＳＦＥＴ５００の消費電力の増大が抑制される。
以上、第５の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。また、内蔵されたＳＢＤのリーク電流が抑制されたＭＯＳＦＥＴが実現できる。
（第６の実施形態）
第６の実施形態の半導体装置は、第１の炭化珪素領域は、第１の領域と、第２の領域を含み、第２の領域は、第１の領域と第２の炭化珪素領域との間、トレンチと第４の炭化珪素領域との間、及び、第４の炭化珪素領域と第５の炭化珪素領域との間に位置し、第２の領域のｎ型不純物濃度は、第１の領域のｎ型不純物濃度よりも高い点で、第５の実施形態と異なる。以下、第５の実施形態と重複する内容については一部記述を省略する。
第６の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ６００である。
図５０、図５１及び図５２は、第６の実施形態の半導体装置の模式断面図である。図５０、図５１及び図５２は、それぞれ第５の実施形態の図４６、図４７、図４９に相当する。
ＭＯＳＦＥＴ６００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、シリサイド領域１２ａ（第１の部分）及びショットキー領域１２ｂ（第２の部分）を有する。
炭化珪素層１０は、ゲートトレンチ２１（トレンチ）、ｎ＋型のドレイン領域２４、ｎ型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２ａ（第４の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｂ（第５の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｃ、ｐ＋＋型の高濃度領域３４（第６の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３６（第７の炭化珪素領域）を有する。
以下、電界緩和領域３２ａ、電界緩和領域３２ｂ及び電界緩和領域３２ｃを一括して、単に、電界緩和領域３２と称する場合がある。
ドリフト領域２６は、ｎ－型の第１の領域２６ａ、ｎ型の第２の領域２６ｂ及びｎ型の第３の領域２６ｃを有する。
ｎ－型の第１の領域２６ａは、ドレイン領域２４とボディ領域２８との間に位置する。
第１の領域２６ａは、例えば、窒素（Ｎ）をｎ型不純物として含む。第１の領域２６ａのｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。
ｎ型の第２の領域２６ｂは、第１の領域２６ａとボディ領域２８との間に位置する。第２の領域２６ｂは、ゲートトレンチ２１と電界緩和領域３２との間に位置する。例えば、第２の領域２６ｂは、ゲートトレンチ２１と電界緩和領域３２ａとの間に位置する。例えば、第２の領域２６ｂは、ゲートトレンチ２１と電界緩和領域３２ｂとの間に位置する。
第２の領域２６ｂは、第１の方向に隣り合う２つの電界緩和領域３２の間に位置する。第２の領域２６ｂは、例えば、電界緩和領域３２ａと電界緩和領域３２ｂとの間に位置する。
第２の領域２６ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。第２の領域２６ｂのｎ型不純物濃度は、第１の領域２６ａのｎ型不純物濃度よりも高い。
第２の領域２６ｂのｎ型不純物濃度は、例えば、第１の領域２６ａのｎ型不純物濃度の１．２倍以上５倍以下である。第２の領域２６ｂのｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上５×１０１７ｃｍ－３以下である。
第２の領域２６ｂの深さは、例えば、ゲートトレンチ２１の深さよりも深い。第２の領域２６ｂの深さは、例えば、ゲートトレンチ底部領域３６の深さよりも深い。また、第２の領域２６ｂの深さは、例えば、電界緩和領域３２の深さよりも浅い。
第３の領域２６ｃは、第２の領域２６ｂとショットキー領域１２ｂとの間に位置する。第３の領域２６ｃは、第２の領域２６ｂと第１の面Ｐ１との間に位置する。
第３の領域２６ｃは、第１の方向に隣り合う２つの電界緩和領域３２の間に位置する。第３の領域２６ｃは、例えば、電界緩和領域３２ａと電界緩和領域３２ｂとの間に位置する。
第３の領域２６ｃは、例えば、窒素（Ｎ）をｎ型不純物として含む。第３の領域２６ｃのｎ型不純物濃度は、第２の領域２６ｂのｎ型不純物濃度よりも高い。
第３の領域２６ｃのｎ型不純物濃度は、例えば、第２の領域２６ｂのｎ型不純物濃度の１．５倍以上５倍以下である。
第３の領域２６ｃのｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
第３の領域２６ｃの深さは、例えば、ゲートトレンチ２１の深さよりも浅い。
第６の実施形態のＭＯＳＦＥＴ６００は、ｎ型不純物濃度の高い第２の領域２６ｂを有することにより、オン抵抗を低減することが可能となる。
また、第６の実施形態のＭＯＳＦＥＴ６００は、ｎ型不純物濃度の高い第３の領域２６ｃを有することにより、ＭＯＳＦＥＴ６００が内蔵するＳＢＤの順バイアス時に流れる電流が増加する。したがって、ｐｎ接合ダイオードのクランプ電圧が高くなる。よって、ｐｎ接合ダイオードに流れる電流が抑制され、ＭＯＳＦＥＴ６００の信頼性が更に向上する。
第３の領域２６ｃのｎ型不純物濃度は、第２の領域２６ｂのｎ型不純物濃度の１．５倍以上であることが好ましく、２倍以上であることが更に好ましい。第３の領域２６ｃのｎ型不純物濃度が高くなることで、ｐｎ接合ダイオードのクランプ電圧が高くすることが可能となる。
第３の領域２６ｃのｎ型不純物濃度は、第２の領域２６ｂのｎ型不純物濃度の５倍以下であることが好ましく、４倍以下であることが更に好ましい。第３の領域２６ｃのｎ型不純物濃度が低くなることで、ＳＢＤのリーク電流が低減する。
以上、第６の実施形態によれば、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。また、内蔵されたＳＢＤのリーク電流が抑制されたＭＯＳＦＥＴが実現できる。
（第７の実施形態）
第７の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図５３は、第７の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第８の実施形態）
第８の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図５４は、第８の実施形態の車両の模式図である。第８の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第９の実施形態）
第９の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図５５は、第９の実施形態の車両の模式図である。第９の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第１０の実施形態）
第１０の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図５６は、第１０の実施形態の昇降機（エレベータ）の模式図である。第１０の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第１０の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１ないし第６の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第７ないし第１０の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２ないし第６の実施形態の半導体装置を適用することも可能である。
また、第７ないし第１０の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ シリサイド領域（第１の部分）
１２ｂ ショットキー領域（第２の部分）
１２ｃ 埋め込み領域（第３の部分）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２１ ゲートトレンチ（第１のトレンチ、トレンチ）
２２ コンタクトトレンチ
２２ａ コンタクトトレンチ（第２のトレンチ）
２２ｂ コンタクトトレンチ（第３のトレンチ）
２６ ドリフト領域（第１の炭化珪素領域）
２６ａ 第１の領域
２６ｂ 第２の領域
２６ｃ 第３の領域
２８ ボディ領域（第２の炭化珪素領域）
３０ ソース領域（第３の炭化珪素領域）
３２ 電界緩和領域
３２ａ 電界緩和領域（第４の炭化珪素領域）
３２ｂ 電界緩和領域（第５の炭化珪素領域）
３４ 高濃度領域（第６の炭化珪素領域）
３６ ゲートトレンチ底部領域（第７の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
６００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (20)

  1. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置する第２のトレンチと、
    前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置し、前記第２のトレンチに対して前記第１の方向に位置する第３のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第３のトレンチとの間に位置し、前記第４の炭化珪素領域との間に前記第１の炭化珪素領域を挟むｐ型の第５の炭化珪素領域と、
    を含む炭化珪素層と、
    前記第１のトレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、第１の部分、第２の部分及び第３の部分を含み、前記第１の部分が前記第３の炭化珪素領域に接し、前記第２の部分が前記第４の炭化珪素領域と前記第５の炭化珪素領域との間の前記第１の炭化珪素領域に接し、前記第３の部分が前記第２のトレンチの中に位置する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  2. 前記第２の部分と前記第１の炭化珪素領域は前記第１の面で接する請求項１記載の半導体装置。
  3. 前記炭化珪素層は、前記第２の部分と接する部分の前記第１の炭化珪素領域と、前記第３の炭化珪素領域との間に、前記第２の炭化珪素領域よりもｐ型不純物濃度が高いｐ型の第６の炭化珪素領域を含む請求項１又は請求項２記載の半導体装置。
  4. 前記第１の炭化珪素領域は、第１の領域と、第２の領域を含み、
    前記第２の領域は、前記第１の領域と前記第２の炭化珪素領域との間、前記第１のトレンチと前記第２のトレンチとの間、及び、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間に位置し、
    前記第２の領域のｎ型不純物濃度は、前記第１の領域のｎ型不純物濃度よりも高い請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の炭化珪素領域は、前記第２の領域と前記第２の部分との間に位置する第３の領域を含み、
    前記第３の領域のｎ型不純物濃度は、前記第２の領域のｎ型不純物濃度よりも高い請求項４記載の半導体装置。
  6. 前記第３の領域のｎ型不純物濃度は、前記第２の領域のｎ型不純物濃度の１．５倍以上である請求項５記載の半導体装置。
  7. 前記第１の部分の化学組成と、前記第２の部分の化学組成は異なる請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第１の部分は、金属シリサイドを含む請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第２のトレンチの前記第１の方向の長さは、前記第２のトレンチの前記第２の方向の長さよりも長い請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第２のトレンチと前記第３のトレンチとの間の距離は、前記第２のトレンチの前記第２の方向の長さよりも長い請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記炭化珪素層は、前記第１の炭化珪素領域と前記第１のトレンチとの間に位置するｐ型の第７の炭化珪素領域を含む請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びるトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記トレンチに対して前記第２の方向に位置し、前記トレンチとの間に前記第１の炭化珪素領域を挟み、前記トレンチよりも深いｐ型の第４の炭化珪素領域と、
    前記第４の炭化珪素領域に対して前記第１の方向に位置し、前記第４の炭化珪素領域との間に前記第１の炭化珪素領域を挟み、前記トレンチよりも深いｐ型の第５の炭化珪素領域と、
    を含む炭化珪素層と、
    前記トレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、第１の部分及び第２の部分を含み、前記第１の部分が前記第３の炭化珪素領域に接し、前記第２の部分が前記第４の炭化珪素領域と前記第５の炭化珪素領域との間の前記第１の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  13. 前記第２の部分と前記第１の炭化珪素領域は前記第１の面で接する請求項１２記載の半導体装置。
  14. 前記炭化珪素層は、前記第２の部分と接する部分の前記第１の炭化珪素領域と、前記第３の炭化珪素領域との間に、前記第２の炭化珪素領域よりもｐ型不純物濃度が高いｐ型の第６の炭化珪素領域を含む請求項１２又は請求項１３記載の半導体装置。
  15. 前記第１の炭化珪素領域は、第１の領域と、第２の領域を含み、
    前記第２の領域は、前記第１の領域と前記第２の炭化珪素領域との間、前記トレンチと前記第４の炭化珪素領域との間、及び、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間に位置し、
    前記第２の領域のｎ型不純物濃度は、前記第１の領域のｎ型不純物濃度よりも高い請求項１２ないし請求項１４いずれか一項記載の半導体装置。
  16. 前記第１の炭化珪素領域は、前記第２の領域と前記第２の部分との間に位置する第３の領域を含み、
    前記第３の領域のｎ型不純物濃度は、前記第２の領域のｎ型不純物濃度よりも高い請求項１５記載の半導体装置。
  17. 請求項１ないし請求項１６いずれか一項記載の半導体装置を備えるインバータ回路。
  18. 請求項１ないし請求項１６いずれか一項記載の半導体装置を備える駆動装置。
  19. 請求項１ないし請求項１６いずれか一項記載の半導体装置を備える車両。
  20. 請求項１ないし請求項１６いずれか一項記載の半導体装置を備える昇降機。
JP2021062603A 2020-07-09 2021-04-01 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Active JP7565542B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020118756 2020-07-09
JP2020118756 2020-07-09

Publications (2)

Publication Number Publication Date
JP2022016286A true JP2022016286A (ja) 2022-01-21
JP7565542B2 JP7565542B2 (ja) 2024-10-11

Family

ID=79173851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021062603A Active JP7565542B2 (ja) 2020-07-09 2021-04-01 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (2)

Country Link
US (1) US11411084B2 (ja)
JP (1) JP7565542B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023219135A1 (ja) * 2022-05-13 2023-11-16 株式会社日立製作所 電力変換装置、電力変換装置の制御方法、半導体装置および半導体装置の制御方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7505278B2 (ja) * 2020-06-11 2024-06-25 富士電機株式会社 炭化珪素半導体装置
US11444152B2 (en) * 2020-08-31 2022-09-13 Genesic Semiconductor Inc. Inversion channel devices on multiple crystal orientations
CN116454117B (zh) * 2023-06-01 2023-09-12 苏州华太电子技术股份有限公司 沟槽型mosfet器件
CN117393585B (zh) * 2023-12-07 2024-04-05 深圳市冠禹半导体有限公司 一种高驱动能力的mosfet器件及其驱动电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011136272A1 (ja) 2010-04-28 2011-11-03 日産自動車株式会社 半導体装置
WO2012105609A1 (ja) 2011-02-02 2012-08-09 ローム株式会社 半導体装置
JP6478884B2 (ja) * 2015-09-11 2019-03-06 株式会社東芝 半導体装置
JP6625938B2 (ja) 2016-07-22 2019-12-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6871747B2 (ja) * 2017-01-30 2021-05-12 株式会社東芝 半導体装置及びその製造方法
JP6930197B2 (ja) 2017-04-20 2021-09-01 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7176239B2 (ja) 2018-06-14 2022-11-22 富士電機株式会社 半導体装置
CN113169229B (zh) 2018-12-10 2023-12-01 三菱电机株式会社 碳化硅半导体装置及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023219135A1 (ja) * 2022-05-13 2023-11-16 株式会社日立製作所 電力変換装置、電力変換装置の制御方法、半導体装置および半導体装置の制御方法

Also Published As

Publication number Publication date
US20220013639A1 (en) 2022-01-13
JP7565542B2 (ja) 2024-10-11
US11411084B2 (en) 2022-08-09

Similar Documents

Publication Publication Date Title
JP6871058B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US9029870B2 (en) Semiconductor device and manufacturing method thereof
JP7565542B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7362546B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN112310216B (zh) 半导体装置、逆变器电路、驱动装置、车辆及升降机
JP7278914B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11398556B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7458217B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2020017640A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7458257B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11374122B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevating machine
US11201238B2 (en) Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP2021027253A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11069803B2 (en) Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP7321820B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11764276B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230080779A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
US20230299192A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
CN116169173A (zh) 半导体装置、逆变器电路、驱动装置、车辆以及升降机
JP2021027140A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20210401

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240822

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240919

R150 Certificate of patent or registration of utility model

Ref document number: 7565542

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150