JP7268514B2 - 半導体装置 - Google Patents

Description

本発明は、二層構造のトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置に関するものである。

従来、例えば特許文献１に示されるような二層構造のトレンチゲート構造を有するＭＯＳＦＥＴを備えた半導体装置が知られている。この半導体装置では、ｎ^＋型基板の上にｎ^－型ドリフト層を形成した半導体基板の表層部に、二層構造のトレンチゲートが形成される。トレンチゲート構造は、ゲートトレンチの底部側にシールド絶縁膜を介してソース電位とされるシールド電極が配置されると共に、トレンチ内におけるシールド電極の上側にゲート絶縁膜を介してゲート電極層が配置されることで二層構造とされる。シールド電極とゲート電極層との間には層間絶縁膜（以下、中間絶縁膜という）が形成され、中間絶縁膜によってシールド電極とゲート電極層とが絶縁されている。

また、ゲートトレンチは、一方向を長手方向とするライン状で構成され、ゲートトレンチに沿ってシールド電極およびゲート電極層が形成されている。そして、シールド電極とのコンタクトが取れるように、ゲートトレンチの先端部ではゲート電極層よりもシールド電極の方がトレンチの先端部まで延設されており、その部分においてシールド電極が半導体基板の表面まで形成されている。

米国特許第００９３０６１８号明細書

上記のような構造とする場合、下層側に位置するシールド電極をソース電位に固定するために、シールド電極を構成するポリシリコンを半導体基板の表面から引き上げてシールドライナーを形成する必要がある。シールド電極とゲート電極層との間の中間絶縁膜は、通常ゲート酸化膜を形成する際に用いられる熱酸化膜やＣＶＤ（chemical vapor deposition）法によるデポ酸化膜により構成されている。そして、シールドライナーとゲート電極層の先端との間にも、中間絶縁膜が形成される。

しかしながら、ゲートトレンチの先端部において、シールド電極のうちのゲートトレンチの深さ方向に沿う側壁上での中間絶縁膜のカバレッジは、製法にかかわらずトレンチ内における底部上に形成される部分よりも悪い傾向にある。また、製造方法や工程バラツキによってもカバレッジが悪化する可能性がある。このため、トレンチゲート構造の長手方向の先端において、該長手方向における内側の位置よりも中間絶縁膜の絶縁耐圧が低くなり、狙った信頼性が得られなくなることがある。さらに、トレンチの先端において、トレンチの入口側よりも底部側の方のカバレッジが悪いために、トレンチの入口側で中間絶縁膜が埋め込まれ尽くしても底部側で埋込不足が生じてしまう。このため、トレンチの底部側において、“す”と呼ばれる空洞が形成され、底部側を厚膜化できなくなる。

また、上記のように二層構造のトレンチゲート構造を有する半導体装置の場合、絶縁膜にバイアスが加わる構造体が多数存在する。このような構造の場合、例えば、スクリーニング用の電圧をそれぞれの絶縁膜、すなわちシールド絶縁膜や中間絶縁膜、ゲート絶縁膜などに対して印加し、所望する絶縁耐圧が得られないものを不良品として除外するという工程が行われる。このことからも、中間絶縁膜を十分に厚く形成する必要があり、中間絶縁膜の絶縁耐圧が低くなることを抑制することが必要となる。

本発明は上記点に鑑みて、二層構造のトレンチゲート構造における中間絶縁膜の絶縁耐圧を確保できる構造の半導体スイッチング素子を備えた半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１および３に記載の発明は、二層構造のトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、半導体スイッチング素子は、第１導電型のドリフト層（２）と、ドリフト層上に形成された第２導電型のボディ領域（３）と、ボディ領域内における該ボディ領域の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、一方向を長手方向とすると共に第１不純物領域からボディ領域を貫通してドリフト層に達するストライプ状に配置された複数のゲートトレンチ（５）内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）が順に積層されて二層構造とされた複数のトレンチゲート構造と、ドリフト層を挟んでボディ領域と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、トレンチゲート構造とボディ領域および第１不純物領域の上に配置され、ボディ領域や第１不純物領域に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、コンタクトホールを通じて第１不純物領域およびボディ領域と電気的に接続される上部電極（１０）と、高濃度層と電気的に接続された下部電極（１５）と、を有している。

そして、シールド電極がゲート電極層の先端部よりも外側まで延設されており、該シールド電極とゲート電極層の底面との間に加えてゲート電極層の先端部との間においても中間絶縁膜の先端部（９ａ）が形成されており、ゲートトレンチは、該ゲートトレンチの長手方向の両端位置よりも内側において、部分的に幅広とされた幅広部（５ｃ）を有し、中間絶縁膜の先端部が該幅広部内に配置されている。

このように、ゲートトレンチのうち両端位置よりも内側に幅広部を設けるようにしている。このため、ゲートトレンチの幅方向両側から生成された絶縁膜が繋り難くなり、空洞部が発生しないようにできる。これにより、中間絶縁膜をゲートトレンチの入口側だけでなく底部側においても十分に厚く形成でき、絶縁耐圧を確保できる。よって、二層構造のトレンチゲート構造における中間絶縁膜の絶縁耐圧を確保できる構造の半導体スイッチング素子を備えた半導体装置とすることが可能となる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置のセル部の上面レイアウト図である。 図１中のII－II断面図である。 図１中のIII－III断面図である。 図１中の領域Ｒを拡大した図である。 ゲートトレンチ内にシールド絶縁膜およびシールド電極を形成したときのトレンチゲート構造の先端部の近傍を拡大した図である。 第１実施形態にかかる半導体装置の製造工程中の断面図であって、図２に対応する断面での製造工程を示した図である。 図６Ａに続く半導体装置の製造工程中の断面図である。 図６Ｂに続く半導体装置の製造工程中の断面図である。 図６Ｃに続く半導体装置の製造工程中の断面図である。 図６Ｄに続く半導体装置の製造工程中の断面図である。 図６Ｅに続く半導体装置の製造工程中の断面図である。 図６Ｆに続く半導体装置の製造工程中の断面図である。 図６Ｇに続く半導体装置の製造工程中の断面図である。 図６Ｈに続く半導体装置の製造工程中の断面図である。 図６Ｉに続く半導体装置の製造工程中の断面図である。 図６Ｊに続く半導体装置の製造工程中の断面図である。 第１実施形態にかかる半導体装置の製造工程中の断面図であって、図３に対応する断面での製造工程を示した図である。 図７Ａに続く半導体装置の製造工程中の断面図である。 図７Ｂに続く半導体装置の製造工程中の断面図である。 図７Ｃに続く半導体装置の製造工程中の断面図である。 図７Ｄに続く半導体装置の製造工程中の断面図である。 図７Ｅに続く半導体装置の製造工程中の断面図である。 図７Ｆに続く半導体装置の製造工程中の断面図である。 図７Ｇに続く半導体装置の製造工程中の断面図である。 図７Ｈに続く半導体装置の製造工程中の断面図である。 図７Ｉに続く半導体装置の製造工程中の断面図である。 図７Ｊに続く半導体装置の製造工程中の断面図である。 第１実施形態にかかる半導体装置の製造工程中のセル部の上面レイアウト図である。 図８Ａに続く半導体装置の製造工程中の断面図である。 図８Ｂに続く半導体装置の製造工程中の断面図である。 図８Ｃに続く半導体装置の製造工程中の断面図である。 比較例として示したトレンチゲート構造のうちの幅広部の近傍を拡大した図である。 第２実施形態にかかる半導体装置におけるトレンチゲート構造の先端部の拡大図である。 他の実施形態で説明する半導体装置におけるトレンチゲート構造の先端部の拡大図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態では、二層構造のトレンチゲート構造を有するｎチャネルタイプのＭＯＳＦＥＴが備えられた半導体装置を例に挙げて説明する。以下、図１～図３に基づいて本実施形態にかかる半導体装置の構造について説明する。

なお、これらの図に示すＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されている。実際には、半導体装置は、図１に示した部分を囲むように外周領域も設けられるが、ここではＭＯＳＦＥＴのみ図示してある。以下では、図１～図３に示すように、ＭＯＳＦＥＴの幅方向をｘ方向、ｘ方向に対して交差するＭＯＳＦＥＴの奥行方向をｙ方向、ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりｘｙ平面に対する法線方向をｚ方向として説明する。

図２に示すように、本実施形態にかかる半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ^＋型の半導体基板１を用いて形成されている。ｎ^＋型の半導体基板１の表面上には、ｎ^＋型の半導体基板１よりも不純物濃度が低濃度とされたｎ^－型ドリフト層２が形成されている。

また、ｎ^－型ドリフト層２の表層部の所望位置には、比較的不純物濃度が低く設定されたｐ型ボディ領域３が形成されている。ｐ型ボディ領域３は、例えばｎ^－型ドリフト層２に対してｐ型不純物をイオン注入することなどによって形成され、チャネル領域を形成するチャネル層としても機能する。ｐ型ボディ領域３は、図１に示すように、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。

ｐ型ボディ領域３の表層部には、ｎ^－型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ型不純物領域４が備えられている。また、ｎ型不純物領域４には、コンタクトトレンチ４ａが形成されており、このコンタクトトレンチ４ａの底面においてｐ型ボディ領域３が露出した状態となっている。なお、ここでは図示しないが、ｐ型ボディ領域３のうちの露出した部分に、ボディコンタクトとなるｐ^＋型コンタクト領域を形成することもできる。さらに、ｎ型不純物領域４のうちのコンタクトトレンチ４ａの側面に、ソースコンタクトとなるｎ^＋型コンタクト領域を形成することもできる。

また、ｎ^－型ドリフト層２の表層部のうち各ｐ型ボディ領域３や各ｎ型不純物領域４の間には、一方向を長手方向とする複数本のゲートトレンチ５が形成されている。このゲートトレンチ５はトレンチゲート構造を形成するためのトレンチであり、本実施形態では、各ゲートトレンチ５が等間隔に平行に並べられることでストライプ状のレイアウトとされている。

ゲートトレンチ５は、ｐ型ボディ領域３よりも深い位置まで、つまり基板表面側からｎ型不純物領域４およびｐ型ボディ領域３を貫通してｎ^－型ドリフト層２まで達する深さとされている。また、本実施形態では、ゲートトレンチ５は、底部に向かうほど徐々に幅が狭くなり、底部が丸まった形状とされている。

ゲートトレンチ５の内壁面は、絶縁膜６によって覆われている。絶縁膜６については、単独の膜で構成されていても良いが、本実施形態の場合は、ゲートトレンチ５のうちの下方部分を覆っているシールド絶縁膜６ａと上方部分を覆っているゲート絶縁膜６ｂとによって構成している。シールド絶縁膜６ａは、ゲートトレンチ５の底部から下方部分の側面を覆い、ゲート絶縁膜６ｂは、ゲートトレンチ５の上方部分の側面を覆っている。本実施形態では、シールド絶縁膜６ａをゲート絶縁膜６ｂよりも厚く形成してある。

また、ゲートトレンチ５内には、絶縁膜６を介してドープトＰｏｌｙ－Ｓｉによって構成されたシールド電極７およびゲート電極層８が積層されて二層構造となっている。シールド電極７は、ソース電位に固定されることで、ゲート－ドレイン間の容量を小さくし、縦型ＭＯＳＦＥＴの電気特性の向上を図るために形成されている。ゲート電極層８は、縦型ＭＯＳＦＥＴのスイッチング動作を行うもので、ゲート電圧印加時にゲートトレンチ５の側面のｐ型ボディ領域３にチャネル領域を形成する。

シールド電極７とゲート電極層８との間には中間絶縁膜９が形成されており、中間絶縁膜９によってシールド電極７とゲート電極層８とが絶縁されている。これらゲートトレンチ５、絶縁膜６、シールド電極７、ゲート電極層８および中間絶縁膜９によってトレンチゲート構造が構成されている。このトレンチゲート構造は、例えば図１の紙面左右方向を長手方向として、図１の紙面上下方向、図２で言えば紙面左右方向に複数本が並べられることでストライプ状のレイアウトとされている。そして、トレンチゲート構造のうちの長手方向の内側の部分にｎ型不純物領域４等が形成され、その部分においてＭＯＳＦＥＴとして機能させられるようになっている。ただし、図４に示すように、トレンチゲート構造は、ＭＯＳＦＥＴとして機能させる部分および両端位置において一定幅で構成されているが、両端位置から所定距離内側の位置でそれ以外の部分よりも幅広とされている。このトレンチゲート構造のうちの長手方向の両端位置での構造の詳細については後述する。

さらに、図３に示すように、ゲートトレンチ５の長手方向の両端部、すなわち図２の紙面手前側および紙面向こう側の端部において、シールド電極７は、ゲート電極層８よりも外側まで延設されている。そして、それらの部分が引き上げられ、シールドライナー７ａとして半導体の上、具体的にはｎ^－型ドリフト層２やｐ型ボディ領域３およびｎ型不純物領域４の表面側から露出させられている。なお、このゲートトレンチ５の長手方向の両端部において、シールド電極７のうちゲート電極層８よりも外側に延設された部分とゲート電極層８の先端との間も中間絶縁膜９によって絶縁されている。以下、中間絶縁膜９のうちシールド電極７とゲート電極層８の先端との間に位置している部分、つまりｚ方向に沿う部分を先端部９ａと言う。

また、ゲート電極層８を覆うように酸化膜などで構成された層間絶縁膜１１が形成され、この層間絶縁膜１１の上にソース電極に相当する上部電極１０やゲート配線１２およびシールド配線１３が形成されている。上部電極１０は、図２に示すように、層間絶縁膜１１に形成されたコンタクトホール１１ａ内に埋め込まれたタングステン（Ｗ）プラグなどの接続部１０ａを通じてｐ型ボディ領域３やｎ型不純物領域４と接触させられている。これにより、上部電極１０がｎ型不純物領域４およびｐ型ボディ領域３に電気的に接続されている。

図３に示すように、ゲート配線１２も、層間絶縁膜１１に形成されたコンタクトホール１１ｂ内のＷプラグなどの接続部１２ａを通じて、ゲート電極層８に電気的に接続されている。また、シールド配線１３も、層間絶縁膜１１に形成されたコンタクトホール１１ｃ内のＷプラグなどの接続部１３ａを通じて、シールド電極７に電気的に接続されている。

また、ｎ^＋型の半導体基板１のうちｎ^－型ドリフト層２とは反対側の面にドレイン電極に相当する下部電極１５が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、縦型ＭＯＳＦＥＴが複数セル集まって形成されることで、セル領域が構成されている。

以上のようにして、縦型ＭＯＳＦＥＴを有する半導体装置が構成されている。続いて、上記したトレンチゲート構造のうちの長手方向の両端位置での構造の詳細について、図４～図５を参照して説明する。

図４に示すように、トレンチゲート構造は、両端位置から所定距離内側の位置でそれ以外の部分よりも幅広とされている。具体的には、ゲートトレンチ５は、ゲートトレンチ５の長手方向において、幅広とされる部分よりも内側の位置を第１領域５ａ、先端側の位置を第２領域５ｂとして、これら第１領域５ａ、第２領域５ｂでは一定幅とされている。第１領域５ａは、側面にＭＯＳＦＥＴとして機能させられる各部が配置される部分であり、第２領域５ｂは、シールドライナー７ａが配置される部分である。そして、これら第１領域５ａと第２領域５ｂとの間が幅広部５ｃとされ、幅広部５ｃ内に、中間絶縁膜９のうちの先端部９ａが位置している。本実施形態の場合、第１領域５ａや第２領域５ｂと幅広部５ｃとの境界位置は徐々に幅が変化させられており、幅広部５ｃから第１領域５ａもしくは第２領域５ｂに向かって徐々に先細りとなるテーパ状とされている。

ゲートトレンチ５の幅は、第１領域５ａおよび第２領域５ｂでは例えば０．２～１．０μｍとされ、幅広部５ｃではそれよりも例えば０．１μｍ程度幅が広くされる。例えば第１領域５ａおよび第２領域５ｂの幅が０．４μｍとされ、幅広部５ｃの幅が０．５μｍとされる。また、ｚ方向から見て、幅広部５ｃのうちのテーパ状の部分とゲートトレンチ５の長手方向となるｙ方向とのなす角度θについては任意であるが、ここでは３０°≦θ≦６０°としてある。角度θが小さいと、ｙ方向における幅広部５ｃの長さが長くなり、トレンチゲート構造の全体長さが長くなるため、ある程度の角度があった方が好ましい。このため、３０°≦θとしている。また、角度θが大きすぎると、加工の安定性が低下し得る。また、角部においてゲート電極層８を構成するポリシリコンの結晶性の乱れが発生したり、先端部９ａを含む中間絶縁膜９の付き周り、つまり成膜量にばらつきが生じたりする。このため、θ≦６０°としている。

図５は、トレンチゲート構造のうちのゲート電極層８とゲート絶縁膜６ｂおよび中間絶縁膜９を取り除いた部分を示している。この図に示すように、シールド絶縁膜６ａはゲートトレンチ５の先端部においては基板表面に至るまで残されるが、第２領域５ｂのみでなく幅広部５ｃにも入り込むように残されている。ここでは、幅広部５ｃのうちのテーパ状の部分からさらに最も幅広となる部分に至るようにシールド絶縁膜６ａが形成されている。

そして、第２領域５ｂや幅広部５ｃの一部を除いて、ゲートトレンチ５のうちシールド電極７よりも上方に位置している部分では、シールド絶縁膜６ａが除去されている。その部分に中間絶縁膜９およびゲート絶縁膜６ｂが形成される。

次に、本実施形態にかかる半導体装置の製造方法について図６Ａ～図６Ｋ、図７Ａ～図７Ｋおよび図８Ａ～図８Ｄを参照して説明する。図６Ａ～図６Ｋおよび図７Ａ～図７Ｋは、半導体装置の製造方法における各工程と対応する断面図である。図８Ａ～図８Ｄは、各工程と対応するセル部の上面レイアウト図であるが、一部の工程のみについてのみ示してある。

〔図６Ａ、図７Ａに示す工程〕
まず、半導体基板１を用意し、半導体基板１の表面上にｎ^－型ドリフト層２をエピタキシャル成長させることで、高濃度層に相当する半導体基板１の一面側にｎ^－型ドリフト層２が形成された基板を用意する。次に、ゲートトレンチ５の形成予定領域が開口部２０ａとされたハードマスク２０を配置する。このときのハードマスク２０の上面レイアウトは図８Ａのようになる。その後、ハードマスク２０をマスクとして用いたエッチングによりゲートトレンチ５を形成する。なお、本図においても、上面レイアウトとしては、ゲートトレンチ５を単なる直線状として図示してあるが、両端位置よりも所定距離内側において幅広部５ｃが形成されたものとなる。

〔図６Ｂ、図７Ｂに示す工程〕
続いて、ハードマスク２０を除去した後、熱酸化などによってゲートトレンチ５の内壁面を含めてｎ^－型ドリフト層２の表面にシールド絶縁膜６ａを形成する。

〔図６Ｃ、図７Ｃに示す工程〕
シールド絶縁膜６ａの上にドープトポリシリコン２１を積む。これにより、ゲートトレンチ５内がドープトポリシリコン２１によって埋め込まれる。

〔図６Ｄ、図７Ｄに示す工程〕
ドープトポリシリコン２１の上に、シールドライナー７ａ以外の部分が開口したハードマスク２２を配置する。そして、ハードマスク２２をマスクとしてドープトポリシリコン２１をエッチングし、ゲートトレンチ５の底部やゲートトレンチ５の端部などにドープトポリシリコンを残すことでシールド電極７やシールドライナー７ａを形成する。また、最も外側に位置するゲートトレンチ５については、ドープトポリシリコンで埋込まれたままとし、シールドライナー７ａとして使用する。なお、このときの上面レイアウトは図８Ｂのようになる。

〔図６Ｅ、図７Ｅに示す工程〕
シールド絶縁膜６ａのうちゲートトレンチ５の上部の側面上やｎ^－型ドリフト層２の表面上に形成された部分をエッチングして除去する。ただし、ゲートトレンチ５の先端部においては、シールド絶縁膜６ａが基板表面に至るまで残され、第２領域５ｂのみでなく幅広部５ｃにも入り込むように残されるようにしている。

そして、プラズマＣＶＤ（chemical vapor deposition）などで絶縁膜をデポジションすることでシールドライナー７ａを含めたシールド電極７の上やゲートトレンチ５の上部の側面を覆う。その後、マスクを用いてシールド電極７やシールドライナー７ａの上に形成された部分、つまり先端部９ａが残るようにエッチングする。これにより、先端部９ａを含めて中間絶縁膜９が形成される。

このとき、中間絶縁膜９を形成するための絶縁膜３０をデポジションするときに、上記したようにゲートトレンチ５に幅広部５ｃを設けているため、ゲートトレンチ５の入口側と比較して底部側においてもカバレッジを悪化することを抑制できる。これにより、ゲートトレンチ５の入口側に加えて底部側においても先端部９ａの厚みが確保できる。これについて、ゲートトレンチ５を一定幅で構成し、幅広部５ｃを備えていない構造とする場合を比較例として挙げて説明する。

図９に示すように、ゲートトレンチ５を一定幅で構成する場合、ゲートトレンチ５の先端部、つまりシールドライナー７ａが形成される部分において、シールド絶縁膜６ａが基板表面に至るまで残される。したがって、先端部９ａが形成される位置において、両側にシールド絶縁膜６ａが残っているために、ＣＶＤの埋込み領域が狭くなり、ゲートトレンチ５の入口側よりも底部側のカバレッジが悪化する。このため、ゲートトレンチ５の入口側が底部側よりも先に絶縁膜３０で埋め尽くされる。そして、底部側では、ゲートトレンチ５の幅方向両側に生成された絶縁膜３０が繋がり、図９に示すように絶縁膜３０の間に“す”と呼ばれる空洞部３１が発生してしまう。これにより、先端部９ａは、ゲートトレンチ５の底部側において厚膜化できず、所望の絶縁耐圧を得ることができなくなる。

これに対して、本実施形態のように幅広部５ｃを設けると、図４に示したようにゲートトレンチ５の幅方向両側から生成された絶縁膜３０が繋り難くなり、図９に示したような空洞部３１が発生しない。特に、幅広部５ｃにテーパ状の部分を設けることで、第１領域５ａもしくは第２領域５ｂと幅広部５ｃとの境界位置の角度θを所望の値に設定できる。このため、ｙ方向における幅広部５ｃの長さが長くなり過ぎないようにできるのに加えて、加工の安定性の低下を抑制できる。また、幅が変わる場所に形成される角部において、この後形成するゲート電極層８の結晶性の乱れが発生したり、先端部９ａを含む中間絶縁膜９の付き周り、つまり成膜量にばらつきが生じたりすることも抑制できる。

〔図６Ｆ、図７Ｆに示す工程〕
熱酸化などによってゲートトレンチ５の上部の側面上などに絶縁膜を形成することで、ゲート絶縁膜６ｂが形成される。なお、このときの熱酸化によって先端部９ａを含めて中間絶縁膜９の膜厚が増加するが、熱酸化量は膜厚に応じて決まるため、中間絶縁膜９の膜厚増加量はゲート絶縁膜６ｂの厚みよりも小さくなる。

〔図６Ｇ、図７Ｇに示す工程〕
再びドープトポリシリコンを積んでから、エッチバックすることでゲートトレンチ５内にゲート電極層８を形成する。これにより、トレンチゲート構造が形成される。ゲート電極層８のうちの一部については、ゲート配線１２に接続されるため、部分的に上方に突出した状態で残される。

〔図６Ｈ、図７Ｈに示す工程〕
ｐ型不純物をイオン注入することにより、ｐ型ボディ領域３を形成する。そして、ｎ型不純物領域４の形成予定領域が開口する図示しないマスクを配置したのち、ｎ型不純物をイオン注入することでｎ型不純物領域４を形成する。なお、このときの上面レイアウトは図８Ｃのようになる。

〔図６Ｉ、図７Ｉに示す工程〕
続いて、ＣＶＤ等によって酸化膜などで構成される層間絶縁膜１１を形成したのち、平坦化研磨を行って層間絶縁膜１１の表面の平坦化を行う。

〔図６Ｊ、図７Ｊに示す工程〕
図示しないハードマスクを配置したのち、ハードマスクで覆った状態で層間絶縁膜１１をエッチングすることで、層間絶縁膜１１に対してコンタクトホール１１ａ～１１ｃを形成する。これにより、ｎ型不純物領域４の表面の一部等が露出させられる。

さらに、ハードマスクを除去したのち、層間絶縁膜１１をマスクとしてシリコンエッチングを行い、コンタクトホール１１ａと対応する位置にコンタクトトレンチ４ａを形成する。これにより、コンタクトトレンチ４ａの底面においてｐ型ボディ領域３が露出させられる。

〔図６Ｋ、図７Ｋに示す工程〕
配線加工工程として、コンタクトホール１１ａ～１１ｃ内に接続部１０ａ、１２ａ、１３ａを形成する工程と行う。なお、このときの上面レイアウトは図８Ｄのようになる。そして、さらに層間絶縁膜１１の表面にＡｌ等の配線材料を成膜し、それをパターニングすることで上部電極１０やゲート配線１２およびシールド配線１３を形成する。

最後に、下部電極１５の形成工程を行う。このようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。

以上説明したように、本実施形態の半導体装置では、ゲートトレンチ５のうち両端位置から所定距離内側の位置に幅広部５ｃを設けるようにしている。このため、ゲートトレンチ５の幅方向両側から生成された絶縁膜３０が繋り難くなり、空洞部３１が発生しないようにできる。これにより、中間絶縁膜９をゲートトレンチ５の入口側だけでなく底部側においても十分に厚く形成でき、絶縁耐圧を確保できる。よって、二層構造のトレンチゲート構造における中間絶縁膜９の絶縁耐圧を確保できる構造のＭＯＳＦＥＴとすることが可能となる。

さらに、幅広部５ｃにテーパ状の部分を設けているため、ｙ方向における幅広部５ｃの長さが長くなり過ぎないようにできるのに加えて、加工の安定性の低下を抑制できる。また、幅が変わる場所に形成される角部において、この後形成するゲート電極層８の結晶性の乱れが発生したり、先端部９ａを含む中間絶縁膜９の付き周り、つまり成膜量にばらつきが生じたりすることも抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して幅広部５ｃの形成位置を隣り合うトレンチゲート構造間において異ならせるようにしたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１０に示すように、本実施形態では、隣り合うトレンチゲート構造間において幅広部５ｃの形成位置をずらしている。図１０中の上側に位置するトレンチゲート構造は、幅広部５ｃがよりゲートトレンチ５の長手方向の内側に配置されており、下側に位置するトレンチゲート構造は、それよりもゲートトレンチ５の長手方向の外側に配置されている。以下、図１０中の上側に配置されたトレンチゲート構造における幅広部５ｃを内側配置幅広部５ｃ１といい、下側に配置されたトレンチゲート構造における幅広部５ｃを外側配置幅広部５ｃ２という。

内側配置幅広部５ｃ１のうち最も幅広となった部分と外側配置幅広部５ｃ２のうち最も幅広となった部分とは対向しないレイアウトとされている。具体的には、内側配置幅広部５ｃ１は隣のトレンチゲート構造における第１領域５ａと対向し、外側配置幅広部５ｃ２は隣り合うトレンチゲート構造における第２領域５ｂと対向するレイアウトとされている。また、本実施形態の場合、内側配置幅広部５ｃ１のうちのテーパ状の部分と外側配置幅広部５ｃ２のうちのテーパ状の部分とを対向させることで、第１領域５ａをできるだけ長くできるようにしてある。

シールドライナー７ａについては、図１０中において破線ハッチングで示したように、シールド電極７のうち先端部９ａよりも外側に位置している部分、つまり第２領域５ｂおよび幅広部５ｃのうち先端部９ａよりも外側の部分を覆っている。このため、シールドライナー７ａのうちの幅広部５ｃ側が凸凹形状となっている。

このように、隣り合うトレンチゲート構造間において幅広部５ｃの形成位置をずらすと、第１実施形態のように同じ形成位置にする場合と比較して、幅広部５ｃが形成された位置での隣り合うトレンチゲート構造間の間隔を広げられる。これにより、隣り合うトレンチゲート構造間での耐圧低下を抑制することが可能となる。

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

（１）例えば、上記各実施形態では、幅広部５ｃのうちのテーパ状の部分を基板表面側から見て直線状としているが、図１１に示すように、丸みを帯びた曲線状であっても良い。また、幅広部５ｃのうちの最も幅広となる部分についても直線状としているが、図１１に示すように、幅広部５ｃの全体が曲線状とされていても良い。

（２）また、上記各実施形態では、半導体基板１によって高濃度の不純物領域を形成し、その上にｎ^－型ドリフト層２をエピタキシャル成長させることで、高濃度層とｎ^－型ドリフト層２とが形成された基板を構成している。これは、ドリフト層を挟んでｐ型ボディ領域３と反対側に高濃度層を構成する場合の一例を示したに過ぎず、ドリフト層を半導体基板によって構成し、その一面側にイオン注入等を行うことで高濃度層を形成するようにしても良い。

（３）また、上記各実施形態では、トレンチゲート構造を形成してから、ｐ型ボディ領域３やｎ型不純物領域４を形成したが、これらの形成順を逆にしても良い。すなわち、ｐ型ボディ領域３やｎ型不純物領域４が最終的にトレンチゲート構造の間に位置する部分に形成されていれば良い。

（４）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしても良い。さらに、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴの場合、半導体基板１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。

３ ｐ型ボディ領域
４ ｎ型不純物領域
６ 絶縁膜
６ａ シールド絶縁膜
６ｂ ゲート絶縁膜
７ シールド電極
８ ゲート電極層
９ 中間絶縁膜

Claims (7)

1. 二層構造のトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、
   前記半導体スイッチング素子は、
   第１導電型のドリフト層（２）と、
   前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
   前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
   一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達するストライプ状に配置された複数のゲートトレンチ（５）内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）が順に積層されて二層構造とされた複数のトレンチゲート構造と、
   前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
   前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に配置され、前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、
   前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）と、
   前記高濃度層と電気的に接続された下部電極（１５）と、を有し、
   前記シールド電極が前記ゲート電極層の先端部よりも外側まで延設されており、該シールド電極と前記ゲート電極層の底面との間に加えて前記ゲート電極層の先端部との間においても前記中間絶縁膜の先端部（９ａ）が形成されており、
   前記ゲートトレンチは、該ゲートトレンチの長手方向の両端位置よりも内側において、部分的に幅広とされた幅広部（５ｃ）を有し、前記中間絶縁膜の先端部が該幅広部内に配置され、
   前記ゲートトレンチは、該ゲートトレンチの長手方向における前記幅広部よりも内側を第１領域（５ａ）、前記幅広部よりも先端側を第２領域（５ｂ）として有し、
   前記第２領域に配置される前記シールド電極が前記ドリフト層の上まで引き上げられることでシールドライナー（７ａ）が構成され、
   前記幅広部は、前記第２領域に向かって徐々に幅が狭まる先細りのテーパ状となっている、半導体装置。
2. 隣り合う複数の前記ゲートトレンチにおける前記幅広部は、それぞれの前記ゲートトレンチの長手方向においてずらして配置されている、請求項１に記載の半導体装置。
3. 二層構造のトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、
   前記半導体スイッチング素子は、
   第１導電型のドリフト層（２）と、
   前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
   前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
   一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達するストライプ状に配置された複数のゲートトレンチ（５）内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）が順に積層されて二層構造とされた複数のトレンチゲート構造と、
   前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
   前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に配置され、前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、
   前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）と、
   前記高濃度層と電気的に接続された下部電極（１５）と、を有し、
   前記シールド電極が前記ゲート電極層の先端部よりも外側まで延設されており、該シールド電極と前記ゲート電極層の底面との間に加えて前記ゲート電極層の先端部との間においても前記中間絶縁膜の先端部（９ａ）が形成されており、
   前記ゲートトレンチは、該ゲートトレンチの長手方向の両端位置よりも内側において、部分的に幅広とされた幅広部（５ｃ）を有し、前記中間絶縁膜の先端部が該幅広部内に配置され、
   隣り合う複数の前記ゲートトレンチにおける前記幅広部は、それぞれの前記ゲートトレンチの長手方向においてずらして配置されている、半導体装置。
4. 前記ゲートトレンチは、該ゲートトレンチの長手方向における前記幅広部よりも内側を第１領域（５ａ）、前記幅広部よりも先端側を第２領域（５ｂ）として有し、
   前記第２領域に配置される前記シールド電極が前記ドリフト層の上まで引き上げられることでシールドライナー（７ａ）が構成されている、請求項３に記載の半導体装置。
5. 前記幅広部は、前記第２領域に向かって徐々に幅が狭まる先細りのテーパ状となっている、請求項４に記載の半導体装置。
6. 前記中間絶縁膜の先端部は、前記幅広部のうちの前記テーパ状の部分に位置している、請求項１または５に記載の半導体装置。
7. 前記テーパ状の部分は、前記ゲートトレンチの長手方向に対してなす角度θが、３０°≦θ≦６０°とされている、請求項１、５および６のいずれか１つに記載の半導体装置。

Images