TW201838192A - 半導體裝置及其製造方法 - Google Patents

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TW201838192A
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trench
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gate electrode
gate
substrate
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畠中雅宏
吉村充弘
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日商艾普凌科有限公司
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Abstract

本發明提供一種以相同的寬度形成引出閘極電極的部分的單元外周區域的溝槽與構成縱型電晶體的單元區域的溝槽，使晶圓面積能夠縮小化的半導體裝置及其製造方法。於單元外周區域的溝槽正上方，自對準地形成閘極接觸孔，並連接閘極配線電極。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置及其製造方法，尤其是有關於一種具有具備溝槽閘（trench gate）的縱型金屬氧化物半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）的半導體裝置及其製造方法。
作為縱型MOSFET的一例，已知採用如下結構者，即，將閘極電極埋入基板上所形成的溝槽內部而於縱方向流動電流的具備溝槽閘的結構。作為將所述般的溝槽內部的閘極電極經由閘極金屬配線而電性連接於閘極墊（gate pad）的方法，例如於專利文獻1中提出了於溝槽正上方形成貫通溝槽上的層間絕緣膜的閘極接觸（gate contact）孔的構成。藉此，可使閘極電極於不設於溝槽上角部的絕緣耐壓低的閘極絕緣膜之上的情況下與閘極金屬配線接觸，使針對閘極絕緣膜破壞的可靠性的提升及閘極電阻降低帶來的電晶體性能的提升成為可能。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2014-72412號公報
[發明所欲解決之課題] 然而，於專利文獻1的先前的將閘極接觸孔形成於溝槽正上方的方法中，需要考慮步驟不均的影響而將溝槽的寬度形成得較閘極接觸孔寬，因此無法縮小溝槽的寬度，對於晶圓面積縮小，尚有進一步改善的餘地。
本發明鑒於所述方面，目的在於提供能夠使晶圓面積縮小化的半導體裝置及其製造方法。 [解決課題之手段]
為了解決所述課題，本發明為如下所述的半導體裝置。 即，一種半導體裝置，具有形成於基板上的溝槽、以覆蓋所述溝槽的內側的底面及側面的方式形成的閘極絕緣膜以及介隔所述閘極絕緣膜而埋入至溝槽內的閘極電極，具備包括縱型電晶體的單元（cell）區域及包括形成於所述閘極電極上的閘極金屬配線的閘極電極引出區域，所述半導體裝置的特徵在於，所述閘極電極引出區域包括：所述閘極電極，於所述溝槽內埋入至低於所述基板表面且高於所述溝槽底面的規定高度為止；側壁絕緣區域，沿自所述規定高度起至所述基板表面的高度為止的所述溝槽的側面而設；以及閘極金屬配線，下側部分與所述閘極電極相接，形成於由所述側壁絕緣區域包圍的區域。
而且，本發明的製造方法的特徵在於包括：於基板上形成第1絕緣層的步驟；於所述第1絕緣層形成開口部，並對露出於開口部內部的基板進行蝕刻，形成第1溝槽及第2溝槽的步驟；以覆蓋所述第1溝槽及第2溝槽的內側的底面以及側面的方式形成閘極絕緣膜的步驟；遍及所述基板上表面的整個面堆積閘極層，直至上表面變平坦為止的步驟；對所述閘極層進行蝕刻直至上表面成為自所述第1溝槽及所述第2溝槽的底面至所述基板表面之間的規定高度，從而形成閘極電極的步驟；遍及所述基板上表面的整個面堆積第2絕緣層，直至上表面變平坦為止的步驟；對所述第2絕緣層進行深蝕刻（etch back）直至所述第1絕緣層的上表面露出為止的步驟；選擇性地蝕刻所述第2溝槽內部的所述閘極電極上的所述第2絕緣層的步驟；選擇性地蝕刻所述第1溝槽周邊的所述第1絕緣層，使所述第1溝槽周邊的基板表面露出的步驟；以不完全填埋所述第2溝槽的膜厚遍及所述基板上表面的整個面堆積第3絕緣層的步驟；對所述第3絕緣層進行各向異性蝕刻，於所述第2溝槽內部的所述閘極電極上的側壁殘留側壁絕緣區域的步驟；以及於所述第2溝槽內部的由所述側壁絕緣區域包圍的區域，與所述閘極電極相接地埋入閘極金屬的閘極金屬形成步驟。 [發明的效果]
根據本發明，因相對於溝槽以自對準的方式形成閘極接觸孔，因此無需考慮製造不均而加寬溝槽寬度，從而能夠使晶圓面積縮小化。
以下，參照圖式結合實施例對本發明的半導體裝置進行詳細說明。 而且，於以下的實施形態中，藉由N通道型的縱型溝槽MOSFET將本發明具體化。另外，藉由使各區域的導電型相反亦可將以下的說明應用於P通道型的縱型溝槽MOSFET。
圖1是具有第1實施形態的縱型溝槽MOSFET的半導體裝置100的局部平面圖，圖2（a）是圖1的A-A'線附近的概略剖面圖，圖2（b）是圖1的B-B'線附近的概略剖面圖。
圖1表示格子狀佈局的縱型溝槽MOSFET的晶圓外周附近的狀況（圖1表示基板130的表面的狀況，省略了較基板130表面靠上的部分）。縱型溝槽MOSFET包括：第1單元區域114a，為了使汲極電流自紙面的裏側流至近前側而構成包括第1溝槽106a的縱型電晶體；單元外周區域115，用於將埋入至溝槽內部的閘極電極（未圖示）的電位引出至溝槽外，包括與第1溝槽106a連接的第2溝槽106b；以及第2單元區域114b，用於於第1單元區域114a與單元外周區域115之間使彼此的溝槽形狀一致。該些三個區域中所形成的溝槽、溝槽底面及側面所形成的閘極絕緣膜及埋入至溝槽內部的閘極電極無縫隙相連。因此，自單元外周區域115取出至溝槽外的閘極電極的電位於任何位置的溝槽內部的閘極電極處均為相同的電位。
第1單元區域114a是縱橫交叉配置的第1溝槽106a中，鄰接的第1溝槽106a的中心線間劃定的格子狀的區域。於第1單元區域114a中，於中心形成有P型的基極接觸區域103b，以包圍基極接觸區域103b的四邊的方式形成有N型的源極區域104，進而以包圍源極區域104的四邊的方式形成有第1溝槽106a。於第1溝槽106a內部埋入有底面側的閘極電極（未圖示）及其上表面側的第1層間絕緣膜109，第1層間絕緣膜109露出於基板130表面。
於縱型溝槽MOSFET中，自汲極電極（未圖示）流入的電流經由形成於第1單元區域114a的第1溝槽106a的側壁附近的通道（未圖示）而進入源極區域104，並流出至設於基板130表面的源極電極（未圖示）。
第2單元區域114b除去與單元外周區域115鄰接的方向，三邊由第1溝槽106a包圍。源極區域104沿所述第1溝槽106a而設。而且，基極接觸區域103b以三邊由源極區域104包圍的方式而設，朝向單元外周區域115的一邊與單元外周區域115相接。
單元外周區域115包括於第2單元區域114b排成一列的第1方向（圖1中為紙面的上下方向）上平行地延伸的具有與第1溝槽106a相同寬度的第2溝槽106b。進而，沿著與第1方向垂直的第2方向自第2單元區域114b起（圖1中為自紙面的左右方向中的左側起），第1溝槽106a向第2溝槽106b延伸，從而連接於第2溝槽106b。第1溝槽106a及第2溝槽106b之間，設有基極接觸區域103b。
連接有第1溝槽106a的端部的第2溝槽106b以遍及晶圓外周並進一步包圍多個第1單元區域114a及包圍多個第1單元區域114a的第2單元區域114b的方式配置。
第2溝槽106b的側面的內側設有側壁絕緣區域120（側間隔件（side spacer））。將所述側壁絕緣區域120的內側作為閘極接觸孔110，於閘極接觸孔110內部設有閘極金屬配線111。所述閘極金屬配線111與設於第2溝槽106b內部的下部的閘極電極（未圖示）連接。側壁絕緣區域120以覆蓋形成於整個晶圓外周的第2溝槽106b的側面的方式而設。於第1溝槽106a與第2溝槽106b連接的部分，埋入至第1溝槽106a內部的第1層間絕緣膜109與側壁絕緣區域120相接。藉此，閘極接觸孔110內部的閘極金屬配線111於第2溝槽106b內部的側面由側壁絕緣區域120包圍，與閘極電極以外的區域電性絕緣。
一般而言，用於形成電晶體的通道的溝槽的寬度以製程（process）的最小加工寬度來形成。藉此，會抑制龐大的溝槽的佈局面積，會縮小晶圓面積。另一方面，關於為了取出閘極電極而於溝槽上形成閘極接觸孔時的先前的溝槽寬度，考慮閘極接觸孔與溝槽之間的遮罩偏差等製造不均而較閘極接觸孔設定得大。因此，閘極電極取出部的溝槽變得大於用於形成通道的溝槽，從而難以抑制晶圓面積的增大。於第1實施形態中，藉由形成側壁絕緣區域120而以相同的製程最小加工寬度形成有用於形成通道的第1溝槽106a與第2溝槽106b。其原因在於：以自對準的方式將閘極接觸孔110形成於第2溝槽106b內部。因此，能夠抑制晶圓面積的增大。
而且，如圖2（a）的剖面圖（圖1的A-A'線的剖面）所示，第1實施形態的半導體裝置100是使用於N+型的高濃度半導體基板101上形成有低濃度的N-型的磊晶（epitaxial）層102的基板130來製作。所述基板130內部的高濃度半導體基板101與磊晶層102共同成為縱型溝槽MOSFET的汲極區域116。
第1單元區域114a的磊晶層102上形成有濃度高於磊晶層102的P型的基極區域103a。於所述基極區域103a上，設有高濃度的P+型的基極接觸區域103b，並以包圍所述基極區域103a的方式形成有N+型的源極區域104。而且，於源極區域104的周圍，形成有具有貫通源極區域104及基極區域103a而到達磊晶層102的深度的第1溝槽106a。
於第1溝槽106a的內側，閘極絕緣膜107覆蓋第1溝槽106a的底面及自第1溝槽106a的底面起至第1高度H1的高度為止的側面。於第1溝槽106a內部的閘極絕緣膜107上，直至第1高度H1為止，埋入有多晶矽等閘極電極108。而且，自第1溝槽106a內部的第1高度H1起至超過基板130的表面的高度的區域為止，設有第1層間絕緣膜109。
於第2單元區域114b的磊晶層102上，與第1單元區域114a同樣地，形成有P型的基極區域103a、P+型的基極接觸區域103b、源極區域104，並與第1單元區域114a同樣地，設有第1溝槽106a。於所述第1溝槽106a內部，設有之前所述的閘極絕緣膜107、閘極電極108、第1層間絕緣膜109。
於形成有所述第1單元區域114a與第2單元區域114b的基板130表面及第1層間絕緣膜109之上，設有源極電極112，對源極區域104及基極接觸區域103b供給源極電位。而且，於基板130背面設有汲極電極113，對包括高濃度半導體基板101及磊晶層102的汲極區域116供給汲極電位。
於單元外周區域115中，於磊晶層102上，與第1單元區域114a及第2單元區域114b同樣地，形成有P型的基極區域103a，於基極區域103a之上，形成有P+型的基極接觸區域103b。於所述單元外周區域115，形成有具有貫通基極區域103a而到達磊晶層102的深度的第2溝槽106b，其寬度及深度與第1溝槽106a相同。
於第2溝槽106b的內側，與第1溝槽106a同樣地，閘極絕緣膜107覆蓋第2溝槽106b的底面及自第2溝槽106b的底面起至第1高度H1的高度為止的側面。於第2溝槽106b內部的閘極絕緣膜107上，直至第1高度H1為止，埋入有多晶矽等閘極電極108。
只是，與第1溝槽106a不同的是，於第2溝槽106b的周圍的基板130的表面上，設有遮罩絕緣膜105，於第2溝槽106b的開口部上設有相同尺寸的遮罩絕緣膜105的開口部。並且，於自第2溝槽106b內部的第1高度H1起超過基板130表面而到達遮罩絕緣膜105的上表面的開口部側面，設有側壁絕緣區域120。所述側壁絕緣區域120是藉由對後述的第2層間絕緣膜進行各向異性蝕刻而形成的第2層間絕緣膜的側間隔件。側壁絕緣區域120作為側間隔件而設於自閘極電極108的上表面至第2溝槽106b的最上端的範圍內。此處，第2溝槽106b的最上端是指遮罩絕緣膜105的上表面端部。自閘極電極108的上表面至基板130的上表面之間存在側壁絕緣區域120的下部，因此P+型的基極接觸區域103b不會露出於第2溝槽106b的內部。側壁絕緣區域120開口部側面的厚度為1000 Å以上，保持有即便針對80 V以上的閘極電位亦不會遭破壞的絕緣耐壓。相對於使數100 Å的閘極絕緣膜自溝槽內部經由溝槽上角部而延長至溝槽外從而將於其上形成的閘極電極絕緣的先前的結構，第1實施形態對於過大的閘極電位的絕緣性高，亦具備長期維持所述絕緣性的長期可靠性。
於所述側壁絕緣區域120的內側形成有閘極金屬配線111。閘極金屬配線111與第2溝槽106b內部的閘極電極108電性連接，將來自形成於第2溝槽106b外的閘極墊（未圖示）的閘極電位供給至閘極電極108。之前的側壁絕緣區域120發揮針對於閘極電極108的閘極接觸孔110的作用。
而且，如圖2（b）的剖面圖（圖1的B-B'線的剖面）所示，沿紙面橫方向延伸的第1溝槽106a與自紙面近前朝向紙面裏側的第2溝槽106b連接。並且，埋入至第1溝槽106a內部的閘極電極108無縫隙地設置至第2溝槽106b內部。第2溝槽106b內部的閘極電極108經由由側壁絕緣區域120包圍的閘極接觸孔110而連接於閘極金屬配線111。如此，埋入至第2溝槽106b內部的閘極電極108不會經由溝槽的上角部而引出至第2溝槽106b之外。而且，溝槽上角部由側壁絕緣區域120及遮罩絕緣膜105包圍，從而成為閘極金屬配線111相對於基板130而具備高的絕緣耐壓的構成。
如上所述，第1實施形態未如先前般為了將閘極電極引出至溝槽外而於閘極絕緣耐壓低的溝槽上角部的閘極絕緣膜上形成閘極電極，而是將閘極接觸孔形成於溝槽正上方並連接閘極金屬配線。因此，使針對閘極絕緣膜破壞的高的可靠性及閘極電阻的降低成為可能。而且，因相對於溝槽以自對準的方式形成所述閘極接觸孔，因此能夠以製程最小加工寬度形成溝槽寬度，從而能夠使晶圓面積縮小化。
其次，參照圖3至圖11對第1實施形態的半導體裝置的製造方法進行說明。圖3至圖11均對應於圖1的A-A'線附近的剖面圖。
首先，如圖3所示，準備於含有高濃度雜質的N+型的高濃度半導體基板101上具備N-型的磊晶層102的基板130。其次，自基板130上藉由離子植入及熱擴散形成P型的基極區域103a。其次，自基板130表面形成N+型的源極區域104及較基極區域103a濃度高的基極接觸區域103b。此時，於基板130中，基極區域103a的下側的高濃度半導體基板101及磊晶層102的部分成為汲極區域116。
其次，如圖4所示，於基板130上藉由低壓化學氣相沉積（low pressure chemical vapor deposition，LPCVD）法以1000 Å以上的膜厚堆積絕緣膜。並且，對所述絕緣膜的溝槽形成預定區域進行蝕刻而使基板130表面露出，從而形成遮罩絕緣膜105。其次，以所述遮罩絕緣膜105為遮罩進行矽蝕刻，形成貫通源極區域104及基極區域103a並到達汲極區域106的第1溝槽106a、第2溝槽106b。
其次，如圖5所示，於殘留遮罩絕緣膜105的狀態下，以覆蓋第1溝槽106a、第2溝槽106b的內側的底面及側面的方式形成閘極絕緣膜107。其次，遍及基板整個面堆積導電性的多晶矽等閘極層，直至上表面變平坦為止。其次，將所述閘極層深蝕刻至第1高度為止，於第1溝槽106a、第2溝槽106b的內部形成閘極電極108。第1高度H1設定自基板130的表面至源極區域104的底面之間的位置，以防於源極區域104與汲極區域116之間通道中斷。為了降低閘極·源極間電容並減少產生閘極·源極間短路（short）不良，第1高度H1較佳為與源極區域104的底面相同的位置。
其次，如圖6所示，於基板130上遍及基板整個面藉由LPCVD法堆積第1層間絕緣膜109，直至填埋階差，上表面平坦化為止。例如，於第1溝槽106a、第2溝槽106b的寬度為0.5 μm的情況下，為了上表面的平坦化，較佳為將第1層間絕緣膜109堆積0.5 μm的厚度以上。所述第1層間絕緣膜109採用相對於遮罩絕緣膜105具有蝕刻選擇性的膜。例如，亦可為遮罩絕緣膜105為氧化矽膜，第1層間絕緣膜109為氮化矽膜這一組合。
其次，如圖7所示，對第1層間絕緣膜109進行深蝕刻，使第1溝槽106a、第2溝槽106b以外的區域露出遮罩絕緣膜105。此時，以遮罩絕緣膜105的表面的露出為起點，藉由終點（end point）檢測等停止蝕刻，因此第1層間絕緣膜109以上表面位於較基板130表面靠上的位置的狀態殘留。因此，即便因蝕刻不均等而過度進行了過蝕刻（over etching），亦可防止第1層間絕緣膜109被去除至閘極電極108露出而於閘極電極108與之後形成的源極電極間之間產生短路不良。
其次，如圖8所示，於藉由光阻（photoresist）117對基板130上進行覆蓋後，藉由光微影（photolithography）技術使第2溝槽106b之上及其周邊的光阻117開口。並且，以所述光阻117及露出一部分的遮罩絕緣膜105為遮罩，藉由濕式蝕刻等方法去除第2溝槽106b內部的第1層間絕緣膜109，於第2溝槽106b內部使閘極電極108露出。
其次，如圖9所示，於藉由光阻117對基板130上進行覆蓋後，藉由光微影技術使第2溝槽106b之上及其周邊以外的區域的光阻117開口。並且，以所述光阻117為遮罩而去除第1溝槽106a周邊的遮罩絕緣膜105，使基板130表面的源極區域104及基極接觸區域103b露出。
其次，如圖10所示，遍及基板130的整個面藉由LPCVD法以不完全填埋第2溝槽106b的程度的膜厚堆積第2層間絕緣膜118。例如，藉由以0.1 μm至0.2 μm的膜厚來堆積第2層間絕緣膜118，可不完全填埋第2溝槽106b而於第2溝槽106b底面及溝槽外形成大致相等膜厚的第2層間絕緣膜118。
其次，如圖11所示，藉由各向異性乾式蝕刻對第2層間絕緣膜進行深蝕刻，再次使基板130表面的源極區域104及基極接觸區域103b露出。此時，例如於以相同材質的膜形成第1層間絕緣膜109及第2層間絕緣膜118的情況下，存在第1層間絕緣膜109於所述步驟中被過度削除的可能性。但是，第1溝槽106a上的第1層間絕緣膜109的上表面為位於較基板130表面靠上的位置的狀態，因此可防止第1層間絕緣膜109被去除至第1溝槽106a內部的閘極電極108露出而於閘極電極108與之後形成的源極電極間之間產生短路不良。
另一方面，因採用了各向異性乾式蝕刻，因此於陡峭的階差部分會殘留第2層間絕緣膜的側間隔件。因此，於第2溝槽106b內部的較第1高度H1高的側面亦以覆蓋基極接觸區域103b的方式形成作為側壁絕緣區域120的側間隔件。側間隔件即側壁絕緣區域120設於自閘極電極108的表面至第2溝槽106b的最上端的範圍內。
所述側壁上的側壁絕緣區域120的厚度與第2層間絕緣膜的堆積膜厚成比例，因此可自由地選擇會形成0.1 μm以上的厚度的側壁絕緣區域120的堆積膜厚。所述側壁絕緣區域120為使用LPCVD法的細密的優質的膜，若為0.1 μm的膜厚便可確保80 V以上的絕緣耐壓。
另一方面，藉由一般的閘極絕緣膜進行絕緣的方法，其膜厚受到需求規格的制約而為數100 Å左右，難以自由地選擇膜厚。並且難以抑制溝槽的上角部周邊的氧化生長不良所導致的絕緣耐壓及可靠性的下降。
針對於此，於本實施形態的製造方法中，第2溝槽106b上角部由LPCVD帶來的優良的1000 Å以上的遮罩絕緣膜105及側壁絕緣區域120包圍，因此可抑制絕緣耐壓及可靠性的下降。
所述側壁絕緣區域120於第2溝槽106b內側面對基極接觸區域103b保持絕緣性，於其下部僅覆蓋閘極電極108表面的一部分，因此可作為閘極接觸孔110而發揮功能。
其次，於基板130的表面形成鋁等配線層，並進一步選擇性地去除配線層。藉此，於表面形成源極電極、閘極金屬配線，成為圖2（a）、圖2（b）般的構成。之後，於該些之上形成鈍化（passivation）膜，並形成接合（bonding）等配線用的開口部（未圖示）。最後藉由於基板130的背面形成汲極電極，而獲得第1實施形態的半導體裝置。
於以上所述的第1實施形態的製造方法中，未使用光微影技術而以自對準的方式形成閘極接觸孔，因此單元外周區域115的第2溝槽106b無需較第1溝槽106a加寬，可縮小晶圓面積。
因溝槽的寬度於任一區域均相同，因此與不同寬度的溝槽並存的情況相比，可抑制閘極電極或層間絕緣膜的埋入不良或平坦性不均，從而可提高良品率並抑制形狀異常導致的可靠性下降。進而，因將第1溝槽106a上的絕緣膜的上表面設定得較基板表面高，因此可抑制製造不均所導致的閘極電極與源極電極間的短路不良，從而可提高良品率。
進而，不僅單元外周區域，於第1單元區域亦不需要用於源極的接觸開口的光罩（photomask），因此有助於具備溝槽閘的縱型溝槽MOSFET整體的晶圓面積的縮小化。
其次，對第2實施形態進行說明。圖12是具有第2實施形態的縱型溝槽MOSFET的半導體裝置200的局部平面圖，圖13是圖12的C-C'線附近的概略剖面圖。
圖12表示格子狀佈局的縱型溝槽MOSFET的晶圓的外周附近的狀況（圖12表示基板230的表面的狀況，省略了較基板230表面靠上的部分）。縱型溝槽MOSFET包括：第1單元區域214a，為了使汲極電流自紙面的裏側流至近前側而構成包括第1溝槽206a的縱型電晶體；單元外周區域215，用於將埋入至溝槽內部的閘極電極的電位引出至溝槽外，包括與第1溝槽206a連接的第2溝槽206b；以及第2單元區域214b，用於於第1單元區域214a與單元外周區域215之間使彼此的溝槽形狀一致。該些三個區域中所形成的溝槽、溝槽底面及側面所形成的閘極絕緣膜及埋入至溝槽內部的閘極電極（未圖示）無縫隙相連。因此，自單元外周區域215取出至溝槽外的閘極電極的電位於任何位置的溝槽內部的閘極電極處均為相同的電位。
於第1單元區域214a中，於中心形成有P型的基極接觸區域203b，以包圍基極接觸區域203b的四邊的方式形成有N型的源極區域204，進而以包圍源極區域204的四邊的方式形成有第1溝槽206a。
第2單元區域214b除去與單元外周區域215鄰接的方向，三邊由第1溝槽206a包圍。源極區域204設於與單元外周區域215為相反側的方向上，於第2單元區域214b的剩餘的部分設有基極接觸區域203b。
單元外周區域215於第2單元區域214b的第1溝槽206a的延長上配備相同寬度的第1溝槽206a，並以連接於所述第1溝槽206a的端部的方式配備第2溝槽206b。於單元外周區域215的第2單元區域214b側，設有P型的第2基極區域203c。所述第2基極區域203c與第2單元區域214b的基極接觸區域203b之間，藉由N-型的磊晶層202而分離。所述第2基極區域203c之上未連接有金屬配線，第2基極區域203c中的電位於電晶體動作中成為浮動電位。
單元外周區域215內的連接有第1溝槽206a的端部的第2溝槽206b以遍及晶圓外周包圍多個第1單元區域214a及第2單元區域214b全部的方式形成。第2溝槽206b的寬度與第1溝槽206a的寬度相同。
於第2溝槽206b的側面的外側，設有藉由與源極區域204相同的步驟、相同的雜質而形成的N+型的側壁絕緣區域220。將所述側壁絕緣區域220的內側作為閘極接觸孔210，於閘極接觸孔210內部設有閘極金屬配線211。所述閘極金屬配線211與第2溝槽206b內部的下部的閘極電極（未圖示）及第2溝槽206b的側面的側壁絕緣區域220連接。
於第1溝槽206a與第2溝槽206b連接的部分，埋入至第1溝槽206a內部的第1層間絕緣膜209與閘極金屬配線211相接。藉此，閘極接觸孔210內部的閘極金屬配線211於第2溝槽206b內部由所有的第1層間絕緣膜209及側壁絕緣區域220包圍，與閘極電極以外的區域電性絕緣。
進而，如圖13的剖面圖（圖12的C-C'線的剖面）所示，於第2實施形態的第1單元區域214a中，源極區域204較閘極電極208上表面的第1高度H1形成得深。
第2單元區域214b內的第1基極區域203a介隔高濃度半導體基板201上的磊晶層202而與單元外周區域215內的第2基極區域203c分離。其原因在於：第2單元區域214b內的第1基極區域203a的電位經由源極電極212而固定為源極電位，與此相對，單元外周區域215的第2基極區域203c的電位未被固定而成為浮動電位。
於單元外周區域215的第2溝槽206b側面形成有側壁絕緣區域220。側壁絕緣區域220為藉由與源極區域204相同的步驟、相同的雜質而形成的N+型擴散區域，較介隔閘極絕緣膜207而埋入至第2溝槽206b的閘極電極208的上表面的第1高度H1形成得深。藉此，於單元外周區域215中，使成為側壁絕緣區域220的N+擴散層較閘極金屬配線211形成得深，從而能夠使閘極金屬配線211與閘極電極以外的區域電性絕緣。
第2基極區域203c藉由與形成側壁絕緣區域220的擴散層相反的導電型的雜質以包圍側壁絕緣區域220的方式形成，為浮動電位。第2基極區域203c以與P型的第1基極區域203a相同的步驟、相同的雜質而形成。
第2基極區域203c由汲極區域216中的N型的磊晶層202包圍。因此，於圖14示出具有閘極端子G、汲極端子D及源極端子S的半導體裝置200的示意電路中，成為如下構成，即，閘極端子G經由藉由與閘極金屬配線211連接的N型的側壁絕緣區域220、P型的第2基極區域203c、與汲極電極213連接的N型的汲極區域216而形成的雙向連接的兩個PN二極體，而連接於汲極端子D。藉此，防止了漏電流於閘極端子G與汲極端子D之間流動。
將以上由側壁絕緣區域220與遮罩絕緣膜205包圍的區域設為閘極接觸孔210，並於露出表面的閘極電極208上形成閘極金屬配線211，藉此將閘極電位取出至第2溝槽206b的外部。側壁絕緣區域220的深度較閘極電極208的表面的第1高度H1形成得深，因此閘極金屬配線211不會與第2基極區域203c接觸。
於第2實施形態中，並非藉由先前般的使閘極絕緣膜自溝槽內部經由溝槽上角部而延長至溝槽外，將於其上形成的閘極電極自其他電極絕緣這一方法，而是藉由PN接合分離來實現絕緣，因此防止了閘極絕緣膜的溝槽上角部的閘極電壓破壞或可靠性劣化。並且為了將閘極電極引出至溝槽外而將閘極接觸孔形成於溝槽正上方並連接閘極配線電極。因此，使針對閘極絕緣膜破壞的高的可靠性及閘極電阻的降低成為可能。
而且，因相對於溝槽以自對準的方式形成閘極接觸孔，因此無需考慮與閘極接觸孔的遮罩對位偏差等而加寬溝槽寬度，從而能夠使晶圓面積縮小化。
進而，因將突崩（avalanche）破壞後亦能夠絕緣性恢復的PN接合用於絕緣分離，因此可作為針對侵入閘極電極的過大的靜電雜訊的閘極絕緣膜的保護而發揮功能。
第2實施形態的製造方法與第1實施形態不同的是：將圖5的源極區域104形成得較第1高度H1深，並新設置以相同步驟、相同雜質形成的N+型的側壁絕緣區域220。而且，不需要圖10所示的第2層間絕緣膜118的形成與圖11所示的第2層間絕緣膜的深蝕刻。因此，第2實施形態的製造方法具有第1實施形態的優點並且具有藉由較第1實施形態少的步驟製造半導體裝置的優點。
以上，對本發明的實施形態進行了說明，但本發明當然不限定於所述實施形態，可在不脫離本發明主旨的範圍內進行各種變更。例如，關於本實施形態的縱型溝槽MOSFET，使用將溝槽佈局為格子狀的示例進行了說明，但並非特別限定於此，亦可應用於具有將格子逐列錯開配置的鋸齒狀佈局或將溝槽於一方向沿直線延設的條紋（stripe）狀的佈局的縱型MOSFET。
100、200‧‧‧半導體裝置
101、201‧‧‧高濃度半導體基板
102、202‧‧‧磊晶層
103a‧‧‧基極區域
103b、203b‧‧‧基極接觸區域
104、204‧‧‧源極區域
105、205‧‧‧遮罩絕緣膜
106a、206a‧‧‧第1溝槽
106b、206b‧‧‧第2溝槽
107、207‧‧‧閘極絕緣膜
108、208‧‧‧閘極電極
109、209‧‧‧第1層間絕緣膜
110、210‧‧‧閘極接觸孔
111、211‧‧‧閘極金屬配線
112、212‧‧‧源極電極
113、213‧‧‧汲極電極
114a、214a‧‧‧第1單元區域
114b、214b‧‧‧第2單元區域
115、215‧‧‧單元外周區域
116、216‧‧‧汲極區域
117‧‧‧光阻
118‧‧‧第2層間絕緣膜
120、220‧‧‧側壁絕緣區域
130、230‧‧‧基板
203a‧‧‧第1基極區域
203c‧‧‧第2基極區域
D‧‧‧汲極端子
H1‧‧‧第1高度
G‧‧‧閘極端子
S‧‧‧源極端子
圖1是本發明的第1實施形態的縱型溝槽MOSFET的局部平面圖。 圖2（a）是圖1的A-A'線附近的概略剖面圖，圖2（b）是圖1的B-B'線的概略剖面圖。 圖3是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖4是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖5是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖6是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖7是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖8是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖9是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖10是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖11是表示第1實施形態的半導體裝置的製造步驟的剖面圖。 圖12是第2實施形態的縱型溝槽MOSFET的局部平面圖。 圖13是圖12的C-C'線附近的概略剖面圖。 圖14是本發明的第2實施形態的半導體裝置的示意電路圖。

Claims (11)

  1. 一種半導體裝置，其特徵在於包括： 單元區域，形成於基板上，具有包括第1溝槽的縱型電晶體； 閘極電極引出區域，具有與所述第1溝槽連接的第2溝槽； 閘極絕緣膜，形成於所述第1溝槽及所述第2溝槽的底面以及至規定高度為止的側面；以及 閘極電極，介隔所述閘極絕緣膜而埋入至所述第1溝槽內部及所述第2溝槽內部的所述規定高度為止， 所述閘極電極引出區域包括： 側壁絕緣區域，沿自所述規定高度起至所述基板表面的高度為止的所述第2溝槽的側面而設；以及 閘極金屬配線，下側部分與所述閘極電極相接，形成於所述第2溝槽內部的所述規定高度之上的由所述側壁絕緣區域包圍的區域。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第1溝槽的寬度與所述第2溝槽的寬度為大致相同的尺寸。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述側壁絕緣區域為沿所述第2溝槽的側面而設於內側的第1絕緣膜。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述側壁絕緣區域為沿所述基板中的所述第2溝槽的側面而設於外側的所述基板中的雜質擴散區域。
  5. 如申請專利範圍第1項至第4項中任一項所述的半導體裝置，其中，於所述單元區域的所述第1溝槽內部所設的所述閘極電極之上，具備於高於所述第1溝槽的上端的位置具有上側部分的第2絕緣膜。
  6. 一種半導體裝置，其特徵在於包括： 基板； 單元區域，形成於所述基板且配置有具有第1溝槽的縱型電晶體；以及 閘極電極引出區域，具有與所述第1溝槽連接的第2溝槽， 所述第1溝槽及所述第2溝槽具有： 絕緣膜，形成於底面及側面；以及 閘極電極，介隔所述閘極絕緣膜而分別埋入至所述第1溝槽內部及所述第2溝槽內部， 所述閘極電極引出區域包括： 側壁絕緣區域，至少自所述閘極電極的上端起至所述基板的最上表面為止沿所述第2溝槽的內側面或外側面中的任一者而設；以及 閘極金屬配線，設於所述第2溝槽內部的由所述閘極電極的上端與所述側壁絕緣區域包圍的區域。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第1溝槽的寬度與所述第2溝槽的寬度為大致相同的尺寸。
  8. 如申請專利範圍第6項所述的半導體裝置，其中所述側壁絕緣區域為沿所述第2溝槽的側面而設於內側的第1絕緣膜。
  9. 如申請專利範圍第6項所述的半導體裝置，其中所述側壁絕緣區域為沿所述基板中的所述第2溝槽的側面而設於外側的所述基板中的雜質擴散區域。
  10. 如申請專利範圍第6項至第9項中任一項所述的半導體裝置，其中，於所述單元區域的所述第1溝槽內部所設的所述閘極電極之上，具備於高於所述第1溝槽的上端的位置具有上側部分的第2絕緣膜。
  11. 一種半導體裝置的製造方法，其特徵在於包括： 於基板上形成第1絕緣層的步驟； 於所述第1絕緣層形成開口部，並對開口部內部露出的基板進行蝕刻，形成第1溝槽及第2溝槽的步驟； 以覆蓋所述第1溝槽及第2溝槽的內側的底面以及側面的方式形成閘極絕緣膜的步驟； 堆積閘極層，直至填埋所述第1溝槽及所述第2溝槽，上表面變平坦為止的步驟； 對所述閘極層進行深蝕刻直至上表面成為自所述第1溝槽內部及所述第2溝槽內部的底面至所述基板表面之間的規定高度，從而形成閘極電極的步驟； 堆積第2絕緣層，直至填埋所述第1溝槽及所述第2溝槽，上表面變平坦為止的步驟； 對所述第2絕緣層進行深蝕刻直至所述第1絕緣層的上表面露出為止的步驟； 選擇性地蝕刻所述第2溝槽內部的所述閘極電極上的所述第2絕緣層，使所述閘極電極露出的步驟； 選擇性地蝕刻所述第1溝槽周邊的所述第1絕緣層，使所述第1溝槽周邊的所述基板表面露出的步驟； 以不完全填埋所述第2溝槽的膜厚堆積第3絕緣層的步驟； 對所述第3絕緣層進行各向異性蝕刻，使所述基板表面露出並且於所述第2溝槽內部的所述閘極電極上的側面殘留側壁絕緣區域的步驟；以及 於所述第2溝槽內部的由所述側壁絕緣區域包圍的區域，與所述閘極電極相接地埋入閘極金屬的閘極金屬形成步驟。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6970632B2 (ja) * 2018-03-16 2021-11-24 株式会社東芝 半導体装置
US11664369B2 (en) * 2018-03-29 2023-05-30 Rohm Co., Ltd. Semiconductor device
JP2020004838A (ja) * 2018-06-28 2020-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7222758B2 (ja) 2019-03-11 2023-02-15 株式会社東芝 半導体装置
DE102019122453A1 (de) * 2019-08-21 2021-02-25 Infineon Technologies Austria Ag Graben-Elektrodenstrukturen enthaltende Halbleitervorrichtung
JP2022093130A (ja) 2020-12-11 2022-06-23 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4608133B2 (ja) * 2001-06-08 2011-01-05 ルネサスエレクトロニクス株式会社 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
JP4093852B2 (ja) * 2002-12-10 2008-06-04 株式会社豊田中央研究所 半導体装置とその製造方法
DE112006000832B4 (de) * 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US7759731B2 (en) * 2006-08-28 2010-07-20 Advanced Analogic Technologies, Inc. Lateral trench MOSFET with direct trench polysilicon contact and method of forming the same
US8008716B2 (en) * 2006-09-17 2011-08-30 Alpha & Omega Semiconductor, Ltd Inverted-trench grounded-source FET structure with trenched source body short electrode
JP2008085278A (ja) * 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法
TW200849472A (en) * 2007-04-27 2008-12-16 Rohm Co Ltd Semiconductor device manufacturing method and semiconductor device
JP2009188294A (ja) * 2008-02-08 2009-08-20 Nec Electronics Corp パワーｍｏｓｆｅｔ
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5422252B2 (ja) * 2009-04-23 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2011108191A1 (ja) * 2010-03-05 2011-09-09 パナソニック株式会社 半導体装置の製造方法および半導体装置
JP6077251B2 (ja) 2012-09-28 2017-02-08 エスアイアイ・セミコンダクタ株式会社 半導体装置
CN104299903B (zh) * 2013-07-16 2017-06-06 上海华虹宏力半导体制造有限公司 沟槽栅mosfet的制造方法
JP6368105B2 (ja) * 2014-02-18 2018-08-01 新日本無線株式会社 トレンチ型ｍｏｓｆｅｔ半導体装置
JP6324838B2 (ja) * 2014-08-04 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6668798B2 (ja) * 2015-07-15 2020-03-18 富士電機株式会社 半導体装置

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