KR100214491B1 - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 소오스/드레인영역과 벌크를 절연막으로 절연시킴으로써, 하트캐리어와 접합용량에 의한 문제점 및 CMOS소자에서 필연적으로 발생되는 래치-업 현상을 개선하여 소자의 특성을 향상시킴과 아울러 고집적화에 유리하도록 한 반도체소자 및 그 소자의 제조방법에 관한 것으로, 소오스와 드레인이 형성되는 영역이 식각된 기판과: 그 기판 위에 형성된 절연산화막과: 그 절연산화막 위에 형성된 사파이어층과: 그 사파이어층 위에 형성된 소오스/드레인영역 및 채널형성영역과: 게이트산화막 및 게이트와: 소오스/드레인영역의 에지부 측면에 형성된 소자분리 측벽스페이서로 구성되는 반도체소자와, 그와 같이 구성되는 반도체소자를 제조하기 위한 것으로, 기판의 소오스/드레인영역을 부분식각하여 트렌치를 형성하는 제1단계와: 기판의 전면에 절연산화막과 사파이어층을 형성한 후, 액티브영역 패턴으로 상기 사파이어층을 패터닝하는 제2단계와: 그 사파이어층 위에 에피택셜층을 형성한 후, 평탄화시키는 제3단계와: 그 에피택셜층 위에 게이트산화막과 게이트전극을 형성하는 제4단계와: 저농도이온을 주입하는 제5단계와: 게이트의 측면과 에피택셜층의 에지부 측면에 측벽스페이서를 형성한 후, 고농도이온을 주입하는 제6단계로 구성되는 제조방법을 제안한다.

Description

반도체소자 및 그 제조방법
제1도는 종래 기술에 따른 LDD구조 MOS형 전계효과 트랜지스터의 구성단면도.
제2도는 본 발명에 따른 LDD구조 MOS형 전계효과 트랜지스터의 구성단면도.
제3도는 상기 제2도에 도시된 본 발명에 따른 LDD구조 MOS형 전계효과 트랜지스터의 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판(벌크) 12 : 고농도 소오스/드레인영역
13 : LDD 영역 14 : 게이트산화막
15 : 게이트 16 : LDD 측벽스페이서
17 : 절연산화막 18 : 사파이어
19 : 소자분리 측벽스페이서 20a,20b : 에피택셜층
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 절연체 위의 실리콘(SOI:Silicon On Insulator:이하 'SOI'라 한다)기술을 이용하여 소오스/드레인영역과 벌크(기판)를 절연막 및 사파이어(Sapphire)로 절연시킴으로써, 하트 캐리어(Hot Carrier) 및 접합용량(Junction Capacitance)에 의한 문제점과 CMOS소자에서 필연적으로 발생되는 래치-업(Latch-Up) 현상을 개선하여, 동작속도를 포함하는 소자의 특성을 향상시킴과 아울러 소자의 분리영역을 줄여 고집적화에 유리하도록 한 반도체소자 및 그 소자의 제조방법에 관한 것이다.
제1도는 종래 기술에 따른 LDD(Lightly Doped Drain)구조 MOS(Metal Oxide Semiconducter)형 전계효과트랜지스터(FET)의 구성단면도로서, 필드산화막(7)이 형성된 기판(1)과, 그 기판(1)의 액티브영역 위에 형성되는 게이트산화막(4) 및 게이트(5)와, 기판(1)에 형성된 LDD영역(3)을 포함하는 소오스/드레인영역(2)으로 구성되었다. 미설명부호 6은 게이트(5)의 측면에 형성된 측벽스페이서로서, 상기 LDD영역(3)을 포함하는 소오스/드레인영역(2)을 형성하기 위한 구조체이다.
이와 같이 구성되는 LDD구조 MOS형 전계효과트랜지스터는 게이트(5)에 문턱전압 이상의 전압이 인가되면, 그 게이트(5) 및 게이트산화막(4) 아래의 기판(1)에 채널이 형성됨에 따라 전압을 인가받는 드레인과 접지된 소오스가 도통되고, 게이트(5)에 인가되는 전압이 문턱전압 이하로 내려가면 기판(1)에 형성되어 있던 채널이 사라지기 때문에 드레인과 소오스가 비도통되는 ON/OFF 동작특성을 보인다.
그런데 상기와 같이 구성된 종래 LDD구조 MOS형 전계효과트랜지스터는 그의 크기가 미세화되면서 게이트와 벌크 사이에 형성되는 공핍층이 커지게 됨과 아울러 소오스/드레인영역과 벌크(Bulk) 사이의 접합용량 (Junction Capacitance)이 증가하기 때문에, 쇼트 채널 효과(short channel effect)와 하트 캐리어(hot carrier) 발생이 소자의 동작특성을 열화시키는 문제점과 소자의 동작속도를 저해하는 문제점이 있었다.
이와 더불어 상기와 같이 구성되는 종래 MOS형 전계효과트랜지스터를 포함하여 구성되는 CMOS소자에서는 그 CMOS소자를 구성하는 NMOS와 PMOS 사이에 래치-업(Latch-Up) 현상이 발생함으로써, 그 CMOS소자의 동작특성을 열화시켰다. 그리고 소자의 미세화와 함께 그 MOS형 전계효과트랜지스터를 서로 분리하기 위한 소자분리(LOCOS)영역의 전체 면적에 대한 비율이 증가하게 되었다.
이에 본 발명은 SOI기술을 이용하여 소오스/드레인영역과 벌크(기판)를 절연막 및 사파이어로 절연시킴으로써, 하트 캐리어(Hot Carrier)와 접합용량(Junction Capacitancce)에 의한 문제점을 해결할 뿐만 아니라 CMOS소자에서 필연적으로 발생되는 래치-업 현상을 개선하여, 동작속도를 포함하는 소자의 특성을 향상시킴과 아울러 소자의 분리영역을 줄여 고집적화에 유리하도록 한 반도체소자 및 그 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자는 소오스와 드레인이 형성될 영역이 트렌치 구조로 식각된 기판과: 그 기판위에 형성된 절연산화막과: 그 절연산화막 위에 형성된 사파이어층과: 그 사파이어층 위에 적층된 에피택셜층에 형성된 LDD영역을 포함하는 소오스/드레인영역 및 채널형성영역과: 그 에피택셜층의 채널형성영역 위에 형성된 게이트산화막 및 게이트와: 소오스/드레인영역이 형성된 에피택셜층의 에지부 측면에 형성된 소자분리 측벽스페이서로 구성되는 것을 특징으로 한다.
그리고 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법은 기판을 부분식각하여 소오스와 드레인이 형성되는 영역에 트렌치를 형성하는 단계와: 트렌치영역을 포함하는 상기 기판의 전면에 절연산화막과 사파이어층을 차례대로 형성한 후, 액티브영역 패턴으로 상기 사파이어층을 패턴닝하는 단계와: 액티브영역에만 남아있는 상기 사파이어층 위에 에피택셜층을 형성한 후, 평탄화시키는 단계와: 상기 에피택셜층 위에 게이트산화막과 게이트전극을 형성하는 단계와: 저농도이온을 주입하는 단계와: 게이트의 측면과 에피택셜층의 에지부 측면에 각각 측벽스페이서를 형성한 후, 고농도이온을 주입하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자와 그의 제조방법에 대해서 상세히 설명한다.
제2도는 본 발명에 따른 LDD구조 MOS형 전계효과트랜지스터의 구성단면도로서, 소오스와 드레인이 형성될 영역이 부분적으로 식각되어 트랜치가 형성된 기판(11)과: 트렌치를 포함하는 상기 기판(11)의 전면에 형성된 절연산화막(17)과: 그 절연산화막(17)의 액티브영역에 형성된 사파이어층(18)과: 그 사파이어층(18) 위에 형성된 에피택셜층에 이온이 2단계로 주입되어 형성된 LDD영역(13)을 포함하는 소오스/드레인영역(12) 및 그 소오스/드레인영역(2) 사이의 채널형성영역과: 그 에피택셜층의 채널형성영역 위에 형성된 게이트산화막(14) 및 게이트(15)와: 소오스/드레인(12)이 형성된 에피택셜층의 에지부 측면에 형성된 소자분리 측벽스페이서(19)로 구성된다.
이때 상기 기판(11)은 중앙부의 채널형성영역 및 LDD형성영역을 사이에 두고 소오스와 드레인의 고농도영역(12)이 형성될 영역이 트렌치 구조로 식각된 것이고, 소오스/드레인영역(12,13) 및 채널영역이 형성된 에피택셜층은 트렌치가 형성된 영역과 트렌치가 형성되지 않은 영역으로 이루어지는 액티브영역에 형성된 단결정실리콘층으로서, 트렌치가 형성된 영역에는 고농도 소오스/드레인영역(12)이 형성되고 트렌치가 형성되지 않은 영역에는 LDD영역(13) 및 채널영역이 형성된 것이다. 따라서 상기 에피택셜층은 고농도 소오스/드레인영역(12)이 형성되는 두꺼운 층과 LDD영역(13) 및 채널영역이 형성되는 얇은 층으로 구분되는데, 그 각각의 두께는 고농도 소오스/드렌인영역의 접합깊이와 LDD영역의 접합깊이에 대응한다. 그리고 상기 사파이어층(18)은 액티브영역에만 형성된 것으로, 이는 그 사파이어층(18) 위에 적층되는 에피택셜층이 액티브영역에만 선택적으로 형성되도록 하기 위한 것이고, 소자분리 측벽스페이서(19)는 HLD산화막으로 이루어짐으로써 액티브영역을 절연한다.
이와 같이 구성되는 본 발명에 LDD구조 MOS형 전계효과트랜지스터는 소오스/드레인영역(12,13)과 벌크(BULK)(11)가 그들 사이에 형성된 절연산화막(17) 및 사파이어층(18)로 절연됨으로써, 게이트(15)와 드레인(12)에 인가되는 전압으로 인한 공핍층이 거의 발생하지 않게 된다. 따라서 하트 캐리어가 발생하지 않고, 소오스/드레인영역(12,13)과 벌크(11) 사이의 접합용량이 생기지 않기 때문에 소자의 동작속도가 개선되는 효과가 발생한다.
그 뿐만 아니라, 본 발명에 따른 상기 트랜지스터를 CMOS소자에 적용하는 경우에는, 그 CMOS소자에 기생 바이폴라 트랜지스터가 형성되지 않기 때문에, 래치-업 현상이 발생하지 않게 되는 효과가 발생한다.
이하, 상기 제2도의 단면도에 도시된 LDD구조 MOS형 전계효과트랜지스터 제조방법의 바람직한 실시예를 제3도의 공정수순도를 참조하여 상세히 설명한다.
먼저 제3a도는 P형 실리콘기판(11)을 이방성식각법으로 부분식각하여 소오스와 드레인이 형성될 각각의 영역에 트렌치를 형성한 후, 그 트렌치를 포함하는 기판(11)의 전면에 절연산화막(17)을 형성하고, 이어서 그 절연산화막(17) 위에 사파이어(18)를 증착한 후, 그 위에 액티브영역만이 도포되는 레지스트패턴(.PR1)을 형성한다. 이때 상기 절연산화막(17)은 열산화법이나 증착법으로 형성될 수 있다.
이어서 제3b도에 도시된 바와 같이 상기 레지스트패턴(PR1)을 마스크로 하는 부분식각법으로 사파이어층(18)을 패터닝한 후, 그 사파이어층(18) 위에 저농도 에피택셜층(20a,20b)을 형성한다. 이어서 트렌치영역(20b) 보다 높게 형성된 게이트 및 LDD 형성영역(20a)의 돌출부를 제거하기 위한 레지스트패턴(PR2)을 형성한다.
이후 제3c도에 도시된 바와 같이 상기 레지스트패턴(PR2)을 마스크로 하여 게이트 및 LDD영역이 형성될 영역(20a)의 돌출부를 식각함으로써 그 에피택셜층(20a,20b)을 평탄화한 후, 그 위에 게이트산화막(14)과 게이트전극(15)을 형성한다. 그후 상기 에피택셜층(20a,20b)에 LDD영역(13)을 형성하기 위한 이온주입공정을 수행한다.
그리고 나서 제3d도에 도시된 바와 같이 상기 결과물 위에 HLD산화막을 증착/식각하여 게이트(15)의 측면에는 LDD 측벽스페이서(16)를 형성하고, 고농도 소오스/드레인이 형성될 에피택셜층(20b)의 에지부 측면에는 소자분리 측벽스페이서(19)를 형성한다. 이후 고농도이온을 고에너지로 주입하여 고농도 소오스/드레인영역(12)을 형성한다.
이후 상기 결과물을 어닐링하여 상기 이온주입영역을 활성화시킴으로써, 상기 제2도에 도시된 바와 같은 LDD구조 MOS형 전계효과트랜지스터를 완성한다.
이상에서 설명한 바와 같이 본 발명에 따른 LDD구조 MOS형 전계효과트랜지스터는 SOI기술을 이용해서 액티브영역에만 사파이어층을 형성한 후 그 위에 에피택셜층을 선택적으로 형성함으로써, 소자분리영역(Non-Active)의 크기를 줄일 수 있게 되어 집적회로의 집적도를 형성할 수 있는 효과가 있다. 이와 더불어 절연산화막과 사파이어층에 의하여 소오스/드레인영역이 벌크(Bulk)와 절연 되기 때문에 하트-캐리어 현상과 CMOS소자의 래치-업 현상을 개선할 수 있고 접합용량을 없애는 효과가 있다. 따라서 본 발명은 소자의 특성열화를 방지하고 동작속도를 향상시키며 전력의 손실을 줄이는 효과가 있다.

Claims (11)

  1. 소오스와 드레인이 형성되는 영역이 트렌치 구조로 식각된 기판과: 그 기판 위에 형성된 절연산화막과: 그 절연산화막 위에 형성된 사파이어층과: 그 사파이어층 위에 적층된 에피택셜층에 형성된 LDD영역을 포함하는 소오스/드레인영역 및 채널형성영역과: 그 에피택셜층의 채널형성영역 위에 형성된 게이트산화막 및 게이트와: 소오스/드레인영역이 형성된 에피택셜층의 에지부 측면에 형성된 소자분리 측벽스페이서로 구성되는 것을 특징으로 하는 반도체소자.
  2. 제1항에 있어서, 상기 기판은 소오스와 드레인의 고농도영역이 트렌치 구조로 식각되어 구성되는 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서, 상기 절연산화막은 열산화막으로 형성되는 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서, 상기 사파이어층은 액티브영역에만 형성되는 것을 특징으로 하는 반도체소자.
  5. 제1항에 있어서, 채널형성영역에 형성되는 에피택셜층의 두께는 LDD 영역의 접합깊이에 따라 이루어지는 것을 특징으로 하는 반도체소자.
  6. 제1항에 있어서, 기판에 형성된 트렌치의 깊이와 그 트렌치에 적층된 에피택셜층의 두께는 소오스/드렌인의 고농도영역의 접합깊이에 따라 형성되는 것을 특징으로 하는 반도체소자.
  7. 제1항에 있어서, 상기 소자분리 측벽스페이서는 HLD산화막으로 형성된 것으로, 액티브영역을 절연하도록 이루어지는 것을 특징으로 하는 반도체소자.
  8. 기판을 부분식각하여 소오스와 드레인이 형성될 영역에 트렌치를 형성하는 단계와; 트렌치영역을 포함하는 상기 기판의 전면에 절연산화막과 사파이어층을 차례대로 형성한 후, 액티브영역 패턴으로 상기 사파이어층을 패터닝하는 단계와: 액티브영역에만 남아있는 상기 사파이어층 위에 에피택셜층을 형성한 후, 평탄화시키는 단계와; 상기 에피택셜층 위에 게이트산화막과 게이트전극을 형성하는 단계와; 저농도이온을 주입하는 단계와; 게이트의 측면과 에피택셜층의 에지부와 측면에 각각 측벽스페이서를 형성한 후, 고농도이온을 주입하는 단계로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제8항에 있어서, 기판의 소오스/드레인영역을 부분식각하여 트렌치를 형성하는 단계는 소오스/드레인의 고농도영역에 대응하는 레지스트패턴을 마스크로 하는 이방성 건식각법으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  10. 제8항에 있어서, 상기 절연산화막은 열산화법으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  11. 제8항에 있어서, 상기 사파이어층의 패터닝은 액티브영역을 정의하는 레지스트패턴을 이용한 건식각법으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
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