JPH08125187A - Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法Info
- Publication number
- JPH08125187A JPH08125187A JP25812394A JP25812394A JPH08125187A JP H08125187 A JPH08125187 A JP H08125187A JP 25812394 A JP25812394 A JP 25812394A JP 25812394 A JP25812394 A JP 25812394A JP H08125187 A JPH08125187 A JP H08125187A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- oxide film
- body contact
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ボディコンタクト領域を設置する場合のゲー
ト電極容量の増加によるトランジスタ性能の低下を抑制
する。 【構成】 絶縁膜１５上のシリコン層１６にチャネル領
域９を挟んでソース電極１０に接続されたソース領域６
とドレイン電極１１に接続されたドレイン領域７とが形
成され、チャネル領域９に接続してボディコンタクト領
域８が形成され、このボディコンタクト領域８にボディ
コンタクト電極１２が接続され、チャネル領域９上にゲ
ート絶縁膜４およびボディコンタクト領域８の一部にゲ
ート絶縁膜４より厚さの厚い絶縁膜１８を介してゲート
電極５が形成されている。
ト電極容量の増加によるトランジスタ性能の低下を抑制
する。 【構成】 絶縁膜１５上のシリコン層１６にチャネル領
域９を挟んでソース電極１０に接続されたソース領域６
とドレイン電極１１に接続されたドレイン領域７とが形
成され、チャネル領域９に接続してボディコンタクト領
域８が形成され、このボディコンタクト領域８にボディ
コンタクト電極１２が接続され、チャネル領域９上にゲ
ート絶縁膜４およびボディコンタクト領域８の一部にゲ
ート絶縁膜４より厚さの厚い絶縁膜１８を介してゲート
電極５が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜上に形成された
半導体層に形成されるＳＯＩ構造ＭＯＳ型半導体装置お
よびその製造方法に係わり、特にゲート電極容量の増加
を抑制するボディコンタクトを有するＳＯＩ構造ＭＯＳ
型半導体装置およびその製造方法に関するものである。
半導体層に形成されるＳＯＩ構造ＭＯＳ型半導体装置お
よびその製造方法に係わり、特にゲート電極容量の増加
を抑制するボディコンタクトを有するＳＯＩ構造ＭＯＳ
型半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ＳＯＩ構造の基板上に形成されたＭＯＳ
型半導体装置においては、半導体基板とトランジスタな
どの形成されている領域とが絶縁膜により完全に分離さ
れていることが特徴である。
型半導体装置においては、半導体基板とトランジスタな
どの形成されている領域とが絶縁膜により完全に分離さ
れていることが特徴である。
【０００３】この種のＭＯＳ型半導体装置では、ゲート
電極直下のチャネル部を構成する半導体領域にはキャリ
アが蓄積されるために閾値が変動する場合がある。この
閾値の変動を解決する手段としては、ボディコンタクト
を取ることにより蓄積したキャリアを引き抜く方法と、
チャネル部を構成する半導体領域を完全に空乏化（フル
ディプレッション）することによりキァリアを蓄積させ
ない方法とがある。
電極直下のチャネル部を構成する半導体領域にはキャリ
アが蓄積されるために閾値が変動する場合がある。この
閾値の変動を解決する手段としては、ボディコンタクト
を取ることにより蓄積したキャリアを引き抜く方法と、
チャネル部を構成する半導体領域を完全に空乏化（フル
ディプレッション）することによりキァリアを蓄積させ
ない方法とがある。
【０００４】しかし、ボディコンタクトを取る方法とし
て以下に説明する図１０〜図１２の構成が提案されてい
るものの、ボディコンタクトを取る方法では、ボディコ
ンタクト電極を設置する必要があり、素子面積が大きく
なり、素子の微細化に不向きである。このため、フルデ
ィプレッション化を図る方向で多くの検討がなされ、具
体的にボディコンタクトを取った場合の問題点について
は深い検討はなされていなかった。
て以下に説明する図１０〜図１２の構成が提案されてい
るものの、ボディコンタクトを取る方法では、ボディコ
ンタクト電極を設置する必要があり、素子面積が大きく
なり、素子の微細化に不向きである。このため、フルデ
ィプレッション化を図る方向で多くの検討がなされ、具
体的にボディコンタクトを取った場合の問題点について
は深い検討はなされていなかった。
【０００５】図１０は、前述したボディコンタクトを有
するＭＯＳ型半導体装置の構成を説明する図であり、図
１０（ａ）は平面図、図１０（ｂ）はその断面図であ
る。図１０において、１はｐ- 型のシリコン基板、３は
周辺の素子分離のための酸化膜２で覆われたシリコンか
らなるアクティブ領域、４はアクティブ領域３の所定の
領域に形成されたゲート絶縁膜、５はアクティブ領域３
上にゲート絶縁膜４を介して形成されたゲート電極、
５′はゲート端子である。
するＭＯＳ型半導体装置の構成を説明する図であり、図
１０（ａ）は平面図、図１０（ｂ）はその断面図であ
る。図１０において、１はｐ- 型のシリコン基板、３は
周辺の素子分離のための酸化膜２で覆われたシリコンか
らなるアクティブ領域、４はアクティブ領域３の所定の
領域に形成されたゲート絶縁膜、５はアクティブ領域３
上にゲート絶縁膜４を介して形成されたゲート電極、
５′はゲート端子である。
【０００６】また、６はアクティブ領域３のゲート電極
５の両側の一方にｎ+ 不純物を注入することに形成され
たソース領域、７はアクティブ領域３のゲート電極５の
両側の他方にｎ+ 不純物を注入することに形成されたド
レイン領域、８はアクティブ領域３内にｐ+ 不純物を注
入することにより形成されたボディコンタクト領域であ
る。９はアクティブ領域３のソース領域６とドレイン領
域７とに挟まれたゲート電極５下のチャネル領域であ
る。
５の両側の一方にｎ+ 不純物を注入することに形成され
たソース領域、７はアクティブ領域３のゲート電極５の
両側の他方にｎ+ 不純物を注入することに形成されたド
レイン領域、８はアクティブ領域３内にｐ+ 不純物を注
入することにより形成されたボディコンタクト領域であ
る。９はアクティブ領域３のソース領域６とドレイン領
域７とに挟まれたゲート電極５下のチャネル領域であ
る。
【０００７】また、１０はソース領域６と図示しないコ
ンタクトを介して接続されたソース電極、１１はドレイ
ン領域７と図示しないコンタクトを介して接続されたド
レイン電極、１２′はボディコンタクト領域８と図示し
ないコンタクトを介して接続されたボディコンタクト電
極に相当する端子、１３は各電極間を絶縁する層間絶縁
膜である。
ンタクトを介して接続されたソース電極、１１はドレイ
ン領域７と図示しないコンタクトを介して接続されたド
レイン電極、１２′はボディコンタクト領域８と図示し
ないコンタクトを介して接続されたボディコンタクト電
極に相当する端子、１３は各電極間を絶縁する層間絶縁
膜である。
【０００８】このように構成されるＮチャネルＭＯＳＦ
ＥＴは、端子１２′を、ゲート電極５，ドレイン電極１
１およびソース電極１０とは独立して設置することがで
きるので、ゲート電極５，ドレイン電極１１，ソース電
極１０および端子１２′にそれぞれ独立して電位を供給
することによりトランジスタ動作を制御することができ
る。
ＥＴは、端子１２′を、ゲート電極５，ドレイン電極１
１およびソース電極１０とは独立して設置することがで
きるので、ゲート電極５，ドレイン電極１１，ソース電
極１０および端子１２′にそれぞれ独立して電位を供給
することによりトランジスタ動作を制御することができ
る。
【０００９】したがってこのように構成されるバルク構
造上に形成されたＮチャネルＭＯＳＦＥＴでは、端子１
２′は、半導体基板１を通して取り出すことができるの
で、ゲート電極５，ドレイン電極１１およびソース電極
１０とは独立して設置可能である。
造上に形成されたＮチャネルＭＯＳＦＥＴでは、端子１
２′は、半導体基板１を通して取り出すことができるの
で、ゲート電極５，ドレイン電極１１およびソース電極
１０とは独立して設置可能である。
【００１０】しかしながら、ＳＯＩ構造上にＭＯＳＦＥ
Ｔを形成するＭＯＳ型半導体装置では、トランジスタ形
成領域と基板とが埋め込み酸化膜によって分離されてい
るために図１０で説明した方法と同様に端子１２′に相
当するボディコンタクト電極を取り出すことは困難であ
る。
Ｔを形成するＭＯＳ型半導体装置では、トランジスタ形
成領域と基板とが埋め込み酸化膜によって分離されてい
るために図１０で説明した方法と同様に端子１２′に相
当するボディコンタクト電極を取り出すことは困難であ
る。
【００１１】なお、ＳＯＩ構造上にＭＯＳＦＥＴを形成
するＭＯＳ型半導体装置では、端子１２′に相当するボ
ディコンタクト電極１２を設置しないと、ＭＯＳＦＥＴ
の動作中にボディコンタクト領域８の電位が変動するこ
とにより、閾値電圧が変動して生じるキンク現象および
ボディコンタクト領域８がバイポーラトランジスタのベ
ースとして動作するために生じるドレイン耐圧劣化など
が発生し、正常なＭＯＳＦＥＴ動作が得られないことに
なる。
するＭＯＳ型半導体装置では、端子１２′に相当するボ
ディコンタクト電極１２を設置しないと、ＭＯＳＦＥＴ
の動作中にボディコンタクト領域８の電位が変動するこ
とにより、閾値電圧が変動して生じるキンク現象および
ボディコンタクト領域８がバイポーラトランジスタのベ
ースとして動作するために生じるドレイン耐圧劣化など
が発生し、正常なＭＯＳＦＥＴ動作が得られないことに
なる。
【００１２】このような問題を解決するものとしては、
図１１（ａ）に平面図，図１１（ｂ）にそのＢ−Ｂ′線
の断面図で示すようにシリコン基板１４の表面に絶縁膜
１５を介して形成されたｐ- 型のシリコン層１６上にソ
ース領域６を形成し、このソース領域６の近傍にボディ
コンタクト電極１２を設置したＭＯＳ型半導体装置が提
案されている。
図１１（ａ）に平面図，図１１（ｂ）にそのＢ−Ｂ′線
の断面図で示すようにシリコン基板１４の表面に絶縁膜
１５を介して形成されたｐ- 型のシリコン層１６上にソ
ース領域６を形成し、このソース領域６の近傍にボディ
コンタクト電極１２を設置したＭＯＳ型半導体装置が提
案されている。
【００１３】このような構成によれば、ボディコンタク
ト電極１２の電位は、ソース電極１０と等しく設定され
る。このため、ボディコンタクト電極１２の電位をソー
ス電極１０と異なった電位に設定することができないと
いう不都合が生じる。
ト電極１２の電位は、ソース電極１０と等しく設定され
る。このため、ボディコンタクト電極１２の電位をソー
ス電極１０と異なった電位に設定することができないと
いう不都合が生じる。
【００１４】例えば通常のＭＯＳＦＥＴでは、ソース電
極１０とドレイン電極１１とは初めから固定されている
ものではなく、回路動作により交換することが可能であ
る。しかし、図１１に示すようにボディコンタクト電極
１２を設置した場合にはソース電極１０およびドレイン
電極１１は固定する必要があり、回路設計上制限を受け
ることになる。
極１０とドレイン電極１１とは初めから固定されている
ものではなく、回路動作により交換することが可能であ
る。しかし、図１１に示すようにボディコンタクト電極
１２を設置した場合にはソース電極１０およびドレイン
電極１１は固定する必要があり、回路設計上制限を受け
ることになる。
【００１５】このような問題を解決したものとしては、
図１２（ａ），図１２（ｂ）に図１１と同様に示すよう
にボディコンタクト電極１２をゲート電極５の延長上に
設置したＭＯＳ型半導体装置が提案されている。このよ
うな構成によれば、ボディコンタクト電極１２は、ソー
ス電極１０とドレイン電極１１とは独立して電位設定が
可能となる。
図１２（ａ），図１２（ｂ）に図１１と同様に示すよう
にボディコンタクト電極１２をゲート電極５の延長上に
設置したＭＯＳ型半導体装置が提案されている。このよ
うな構成によれば、ボディコンタクト電極１２は、ソー
ス電極１０とドレイン電極１１とは独立して電位設定が
可能となる。
【００１６】
【発明が解決しようとする課題】しかしながら、このよ
うに構成されるＭＯＳＦＥＴにおいて、そのトランジス
タの性能は、ゲート電極５とボディコンタクト電極１２
との間で形成される容量をＣｇとし、ゲート電極５の電
圧変化に対するドレイン電流変化の最大値をＧｍとする
と、Ｇｍ／Ｃｇで表わされる。
うに構成されるＭＯＳＦＥＴにおいて、そのトランジス
タの性能は、ゲート電極５とボディコンタクト電極１２
との間で形成される容量をＣｇとし、ゲート電極５の電
圧変化に対するドレイン電流変化の最大値をＧｍとする
と、Ｇｍ／Ｃｇで表わされる。
【００１７】このトランジスタ性能Ｇｍ／Ｃｇは、前述
した図１０のバルク上のＭＯＳＦＥＴと図１２のＳＯＩ
上のＭＯＳＦＥＴとで比較すると、ゲート絶縁膜４の膜
厚，チャネル長およびチャネル幅が等しい場合には最大
値Ｇｍは等しくなるが、容量Ｃｇは、図１２の構成で
は、図１０の構成よりも大きくなる。すなわち、図１２
の構成では、斜線部で示す部分の面積に相当するゲート
容量が余分に加わることにより、トランジスタ性能を劣
化させていた。
した図１０のバルク上のＭＯＳＦＥＴと図１２のＳＯＩ
上のＭＯＳＦＥＴとで比較すると、ゲート絶縁膜４の膜
厚，チャネル長およびチャネル幅が等しい場合には最大
値Ｇｍは等しくなるが、容量Ｃｇは、図１２の構成で
は、図１０の構成よりも大きくなる。すなわち、図１２
の構成では、斜線部で示す部分の面積に相当するゲート
容量が余分に加わることにより、トランジスタ性能を劣
化させていた。
【００１８】このように構成される従来のＳＯＩ構造Ｍ
ＯＳ半導体装置では、ゲート電極５とボディコンタクト
電極１２をとるためのボディコンタクト領域８との間の
容量が比較的大きく、トランジスタの動作速度に大きな
影響を与え、トランジスタ性能を劣化させるという問題
があった。
ＯＳ半導体装置では、ゲート電極５とボディコンタクト
電極１２をとるためのボディコンタクト領域８との間の
容量が比較的大きく、トランジスタの動作速度に大きな
影響を与え、トランジスタ性能を劣化させるという問題
があった。
【００１９】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、ボ
ディコンタクト領域を設置する場合のゲート電極容量の
増加によるトランジスタ性能の低下を抑制することがで
きるＳＯＩ構造ＭＯＳ型半導体装置およびその製造方法
を提供することにある。
を解決するためになされたものであり、その目的は、ボ
ディコンタクト領域を設置する場合のゲート電極容量の
増加によるトランジスタ性能の低下を抑制することがで
きるＳＯＩ構造ＭＯＳ型半導体装置およびその製造方法
を提供することにある。
【００２０】
【課題を解決するための手段】このような目的を達成す
るために本発明によるＳＯＩ構造ＭＯＳ型半導体装置
は、絶縁膜上の半導体層にチャネル領域を挟んで第１の
電極に接続されたソース領域と第２の電極に接続された
ドレイン領域とが形成され、チャネル領域に接続して第
１の半導体層が形成され、この第１の半導体層に第３の
電極が接続され、チャネル領域上に第１の絶縁層および
第１の半導体層の一部に第１の絶縁層より厚さの厚い第
２の絶縁層を介してゲート電極が形成されている。
るために本発明によるＳＯＩ構造ＭＯＳ型半導体装置
は、絶縁膜上の半導体層にチャネル領域を挟んで第１の
電極に接続されたソース領域と第２の電極に接続された
ドレイン領域とが形成され、チャネル領域に接続して第
１の半導体層が形成され、この第１の半導体層に第３の
電極が接続され、チャネル領域上に第１の絶縁層および
第１の半導体層の一部に第１の絶縁層より厚さの厚い第
２の絶縁層を介してゲート電極が形成されている。
【００２１】また、本発明によるＳＯＩ構造ＭＯＳ型半
導体装置の製造方法は、絶縁膜上に形成されたシリコン
基板を素子形成領域を残し選択酸化により素子間分離用
酸化膜を形成する工程と、素子形成領域の表面を酸化し
第１の酸化膜を形成する工程と、第１の酸化膜の一部を
除去する工程と、シリコン基板を酸化し、第１の酸化膜
を除去した領域にゲート酸化膜を形成し、残置された第
１の酸化膜の膜厚を増大させて第２の酸化膜を形成する
工程と、ゲート酸化膜上にゲート電極を形成する工程
と、ゲート酸化膜直下の領域に隣接する半導体領域に不
純物を導入し、ソース領域とドレイン領域とを形成する
工程と、チャネル領域に接続する半導体領域にボディコ
タクトを形成する工程とによって形成するものである。
導体装置の製造方法は、絶縁膜上に形成されたシリコン
基板を素子形成領域を残し選択酸化により素子間分離用
酸化膜を形成する工程と、素子形成領域の表面を酸化し
第１の酸化膜を形成する工程と、第１の酸化膜の一部を
除去する工程と、シリコン基板を酸化し、第１の酸化膜
を除去した領域にゲート酸化膜を形成し、残置された第
１の酸化膜の膜厚を増大させて第２の酸化膜を形成する
工程と、ゲート酸化膜上にゲート電極を形成する工程
と、ゲート酸化膜直下の領域に隣接する半導体領域に不
純物を導入し、ソース領域とドレイン領域とを形成する
工程と、チャネル領域に接続する半導体領域にボディコ
タクトを形成する工程とによって形成するものである。
【００２２】
【作用】本発明においては、第１の絶縁層に接続して第
２の絶縁層を膜厚を厚くさせて形成し、これらの膜上に
ゲート電極を形成することにより、ゲート容量の増加が
抑制される。
２の絶縁層を膜厚を厚くさせて形成し、これらの膜上に
ゲート電極を形成することにより、ゲート容量の増加が
抑制される。
【００２３】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明によるＳＯＩ構造ＭＯＳ半導
体装置の一実施例を説明するＭＯＳＦＥＴの構成を示す
図で図１（ａ）は要部平面図，図１（ｂ）はそのＢ−
Ｂ′線の断面図であり、前述した図１２と同一部分には
同一符号を付してある。図１において、ゲート電極５の
先端部には、その延長線上に近接してｐ+ 型のボディコ
ンタクト領域８が形成され、このボディコンタクト領域
８上にはボディコンタクト電極１２が形成されている。
説明する。図１は、本発明によるＳＯＩ構造ＭＯＳ半導
体装置の一実施例を説明するＭＯＳＦＥＴの構成を示す
図で図１（ａ）は要部平面図，図１（ｂ）はそのＢ−
Ｂ′線の断面図であり、前述した図１２と同一部分には
同一符号を付してある。図１において、ゲート電極５の
先端部には、その延長線上に近接してｐ+ 型のボディコ
ンタクト領域８が形成され、このボディコンタクト領域
８上にはボディコンタクト電極１２が形成されている。
【００２４】また、ゲート電極５のボディコンタクト領
域８に近接するｐ- 型のシリコン層１６上には、チャネ
ル領域９上にゲート絶縁膜４に連続してこのゲート絶縁
膜４よりも膜厚の厚い絶縁膜１８が連結して形成され、
ゲート絶縁膜４およびこの絶縁膜１８上に跨ってゲート
電極５が形成されている。この場合、膜厚の厚い絶縁膜
１８は、ゲート電極５の形成領域内の図１（ａ）に斜線
部分で示す領域１７に形成され、チャネル領域９上のゲ
ート絶縁膜４と連続して形成される構造となっている。
なお、この絶縁膜１８の膜厚は、ゲート電極５直下のゲ
ート絶縁膜４の厚さの２〜５倍の厚さで成膜されてい
る。
域８に近接するｐ- 型のシリコン層１６上には、チャネ
ル領域９上にゲート絶縁膜４に連続してこのゲート絶縁
膜４よりも膜厚の厚い絶縁膜１８が連結して形成され、
ゲート絶縁膜４およびこの絶縁膜１８上に跨ってゲート
電極５が形成されている。この場合、膜厚の厚い絶縁膜
１８は、ゲート電極５の形成領域内の図１（ａ）に斜線
部分で示す領域１７に形成され、チャネル領域９上のゲ
ート絶縁膜４と連続して形成される構造となっている。
なお、この絶縁膜１８の膜厚は、ゲート電極５直下のゲ
ート絶縁膜４の厚さの２〜５倍の厚さで成膜されてい
る。
【００２５】このような構成においては、ＭＯＳＦＥＴ
を動作させるためにはソース領域６，ドレイン領域７お
よびゲート電極５は必要不可欠であり、理想的にはゲー
ト電極５は、ソース領域６とドレイン領域７との間に存
在すれば良いが、実際の製造工程では、各構造を形成す
るために使用するマスクの精度に余裕を見込む必要があ
るため、ゲート電極５は、ボディコンタクト領域８など
の他の領域に延在して形成されることになる。
を動作させるためにはソース領域６，ドレイン領域７お
よびゲート電極５は必要不可欠であり、理想的にはゲー
ト電極５は、ソース領域６とドレイン領域７との間に存
在すれば良いが、実際の製造工程では、各構造を形成す
るために使用するマスクの精度に余裕を見込む必要があ
るため、ゲート電極５は、ボディコンタクト領域８など
の他の領域に延在して形成されることになる。
【００２６】このような構成によれば、ゲート電極５の
ゲート容量の増加部分となる斜線部分領域１７における
ゲート酸化膜１８の膜厚が厚く形成されているので、こ
の斜線部分領域１７の面積に相当するゲート容量が加算
されることがなくなり、ゲート容量の増加が抑制される
ことになる。
ゲート容量の増加部分となる斜線部分領域１７における
ゲート酸化膜１８の膜厚が厚く形成されているので、こ
の斜線部分領域１７の面積に相当するゲート容量が加算
されることがなくなり、ゲート容量の増加が抑制される
ことになる。
【００２７】図２は、本発明によるＳＯＩ構造ＭＯＳ型
半導体装置の他の実施例を説明するＭＯＳＦＥＴの構成
を示す図で図２（ａ）は要部平面図，図２（ｂ）はその
Ｂ−Ｂ′線の断面図であり、前述した図と同一部分には
同一符号を付してある。図２において、図１と異なる点
は、ソース領域６およびドレイン領域７の一端側にはゲ
ート電極５の先端部に形成されるｐ+ 型のボディコンタ
クト領域８と接続されるｐ- 型の接続領域１９が形成さ
れている。
半導体装置の他の実施例を説明するＭＯＳＦＥＴの構成
を示す図で図２（ａ）は要部平面図，図２（ｂ）はその
Ｂ−Ｂ′線の断面図であり、前述した図と同一部分には
同一符号を付してある。図２において、図１と異なる点
は、ソース領域６およびドレイン領域７の一端側にはゲ
ート電極５の先端部に形成されるｐ+ 型のボディコンタ
クト領域８と接続されるｐ- 型の接続領域１９が形成さ
れている。
【００２８】また、ゲート電極５は、接続領域１９およ
びボディコンタクト領域８上を交差して形成され、この
接続領域１９およびボディコンタクト領域８におけるゲ
ート電極５直下において、チャネル領域９上にゲート絶
縁膜４に接続してこのゲート絶縁膜４よりも膜厚の厚い
絶縁膜１８が連続して形成され、ゲート絶縁膜４および
この絶縁膜１８上に跨ってゲート電極５が形成されてい
る。この場合も、膜厚の厚い絶縁膜１８は、図２（ａ）
に斜線部分で示す領域１７において、ゲート絶縁膜４に
連続して形成される構造となっている。
びボディコンタクト領域８上を交差して形成され、この
接続領域１９およびボディコンタクト領域８におけるゲ
ート電極５直下において、チャネル領域９上にゲート絶
縁膜４に接続してこのゲート絶縁膜４よりも膜厚の厚い
絶縁膜１８が連続して形成され、ゲート絶縁膜４および
この絶縁膜１８上に跨ってゲート電極５が形成されてい
る。この場合も、膜厚の厚い絶縁膜１８は、図２（ａ）
に斜線部分で示す領域１７において、ゲート絶縁膜４に
連続して形成される構造となっている。
【００２９】このような構成においては、膜厚の厚い絶
縁膜１８が形成される領域を接続領域１９の一部とした
のは、ゲート絶縁膜４の膜厚を領域毎に変化させるため
にはマスクが必要となり、この精度余裕を見込む必要が
あることから、ソース領域６およびドレイン領域７の形
成領域から接続領域１９に移行する部分に絶縁膜１８の
膜厚がゲート絶縁膜４と同じ厚さの所が形成されるため
である。
縁膜１８が形成される領域を接続領域１９の一部とした
のは、ゲート絶縁膜４の膜厚を領域毎に変化させるため
にはマスクが必要となり、この精度余裕を見込む必要が
あることから、ソース領域６およびドレイン領域７の形
成領域から接続領域１９に移行する部分に絶縁膜１８の
膜厚がゲート絶縁膜４と同じ厚さの所が形成されるため
である。
【００３０】このような構成においても、ゲート電極５
のゲート容量の増加部分となる斜線部分領域１７におけ
るゲート酸化膜１８の膜厚が厚く形成されているので、
この斜線部分領域１７の面積に相当するゲート容量が加
算されることがなくなり、ゲート容量の増加が抑制され
ることになる。
のゲート容量の増加部分となる斜線部分領域１７におけ
るゲート酸化膜１８の膜厚が厚く形成されているので、
この斜線部分領域１７の面積に相当するゲート容量が加
算されることがなくなり、ゲート容量の増加が抑制され
ることになる。
【００３１】次にこのように構成されるＳＯＩ構造ＭＯ
Ｓ半導体装置の製造方法について説明する。図３〜図９
（ａ）は、ＳＯＩ構造ＭＯＳ半導体装置の製造方法の一
実施例を説明するＭＯＳＦＥＴの各工程における要部断
面図を示したものであり、なお、図９（ｂ）は図９
（ａ）の平面図を示している。
Ｓ半導体装置の製造方法について説明する。図３〜図９
（ａ）は、ＳＯＩ構造ＭＯＳ半導体装置の製造方法の一
実施例を説明するＭＯＳＦＥＴの各工程における要部断
面図を示したものであり、なお、図９（ｂ）は図９
（ａ）の平面図を示している。
【００３２】まず、図３に示すようにシリコン基板１４
上に絶縁膜１５を介して形成されたｐ- 型シリコン層１
６を有する基板２０を用意し、次に図４に示すようにこ
のシリコン層１６の素子形成領域に例えば窒化シリコン
などの図示しない耐酸化性膜を形成し、素子形成領域外
の領域を通常の選択酸化工程により、素子間分離用酸化
膜２を形成する。
上に絶縁膜１５を介して形成されたｐ- 型シリコン層１
６を有する基板２０を用意し、次に図４に示すようにこ
のシリコン層１６の素子形成領域に例えば窒化シリコン
などの図示しない耐酸化性膜を形成し、素子形成領域外
の領域を通常の選択酸化工程により、素子間分離用酸化
膜２を形成する。
【００３３】次に耐酸化性膜を除去してシリコン層１６
を露出させ、図５に示すように素子形成領域の表面を酸
化させて第１の酸化膜２１を形成する。この工程によ
り、選択酸化された領域の端部に形成された結晶性の低
い領域が酸化される（犠牲酸化）。
を露出させ、図５に示すように素子形成領域の表面を酸
化させて第１の酸化膜２１を形成する。この工程によ
り、選択酸化された領域の端部に形成された結晶性の低
い領域が酸化される（犠牲酸化）。
【００３４】次に図６に示すように素子形成領域の第１
の酸化膜２１を通常のエッチング方法により除去する。
さらにこの基板２０を酸化する。これによって図７に示
すように第１の酸化膜２１を除去した領域にゲート絶縁
膜４が形成される一方、残置された第１の酸化膜２１の
膜厚も増大して膜厚の厚い第２の絶縁膜１８が形成され
ることになる。
の酸化膜２１を通常のエッチング方法により除去する。
さらにこの基板２０を酸化する。これによって図７に示
すように第１の酸化膜２１を除去した領域にゲート絶縁
膜４が形成される一方、残置された第１の酸化膜２１の
膜厚も増大して膜厚の厚い第２の絶縁膜１８が形成され
ることになる。
【００３５】次に図８に示すようにゲート絶縁膜４上に
ゲート電極５を形成する。さらにこのゲート電極５の直
下のチャネル領域９に隣接するシリコン層１６に不純物
を注入する。これによって図９（ｂ）に示すようにソー
ス領域６とドレイン領域７とが形成される。
ゲート電極５を形成する。さらにこのゲート電極５の直
下のチャネル領域９に隣接するシリコン層１６に不純物
を注入する。これによって図９（ｂ）に示すようにソー
ス領域６とドレイン領域７とが形成される。
【００３６】さらにチャネル領域９に接続するシリコン
層１６上に形成されている第２の酸化膜１８の一部にエ
ッチングを行ってボディコンタクト部２２を形成した
後、このボディコンタクト部２２に不純物を注入するこ
とにより、図９（ａ），（ｂ）に示すようにＳＯＩ構造
ＭＯＳ半導体装置が形成される。
層１６上に形成されている第２の酸化膜１８の一部にエ
ッチングを行ってボディコンタクト部２２を形成した
後、このボディコンタクト部２２に不純物を注入するこ
とにより、図９（ａ），（ｂ）に示すようにＳＯＩ構造
ＭＯＳ半導体装置が形成される。
【００３７】このような製造方法によれば、擬制酸化工
程とゲート絶縁膜形成工程とを利用することによって最
小の工程数で厚さの異なる酸化膜１８が形成でき、不要
な熱処理などが必要となくなる。
程とゲート絶縁膜形成工程とを利用することによって最
小の工程数で厚さの異なる酸化膜１８が形成でき、不要
な熱処理などが必要となくなる。
【００３８】なお、前述した実施例においては、ボディ
コンタクト電極の設置構造がソース領域とドレイン領域
とで入れ替わっても良い構造について説明したが、ソー
ス領域側でボディコンタクト電極を設置している場合に
おいても適用できることは言うまでもない。
コンタクト電極の設置構造がソース領域とドレイン領域
とで入れ替わっても良い構造について説明したが、ソー
ス領域側でボディコンタクト電極を設置している場合に
おいても適用できることは言うまでもない。
【００３９】また、前述した実施例においては、ＳＯＩ
構造ＭＯＳ型半導体装置としてＮチャネルＭＯＳＦＥＴ
の場合について説明したが、ＰチャネルＭＯＳＦＥＴの
場合には、Ｎ型とＰ型とを入れ換えるのみで前述と同様
の効果が得られる。
構造ＭＯＳ型半導体装置としてＮチャネルＭＯＳＦＥＴ
の場合について説明したが、ＰチャネルＭＯＳＦＥＴの
場合には、Ｎ型とＰ型とを入れ換えるのみで前述と同様
の効果が得られる。
【００４０】
【発明の効果】以上、説明したように本発明によるＳＯ
Ｉ構造ＭＯＳ型半導体装置によれば、ボディコンタクト
を設置する場合におけるゲート電極容量の増加によるト
ランジスタ性能の低下を抑制できるので、ＳＯＩ構造の
特徴を生かした高性能のＭＯＳ型半導体装置が得られる
という極めて優れた効果を有する。
Ｉ構造ＭＯＳ型半導体装置によれば、ボディコンタクト
を設置する場合におけるゲート電極容量の増加によるト
ランジスタ性能の低下を抑制できるので、ＳＯＩ構造の
特徴を生かした高性能のＭＯＳ型半導体装置が得られる
という極めて優れた効果を有する。
【００４１】また、本発明によるＳＯＩ構造ＭＯＳ型半
導体装置の製造方法によれば、ボディコンタクトを有す
るＳＯＩ構造ＭＯＳ型半導体装置が最小工程数で容易に
形成することができるという極めて優れた効果を有す
る。
導体装置の製造方法によれば、ボディコンタクトを有す
るＳＯＩ構造ＭＯＳ型半導体装置が最小工程数で容易に
形成することができるという極めて優れた効果を有す
る。
【図１】 本発明によるＳＯＩ構造ＭＯＳ型半導体装置
の一実施例による構成を説明する図である。
の一実施例による構成を説明する図である。
【図２】 本発明によるＳＯＩ構造ＭＯＳ型半導体装置
の他の実施例による構成を説明する図である。
の他の実施例による構成を説明する図である。
【図３】 本発明によるＳＯＩ構造ＭＯＳ型半導体装置
の製造方法の一実施例を説明する初期工程の要部断面図
である。
の製造方法の一実施例を説明する初期工程の要部断面図
である。
【図４】 図３に引き続く工程の断面図である。
【図５】 図４に引き続く工程の断面図である。
【図６】 図５に引き続く工程の断面図である。
【図７】 図６に引き続く工程の断面図である。
【図８】 図７に引き続く工程の断面図である。
【図９】 図８に引き続く工程の断面図およびその平面
図である。
図である。
【図１０】 従来のＭＯＳ型半導体装置の構成を説明す
る図である。
る図である。
【図１１】 従来のＳＯＩ構造ＭＯＳ型半導体装置の構
成を説明する図である。
成を説明する図である。
【図１２】 従来のＳＯＩ構造ＭＯＳ型半導体装置の構
成を説明する図である。
成を説明する図である。
１…シリコン基板、２…酸化膜、３…アクティブ領域、
４…ゲート絶縁膜、５…ゲート電極、６…ソース領域、
７…ドレイン領域、８…ボディコンタクト領域、９…チ
ャネル領域、１０…ソース電極、１１…ドレイン電極、
１２…ボディコンタクト電極、１３…層間絶縁膜、１４
…シリコン基板、１５…絶縁膜、１６…ｐ- 型シリコン
層、１７…ゲート絶縁膜を変化させる領域、１８…絶縁
膜、１９…接続領域、２０…基板、２１…絶縁膜、２２
…ボディコンタクト部。
４…ゲート絶縁膜、５…ゲート電極、６…ソース領域、
７…ドレイン領域、８…ボディコンタクト領域、９…チ
ャネル領域、１０…ソース電極、１１…ドレイン電極、
１２…ボディコンタクト電極、１３…層間絶縁膜、１４
…シリコン基板、１５…絶縁膜、１６…ｐ- 型シリコン
層、１７…ゲート絶縁膜を変化させる領域、１８…絶縁
膜、１９…接続領域、２０…基板、２１…絶縁膜、２２
…ボディコンタクト部。
Claims (2)
- 【請求項１】 絶縁膜上の半導体層にチャネル領域を挟
んで第１の電極に接続されたソース領域と第２の電極に
接続されたドレイン領域とが形成され、前記チャネル領
域に接続して第１の半導体層が形成され、前記第１の半
導体層に第３の電極が接続され、前記チャネル領域上に
第１の絶縁層および前記第１の半導体層の一部に前記第
１の絶縁層より厚さの厚い第２の絶縁層を介してゲート
電極が形成されていることを特徴とするＳＯＩ構造ＭＯ
Ｓ型半導体装置。 - 【請求項２】 絶縁膜上に形成されたシリコン基板を素
子形成領域を残し選択酸化により素子間分離用酸化膜を
形成する工程と、 前記素子形成領域の表面を酸化し第１の酸化膜を形成す
る工程と、 前記第１の酸化膜の一部を除去する工程と、 前記シリコン基板を酸化し、前記第１の酸化膜を除去し
た領域にゲート酸化膜を形成し、残置された前記第１の
酸化膜の膜厚を増大させて第２の酸化膜を形成する工程
と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記ゲート酸化膜直下の領域に隣接する半導体領域に不
純物を導入し、ソース領域とドレイン領域とを形成する
工程と、 前記チャネル領域に接続する半導体領域にボディコタク
トを形成する工程と、を有することを特徴とするＳＯＩ
構造ＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25812394A JPH08125187A (ja) | 1994-10-24 | 1994-10-24 | Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25812394A JPH08125187A (ja) | 1994-10-24 | 1994-10-24 | Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125187A true JPH08125187A (ja) | 1996-05-17 |
Family
ID=17315830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25812394A Pending JPH08125187A (ja) | 1994-10-24 | 1994-10-24 | Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125187A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998022983A1 (fr) * | 1996-11-15 | 1998-05-28 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
| EP0962988A2 (en) * | 1998-05-22 | 1999-12-08 | Sharp Kabushiki Kaisha | SOI semiconductor device and method for manufacturing the same |
| US6403405B1 (en) | 1997-02-28 | 2002-06-11 | Kabushiki Kaisha Toshiba | Method of manufacturing SOI element having body contact |
| US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| JP2002231956A (ja) * | 2001-02-01 | 2002-08-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| FR2839200A1 (fr) * | 2002-04-25 | 2003-10-31 | Mitsubishi Electric Corp | Dispositif a semiconducteur et procede de fabrication |
| KR100423691B1 (ko) * | 2000-12-26 | 2004-04-03 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US6753574B2 (en) | 2000-10-25 | 2004-06-22 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2005514771A (ja) * | 2001-12-19 | 2005-05-19 | フリースケール セミコンダクター インコーポレイテッド | ボディ結合型絶縁膜上シリコン半導体デバイス及びその方法 |
| US7135742B1 (en) | 2000-02-08 | 2006-11-14 | Fujitsu Limited | Insulated gate type semiconductor device and method for fabricating same |
-
1994
- 1994-10-24 JP JP25812394A patent/JPH08125187A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| US6465292B2 (en) | 1996-11-15 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| WO1998022983A1 (fr) * | 1996-11-15 | 1998-05-28 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
| US6841828B2 (en) | 1997-02-28 | 2005-01-11 | Kabushiki Kaisha Toshiba | Method of manufacturing SOI element having body contact |
| US6403405B1 (en) | 1997-02-28 | 2002-06-11 | Kabushiki Kaisha Toshiba | Method of manufacturing SOI element having body contact |
| EP0962988A2 (en) * | 1998-05-22 | 1999-12-08 | Sharp Kabushiki Kaisha | SOI semiconductor device and method for manufacturing the same |
| EP0962988A3 (en) * | 1998-05-22 | 2000-06-14 | Sharp Kabushiki Kaisha | SOI semiconductor device and method for manufacturing the same |
| US6462379B2 (en) | 1998-05-22 | 2002-10-08 | Sharp Kabushiki Kaisha | SOI semiconductor device and method for manufacturing the same |
| US7135742B1 (en) | 2000-02-08 | 2006-11-14 | Fujitsu Limited | Insulated gate type semiconductor device and method for fabricating same |
| US6867106B2 (en) | 2000-10-25 | 2005-03-15 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US6753574B2 (en) | 2000-10-25 | 2004-06-22 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| KR100423691B1 (ko) * | 2000-12-26 | 2004-04-03 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| JP2002231956A (ja) * | 2001-02-01 | 2002-08-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2005514771A (ja) * | 2001-12-19 | 2005-05-19 | フリースケール セミコンダクター インコーポレイテッド | ボディ結合型絶縁膜上シリコン半導体デバイス及びその方法 |
| FR2839200A1 (fr) * | 2002-04-25 | 2003-10-31 | Mitsubishi Electric Corp | Dispositif a semiconducteur et procede de fabrication |
| US7005705B2 (en) | 2002-04-25 | 2006-02-28 | Renesas Technology Corporation | MOS transistor on an SOI substrate with a body contact and a gate insulating film with variable thickness |
| US7300847B2 (en) | 2002-04-25 | 2007-11-27 | Renesas Technology Corp. | MOS transistor on an SOI substrate with a body contact and a gate insulating film with variable thickness |
| US7504291B2 (en) | 2002-04-25 | 2009-03-17 | Renesas Technology Corp. | MOS transistor on an SOI substrate with a body contact and a gate insulating film with variable thickness |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020034853A1 (en) | Structure and process flow for fabrication of dual gate floating body integrated mos transistors | |
| KR900008386B1 (ko) | 반도체기판의 주표면에 凹형 도랑이 형성된 반도체장치 및 그 제조방법 | |
| JPH0832040A (ja) | 半導体装置 | |
| JP2635809B2 (ja) | 半導体装置及びその製造方法 | |
| KR100227710B1 (ko) | 바이폴러 및 mos 트랜지스터가 통합된 반도체 디바이스와 그 제조 방법 | |
| JP3282375B2 (ja) | 相補型絶縁ゲート電界効果トランジスタ | |
| JP2001093984A (ja) | 半導体装置およびその製造方法 | |
| JPH08125187A (ja) | Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法 | |
| GB2151847A (en) | Semiconductor device with metal silicide layer and fabrication process thereof. | |
| KR20070083207A (ko) | 반도체 장치 | |
| JPS627701B2 (ja) | ||
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| US6709936B1 (en) | Narrow high performance MOSFET device design | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JPH0493083A (ja) | 半導体装置およびその製造方法 | |
| JP2001185724A (ja) | Ｄｍｏｓ型トランジスタの製造方法 | |
| JPH01264265A (ja) | 半導体装置およびその製造方法 | |
| JPS61292374A (ja) | 半導体装置及びその製造方法 | |
| JPH04271166A (ja) | 相補型ｍｏｓ集積回路およびその製造方法 | |
| JPH01214057A (ja) | トランジスタの製法 | |
| JPH0621369A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH05136382A (ja) | 相補型ゲートアレイ | |
| JPH0722625A (ja) | 半導体装置 |