KR100495589B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

고전압용, 저전압용 절연 게이트형 트랜지스터 등 양쪽의 동작 특성을 최적화한 반도체 장치 및 그 제조 방법을 얻는다.
저전압 동작 영역 A2를 덮도록 패터닝된 레지스트(25)를 형성하고, 레지스트(25)를 마스크로 하여 불순물 이온(14)을 주입하는 제2 LDD 주입 처리를 실리콘 산화막(6) 너머로 행하고, 고전압 동작 영역 A1에서의 반도체 기판(1)의 표면 내에 불순물 확산 영역(13)을 형성한다. 이 공정을 거친 결과, 고전압 동작 영역 A1의 실리콘 산화막(6)은 제2 LDD 주입 처리 시에 불순물이 함유되어 있지만, 저전압 동작 영역 A2의 실리콘 산화막(6)은 불순물이 함유되지 않은 구성이 된다. 따라서, 그 후에 행해지는 웨트 처리에 의한 전 처리에 의해서, 불순물을 함유하는 고전압 동작 영역 A1의 실리콘 산화막(6)의 두께가 감소하고, 불순물을 함유하지 않은 저전압 동작 영역 A2의 실리콘 산화막(6)의 두께가 감소하지 않는 특성이 된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 절연 게이트형 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, MOS 트랜지스터 등, 절연 게이트형 트랜지스터를 포함하는 반도체 장치를 제조할 때, 하나의 칩(웨이퍼) 상에 고전압용 트랜지스터와 저전압용(고속용) 트랜지스터를 동시에 제조하는 방법이 행해져 왔다. 즉, 가능한한 공정수를 억제하기 위해 적은 공정수로 고전압부 및 저전압부의 절연 게이트형 트랜지스터를 제조하고 있다.
그러나, 적은 공정을 유지시키면서 고전압부의 고내압성과 양자의 고속성 등의 특성을 고전압부 및 저전압부 동시에 만족하는 레벨로 실현하는 것은 매우 곤란하였다.
예를 들면, 제조 공정을 별도의 공정으로 함으로써, 게이트 절연막을 고전압용과 저전압용으로 나누어서 형성하거나 LDD 주입(LDD 영역이 원인이 되는 영역을 형성하기 위한 1회째의 불순물 주입) 공정을 고전압부 및 저전압부로 나누어서 행하는 제조 방법이 일반적이었다.
도 24 ∼ 도 28은 고전압용 및 저전압용 트랜지스터를 포함하는 종래의 반도체 장치의 제조 방법을 나타내는 단면도이다. 이하, 이들 도면을 참조하여, 종래의 반도체 장치의 제조 방법을 설명한다.
우선, 도 24에 도시한 바와 같이, 실리콘 기판 등의 반도체 기판(1) 상에 비교적 막 두께가 두꺼운 절연막(2)을 형성한다.
그리고, 도 25에 도시한 바와 같이, 고전압 동작 영역 A1 상을 덮도록 패터닝된 레지스트(3)를 형성하고, 레지스트(3)를 마스크로 하여 절연막(2)에 대한 에칭 처리를 행하여 저전압 동작 영역 A2 상에 형성된 절연막(2)을 제거한다.
그 후, 도 26에 도시한 바와 같이, 레지스트(3)를 제거하여 전면에 비교적 막 두께가 얇은 절연막을 형성함으로써, 저전압 동작 영역 A2에 절연막(4)을 형성함과 함께, 고전압 동작 영역 A1의 절연막(2)의 두께를 약간 증가시킨다. 그 후, 전면에 도전층(5)을 피착한다.
그리고, 도 27에 도시한 바와 같이, 도전층(5)을 선택적으로 에칭하고, 고전압 동작 영역 A1에 게이트 절연막(61), 게이트 전극(62)을 형성함과 함께, 저전압 동작 영역 A2에 게이트 절연막(71), 게이트 전극(72)을 동시에 형성한다. 이 때, 게이트 절연막(61)은 게이트 절연막(71)보다 두께가 두껍게 형성되고, 게이트 전극(62)은 게이트 전극(72)보다 길이가 길게 형성된다.
또한, 저전압 동작 영역 A2를 제1 레지스트(도 27에서는 도시하지 않음)로 덮으면서, 고전압 동작 영역 A1에만 불순물 이온(64)을 주입하여 LDD 영역이 원인이 되는 불순물 확산 영역(63)을 형성하는 제1 LDD 주입 처리를 행하고, 고전압 동작 영역 A1을 제2 레지스트(도 27에서는 도시하지 않음)로 덮으면서, 저전압 동작 영역 A2에만 불순물 이온(74)을 주입하여, LDD 영역이 원인이 되는 불순물 확산 영역(73)을 형성하는 제2 LDD 주입 처리를 행한다.
이와 같이, 제1 및 제2 LDD 주입은 별도의 공정으로 행해져서, 통상 불순물 확산 영역(63)은 불순물 확산 영역(73)보다도 깊게 형성된다.
그리고, 도 28에 도시한 바와 같이, 하층, 상층의 측벽이 되는 절연층(측벽막)을 순차 형성하여 에치백을 행함으로써, 고전압 동작 영역 A1에서 상층 측벽(65), 하층 측벽(66)을 포함하는 측벽을 게이트 전극(62)의 측면에 형성함과 함께, 저전압 동작 영역 A2에서 상층 측벽(75), 하층 측벽(76)을 포함하는 측벽을 게이트 전극(72)의 측면에 형성한다.
또한, 고전압 동작 영역 A1에서는 게이트 전극(62), 상층 측벽(65) 및 하층 측벽(66)을 마스크로 하고, 저전압 동작 영역 A2에서는 게이트 전극(72), 상층 측벽(75) 및 하층 측벽(76)을 마스크로 하여, 상측으로부터의 불순물 이온(55)의 주입을 행하여 소스 드레인 영역 형성 처리를 실행하고, 고전압 동작 영역 A1에는 소스 드레인 영역(67)과 LDD 영역[68: 측벽(65, 66) 하의 불순물 확산 영역(63)]을 형성하고, 저전압 동작 영역 A2에는 소스 드레인 영역(77)과 LDD 영역[78: 측벽(75, 76) 하의 불순물 확산 영역(73)]을 형성한다. 또, LDD 영역은 익스텐션 영역이라고도 불린다.
그 결과, 고전압 동작 영역 A1에는 게이트 절연막(61), 게이트 전극(62), 상층 측벽(65), 하층 측벽(66), 소스 드레인 영역(67), LDD 영역(68)을 포함하는 고전압용 MOS 트랜지스터 Q11이 형성되고, 저전압 동작 영역 A2에는 게이트 절연막(71), 게이트 전극(72), 상층 측벽(75), 하층 측벽(76), 소스 드레인 영역(77), LDD 영역(78)을 포함하는 저전압용 MOS 트랜지스터 Q12가 형성된다. 또, 여기서 말하는 고전압용 MOS 트랜지스터란, 주로 3.3V 정도로 동작하는 입출력용 MOS 트랜지스터를 의미하고, 저전압용 MOS 트랜지스터란, 주로 1.8V 정도로 동작하는 논리 동작용 MOS 트랜지스터를 의미한다.
도 29는 상술한 종래의 제조 방법을 이용하여 CMOS 구조의 반도체 장치를 얻는 경우의 제조 수순을 나타내는 플로우차트이다. 또, 도 29에 나타내는 플로우차트는 고전압 동작 영역 A1, 저전압 동작 영역 A2 양쪽에 게이트 절연막 및 게이트 전극이 이미 형성된 후의 처리 수순을 나타내고 있다.
우선, 단계 S1에서 저전압용 NMOS 트랜지스터에 대한 LDD 주입 처리를 실행하고, 단계 S2에서 저전압용 PMOS 트랜지스터에 대한 LDD 주입 처리를 실행하고, 단계 S3에서 고전압용 NMOS 트랜지스터에 대한 LDD 주입 처리를 실행하고, 단계 S4에서 고전압용 PMOS 트랜지스터에 대한 LDD 주입 처리를 실행한다.
단계 S1 ∼ S4의 처리의 순서는 상관없고, 단계 S1, S2 각각에서 포켓 영역 형성을 위한 포켓 주입 처리를 더불어 실행해도 된다.
다음에, 단계 S5에서 웨트 처리(웨트 에칭, 액체를 이용한 세정 등을 포함한다)를 이용한 전 처리를 실행한다. 웨트 처리를 이용한 전 처리로서, 예를 들면 RCA 세정 등이 있다. RCA 세정이란, NH4OH/H2O2에 의한 처리(파티클 제거를 행하는 처리)와 HCl/H2O2에 의한 처리(금속 오염 제거를 행하는 처리)를 더불어 행하는 처리를 의미한다.
그리고, 단계 S6에서 하층 측벽막을 형성한 후, 단계 S7에서 상층 측벽막을 형성한 후 에치백, HF(불산) 처리 등의 후 처리를 행하고, 모든 MOS 트랜지스터의 게이트 전극의 측면에 측벽을 형성한다.
그 후, 단계 S8에서 모든(고전압용 및 저전압용) NMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행하고, 단계 S9에서 모든 PMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행한다. 또, 단계 S8, S9의 처리의 순서는 상관없다.
그 후, CoSi2, TiSi2 등의 실리사이드(샐리사이드)를 소스 드레인 영역의 표면 및 게이트 전극의 표면에 형성하여 모든 MOS 트랜지스터를 완성한다.
상술한 종래의 제조 방법을 실행함으로써, 고전압용 MOS 트랜지스터와 저전압용 MOS 트랜지스터를 비교적 적은 제조 공정수로 1칩 상에 제조할 수 있다.
도 28의 고전압용 MOS 트랜지스터 Q11, 저전압용 MOS 트랜지스터 Q12 간의 상위점은, 게이트 절연막(61)은 게이트 절연막(71)보다 두께가 두껍고, 게이트 전극(62)은 게이트 전극(72)보다 길이가 길고, LDD 영역(68)은 LDD 영역(78)보다 깊게 형성되어 있는 세가지점에 있다.
즉, 고전압용 MOS 트랜지스터와 저전압용 MOS 트랜지스터와의 상위점은, 고전압용 게이트 절연막은 저전압용 게이트 절연막보다 두께가 두껍고, 고전압용 게이트 전극은 저전압용 게이트 전극보다 길이가 길고, 고전압용 LDD 영역은 저전압용 LDD 영역보다 깊게 형성되어 있는 세가지 점에 있다.
그러나, 상기 3점의 상위로는, 설계 자유도가 적고, 고전압용, 저전압용 MOS 트랜지스터 양쪽의 동작 특성을 최적화하는 것은 곤란하다는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 고전압용, 저전압용 절연 게이트형 트랜지스터 등 양쪽의 동작 특성을 최적화한 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 반도체 기판에 제조하는 절연 게이트형 제1 및 제2 트랜지스터를 포함하는 반도체 장치로써, 상기 제1 및 제2 트랜지스터는 각각 상기 반도체 기판 상에 선택적으로 형성된 게이트 절연막을 포함하고, 상기 게이트 절연막 아래의 상기 반도체 기판의 표면이 채널 영역으로서 규정되고, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극 측면에 인접하여 형성된 측벽과, 상기 반도체 기판의 표면 내에 상기 채널 영역을 사이에 두고 형성된 소스 드레인 영역을 더욱 포함하고, 상기 제1 트랜지스터의 상기 측벽은 상기 제2 트랜지스터의 상기 측벽에 비하여 형성 폭이 좁고 형성 높이가 낮다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 및 제2 트랜지스터의 상기 측벽은 각각 상기 게이트 전극의 측면 상 및 상기 반도체 기판의 표면 상에 형성되는 하층 측벽과 상기 하층 측벽 상에 형성되는 상층 측벽을 포함하고, 상기 제1 트랜지스터의 상기 측벽의 상기 하층 측벽의 막 두께는 상기 제2 트랜지스터의 상기 하층 측벽의 막 두께보다 얇다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 트랜지스터에서의 상기 하층 측벽 단부의 상기 상층 측벽 단부로부터의 상기 게이트 전극 방향으로의 침식량은 상기 제2 트랜지스터에서의 상기 하층 측벽 단부의 상기 상층 측벽 단부로부터의 상기 게이트 전극 방향으로의 침식량보다 크며, 상기 제1 트랜지스터에서의 상기 소스 드레인 영역의 상기 측벽 단부로부터 상기 게이트 전극 방향으로의 형성 길이는 상기 제2 트랜지스터에서의 상기 소스 드레인 영역의 상기 측벽 단부로부터 상기 게이트 전극 방향으로의 형성 길이보다 길다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 트랜지스터의 상기 하층 측벽의 막 두께는 상기 게이트 전극 측면에 인접하는 부분에서의 제1 막 두께와 상기 반도체 기판의 표면 상에 형성되는 부분에서의 제2 막 두께를 포함하고, 상기 제1 막 두께는 상기 제2 막 두께보다 얇고, 제로까지 감소한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제2 트랜지스터에서의 상기 측벽은 상기 게이트 전극의 측면 상 및 상기 반도체 기판의 표면 상에 형성되는 하층 측벽과 상기 하층 측벽 상에 형성되는 상층 측벽을 포함하고, 상기 제1 트랜지스터에서의 상기 측벽은 상기 제2 트랜지스터의 상기 상층 측벽과 형상이 대략 동일한 측벽을 포함한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 트랜지스터의 상기 측벽은 최하층에 열 산화막을 갖는다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 반도체 기판은 적어도 표면이 절연성 기판과, 상기 기판의 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판을 포함한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 및 제2 트랜지스터의 도전형은 N형을 포함한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 및 제2 트랜지스터의 도전형은 P형을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판에 제조하는 절연 게이트형 제1 및 제2 트랜지스터를 포함하는 반도체 장치를 제조하는 방법으로써, (a) 상기 반도체 기판 상의 제1 및 제2 영역에 제1 및 제2 게이트 절연막을 각각 형성하는 단계를 포함하고, 상기 제1 및 제2 게이트 절연막 아래의 상기 반도체 기판의 표면이 제1 및 제2 채널 영역으로서 규정되고, (b) 상기 제1 및 제2 게이트 절연막 상에 제1 및 제2 게이트 전극을 각각 형성하는 단계와, (c) 상기 제2 영역만 상기 제2 게이트 전극을 마스크로 하여 불순물을 도입하고 제2 불순물 확산 영역을 형성하는 단계와, (d) 전면에 하층 측벽막을 형성하는 단계와, (e) 상기 제1 영역만 상기 제1 게이트 전극을 마스크로 하여, 상기 하층 측벽막 너머로 불순물을 도입하여 제1 불순물 확산 영역을 형성하는 단계와, (f) 전면에 상층 측벽막을 형성하는 단계와, (g) 상기 상층 측벽막에 대하여 에치백 처리를 실시하고, 상기 제1 및 제2 게이트 전극의 측면에 상기 하층 측벽막을 사이에 두고 제1 및 제2 상층 측벽을 형성하는 단계와, (h) 상기 하층 측벽막을 선택적으로 제거하여, 상기 제1 및 제2 게이트 전극의 측면 상 및 상기 제1 및 제2 상층 측벽 하에서의 상기 반도체 기판의 표면 상에 제1 및 제2 하층 측벽을 형성하는 단계를 포함하고, (i) 상기 제1 상층 및 하층 측벽 및 상기 제1 게이트 전극을 마스크로 하여 불순물 도입하여 제1 소스 드레인 영역을 형성함과 함께, 상기 제2 상층 및 하층 측벽 및 상기 제2 게이트 전극을 마스크로 하여 불순물 도입하여 제2 소스 드레인 영역을 형성하는 단계를 포함하고, 상기 제1 소스 드레인 영역에 상기 제1 게이트 전극 방향에 인접하는 상기 제1 불순물 확산 영역이 제1 LDD 영역에 상기 제2 소스 드레인 영역에 상기 제2 게이트 전극 방향에 인접하는 상기 제2 불순물 확산 영역이 제2 LDD 영역에 규정되며, 상기 제1 트랜지스터는 상기 제1 게이트 절연막, 상기 제1 게이트 전극, 상기 제1 상층 측벽, 상기 제1 하층 측벽, 상기 제1 소스 드레인 영역, 상기 제1 LDD 영역으로 구성되며, 상기 제2 트랜지스터는 상기 제2 게이트 절연막, 상기 제2 게이트 전극, 상기 제2 상층 측벽, 상기 제2 하층 측벽, 상기 제2 소스 드레인 영역, 상기 제2 LDD 영역을 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 트랜지스터는 고전압용 NMOS 트랜지스터를 포함하고, 상기 제2 트랜지스터는 저전압용 NMOS 트랜지스터, 저전압용 PMOS 트랜지스터 및 고전압용 PMOS 트랜지스터를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 트랜지스터는 고전압용 NMOS 트랜지스터 및 고전압용 PMOS 트랜지스터를 포함하고, 상기 제2 트랜지스터는 저전압용 NMOS 트랜지스터 및 저전압용 PMOS 트랜지스터를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 트랜지스터는 고전압용 NMOS 트랜지스터 및 저전압용 PMOS 트랜지스터를 포함하고, 상기 제2 트랜지스터는 저전압용 NMOS 트랜지스터 및 고전압용 PMOS 트랜지스터를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 트랜지스터는 고전압용 NMOS 트랜지스터, 고전압용 PMOS 트랜지스터 및 저전압용 PMOS 트랜지스터를 포함하고, 상기 제2 트랜지스터는 저전압용 NMOS 트랜지스터를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, (j) 상기 단계 (d) 전에, RTA(Rapid Thermal Annealing) 처리를 실행하는 단계를 더욱 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (d)는 TEOS를 구성 재료로 하여 상기 하층 측벽막을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (d)는 고온 열 CVD 산화막을 구성 재료로 하여 상기 하층 측벽막을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, (k) 상기 단계 (e)와 (f) 간에 웨트 처리를 이용한 전 처리를 실행하는 단계를 더욱 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (h)는 웨트 에칭에 의해 상기 하층 측벽막을 제거하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (e)는 상기 제1 불순물 확산 영역에 질소를 도입하는 단계를 더욱 포함한다.
[발명의 실시 형태]
<실시 형태 1>
도 1 ∼ 도 10은 본 발명의 실시 형태 1인 고전압용 및 저전압용 MOS 트랜지스터를 포함하는 반도체 장치의 제조 방법을 나타내는 단면도이다. 이하, 이들 도면을 참조하여, 실시 형태 1의 반도체 장치의 제조 방법을 설명한다.
우선, 도 1에 도시한 바와 같이, 실리콘 기판 등의 반도체 기판(1) 상에 비교적 막 두께가 두꺼운 절연막(2)을 형성한다.
그리고, 도 2에 도시한 바와 같이, 고전압 동작 영역 A1 상을 덮도록 패터닝된 레지스트(3)를 형성하고, 레지스트(3)를 마스크로 하여 절연막(2)에 대한 에칭 처리를 행하여 저전압 동작 영역 A2 상에 형성된 절연막(2)을 제거한다.
그 후, 도 3에 도시한 바와 같이, 레지스트(3)를 제거하고 전면에 비교적 막 두께가 얇은 절연막을 형성함으로써, 저전압 동작 영역 A2에 절연막(4)이 형성함과 함께, 고전압 동작 영역 A1의 절연막(2)의 두께를 약간 증가시킨다. 그 후, 전면에 도전층(5)을 피착한다.
그리고, 도 4에 도시한 바와 같이, 도전층(5)을 선택적으로 에칭하고, 고전압 동작 영역 A1에 게이트 절연막(11), 게이트 전극(12)을 형성함과 함께, 저전압 동작 영역 A2에 게이트 절연막(21), 게이트 전극(22)을 동시에 형성한다. 이 때, 게이트 절연막(11)은 게이트 절연막(21)보다 두께가 두껍게 형성되고, 게이트 전극(12)의 길이 L1은 게이트 전극(22)보다 길이 L2보다 길게 형성된다. 게이트 길이 L1, L2로서, 예를 들면 0.4㎛, 0.18㎛이 생각된다. 또한, 게이트 절연막(11) 및 게이트 절연막(21) 하의 반도체 기판(1) 표면이 고전압용 및 저전압용 MOS 트랜지스터의 채널 영역이 된다.
또한, 도 4에 도시한 바와 같이, 고전압 동작 영역 A1을 덮도록 패터닝된 레지스트(15)를 형성하고, 레지스트(15)를 마스크로 하여 불순물 이온(24)을 주입하는 제1 LDD 주입 처리를 행하고, 저전압 동작 영역 A2에서의 반도체 기판(1) 표면 내에 LDD 영역의 원인이 되는 불순물 확산 영역(23)을 비교적 얕게 형성한다. 또, 도 4에서는 도시하지 않았지만, 게이트 절연막(11, 21)용으로 반도체 기판(1) 전면에 형성된 절연막(2, 4)이 게이트 전극(12, 22)의 에칭 후에도 얇게 잔존함으로써 열 산화막이 얇게 존재하고 있다.
여기서, 불순물 이온(24) 주입의 구체예로서, NMOS 트랜지스터의 경우, 비소 이온을 이용하여, 3 ∼ 20keV의 주입 에너지, 도우즈량 1×1014 ∼ 1×1015/㎠, 주입 각도 0°로 이온 주입을 행하는 것이 생각된다.
또한, NMOS 트랜지스터의 포켓 영역(도 4에서는 도시하지 않음) 형성에 붕소 이온을 이용하여, 10 ∼ 20keV의 주입 에너지, 도우즈량 1×1013 ∼ 3×1013/㎠, 주입 각도 0 ∼ 45°로 이온 주입을 행하는 것이 생각된다.
또한, 불순물 이온(24) 주입의 구체예로서, PMOS 트랜지스터의 경우, BF2 이온을 이용하여, 3 ∼ 10keV의 주입 에너지, 도우즈량 1×1014 ∼ 1×1015/㎠, 주입 각도 0°로 이온 주입을 행하는 것이 생각된다.
또한, PMOS 트랜지스터의 포켓 영역(도 4에서는 도시하지 않음) 형성에, 비소 이온을 이용하여, 50 ∼ 150keV의 주입 에너지, 도우즈량 1×1013 ∼ 3×1013/㎠, 주입 각도 0 ∼ 45°로 이온 주입을 행하는 것이 생각된다.
그리고, 레지스트(15)를 제거한 후, 도 5에 도시한 바와 같이, 하층 측벽막인 실리콘 산화막(6)을 전면에 피착한다. 실리콘 산화막(6)으로서는 TEOS[Tetra Ethoxy Silane : Si(OC2H5)4], HTO(High Temperature Oxide: 고온 열 CVD 산화막) 등이 생각되고, 그 막 두께로서는 10㎚ 정도가 생각된다.
다음에, 도 6에 도시한 바와 같이, 저전압 동작 영역 A2를 덮도록 패터닝된 레지스트(25)를 형성하고, 레지스트(25)를 마스크로 하여 불순물 이온(14)을 주입하는 제2 LDD 주입 처리를 행하고, 고전압 동작 영역 A1에서의 반도체 기판(1) 표면 내에 LDD 유역이 원인이 되는 불순물 확산 영역(13)을 비교적 깊게 형성한다. 따라서, 불순물 확산 영역(13)의 형성 깊이는 불순물 확산 영역(23)보다 깊어진다.
여기서, 불순물 이온(14) 주입의 구체예로서, NMOS 트랜지스터의 경우, 비소 이온을 이용하여, 100 ∼ 200keV의 주입 에너지, 도우즈량 1×1013 ∼ 4×1013/㎠, 주입 각도 0 ∼ 60°로 이온 주입을 행하는 것이 생각된다.
또한, 드레인 영역에서의 전계 완화를 목적으로 하여, 인 이온을 이용하여, 30 ∼ 100keV의 주입 에너지, 도우즈량 5×1012 ∼ 2×1013/㎠, 주입 각도 0 ∼ 60°로 이온 주입을 행하는 것이 생각된다.
또한, 질소를 더욱 추가하여 주입해도 된다. 질소를 주입함으로써, 반도체 기판(1)과 하층 측벽막과의 계면의 트랩 준위의 저감화를 도모할 수 있다. 구체적으로는, 질소 이온을 5 ∼ 20keV의 주입 에너지, 도우즈량 1×1015 ∼ 1×1016/㎠, 주입 각도 0 ∼ 30°로 주입을 행하는 것이 생각된다.
또한, 불순물 이온(14) 주입의 구체적인 예로서, PMOS 트랜지스터인 경우, BF2 이온을 이용하여, 10 ∼ 50keV의 주입 에너지, 도우즈량 1×1014 ∼ 1×1015/㎠, 주입 각도 0 ∼ 45°로 이온 주입을 행하는 것이 생각된다.
이와 같이, 고전압 동작 영역 A1에서의 제2 LDD 주입 처리는 실리콘 산화막(6) 너머로 행하기 때문에, 게이트 절연막(11) 형성 시에 반도체 기판(1) 표면에 잔존한 열 산화막 자체가 제2 LDD 주입 처리에서의 불순물 이온(14)에 직접 노출되지 않기 때문에, 반도체 기판(1) 표면에서의 트랩 준위의 형성이 억제되어 핫 캐리어 내성이 향상된다.
또한, 도 6에 나타내는 공정을 거친 결과, 고전압 동작 영역 A1의 실리콘 산화막(6)은 제2 LDD 주입 처리 시에 불순물이 함유되어 있지만, 저전압 동작 영역 A2의 실리콘 산화막(6)은 불순물이 함유되지 않은 구성이 된다.
그리고, 레지스트(25)를 제거하고 웨트 처리에 의한 전 처리를 행한다. 이 웨트 처리에 의한 전 처리에 의해서, 불순물을 함유하는 고전압 동작 영역 A1의 실리콘 산화막(6)의 두께가 감소하고, 불순물을 함유하지 않은 저전압 동작 영역 A2의 실리콘 산화막(6)의 두께가 감소하지 않는다. 왜냐하면, 일반적으로 웨트 처리에 의한 전 처리에서는, 불순물이 주입된 막 쪽이 높은 에칭 레이트로 에칭되기 때문이다.
이 때문에, 고전압 동작 영역 A1의 실리콘 산화막(6a)의 두께 D1이 저전압 동작 영역 A2의 실리콘 산화막(6b)의 두께 D2보다 상기 두께가 감소하는 만큼 얇아진다(도 7의 영역 E1 참조).
그리고, 도 7에 도시한 바와 같이 측벽 본체를 구성하는 상층 측벽막인 실리콘 질화막(7)을 전면에 피착한다. 이 때, 실리콘 질화막(7)의 두께는 50㎚ 정도가 생각된다.
그 후, 도 8에 도시한 바와 같이, 반도체 기판(1) 전면에 에치백 처리를 행함으로써, 고전압 동작 영역 A1에 상층 측벽(16)을 저전압 동작 영역 A2에 상층 측벽(26)을 각각 형성한다.
계속해서, 도 9에 도시한 바와 같이, 웨트 에칭을 행하고, 실리콘 산화막(6a, 6b)의 불필요 부분을 제거함으로써, 고전압 동작 영역 A1에 하층 측벽(17), 저전압 동작 영역 A2에 하층 측벽(27)을 각각 형성한다. 그 결과, 상층 측벽(16) 및 하층 측벽(17)을 포함하는 고전압용 MOS 트랜지스터용 측벽과, 상층 측벽(26) 및 하층 측벽(27)을 포함하는 저전압용 MOS 트랜지스터용 측벽이 완성된다.
여기서, 하층 측벽(17)은 일부 불순물 확산 영역(13) 상 및 게이트 전극(12)의 측면 상에 형성되며, 상층 측벽(16)은 하층 측벽(17) 상에 형성되며, 하층 측벽(27)은 일부 불순물 확산 영역(23) 상 및 게이트 전극(22)의 측면 상에 형성되며, 상층 측벽(26)은 하층 측벽(27) 상에 형성된다.
또, 웨트 에칭으로서는 TEOS 산화막이나 HTO막 등을 포함하는 실리콘 산화막(6)에 대해서는 HF액을 이용한다.
실리콘 산화막[6(6a, 6b)]에 대한 웨트 에칭을 실행하면, 실리콘 산화막(6)은 상층 측벽(16, 26)의 측면 단부로부터 게이트 전극(12, 22) 방향에 걸쳐서도 에칭 제거된다.
이 때, 실리콘 산화막(6a)은 실리콘 산화막(6b)보다 두께가 얇기 때문에, 상층 측벽(16)의 측면 단부로부터 게이트 전극(12) 방향으로의 실리콘 산화막(6a)의 침식량 C1이 상층 측벽(26)의 측면 단부로부터 게이트 전극(22) 방향으로의 실리콘 산화막(6b)의 침식량 C2보다 커짐과 함께, 상층 측벽(16)의 최상부로부터 하측으로의 실리콘 산화막(6a)의 침식량 C5가 상층 측벽(26)의 최상부로부터 하측으로의 실리콘 산화막(6b)의 침식량 C6보다 커진다.
그리고, 도 10에 도시한 바와 같이, 동일 도전형의 모든 MOS 트랜지스터에 있어서 공통으로 불순물 이온(8)이 주입하는 소스 드레인 영역 형성 처리를 실행함으로써, 고전압 동작 영역 A1에 소스 드레인 영역(18), LDD 영역[19; 불순물 이온(8)이 주입되어 있지 않은 불순물 확산 영역(13)]이 형성되며, 저전압 동작 영역 A2에 소스 드레인 영역(28), LDD 영역[29 ; 불순물 이온(8)이 주입되어 있지 않은 불순물 확산 영역(23)]이 형성된다. 즉, 고전압용 및 저전압용 MOS 트랜지스터의 채널 영역을 각각 사이에 두고 소스 드레인 영역(18) 및 소스 드레인 영역(28)이 형성된다.
또, 불순물 이온(8) 주입은 도 10에 도시한 바와 같이, 경사 주입으로 행함으로써, 침식량 C1이 침식량 C2보다 큰 것을 이용하여, 고전압 동작 영역 A1에서의 소스 드레인 영역(18)의 게이트 전극(12) 방향으로의 침식량 C3을, 저전압 동작 영역 A2에서의 소스 드레인 영역(28)의 게이트 전극(22) 방향으로의 침식량 C4보다 크게 할 수 있다.
도 11은 불순물 이온(8) 주입을 0도로 행하는 경우의 설명도이다. 도 11에 도시한 바와 같이, 불순물 이온(8)의 주입을 경사 주입으로 행하지 않고 0도로 행하는 경우라도, 상층 측벽(16) 하의 공극(9)에는 불순물 이온(8)을 억지하는 능력은 없다. 따라서, 공극(9)이 저전압 동작 영역 A2보다 고전압 동작 영역 A1쪽이 큰(C1>C2) 쪽, 소스 드레인 영역(18)의 침식량 C3쪽이 소스 드레인 영역(28)의 침식량 C4보다 커진다.
여기서, 불순물 이온(8) 주입의 구체예로서, NMOS 트랜지스터인 경우, 비소 이온을 이용하여, 20 ∼ 70keV의 주입 에너지, 도우즈량 1×1015 ∼ 1×1016/㎠, 주입 각도 0 ∼ 30°로 이온 주입을 행하는 것이 생각된다.
그 외에 또한, 실리사이드 영역 형성이 원인이 되어 소스 드레인 영역(18, 28)과 반도체 기판(1)과의 접합부에서 생기는 누설을 줄이기 위해, 인 이온을 이용하여, 10 ∼ 50keV의 주입 에너지, 도우즈량 5×1012 ∼ 4×1013/㎠, 주입 각도 0 ∼ 30°로 이온 주입을 행하는 것이 생각된다.
또한, 불순물 이온(8) 주입의 구체적인 예로서, PMOS 트랜지스터인 경우, BF2를 이용하여, 10 ∼ 30keV의 주입 에너지, 도우즈량 1×1015 ∼ 1×1016/㎠, 주입 각도 0 ∼ 30°로 이온 주입을 행하는 것이 생각된다.
그 외에 또한, 실리사이드 영역 형성이 원인이 되어 소스 드레인 영역(18, 28)과 반도체 기판(1)과의 접합부에서 생기는 누설을 줄이기 위해서, 붕소 이온을 이용하여, 10 ∼ 50keV의 주입 에너지, 도우즈량 5×1012 ∼ 4×1013/㎠, 주입 각도 0 ∼ 30°로 이온 주입을 행하는 것이 생각된다.
그리고, 도 12에 도시한 바와 같이, 실리사이드 처리를 실행하여, 소스 드레인 영역(18, 28) 표면에 실리사이드 영역(31, 41)을 형성함과 함께, 게이트 전극(12, 22) 표면에 실리사이드층(32, 42)을 형성한다.
도 12에서는 저전압부나 고전압부에도 실리사이드를 형성한 예를 나타냈지만, 고전압부의, 특히 I/O부에서는 ESD(Electro Static Discharge) 내성을 향상시키기 위해서 실리사이드를 설치하지 않은 구조도 있다. 이 구조를 얻기 위해서는, 예를 들면 산화막 등에 의해 원하는 고전압부만 덮은 후, 실리사이드 처리를 행하는 등의 방법이 있다. 또, 실리사이드로서는, 예를 들면 CoSi2, TiSi2, NiSi2 등이 이용된다.
이상의 공정을 거쳐서, 고전압 동작 영역 A1에는 고전압용 MOS 트랜지스터 Q1이 저전압 동작 영역 A2에는 저전압용 MOS 트랜지스터 Q2가 완성된다. 즉, 불순물 이온(8, 14, 24)이 N형인 경우, 고전압용 및 저전압용 NMOS 트랜지스터가 고전압용 MOS 트랜지스터 Q1 및 저전압용 MOS 트랜지스터 Q2로서 완성되고, 불순물 이온(8, 14, 24)이 P형인 경우, 고전압용 및 저전압용 PMOS 트랜지스터가 고전압용 MOS 트랜지스터 Q1 및 저전압용 MOS 트랜지스터 Q2로서 완성된다.
도 13은 실시 형태 1의 제조 방법으로 제조된 반도체 장치의 구조를 나타내는 단면도이다. 이하, 고전압용 MOS 트랜지스터 Q1과 저전압용 MOS 트랜지스터 Q2의 구성 요소의 사이즈 비교는 도 13을 참조하여 행한다.
게이트 절연막(11)의 두께 I1과 게이트 절연막(21)의 두께 I2는 I1>I2가 되고, 상층 측벽(16)의 폭 W1과 상층 측벽(26)의 폭 W2는 W1=W2가 되고, 하층 측벽(17)의 막 두께 D1과 하층 측벽(27)의 막 두께 D2는 D1<D2가 되고, 게이트 전극(12)의 길이 L1과 게이트 전극(22)의 길이 L2는 L1>L2가 되고, 하층 측벽(17)의 침식량 C1과 하층 측벽(27)의 침식량 C2는 C1>C2가 되고, 소스 드레인 영역(18)의 침식량 C3과 소스 드레인 영역(28)의 침식량 C4는 C3>C4가 된다.
이와 같이, 침식량 C1>침식량 C2(C3>C4)의 구조를 실현함으로써, 고전압 동작 영역 A1의 소스 드레인 영역(18, 18)간의 직렬 저항을 저전압 동작 영역 A2의 소스 드레인 영역(28, 28)간의 직렬 저항보다 내릴 수 있는 만큼, 구동 능력의 향상을 도모할 수 있다.
한편, 저전압 동작 영역 A2에서는 침식량 C2를 작게 억제함으로써 소스 드레인 영역(28, 28)간의 거리를 거의 (L2+2 ·W2+2 ·D2)로 설정할 수 있기 때문에, 쇼트 채널 효과가 생기기 어려워 양호한 쇼트 채널 특성을 얻을 수 있다.
도 14는 실시 형태 1의 반도체 장치에서의 MOS 트랜지스터의 게이트 전극과 소스 드레인 영역간의 기생 용량 성분을 나타내는 설명도이다.
도 14에 도시한 바와 같이, 고전압용 MOS 트랜지스터 Q1의 기생 캐패시터 C11 ∼ C13과 저전압용 MOS 트랜지스터 Q2의 기생 캐패시터 C21 ∼ C23을 비교한 경우, 막 두께 D1<막 두께 D2이기 때문에, 용량 크기를 비교하면, C11>C21, C13>C23이 성립된다. 또한, 폭 W1=폭 W2이기 때문에, C12=C22가 된다.
따라서, 저전압용 MOS 트랜지스터 Q2쪽이 고전압용 MOS 트랜지스터 Q1보다도 기생 용량을 작게 억제할 수 있다. 고전압용 및 저전압용 MOS 트랜지스터를 설치하고, 복수종 전압에 대응하는 반도체 장치(LSI)에서는, 통상 저전압용 MOS 트랜지스터 Q2는 내부의 고속 논리부를 담당하기 위해서, 기생 용량을 줄여 고속화하는데 적합하다.
한편, 고속 논리부에서는 얇은 게이트 절연막을 이용하기 때문에, 프린트 기판 등의 보드 상에서 사용되는 고전압과의 인터페이스용이나 플래시 메모리용 제어 회로 등의 고전압을 필요로 하는 회로를 실현할 수 없다.
이러한 고전압을 필요로 하는, 예를 들면 고전압 I/O 회로에서는 외부의 대용량을 구동할 필요가 있어, 트랜지스터 자체의 구동 능력을 우선하여 향상시킬 필요가 있고, 핫 캐리어 내성이 소정의 기준을 만족하도록 설계하면 기생 용량의 증가는 그다지 큰 문제는 아니다.
이하, 도 13을 참조하여 실시 형태 1의 반도체 장치의 효과에 대하여 설명한다.
(1) 동일 도전형 MOS 트랜지스터를 형성하는 경우, 고전압 동작 영역 A1, 저전압 동작 영역 A2 간에서 LDD 주입은 별도의 공정으로 행하고, 에치백에 의한 측벽의 형성은 동시에 행하고, 소스 드레인 영역 형성 처리를 동시에 행하고 있어, 종래로부터 공정수를 거의 증가시키지 않고 실현할 수 있다.
(2) 고전압 동작 영역 A1의 LDD 주입 처리를 하층 측벽 형성용 실리콘 산화막(6) 형성 후에 행하는, 즉 실리콘 산화막(6) 너머로 이온 주입을 행함으로써, 반도체 기판(1) 표면에 트랩 준위가 거의 형성되지 않아, 고전압용 MOS 트랜지스터 Q1의 핫 캐리어 내성이 대폭 향상된다.
(3) 상기 (2)에서 진술한 바와 같이 실리콘 산화막(6) 너머로 불순물 이온 주입을 행하면, 불순물 주입에 손실이 생겨 고전압용 MOS 트랜지스터 Q1의 구동 능력을 저하시킬 우려가 있지만, 상층 측벽막인 실리콘 질화막(7)의 피착 전에 웨트 처리에 의한 전 처리를 행함으로써, 고전압 동작 영역 A1의 실리콘 산화막(6a)만 박막화할 수 있어, 상기한 문제점은 거의 해소할 수 있다.
(4) 상기 (3)에 대하여, 저전압 동작 영역 A2측은 직접[실제로는 게이트 절연막(21) 형성 시에 잔존한 열 산화막을 통해] 불순물 이온이 주입되기 때문에, 주입 에너지를 낮게 해도 상관없이 주입할 수 있다. 따라서, 불순물 확산 영역[23: LDD 영역(29)]을 반도체 기판(1) 표면에서부터 비교적 얕은 영역에 형성할 수 있어, 쇼트 채널 특성(펀치 스루 내성)을 악화시키지는 않는다.
(5) 하층 측벽용 실리콘 산화막(6a) 제거 시에 고전압 동작 영역 A1에서는 하층 측벽(17)의 침식량 C1을 저전압 동작 영역 A2의 하층 측벽(27)의 침식량 C2보다 크게 함으로써, 소스 드레인 영역(18)을 보다 게이트 전극(12)에 가깝게 하여 형성할 수 있기 때문에 고전압용 MOS 트랜지스터 Q1의 구동 능력을 향상시킬 수 있다. 마찬가지로, 실리사이드 영역(31)을 게이트 전극(12)의 엣지 근방에 형성함으로써 고전압용 MOS 트랜지스터 Q1의 구동 능력을 향상시킬 수 있다.
(6) 상기 (5)에 대하여, 저전압 동작 영역 A2의 침식량 C2는 비교적 작으며 충분히 거리를 두고 소스 드레인 영역(28, 28)을 형성할 수 있기 때문에 쇼트 채널 특성이 악화되지는 않는다.
(7) 고전압용 MOS 트랜지스터 Q1의 하층 측벽(17)의 막 두께 D1을 비교적 얇게 형성함으로써, 게이트 전극(12)에 의해 형성되는 전계의 영향을 측벽(16, 17) 하의 LDD 영역(19)에 강하게 미치게 할 수 있어, 고전압용 MOS 트랜지스터 Q1의 구동 능력이 향상된다.
(8) 상기 (7)에 대하여, 저전압용 MOS 트랜지스터 Q2의 하층 측벽(27)의 막 두께 D2를 비교적 두껍게 형성함으로써, 게이트 전극, 소스 드레인 영역 간의 기생 용량을 감소시킬 수 있기 때문에 동작의 고속화가 저소비 전력으로 실현된다.
(9) 저전압 동작 영역 A2는 실리콘 산화막(6) 형성 전에 LDD 주입 처리를 실행함으로써, 낮은 주입 에너지로 불순물 이온 주입을 행하여 샤프 프로파일(농도 변화가 급격함)을 얻을 수 있다. 이 샤프 프로파일을 활용하여 불순물 확산 영역(23)을 형성할 수 있기 때문에, 쇼트 채널 효과에 강하고, 구동 능력이 높은 저전압용 MOS 트랜지스터 Q2를 얻을 수 있다.
(10) 상기 (9)에 대하여, 고전압 동작 영역 A1에서는 실리콘 산화막(6) 너머로 불순물 이온 주입을 행하는 것을 이용하여, 높은 주입 에너지에 의한 이온 주입 처리와 실리콘 산화막(6) 너머로 이온 주입 처리를 적절하게 조합함으로써, 불순물 프로파일은 확대되며, 드레인 영역 단부에서 발생하는 전계 집중을 완화하고, 핫 캐리어 내성을 높일 수 있다.
(다른 형태)
도 9에 나타내는 공정에서, 실리콘 산화막(6a)과 실리콘 산화막(6b)과의 두께 차를 이용하여, 실리콘 산화막(6a)만 완전하게 제거되도록 웨트 에칭을 행함으로써, 도 15에 도시한 바와 같이, 고전압 동작 영역 A1은 상층 측벽(16)만이 측면에 형성되도록 해도 된다.
또한, 도 16에 도시한 바와 같이, 상층 측벽(16) 하에 실리콘 산화막(6a) 일부가 열 산화막(17a)으로서 잔존하는 구조로 해도 된다.
또한, 도 17에 도시한 바와 같이, 하층 측벽(17) 막 두께는 게이트 전극(12)에 인접하는 부분에서의 막 두께 D11은 반도체 기판(1) 표면(불순물 확산 영역: 13) 상에서의 막 두께 D12보다 얇은 구조로 해도 된다. 그리고, D11=0일 때가 도 16의 구조가 된다.
도 15 ∼ 도 17에 나타낸 구조는 모두 도 9에 나타낸 구조보다 고전압 동작 영역 A1의 측벽의 형성폭이 좁아진다. 즉, 도 15의 구성으로는 하층 측벽(17)이 존재하지 않는 만큼, 고전압용 MOS 트랜지스터 Q1의 측벽의 사이즈가 작아지고, 도 16의 구성으로는 형성 폭 방향으로 하층 측벽(17)이 존재하지 않는 만큼, 고전압용 MOS 트랜지스터 Q1의 측벽의 형성 폭이 좁아지고, 도 17의 구조로는 막 두께 D11이 막 두께 D12보다 얇아지는 만큼, 고전압용 MOS 트랜지스터 Q1의 측벽의 형성 폭이 좁아진다.
따라서, 도 15 ∼ 도 17에 나타낸 구조는, 도 9에 나타낸 구조보다 고전압 동작 영역 A1의 측벽의 형성 폭이 좁아지는 만큼, 최종적으로 제조되는 고전압용 MOS 트랜지스터 Q1의 구동 능력을 높일 수 있다.
<실시 형태 2>
실시 형태 1의 제조 방법으로는, 동일 도전형 고전압용 및 저전압용 MOS 트랜지스터를 제조하는 방법을 중심으로 진술하였지만, 실시 형태 2에서는 CMOS 구조의 반도체 장치의 제조 방법에 대하여 진술한다.
CMOS 구조에 있어서, 특히 고전압용 NMOS 트랜지스터의 핫 캐리어 내성의 향상을 중시한 것이 실시 형태 2의 제조 방법이다.
도 18은 실시 형태 2의 반도체 장치의 제조 방법을 나타내는 플로우차트이다. 이하, 도 18을 참조하여 실시 형태 2의 제조 방법의 처리 수순을 설명한다. 또, 도 18에 나타내는 플로우차트는, 실시 형태 1의 도 1 ∼ 도 3에 나타내는 공정을 거쳐, 고전압 동작 영역 A1, 저전압 동작 영역 A2 양쪽에 게이트 절연막 및 게이트 전극이 이미 형성된 후의 처리 수순을 나타내고 있다.
우선, 단계 S11에서 저전압용 NMOS 트랜지스터의 제1 LDD 주입 처리를 행하고, 단계 S12에서 저전압용 PMOS 트랜지스터의 제1 LDD 주입 처리를 행하고, 단계 S13에서 고전압용 PMOS 트랜지스터의 제1 LDD 주입 처리를 행한다.
단계 S11 ∼ S13은 각각 실시 형태 1의 도 4에 나타내는 저전압 동작 영역 A2에서의 제1 LDD 주입 처리에 상당한다(고전압용 PMOS 트랜지스터는 저전압용 MOS 트랜지스터 Q2와 등가인 구성으로 제조한다). NMOS 트랜지스터인 경우에는 불순물 이온(24)으로 N형 불순물 이온이 주입되고, PMOS 트랜지스터인 경우는 불순물 이온(24)으로 P형 불순물이 주입된다. 또, 단계 S11 ∼ S13은 순서는 상관없다. 단계 S11, S12 각각에서 포켓 영역 형성을 위한 포켓 주입 처리를 더불어 실행해도 된다.
다음에, 단계 S14에서 웨트 처리를 이용한 전 처리 실행 후, 단계 S15에서 막을 형성한다. 또, 단계 S15는 실시 형태 1의 도 5에 나타내는 실리콘 산화막(6)의 형성 처리에 상당한다.
그리고, 단계 S16에서 고전압용 NMOS 트랜지스터의 제2 LDD 주입 처리를 하층 측벽막 너머로 행한다. 또, 단계 S16은 실시 형태 1의 도 6에 나타내는 고전압 동작 영역 A1에서의 제2 LDD 주입 처리에 상당한다.
그 후, 단계 S17에서 웨트 처리를 이용한 전 처리 실행 후, 단계 S18에서 상층 측벽막을 형성한 후, 에치백, HF(불산) 처리(웨트 처리) 등의 후 처리를 행하고, 모든 MOS 트랜지스터의 게이트 전극의 측면에 측벽을 형성한다. 또, 단계 S17 및 S18의 처리는 실시 형태 1의 도 7에 나타내는 웨트 처리에 의한 전 처리 및 실리콘 질화막(7)의 형성 처리에 상당하고, 단계 S18의 처리는 실시 형태 1의 도 8 및 도 9에 나타내는 상층 측벽(16) 및 하층 측벽(17) 각각의 형성 처리에 상당한다.
그리고, 단계 S19에서 모든(고전압용 및 저전압용) NMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행하고, 단계 S20에서 모든 PMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행한다.
또, 단계 S19, S20은 실시 형태 1의 도 10에 나타내는 소스 드레인 영역 형성 처리에 상당하고, NMOS 트랜지스터인 경우에는 불순물 이온(8)은 N형 불순물 이온으로, PMOS 트랜지스터인 경우에는 불순물 이온(8)은 P형의 불순물 이온이 된다. 또한, 단계 S19, S20의 처리의 순서는 상관없다.
그 후, 단계 S21에서 실리사이드(샐리사이드)를 소스 드레인 영역의 표면 및 게이트 전극의 표면 등에 형성하여 CMOS 구조를 완성한다. 또, 단계 S21은 실시 형태 1의 도 12에 나타내는 실리사이드 처리에 상당한다.
이와 같이, 실시 형태 2의 제조 방법을 실행함으로써, NMOS 트랜지스터에서만 실시 형태 1에서 진술한 효과가 얻어지는 CMOS 구조의 반도체 장치를 얻을 수 있다.
<실시 형태 3>
실시 형태 3에서는 실시 형태 2와 마찬가지로 CMOS 구조의 반도체 장치의 제조 방법을 진술한다.
CMOS 구조에서, 고전압용 NMOS 트랜지스터 외에 고전압용 PMOS 트랜지스터의 핫 캐리어 내성의 향상을 중시한 것이 실시 형태 3의 제조 방법이다.
도 19는 실시 형태 3의 반도체 장치의 제조 방법을 나타내는 플로우차트이다. 이하, 도 19를 참조하여 실시 형태 3의 제조 방법의 처리 수순을 설명한다. 또, 도 19에 나타내는 플로우차트는, 실시 형태 1의 도 1 ∼ 도 3에 나타내는 공정을 거쳐서, 고전압 동작 영역 A1, 저전압 동작 영역 A2 양쪽에 게이트 절연막 및 게이트 전극이 이미 형성된 후의 처리 수순을 나타내고 있다.
우선, 단계 S31에서 저전압용 NMOS 트랜지스터의 제1 LDD 주입 처리를 행하고, 단계 S32에서 저전압용 PMOS 트랜지스터의 제1 LDD 주입 처리를 행한다.
단계 S31, S32는 각각 실시 형태 1의 도 4에 나타내는 저전압 동작 영역 A2에서의 제1 LDD 주입 처리에 상당한다. 또, 단계 S31, S32 처리의 순서는 상관없고, 단계 S31, S32 각각에서 포켓 영역 형성을 위한 포켓 주입 처리를 더불어 실행해도 된다.
다음에, 단계 S33에서 웨트 처리를 이용한 전 처리 실행 후, 단계 S34에서 하층 측벽막을 형성한다. 또, 단계 S34는 실시 형태 1의 도 5에 나타내는 실리콘 산화막(6)의 형성 처리에 상당한다.
그리고, 단계 S35에서 고전압용 NMOS 트랜지스터의 제2 LDD 주입 처리를 하층 측벽막 너머로 행하고, 단계 S36에서 고전압용 PMOS 트랜지스터의 제2 LDD 주입 처리를 하층 측벽막 너머로 행한다.
또, 단계 S35 및 S36은 실시 형태 1의 도 6에 나타내는 고전압 동작 영역 A1에서의 제2 LDD 주입 처리에 상당한다. 또한, 단계 S35, S36의 처리 순서는 상관없다.
그 후, 단계 S37에서 웨트 처리를 이용한 전 처리 실행 후, 단계 S38에서 상층 측벽막 형성 후, 에치백, HF(불산) 처리 등의 후 처리를 행하고, 모든 MOS 트랜지스터의 게이트 전극 측면에 측벽을 형성한다.
단계 S37 및 S38의 처리는 실시 형태 1의 도 7에 나타내는 웨트 처리에 의한 전 처리 및 실리콘 질화막(7)의 형성 처리에 상당하고, 또한 단계 S38의 처리는 실시 형태 1의 도 8 및 도 9에 나타내는 상층 측벽(16) 및 하층 측벽(17) 각각의 형성 처리에 상당한다.
그리고, 단계 S39에서 모든 NMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행하고, 단계 S40에서 모든 PMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행한다.
또, 단계 S39, S40은 실시 형태 1의 도 10에 나타내는 소스 드레인 영역 형성 처리에 상당하고, 단계 S39, S30의 처리의 순서는 상관없다.
그 후, 단계 S41에서 실리사이드(샐리사이드)를 소스 드레인 영역의 표면 및 게이트 전극 표면 등에 형성하여 CMOS 구조를 완성한다. 또, 단계 S41은 실시 형태 1의 도 12에 나타내는 실리사이드 처리에 상당한다.
이와 같이, 실시 형태 3의 제조 방법을 실행함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터 양쪽에서 실시 형태 1에서 진술한 효과가 얻어지는 CMOS 구조의 반도체 장치를 얻을 수 있다.
<실시 형태 4>
실시 형태 4에서는 실시 형태 2와 마찬가지로, CMOS 구조의 반도체 장치의 제조 방법을 진술한다.
극단적으로 채널 길이가 짧은, 예를 들면 0.18㎛ 이하의 게이트 전극을 갖는 저전압용 MOS 트랜지스터를 형성하는 경우, 저전압용 PMOS 트랜지스터로서는 하층 측벽 너머로 제2 LDD 주입 처리를 행하는 쪽이 동일 주입 에너지인 경우, 제1 LDD 주입 처리보다 LDD 영역을 얕게 형성할 수 있어, 쇼트 채널 특성의 향상을 도모할 수 있다.
CMOS 구조에 있어서, 고전압용 NMOS 트랜지스터의 핫 캐리어 내성의 향상과 저전압용 PMOS 트랜지스터의 쇼트 채널 특성의 향상을 중시한 것이 실시 형태 4의 제조 방법이다.
도 20은 실시 형태 4의 반도체 장치의 제조 방법을 나타내는 플로우차트이다. 이하, 도 20을 참조하여 실시 형태 4의 제조 방법의 처리 수순을 설명한다. 또, 도 20에 나타내는 플로우차트는 실시 형태 1의 도 1 ∼ 도 3에 나타내는 공정을 거쳐, 고전압 동작 영역 A1, 저전압 동작 영역 A2 양쪽에 게이트 절연막 및 게이트 전극이 이미 형성된 후의 처리 수순을 나타내고 있다.
우선, 단계 S51에서 저전압용 NMOS 트랜지스터의 제1 LDD 주입 처리를 행하고 단계 S52에서 고전압용 PMOS 트랜지스터의 제1 LDD 주입 처리를 행한다.
단계 S51, S52는 각각 실시 형태 1의 도 4에 나타내는 저전압 동작 영역 A2에서의 제1 LDD 주입 처리에 상당한다(고전압용 PMOS 트랜지스터는 저전압용 MOS 트랜지스터 Q2와 등가인 구성으로 제조한다). 또, 단계 S51, S52 처리의 순서는 상관없고, 단계 S51에서 포켓 영역 형성을 위한 포켓 주입 처리를 더불어 실행해도 된다.
다음에, 단계 S53에서 웨트 처리를 이용한 전 처리 실행 후, 단계 S54에서 하층 측벽막을 형성한다. 또, 단계 S54는 실시 형태 1의 도 5에 나타내는 실리콘 산화막(6)의 형성 처리에 상당한다.
그리고, 단계 S55에서 저전압용 PMOS 트랜지스터의 제2 LDD 주입 처리를 하층 측벽막 너머로 행하고, 단계 S56에서, 고전압용 NMOS 트랜지스터의 제2 LDD 주입 처리를 하층 측벽막 너머로 행한다.
또, 단계 S55 및 S56은 실시 형태 1의 도 6에 나타내는 고전압 동작 영역 A1에서의 제2 LDD 주입 처리에 상당한다(저전압용 PMOS 트랜지스터는 실시 형태 1의 고전압용 MOS 트랜지스터 Q1과 등가인 구성으로 제조한다). 또, 단계 S55, S56 처리의 순서는 상관없고, 단계 S55에서 포켓 영역 형성을 위한 포켓 주입 처리를 더불어 실행해도 된다.
그 후, 단계 S57에서 웨트 처리를 이용한 전 처리 실행 후, 단계 S58에서 상층 측벽막 형성 후, 에치백, HF(불산) 처리 등의 후 처리를 행하고, 모든 MOS 트랜지스터의 게이트 전극 측면에 측벽을 형성한다.
단계 S57 및 S58의 처리는 실시 형태 1의 도 7에 나타내는 웨트 처리에 의한 전 처리 및 실리콘 질화막(7) 형성 처리에 상당하고, 또한 단계 S58의 처리는 실시 형태 1의 도 8 및 도 9에 나타내는 상층 측벽(16) 및 하층 측벽(17) 각각의 형성 처리에 상당한다.
그리고, 단계 S59에서 모든 NMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행하고, 단계 S60에서 모든 PMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행한다.
또, 단계 S59, S60은 실시 형태 1의 도 10에 나타내는 소스 드레인 영역 형성 처리에 상당하고, 단계 S59, S60 처리의 순서는 상관없다.
그 후, 단계 S61에서 실리사이드(샐리사이드)를 소스 드레인 영역 표면 및 게이트 전극 표면 등에 형성하여 CMOS 구조를 완성한다. 또, 단계 S61은 실시 형태 1의 도 12에 나타내는 실리사이드 처리에 상당한다.
이와 같이, 실시 형태 4의 제조 방법을 실행함으로써, NMOS 트랜지스터에서 실시 형태 1에서 진술한 효과가 얻어지고, 저전압용 PMOS 트랜지스터에서 쇼트 채널 특성의 향상을 도모한 CMOS 구조의 반도체 장치를 얻을 수 있다.
<실시 형태 5>
실시 형태 5에서는 실시 형태 2와 마찬가지로 CMOS 구조의 반도체 장치의 제조 방법을 진술한다.
CMOS 구조에 있어서, 고전압용 NMOS 트랜지스터 및 고전압용 PMOS 트랜지스터의 핫 캐리어 내성의 향상과 저전압용 PMOS 트랜지스터의 쇼트 채널 특성의 향상을 중시한 것이 실시 형태 5의 제조 방법이다.
도 21은 실시 형태 5의 반도체 장치의 제조 방법을 나타내는 플로우차트이다. 이하, 도 21을 참조하여 실시 형태 5의 제조 방법의 처리 수순을 설명한다. 또, 도 21에 나타내는 플로우차트는, 실시 형태 1의 도 1 ∼ 도 3에 나타내는 공정을 거쳐, 고전압 동작 영역 A1, 저전압 동작 영역 A2 양쪽에 게이트 절연막 및 게이트 전극이 이미 형성된 후의 처리 수순을 나타내고 있다.
우선, 단계 S71에서 저전압용 NMOS 트랜지스터의 제1 LDD 주입 처리를 행한다. 또, 단계 S71은 실시 형태 1의 도 4에 나타내는 저전압 동작 영역 A2에서의 제1 LDD 주입 처리에 상당한다. 또한, 단계 S71에서 포켓 영역 형성을 위한 포켓 주입 처리를 더불어 실행해도 된다.
다음에, 단계 S72에서 웨트 처리를 이용한 전 처리 실행 후, 단계 S73에서 하층 측벽막을 형성한다. 또, 단계 S73은 실시 형태 1의 도 5에서 나타내는 실리콘 산화막(6) 형성 처리에 상당한다.
그리고, 단계 S74에서 저전압용 PMOS 트랜지스터의 제2 LDD 주입 처리를 하층 측벽막 너머로 행하고, 단계 S75에서 고전압용 NMOS 트랜지스터의 제2 LDD 주입 처리를 하층 측벽막 너머로 행하고, 단계 S76에서 고전압용 PMOS 트랜지스터의 제2 LDD 주입 처리를 하층 측벽막 너머로 행한다.
단계 S74 ∼ S76은 실시 형태 1의 도 6에서 나타내는 고전압 동작 영역 A1에서의 제2 LDD 주입 처리에 상당한다(저전압용 PMOS 트랜지스터는 실시 형태 1의 고전압용 MOS 트랜지스터 Q1과 등가인 구성으로 제조한다). 또, 단계 S74 ∼ S76 처리의 순서는 상관없고, 단계 S74에서 포켓 영역 형성을 위한 포켓 주입 처리를 더불어 실행해도 된다.
그 후, 단계 S77에서 웨트 처리를 이용한 전 처리 실행 후, 단계 S78에서 상층 측벽막을 형성한 후, 에치백, HF(불산) 처리 등의 후 처리를 행하고, 모든 MOS 트랜지스터의 게이트 전극의 측면에 측벽을 형성한다.
단계 S77 및 S78의 처리는 실시 형태 1의 도 7에 나타내는 웨트 처리에 의한 전 처리 및 실리콘 질화막(7)의 형성 처리에 상당하고 또한 단계 S78의 처리는 실시 형태 1의 도 8 및 도 9에 나타내는 상층 측벽(16) 및 하층 측벽(17) 각각의 형성 처리에 상당한다.
그리고, 단계 S79에서 모든 NMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행하고, 단계 S80에서 모든 PMOS 트랜지스터에 대한 소스 드레인 영역 형성 처리를 실행한다. 또, 단계 S79, S80의 처리의 순서는 상관없다. 또, 단계 S79, S80은 실시 형태 1의 도 10에서 나타내는 소스 드레인 영역 형성 처리에 상당한다.
그 후, 단계 S81에서 실리사이드(샐리사이드)를 소스 드레인 영역의 표면 및 게이트 전극의 표면 등에 형성하여 CMOS 구조를 완성한다. 또, 단계 S81은 실시 형태 1의 도 12에 나타내는 실리사이드 처리에 상당한다.
이와 같이, 실시 형태 5의 제조 방법을 실행함으로써, NMOS 트랜지스터 및 고전압용 PMOS 트랜지스터에서 실시 형태 1에서 진술한 효과가 얻어져, 저전압용 PMOS 트랜지스터에서 쇼트 채널 특성의 향상을 도모한 CMOS 구조의 반도체 장치를 얻을 수 있다.
<실시 형태 6>
도 22는 본 발명의 실시 형태 6인 반도체 장치의 구조를 나타내는 단면도이다. 도 22에 도시한 바와 같이, 도 13에 나타낸 실시 형태 1의 반도체 장치에 비하여, 반도체 기판(1)이 SOI 기판[실리콘 기판(51), 매립 산화막(52) 및 SOI층(53)]으로 대체되고 있는 점, 고전압용 MOS 트랜지스터 Q3의 소스 드레인 영역(18) 및 저전압용 MOS 트랜지스터 Q4의 소스 드레인 영역(28)이 SOI층(53)의 표면에서부터 이면에 걸쳐 형성되어 있는 점이 다르다. 다른 구성은 도 13에 나타낸 실시 형태 1과 마찬가지이므로 설명은 생략한다.
도 22에 나타내는 SOI 구조에서는 기생 바이폴라 트랜지스터 효과에 의해서 핫 캐리어 내성을 높이는 것이 매우 어렵고, 특히 고전압 동작 영역 A1에 형성되는 고전압용 MOS 트랜지스터 Q3에서 현저하였다.
그러나, 실시 형태 1의 반도체 장치의 제조 방법을 SOI 기판 상에서 실행함으로써, 실시 형태 1과 마찬가지인 효과를 얻을 수 있다.
또한, 고전압용 MOS 트랜지스터 Q3의 특성을 보다 높이기 위해서, SOI층(53)에서 MOS 트랜지스터의 바디 영역의 전위를 고정하는 바디 고정 구조를 적용하면 효과적이다.
도 23은 부분 트렌치 분리에 의한 SOI 구조를 나타내는 단면도이다. 도 23에 도시한 바와 같이, SOI층(53)의 각 트랜지스터 형성 영역은 하층부에 웰 영역이 형성되는 부분 산화막(131)에 의해서 분리된다. 그리고, NMOS 트랜지스터간을 분리하는 부분 산화막(131) 하층에 p형 웰 영역(111)이 형성되며, PMOS 트랜지스터간을 분리하는 부분 산화막(131) 하층에 n형 웰 영역(112)이 형성되며, NMOS 트랜지스터, PMOS 트랜지스터간을 분리하는 부분 산화막(131) 하층에 p형의 웰 영역(111 ; NMOS 트랜지스터측) 및 n형 웰 영역(112 ; PMOS 트랜지스터측)이 형성된다. 또, 웰 영역(111)은 NMOS 트랜지스터군의 드레인 영역(105) 및 소스 영역(106)을 둘러싸도록 형성되며, 웰 영역(112)은 PMOS 트랜지스터군의 드레인 영역(105) 및 소스 영역(106)을 둘러싸도록 형성된다. 그리고, SOI층(53) 상을 층간 절연막(104)으로 덮고 있다.
이러한 구조에 있어서, 부분 산화막(131)에 의해 다른 트랜지스터로부터 분리되는 1 단위의 MOS 트랜지스터는 SOI층(53) 중에 형성되는 드레인 영역(105), 소스 영역(106) 및 채널 형성 영역(107), 채널 형성 영역(107) 상에 형성되는 게이트 산화막(108), 게이트 산화막(108) 상에 형성되는 게이트 전극(109)을 포함한다. 또한, 층간 절연막(104) 상에 형성된 배선층(122)은 층간 절연막(104) 중에 설치된 컨택트(121)를 통해 드레인 영역(105) 혹은 소스 영역(106)과 전기적으로 접속된다.
또한, SOI층(53) 중 웰 영역(111) 간에 바디 영역(도 23에서는 도시하지 않음)이 형성되며, 바디 영역은 인접하는 웰 영역(111)에 접하고 있다. 그리고, 층간 절연막(104) 상에 형성된 바디 영역용 배선층(도 23에서는 도시하지 않음)은 층간 절연막(104) 중에 설치된 바디 컨택트(도 23에서는 도시하지 않음)를 통해 바디 영역과 전기적으로 접속된다.
이와 같이, 부분 트렌치 분리 구조의 반도체 장치에서는 도 23에 도시한 바와 같이, 소자 분리 영역의 부분 산화막(131)이 SOI층(53) 하부에까지 도달하지 않고, 분리 대상이 되는 트랜지스터의 채널 형성 영역과 동일한 도전형 불순물이 도입된 웰 영역(111, 112)이 부분 산화막(131) 하층에 설치되어 있다.
따라서, 각 트랜지스터의 기판 전위의 고정을 바디 영역용 배선층, 바디 컨택트, 고농도의 바디 영역 및 웰 영역(111)을 통해 행할 수 있다. 또, PMOS 트랜지스터측도 마찬가지로, 바디 영역을 통해 각 트랜지스터 기판 전위를 고정할 수 있다.
또, 상술한 부분 트렌치 분리 구조에 대해서는, 예를 들면 특원평 11-177091호, 특원 2000-39484호, Y. Hirano et al. "Bulk-Layout-Compatible 0.18㎛ SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI)" 1999 IEEE International SOI Conference, Oct. 1999 등에 개시되어 있다.
<실시 형태 7>
하층 측벽막을 TEOS 산화막으로 형성하는 경우, 예를 들면 비교적 저온인 700℃에서 피착하면, 그 이전의 LDD 주입 처리로 형성한 불순물 확산 영역, 채널 혹은 포켓 영역에 주입된 불순물이 TED(Transient Enhanced Diffusion) 현상에 의해 이상하게 확산하는 문제점이 생긴다.
이 문제점을 해소하기 위해서, 예를 들면 TEOS 산화막 형성 전에 비교적 고온인 900℃의 질소 분위기 하에서 30분 정도의 RTA(Rapid Thermal Annealing: 제1 RTA)를 행하는 것이 바람직하다.
상층 측벽막을 실리콘 질화막으로 형성하는 경우에 720℃ 정도로 피착하면 상기한 바와 마찬가지 이유에서 TED 현상이 생긴다는 문제점이 있어, 이 문제점을 해소하기 위해서 RTA(제2 RTA)를 행하는 것이 바람직하다.
상기 RTA 처리를 제조 공정 중에 포함시키는 것이 실시 형태 7의 반도체 장치의 제조 방법이다. 단지, 제2 RTA 처리는 반드시 필요하지는 않고 중요한 것은 제1 RTA 처리이다.
제1 RTA 처리의 타이밍은, 도 18에 나타낸 실시 형태 2의 제조 방법으로 행하는 경우, 단계 S15 직전이 이상적이만, RTA 처리에 의해 확산 정도가 증가하여 쇼트 채널 특성의 저하가 우려되는 경우에는 단계 S12 혹은 S13 직전에 행해도 된다. 또한, 제2 RTA 처리의 타이밍은 단계 S18 직전이 바람직하다.
제1 RTA 처리의 타이밍은, 도 19에 나타낸 실시 형태 3의 제조 방법으로 행하는 경우, 단계 S34 직전이 이상적이만, 상술한 바와 같이 쇼트 채널 특성의 저하가 우려되는 경우에는 단계 S32 직전에 행해도 된다. 또한, 제2 RTA 처리의 타이밍은 단계 S38 직전이 바람직하다.
제1 RTA 처리의 타이밍은, 도 20에 나타낸 실시 형태 4의 제조 방법으로 행하는 경우, 단계 S54 직전이 이상적이만, 상술한 바와 같이 쇼트 채널 특성의 저하가 우려되는 경우에는 단계 S52 직전에 행해도 된다. 또한, 제2 RTA 처리의 타이밍은 단계 S58 직전이 바람직하다.
제1 RTA 처리의 타이밍은, 도 21에 나타낸 실시 형태 5의 제조 방법으로 행하는 경우, 단계 S73 직전이 이상적이며, 제2 RTA 처리의 타이밍은 단계 S78 직전이 바람직하다.
<실시 형태 8>
하층 측벽막을 HTO막으로 형성하는 경우, 비교적 고온인 750 ∼ 850℃에서 피착되기 때문에, 반도체 기판(1)과 하층 측벽막과의 계면에서의 트랩 준위를 보다 줄일 수 있어, 고전압용 MOS 트랜지스터 Q1의 핫 캐리어 내성을 더욱 향상시킬 수 있다.
또, 하층 측벽막을 TEOS 산화막으로 형성해도 HTO막보다는 뒤떨어지지만 핫 캐리어 내성을 향상시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치에 있어서, 제1 트랜지스터의 측벽이 제2 트랜지스터의 측벽에 비하여 형성폭이 좁고 형성 높이가 낮게 형성되어 있고, 제1 트랜지스터는 제2 트랜지스터에 비하여 구동 능력이 높은 것이 얻어지고, 제2 트랜지스터는 제1 트랜지스터에 비하여 기생 용량이 낮은 것이 얻어진다.
따라서, 제1 트랜지스터를 고전압 동작용으로, 제2 트랜지스터를 저전압 동작용으로 이용함으로써, 고전압용, 저전압용 절연 게이트형 트랜지스터 양쪽의 동작 특성을 최적화한 반도체 장치를 얻을 수 있다.
본 발명에 따른 반도체 장치에 있어서, 제1 트랜지스터의 측벽의 하층 측벽의 막 두께를, 제2 트랜지스터의 하층 측벽의 막 두께보다 얇게 형성함으로써, 제1 및 제2 트랜지스터의 측벽 간에서 형성 폭 및 형성 높이를 비교적 용이하게 변경할 수 있다.
본 발명에 따른 반도체 장치의 구조에 의해서, 제1 트랜지스터는 채널 영역의 실효 채널 길이를 짧게 함으로써, 보다 한층 구동 능력의 향상을 도모할 수 있다.
본 발명에 따른 반도체 장치는, 제1 막 두께를 제2 막 두께보다 얇게 하고 제1 트랜지스터의 측벽의 형성 폭을 보다 좁게 함으로써, 제1 트랜지스터의 게이트 전극에 의해 형성되는 전계의 영향을 측벽 하의 소스 드레인 영역에 강하게 미치게 할 수 있어, 제1 트랜지스터의 구동 능력을 높일 수 있다.
본 발명에 따른 반도체 장치에 있어서, 제1 트랜지스터의 측벽은 제2 측벽에 비하여 하층 측벽만큼, 형성 폭을 좁게 함으로써, 제1 트랜지스터의 게이트 전극에 의해 형성되는 전계의 영향을 측벽 하의 소스 드레인 영역에 강하게 미치게 할 수 있어, 제1 트랜지스터의 구동 능력을 높일 수 있다.
본 발명에 따른 반도체 장치에 있어서, 제1 트랜지스터의 측벽은 형성 폭 방향으로 하층 측벽을 갖지 않는 만큼, 형성 폭을 제2 측벽의 형성 폭보다 좁게 함으로써, 제1 트랜지스터의 게이트 전극에 의해 형성되는 전계의 영향을 측벽 하의 소스 드레인 영역에 강하기 미치게 할 수 있어 제1 트랜지스터의 구동 능력을 높일 수 있다.
본 발명에 따른 반도체 장치는, SOI 기판 상에서도 고전압용, 저전압용 절연 게이트형 트랜지스터 양쪽의 동작 특성을 최적화한 반도체 장치를 얻을 수 있다.
본 발명에 따른 반도체 장치는, 도전형식이 N형인 절연 게이트형 트랜지스터에 있어서, 제1 트랜지스터와 제2 트랜지스터를 구분하여 사용할 수 있다.
본 발명에 따른 반도체 장치는, 도전형식이 P형인 절연 게이트형 트랜지스터에 있어서, 제1 트랜지스터와 제2 트랜지스터를 구분하여 사용할 수 있다.
본 발명에서의 반도체 장치의 제조 방법은, 단계 (e)에서 제1 영역만 제1 게이트 전극을 마스크로 하여, 하층 측벽막 너머로 불순물을 도입하여 제1 불순물 확산 영역을 형성하기 때문에, 반도체 기판 표면에서의 트랩 준위의 형성이 억제되는 만큼, 제1 트랜지스터의 핫 캐리어 내성을 향상시킬 수 있다.
또한, 하층 측벽막 너머로 불순물을 도입하기 때문에, 직접 불순물을 도입하는 경우에 비하여, 동일한 주입 에너지의 조건 하에서는 LDD 영역이 되는 제1 불순물 확산 영역을 비교적 얕게 형성할 수 있어, 쇼트 채널 효과가 생기기 어려운 양호한 쇼트 채널 특성을 얻을 수 있다.
또한, 본 반도체 장치의 제조 방법은, 제1 및 제2 불순물 확산 영역을 형성하는 단계 (e) 및 (c) 이외는 제1 및 제2 트랜지스터 간에서 공통으로 실효 가능한 단계를 포함하므로, 공정수를 필요 최소한으로 억제할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의해, 핫 캐리어 내성의 향상을 도모한 고전압용 NMOS 트랜지스터를 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의해, 핫 캐리어 내성의 향상을 도모한 고전압용 NMOS 트랜지스터 및 고전압용 PMOS 트랜지스터를 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의해, 핫 캐리어 내성의 향상을 도모한 고전압용 NMOS 트랜지스터와, 쇼트 채널 특성의 향상을 도모한 저전압용 PMOS 트랜지스터를 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의해, 핫 캐리어 내성의 향상을 도모한 고전압용 NMOS 트랜지스터 및 고전압용 PMOS 트랜지스터와, 쇼트 채널 특성의 향상을 도모한 저전압용 PMOS 트랜지스터를 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 하층 측벽막을 형성하는 단계 (d) 전에 단계 (j)의 RTA 처리를 실행함으로써, 단계 (d)를 행할 때 생기는 TED(Transient Enhanced Diffusion) 현상을 효과적으로 억제할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (d)에서 TEOS를 구성 재료로서 하층 측벽막을 형성함으로써, 하층 측벽막과 반도체 기판과의 계면의 트랩 준위를 보다 감소시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (d)에서 고온 열 CVD 산화막을 구성 재료로서 하층 측벽막을 형성함으로써, 하층 측벽막과 반도체 기판과의 계면의 트랩 준위를 보다 감소시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (k)에서 웨트 처리를 이용한 전 처리를 실행함으로써, 단계 (e)에서 불순물이 주입된 하층 측벽막의 제1 영역에서 막 두께의 감소가 생기기 때문에, 하층 측벽막에서의 제1 영역의 막 두께가 제2 영역의 막 두께보다 얇아진다.
그 결과, 제1 트랜지스터의 측벽(제1 하층 및 상층 측벽)이 제2 트랜지스터의 측벽(제2 하층 및 상층 측벽)에 비하여 형성 폭이 좁고 형성 높이가 낮게 형성되기 때문에, 제1 트랜지스터는 제2 트랜지스터에 비하여 구동 능력이 높은 것이 얻어지고, 제2 트랜지스터는 제1 트랜지스터에 비하여 기생 용량이 낮은 것이 얻어진다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (h)에서 웨트 에칭에 의해 하층 측벽막을 제거하기 위해서, 하층 측벽막을 제1 및 제2 상층 측벽 단부로부터 제1 및 제2 게이트 전극 방향에 걸쳐서 각각 에칭할 수 있다.
따라서, 하층 측벽막에서의 제1 영역의 막 두께가 제2 영역의 막 두께보다 얇은 것을 이용하여, 제1 하층 측벽 단부의 제1 상층 측벽 단부로부터의 제1 게이트 전극 방향으로의 침식량을 제2 하층 측벽 단부의 제2 상층 측벽 단부로부터의 제2 게이트 전극 방향으로의 침식량보다 크게 할 수 있다.
그 결과, 단계 (i)에서 형성되는 제1 및 제2 소스 드레인 영역은 제1 소스 드레인 영역의 제1 측벽 단부로부터 제1 게이트 전극 방향으로의 형성 길이가 제2 소스 드레인 영역의 제2 측벽 단부로부터 제2 게이트 전극 방향으로의 형성 길이보다 길어지기 때문에, 채널 영역의 실효 채널 길이를 보다 짧게 함으로써, 한층 더 구동 능력의 향상을 도모한 제1 트랜지스터를 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (e)에서 제1 불순물 확산 영역에 질소를 도입함으로써, 하층 측벽 하의 반도체 기판과의 계면의 트랩 준위를 보다 감소시킬 수 있다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 12는 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 실시 형태 1의 제조 방법으로 제조된 반도체 장치의 구조를 나타내는 단면도.
도 14는 실시 형태 1의 MOS 트랜지스터의 게이트 전극과 소스 드레인 영역 간의 기생 용량 성분을 나타내는 설명도.
도 15는 도 9에 나타내는 공정에서의 하층 측벽 형성예(그 1)를 나타내는 단면도.
도 16은 도 9에 나타내는 공정에서의 하층 측벽 형성예(그 2)를 나타내는 단면도.
도 17은 도 9에 나타내는 공정에서의 하층 측벽 형성예(그 3)를 나타내는 단면도.
도 18은 실시 형태 2의 반도체 장치의 제조 방법을 나타내는 플로우차트.
도 19는 실시 형태 3의 반도체 장치의 제조 방법을 나타내는 플로우차트.
도 20은 실시 형태 4의 반도체 장치의 제조 방법을 나타내는 플로우차트.
도 21은 실시 형태 5의 반도체 장치의 제조 방법을 나타내는 플로우차트.
도 22는 본 발명의 실시 형태 6인 반도체 장치의 구조를 나타내는 단면도.
도 23은 실시 형태 6의 부분 트렌치 분리 구조를 나타내는 단면도.
도 24는 종래의 반도체 장치의 제조 방법을 나타내는 단면도.
도 25는 종래의 반도체 장치의 제조 방법을 나타내는 단면도.
도 26은 종래의 반도체 장치의 제조 방법을 나타내는 단면도.
도 27은 종래의 반도체 장치의 제조 방법을 나타내는 단면도.
도 28은 종래의 반도체 장치의 제조 방법을 나타내는 단면도.
도 29는 종래의 제조 방법을 이용하여 CMOS 구조의 반도체 장치를 얻는 경우의 제조 수순을 나타내는 플로우차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
6, 6a, 6b : 실리콘 산화막
7 : 실리콘 질화막
8, 14, 15 : 불순물 이온
13, 23 : 불순물 확산 영역
15, 25 : 레지스트
16, 26 : 상층 측벽
17, 27 : 하층 측벽
18, 28 : 소스 드레인 영역
19, 29 : LDD 영역
31, 41 : 실리사이드 영역
32, 42 : 실리사이드층
51 : 실리콘 기판
52 : 매립 산화막
53 : SOI층
A1 : 고전압 동작 영역
A2 : 저전압 동작 영역
Q1, Q3 : 고전압용 MOS 트랜지스터
Q2, Q4 : 저전압용 MOS 트랜지스터

Claims (3)

  1. 반도체 기판에 제조하는 절연 게이트형의 제1 및 제2 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 제1 및 제2 트랜지스터는, 각각,
    상기 반도체 기판 상에 선택적으로 형성된 게이트 절연막 - 상기 게이트 절연막 아래의 상기 반도체 기판의 표면이 채널 영역으로서 규정됨 - 과,
    상기 게이트 절연막 상에 형성된 단일 구조의 게이트 전극과,
    상기 게이트 전극의 측면에 인접하여 형성된 측벽과,
    상기 반도체 기판의 표면 내에 상기 채널 영역을 사이에 두고 형성된 소스 드레인 영역을 포함하고,
    상기 제1 트랜지스터의 상기 측벽은, 상기 제2 트랜지스터의 상기 측벽에 비하여, 형성 폭이 좁고 형성 높이가 낮으며,
    상기 제1 트랜지스터의 상기 게이트 절연막은, 상기 제2 트랜지스터의 상기 게이트 절연막보다 두꺼운 막 두께를 가지고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터의 상기 측벽은 각각, 상기 게이트 전극의 측면 상 및 상기 반도체 기판의 표면 상에 형성되는 하층 측벽과 상기 하층 측벽 상에 형성되는 상층 측벽을 포함하고,
    상기 제1 트랜지스터의 상기 측벽의 상기 하층 측벽의 막 두께는 상기 제2 트랜지스터의 상기 하층 측벽의 막 두께보다 얇은 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판에 제조하는 절연 게이트형 제1 및 제2 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,
    (a) 상기 반도체 기판 상의 제1 및 제2 영역에 제1 및 제2 게이트 절연막을 각각 형성하는 단계 - 상기 제1 및 제2 게이트 절연막 아래의 상기 반도체 기판의 표면이 제1 및 제2 채널 영역으로서 규정됨 - 와,
    (b) 상기 제1 및 제2 게이트 절연막 상에 제1 및 제2 게이트 전극을 각각 형성하는 단계와,
    (c) 상기 제2 영역만 상기 제2 게이트 전극을 마스크로 하여 불순물을 도입하여 제2 불순물 확산 영역을 형성하는 단계와,
    (d) 전면에 하층 측벽막을 형성하는 단계와,
    (e) 상기 제1 영역만 상기 제1 게이트 전극을 마스크로 하여, 상기 하층 측벽막 너머로 불순물을 도입하여 제1 불순물 확산 영역을 형성하는 단계와,
    (f) 전면에 상층 측벽막을 형성하는 단계와,
    (g) 상기 상층 측벽막에 대하여 에치백 처리를 실시하고, 상기 제1 및 제2 게이트 전극의 측면에 상기 하층 측벽막을 사이에 두고 제1 및 제2 상층 측벽을 형성하는 단계와,
    (h) 상기 하층 측벽막을 선택적으로 제거하여, 상기 제1 및 제2 게이트 전극의 측면 상 및 상기 제1 및 제2 상층 측벽 하에서의 상기 반도체 기판의 표면 상에 제1 및 제2 하층 측벽을 형성하는 단계와,
    (i) 상기 제1 상층 및 하층 측벽 및 상기 제1 게이트 전극을 마스크로 하여 불순물을 도입하여 제1 소스 드레인 영역을 형성함과 함께, 상기 제2 상층 및 하층 측벽 및 상기 제2 게이트 전극을 마스크로 하여 불순물을 도입하여 제2 소스 드레인 영역을 형성하는 단계
    를 포함하고,
    상기 제1 소스 드레인 영역에 상기 제1 게이트 전극 방향에 인접하는 상기 제1 불순물 확산 영역이 제1 LDD 영역에, 상기 제2 소스 드레인 영역에 상기 제2 게이트 전극 방향에 인접하는 상기 제2 불순물 확산 영역이 제2 LDD 영역에 규정되며,
    상기 제1 트랜지스터는 상기 제1 게이트 절연막, 상기 제1 게이트 전극, 상기 제1 상층 측벽, 상기 제1 하층 측벽, 상기 제1 소스 드레인 영역, 상기 제1 LDD 영역을 포함하며, 상기 제2 트랜지스터는 상기 제2 게이트 절연막, 상기 제2 게이트 전극, 상기 제2 상층 측벽, 상기 제2 하층 측벽, 상기 제2 소스 드레인 영역, 상기 제2 LDD 영역을 포함하는 반도체 장치의 제조 방법.
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