KR100497036B1 - 반도체장치 및 그 제조방법 - Google Patents

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KR100497036B1
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 절연 게이트형 트랜지스터 및 절연 게이트형 용량 각각의 전기적 특성을 동시에 열화시키지 않는 구조의 반도체장치 및 그 제조방법을 얻는다. NMOS 형성영역 A1 및 PMOS 형성영역 A2에 각각 형성되는 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2는, N+소스·드레인영역(14) 및 P+소스·드레인영역(24)의 연장부(14e 및 24e)의 근방영역에서 P-포켓영역(17) 및 N-포켓영역(27)을 각각 갖는다. 한편, N형 가변용량 형성영역 A3 및 P형 가변용량 형성영역 A4에 형성되는 각각 형성되는 N형 가변용량 C1 및 P형 가변용량 C2는, P-포켓영역(17) 및 N-포켓영역(27)에 해당하는 추출전극영역 인접 역도전형 영역을 가지고 있지 않다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
게이트길이가 서브쿼터미크론 이하의 트랜지스터에서는, 쇼트채널효과를 억제하기 위해서, 포켓영역을 형성하는 포켓주입공정을 실행하고 있다. 포켓주입은 NUDC(Non Uniformly Doped Channel)주입이라고도 불리고 있다.
도 36은 포켓주입공정을 나타낸 단면도이다. 이 도면에 나타낸 것처럼, CMOS 트랜지스터를 형성할 때에, 반도체기판(101)의 상층부에 설치된 분리절연막(102)에 의해 NMOS 형성영역 A11 및 PMOS 형성영역 A12가 소자 분리된다.
NMOS 형성영역 A11에서, P웰 영역(111)의 표면상에 게이트산화막(112) 및 게이트전극(113)이 형성되고, 이 게이트전극(113)을 마스크로 하여서 P형 불순물이온(103)을 주입하여 확산함으로써, NMOS 트랜지스터의 포켓영역이 되는 P형 불순물 주입영역(119)을 형성한다.
마찬가지로, PMOS 형성영역 A12에서, N웰 영역(121)의 표면상에 게이트산화막(122) 및 게이트전극(123)이 형성되어 있고, 이 게이트전극(123)을 마스크로 하여서 N형 불순물이온(104)을 주입하여 확산함으로써, PMOS 트랜지스터의 포켓영역이 되는 N형 불순물 주입영역(129)을 형성한다.
즉, NMOS 형성영역 A11 및 PMOS 형성영역 A12 각각에서, 각 MOS 트랜지스터의 채널영역과 같은 도전형의 불순물을 주입하는 것이 포켓주입공정이다. 이 포켓주입공정에 의해서 채널길이방향의 불순물 분포가 불균일하게 되어, 게이트길이가 짧게 되는 만큼, 실효적인 채널 불순물 농도가 높아지고, 그 결과, 쇼트채널효과를 억제할 수 있다.
도 37은 포켓주입공정 후의 CMOS 트랜지스터 완성상태를 나타낸 단면도이다.
이 도면에 나타낸 것처럼, NMOS 형성영역 A11에서, 게이트전극(113)의 아래쪽의 채널영역을 삽입하여 N+소스·드레인영역(114, 114)이 형성되어, N+소스·드레인영역(114, 114)사이에서 대향하는 선단영역이 각각 연장부(114e)가 된다.
그리고, 연장부(114e)의 근방영역에서, 연장부(114e)에서 채널영역의 일부에 걸쳐서, P형 불순물 주입영역(119)이 P-포켓영역(117)으로서 잔존한다. 또한, 게이트전극(113)의 양측면에는 측벽(116, 116)이 각각 형성된다.
이와 같이, 게이트산화막(112), 게이트전극(113), N+소스·드레인영역(114),측벽(116) 및 P-포켓영역(117)에 의해서 NMOS 트랜지스터 Q11이 형성된다.
PMOS 형성영역 A12에서, 게이트전극(123)의 아래쪽의 채널영역을 삽입하여 P+소스·드레인영역(124, 124)이 형성되고, P+소스·드레인영역(124, 124) 사이에서 대향하는 선단영역이 각각 연장부(124e)가 된다.
그리고, 연장부(124e)의 근방영역에서, 연장부(124e)로부터 채널영역의 일부에 걸쳐서, N형 불순물 주입영역(129)이 N-포켓영역(127)으로서 잔존한다. 또한, 게이트전극(123)의 양측면에는 측벽(126, 126)이 각각 형성된다.
이와 같이, 게이트산화막(122), 게이트전극(123), P+소스·드레인영역(124), 측벽(126) 및 N-포켓영역(127)에 의해서 PMOS 트랜지스터 Q12가 형성된다.
한편, 고주파 아날로그회로 또는 고속 디지털 회로에서는, 인덕터(L)와 가변용량(C)을 사용하여 LC형의 VCO(Voltage Controled Oscillator; 전압제어발진기)를 제조해야 한다.
MOS 트랜지스터의 구조를 이용하여 절연 게이트형 용량인 가변용량에 손실이 적은 것을 얻으려고 한 경우, 기판(본체(body)영역)과 추출전극부와의 불순물의 도전형을 같게 한 누적(accumulation)형 가변용량을 만들 필요가 있다.
도 38은 누적형 가변용량의 구조를 나타낸 단면도이다. 이 도면에 나타낸 것처럼, 누적형 가변용량을 형성할 때에, 반도체기판(101)의 상층부에 설치된 분리절연막(102)에 의해서 P형 가변용량 형성영역 A13 및 N형 가변용량 형성영역 A14가 소자 분리된다.
P형 가변용량 형성영역 A13에서, 게이트전극(133)의 아래쪽의 채널영역을 삽입하여 P+추출전극영역(134, 134)이 형성되어, P+추출전극영역(134, 134) 사이에서 대향하는 선단영역이 각각 연장부(134e)가 된다.
그리고, 연장부(134e)의 근방영역에서, 연장부(134e)에서 채널영역의 일부에 걸쳐서, N-포켓영역(137)이 형성된다. 또한, 게이트전극(133)의 양측면에는 측벽(136, 136)이 각각 형성된다.
이와 같이, 게이트산화막(132), 게이트전극(133), P+추출전극영역(134), 측벽(136) 및 N-포켓영역(137)에 의해서 P형 가변용량 C11이 형성된다. 즉, P형 가변용량 C11은 P+추출전극영역(134)을 한쪽 전극, 게이트전극(133)을 다른쪽 전극, 게이트산화막(132)을 전극간 절연막으로 한 절연 게이트형 용량이 된다.
N형 가변용량 형성영역 A14에서, 게이트전극(143) 아래쪽의 채널영역을 삽입하여 N+추출전극영역(144, 144)이 형성되고, N+추출전극영역(144, 144) 사이에서 대향하는 선단영역이 각각 연장부(144e)가 된다.
그리고, 연장부(144e)의 근방영역에서, 연장부(144e)에서 채널영역의 일부에 걸쳐서, P-포켓영역(147)이 형성된다. 또한, 게이트전극(143)의 양측면에는 측벽(146, 146)이 각각 형성된다.
이와 같이, 게이트산화막(142), 게이트전극(143), N+추출전극영역(144), 측벽(146) 및 P-포켓영역(147)에 의해서 N형 가변용량 C12가 형성된다. 즉, N형 가변용량 C12는, N+추출전극영역(144)을 한쪽 전극, 게이트전극(143)을 다른쪽 전극, 게이트산화막(142)을 전극간 절연막으로 한 절연 게이트형 용량이 된다.
도 39 및 도 40은 N형 가변용량 C12의 용량값 변경정도를 나타낸 설명도이다. 게이트전극(143)에 부여하는 게이트전압 VG가 0V보다 작은 경우, 도 39에 나타낸 것처럼, 공핍층(148)은 게이트전극(133) 밑의 N웰 영역(121)에서 아래쪽으로 연장되기 때문에, N형 가변용량 C12의 용량값은 작아진다. 한편, 게이트전압 VG가 0V보다 큰 경우, 도 40에 나타낸 것처럼, 공핍층(148)은 게이트전극(143) 밑의 N웰 영역(121)에서 줄어들기 때문에, N형 가변용량 C12의 용량값은 커진다. 이와 같이, 게이트전극(143)에 부여하는 게이트전압 VG에 따라서 N형 가변용량 C12의 용량값을 가변으로 설정할 수 있다. 이때, P형 가변용량 C11에서도 마찬가지인 게이트전극(133)에 부여하는 게이트전압에 따라서 용량값을 변경할 수 있다.
그러나, 쇼트채널특성을 향상시키기(쇼트채널효과를 억제시키기) 위해서, 도 36에서 나타낸 포켓주입공정을 실행하면, 누적형 가변용량에서는 추출전극영역과 게이트전극 바로 아래의 반도체기판(101)의 영역인 본체영역에서, 본체영역의 도전형과 반대의 도전형의 포켓영역이 형성되므로 직렬저항이 높아지는 문제점이 있었다.
도 41은 도 38에서 나타낸 가변용량의 등가회로를 나타낸 회로도이다. 이 도면에 나타낸 것처럼, 가변용량은 용량성분 C10과 저항성분 R10의 직렬접속에 의해 등가적으로 나타낸다.
한편, 가변용량의 전기적 특성을 나타낸 지표에 Q1-요소(Q값)가 있다. Q값은, {Q: Q값, ω: 각주파수, C: 용량성분 C10의 용량값, R: 저항성분 R10의 저항값}으로 하면, 이하의 (1)식으로 나타내어진다.
Q값은 높을수록, 용량의 에너지효율이 높아지지만, 포켓영역의 존재에 의해 저항성분 R10의 저항값 R이 높아져 버려, (1)식에 따른 Q값이 저하하여 버린다는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해서 주어진 것으로, 절연 게이트형 트랜지스터 및 절연 게이트형 용량 각각의 전기적 특성을 동시에 열화시키지 않는 구조의 반도체장치 및 그 제조방법을 얻는 것을 목적으로 한다.
본 발명에 따른 제 1 국면에 기재된 반도체장치는, 반도체기판에 형성되는 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 포함하고, 상기 절연 게이트형 트랜지스터는, 상기 반도체기판 상에 선택적으로 형성되는 트랜지스터용 게이트절연막과, 상기 트랜지스터용 게이트절연막 상에 형성되는 트랜지스터용 게이트전극과, 상기 반도체기판의 표면 내에서의 상기 트랜지스터용 게이트전극 아래의 트랜지스터용 본체영역을 삽입하여 형성되는 소스·드레인영역을 포함하고, 상기 절연 게이트형 용량은, 상기 반도체기판 상에 선택적으로 형성되는 용량용 게이트절연막과, 상기 용량용 게이트절연막 상에 형성되는 용량용 게이트전극과, 상기 반도체기판의 표면 내에서의 상기 용량용 게이트전극 아래의 용량용 본체영역을 삽입하여 형성되는 추출전극영역을 포함하고, 상기 절연 게이트형 트랜지스터는, 상기 소스·드레인영역으로부터 상기 트랜지스터용 본체영역의 일부에 걸쳐서 형성되는 상기 소스·드레인영역과 반대의 도전형의 트랜지스터용 포켓영역을 갖고, 또한, 상기 절연 게이트형 용량은, 상기 용량용 본체영역측에서의 상기 추출전극영역의 근방영역에서, 상기 추출전극영역과 반대의 도전형의 영역을 갖지 않는다.
또한, 제 2 국면은, 제 1 국면에 기재된 반도체장치에 있어서, 상기 용량용 본체영역 및 상기 추출전극영역은 동일 도전형으로 형성된다.
또한, 제 3 국면은, 제 1 국면에 기재된 반도체장치에 있어서, 상기 용량용 본체영역 및 상기 추출전극영역은 서로 다른 도전형으로 형성된다.
또한, 제 4 국면은, 제 1 국면 내지 제 3 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 소스·드레인영역은, 상층부가 상기 트랜지스터용 본체영역측으로 일부 돌출한 트랜지스터용 연장부를 갖고, 상기 추출전극영역은 상층부가 상기 용량용 본체영역측으로 일부 돌출한 용량용 연장부를 갖고, 상기 용량용 연장부 및 상기 트랜지스터용 연장부는 불순물 농도가 같은 농도로 설정된다.
또한, 제 5 국면은, 제 1 국면 내지 제 3 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 소스·드레인영역은, 상층부가 상기 트랜지스터용 본체영역측으로 일부 돌출한 트랜지스터용 연장부를 갖고, 상기 추출전극영역은 상층부가 상기 용량용 본체영역측으로 돌출한 영역을 갖지 않는다.
또한, 제 6 국면은, 제 1 국면 내지 제 3 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 소스·드레인영역은 상층부가 상기 트랜지스터용 본체영역측으로 일부 돌출한 트랜지스터용 연장부를 갖고, 상기 추출전극영역은 상층부가 상기 용량용 본체영역측으로 일부 돌출한 용량용 연장부를 갖고, 상기 용량용 연장부는 상기 트랜지스터용 연장부보다 불순물 농도가 고농도로 설정된다.
또한, 제 7 국면은, 제 1 국면 내지 제 3 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 소스·드레인영역은, 상층부가 상기 트랜지스터용 본체영역측으로 일부 돌출한 트랜지스터용 연장부를 갖고, 상기 추출전극영역은 상층부가 상기 용량용 본체영역측으로 일부 돌출한 용량용 연장부를 갖고, 상기 용량용 연장부는 상기 트랜지스터용 연장부보다 형성깊이가 깊다.
또한, 제 8 국면은, 제 1 국면 내지 제 3 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 절연 게이트형 트랜지스터는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 상기 소스·드레인영역은 상층부가 상기 트랜지스터용 본체영역측으로 일부 돌출한 제 1 트랜지스터용 연장부를 갖고, 상기 제 2 트랜지스터의 상기 소스·드레인영역은 상층부가 상기 트랜지스터용 본체영역측으로 일부 돌출한 제 2 트랜지스터용 연장부를 갖고, 상기 추출전극영역은 상층부가 상기 용량용 본체영역측으로 일부 돌출한 용량용 연장부를 갖고, 상기 용량용 연장부는, 상기 제 2 트랜지스터용 연장부와 불순물 농도가 같은 정도로, 또한 상기 제 1 트랜지스터용 연장부보다 불순물 농도가 고농도로 설정된다.
또한, 제 9 국면은, 제 1 국면 내지 제 8 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 반도체기판은, 적어도 표면이 절연성의 기판과, 상기 기판의 표면상에 배치된 반도체층으로 이루어진 SOI 기판을 포함한다.
또한, 제 10 국면은, 제 1 국면 내지 제 9 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 용량용 게이트절연막의 막두께는, 상기 트랜지스터용 게이트절연막의 막두께보다 두껍게 설정된다.
또한, 제 11 국면은, 제 1 국면 내지 제 9 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 용량용 게이트절연막의 유전율은, 상기 트랜지스터용 게이트절연막의 유전율보다 낮게 설정된다.
또한, 제 12 국면은, 제 1 국면 내지 제 11 국면 중 어느 한 국면에 기재된 반도체장치에 있어서, 상기 용량용 본체영역은 공핍부를 갖는다.
본 발명에 따른 제 13 국면에 기재된 반도체장치는, 반도체기판에 형성되는 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 포함하고, 상기 절연 게이트형 트랜지스터는, 상기 반도체기판 상에 선택적으로 형성되는 트랜지스터용 게이트절연막과, 상기 트랜지스터용 게이트절연막 상에 형성되는 트랜지스터용 게이트전극과, 상기 반도체기판의 표면 내에서의 상기 트랜지스터용 게이트전극 아래의 트랜지스터용 본체영역을 삽입하여 형성되는 소스·드레인영역과, 상기 소스·드레인영역으로부터 상기 트랜지스터용 본체영역의 일부에 걸쳐서 형성되는 상기 소스·드레인영역과 반대의 도전형의 트랜지스터용 포켓영역을 포함하고, 상기 절연 게이트형 용량은, 상기 반도체기판 상에 선택적으로 형성되는 용량용 게이트절연막과, 상기 용량용 게이트절연막 상에 형성되는 용량용 게이트전극과, 상기 반도체기판의 표면 내에서의 상기 용량용 게이트전극 아래의 용량용 본체영역을 삽입하여 형성되는 추출전극영역과, 상기 추출전극영역으로부터 상기 용량용 본체영역의 일부에 걸쳐서 형성되는 상기 추출전극영역과 반대의 도전형의 용량용 포켓영역을 포함하고, 상기 용량용 본체영역의 표면에서의 불순물 농도와 상기 트랜지스터용 본체영역의 표면에서의 불순물 농도가 서로 다른 농도로 설정된 반도체장치이다.
또한, 제 14 국면은, 제 13 국면에 기재된 반도체장치에 있어서, 상기 용량용 본체영역의 표면에서의 불순물 농도는, 상기 트랜지스터용 본체영역의 표면에서의 불순물 농도보다 고농도로 설정된다.
본 발명에 따른 제 15 국면에 기재된 반도체장치의 제조방법은, 반도체기판에 형성되는 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 포함하는 반도체장치의 제조방법에서, (a) 트랜지스터용 본체영역 및 용량용 본체영역을 갖는 반도체기판을 준비하는 단계와, (b) 상기 트랜지스터용 본체영역 상에 트랜지스터용 게이트절연막 및 트랜지스터용 게이트전극을 선택적으로 형성함과 동시에, 상기 용량용 본체영역 상에 용량용 게이트절연막 및 용량용 게이트전극을 선택적으로 형성하는 단계와, (c) 상기 트랜지스터용 본체영역이외를 트랜지스터용 레지스트로 덮고, 상기 트랜지스터용 게이트전극을 마스크로 하여서, 상기 트랜지스터용 본체영역과 같은 도전형의 불순물을 도입하여 상기 트랜지스터용 본체영역의 상층부에 트랜지스터용 불순물 확산영역을 형성하는 단계와, (d) 상기 트랜지스터용 게이트전극을 마스크로 하여서, 상기 트랜지스터용 본체영역과 다른 도전형의 불순물을 도입하여, 상기 트랜지스터용 본체영역의 표면 내에 소스·드레인영역을 형성하는 단계를 구비하고, 상기 단계(d)의 실행 후에, 상기 트랜지스터용 불순물 확산영역이 트랜지스터용 포켓영역으로서 상기 소스·드레인영역으로부터 상기 트랜지스터용 본체영역의 일부에 걸쳐서 잔존하고, (e) 상기 용량용 게이트전극을 마스크로 하여서, 소정의 도전형의 불순물을 도입하고, 상기 용량용 본체영역의 표면 내에 추출전극영역을 형성하는 단계를 구비하고, 상기 트랜지스터용 본체영역, 상기 트랜지스터용 게이트절연막, 상기 트랜지스터용 게이트전극, 상기 소스·드레인영역 및 상기 트랜지스터용 포켓영역으로 상기 절연 게이트형 트랜지스터가 구성되고, 상기 용량용 본체영역, 상기 용량용 게이트절연막, 상기 용량용 게이트전극 및 상기 추출전극영역으로 상기 절연 게이트형 용량이 구성된다.
또한, 제 16 국면은, 제 15 국면에 기재된 반도체장치의 제조방법에서, 상기단계(e)에서 도입되는 소정의 도전형의 불순물은, 상기 용량용 본체영역과 동일한 도전형의 불순물을 포함한다.
또한, 제 17 국면은, 제 16 국면에 기재된 반도체장치의 제조방법에서, 상기단계(c)는, (c-1) 상기 트랜지스터용 레지스트로 덮고, 상기 트랜지스터용 게이트전극을 마스크로 하여서, 상기 트랜지스터용 본체영역과 다른 도전형의 불순물을 도입하여 상기 트랜지스터용 본체영역의 표면 내에 트랜지스터용 연장영역을 형성하는 단계를 더 포함하고, 상기 반도체장치의 제조방법은, (f) 상기 단계(d) 및 단계(e) 전에 실행되고, 상기 용량용 본체영역이외를 용량용 레지스트로 덮고, 상기 용량용 게이트전극을 마스크로 하여서, 상기 용량용 본체영역과 같은 도전형의 불순물을 도입하여, 상기 용량용 본체영역의 표면 내에 용량용 연장영역을 형성하는 단계를 더 구비하고, 상기 단계(d)는, 상기 트랜지스터용 게이트전극의 측면에 형성된 측벽을 더 마스크로 하여서, 상기 트랜지스터용 본체영역과 다른 도전형의 불순물을 도입하는 단계를 포함하고, 상기 단계(e)는, 상기 용량용 게이트전극의 측면에 형성된 측벽을 더 마스크로 하여서, 상기 용량용 본체영역과 같은 도전형의 불순물을 도입하는 단계를 포함하고, 상기 단계(c-1) 및 상기 단계(f)는, 상기 용량용 연장영역이 상기 트랜지스터용 연장영역보다도 불순물 농도가 고농도가 되도록 실행된다.
또한, 제 18 국면은, 제 15 국면 내지는 제 17 국면 중 어느 한 국면에 기재된 반도체장치의 제조방법에 있어서, 상기 단계(b)는, 상기 용량용 게이트절연막이 상기 트랜지스터용 게이트절연막보다도 막두께가 두껍게 되도록 실행된다.
본 발명에 따른 제 19 국면에 기재된 반도체장치의 제조방법은, 반도체기판에 형성되는 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 포함하는 반도체장치의 제조방법에 있어서, (a) 트랜지스터용 본체영역 및 용량용 본체영역을 갖는 반도체기판을 준비하는 단계와, (b) 상기 트랜지스터용 본체영역 상에 트랜지스터용 게이트절연막 및 트랜지스터용 게이트전극을 선택적으로 형성함과 동시에, 상기 용량용 본체영역 상에 용량용 게이트절연막 및 용량용 게이트전극을 선택적으로 형성하는 단계와, (c) 상기 트랜지스터용 게이트전극을 마스크로 하여서, 상기 트랜지스터용 본체영역과 같은 도전형의 불순물을 도입하여 상기 트랜지스터용 본체영역의 상층부에 트랜지스터용 불순물 확산영역을 형성하는 단계와, (d) 상기 용량용 게이트전극을 마스크로 하여서, 상기 용량용 본체영역과 다른 도전형의 불순물을 도입하여 상기 용량용 본체영역의 상층부에 용량용 불순물 확산영역을 형성하는 단계를 구비하고, (e) 상기 트랜지스터용 게이트전극을 마스크로 하여서, 상기 트랜지스터용 본체영역과 다른 도전형의 불순물을 도입하여, 상기 트랜지스터용 본체영역의 표면 내에 소스·드레인영역을 형성하는 단계를 구비하고, 상기 단계(e)의 실행 후에, 상기 트랜지스터용 불순물 확산영역이 트랜지스터용 포켓영역으로서 상기 소스·드레인영역으로부터 상기 트랜지스터용 본체영역의 일부에 걸쳐서 잔존하고, (f) 상기 용량용 게이트전극을 마스크로 하여서, 상기 용량용 본체영역과 같은 도전형의 불순물을 도입하여, 상기 용량용 본체영역의 표면 내에 추출전극영역을 형성하는 단계를 구비하고, 상기 단계(f)의 실행 후에, 상기 용량용 불순물 확산영역이 용량용 포켓영역으로서 상기 추출전극영역으로부터 용량용 본체영역의 일부에 걸쳐서 잔존하고, (g) 상기 단계(f)의 실행 후, 상기 용량용 게이트전극을 마스크로 하여서, 상기 용량용 본체영역과 같은 도전형의 불순물을 더 주입한 후, TED/(Transient Enhanced Diffusion)현상이 생기는 정도의 온도로 확산처리를 행하는 단계를 더 구비하고, 상기 트랜지스터용 본체영역, 상기 트랜지스터용 게이트절연막, 상기 트랜지스터용 게이트전극, 상기 소스·드레인영역 및 상기 트랜지스터용 포켓영역으로 상기 절연 게이트형 트랜지스터가 구성되고, 상기 용량용 본체영역, 상기 용량용 게이트절연막, 상기 용량용 게이트전극, 상기 추출전극영역 및 상기 용량용 포켓영역으로 상기 절연 게이트형 용량이 구성된다.
또한, 제 20 국면은, 제 19 국면에 기재된 반도체장치의 제조방법에 있어서, 상기 단계(g)에서의 상기 용량용 본체영역과 같은 도전형의 불순물의 주입처리는, 상기 용량용 본체영역과 같은 도전형의 불순물 이온을 경사 방향으로부터 주입하는 처리를 포함한다.
본 발명에 따른 제 21 국면에 기재된 반도체장치의 제조방법은, 반도체기판에 형성되는 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 포함하는 반도체장치의 제조방법에 있어서, (a) 트랜지스터용 본체영역 및 용량용 본체영역을 갖는 반도체기판을 준비하는 단계와, (b) 상기 트랜지스터용 본체영역 상에 트랜지스터용 게이트절연막 및 트랜지스터용 게이트전극을 선택적으로 형성함과 동시에, 상기 용량용 본체영역 상에 용량용 게이트절연막 및 용량용 게이트전극을 선택적으로 형성하는 단계와, (c) 상기 트랜지스터용 게이트전극을 마스크로 하여서, 상기 트랜지스터용 본체영역과 같은 도전형의 불순물을 도입하여 상기 트랜지스터용 본체영역의 상층부에 트랜지스터용 불순물 확산영역을 형성하는 단계와, (d) 상기 용량용 게이트전극을 마스크로 하여서, 상기 용량용 본체영역과 다른 도전형의 불순물을 도입하여 상기 용량용 본체영역의 상층부에 용량용 불순물 확산영역을 형성하는 단계와, (e) 상기 트랜지스터용 게이트전극을 마스크로 하여서, 상기 트랜지스터용 본체영역과 다른 도전형의 불순물을 도입하여, 상기 트랜지스터용 본체영역의 표면 내에 소스·드레인영역을 형성하는 단계를 구비하고, 상기 단계(e)의 실행 후에, 상기 트랜지스터용 불순물 확산영역이 트랜지스터용 포켓영역으로서 상기 소스·드레인영역으로부터 상기 트랜지스터용 본체영역의 일부에 걸쳐서 잔존하고, (f) 상기 용량용 게이트전극의 게이트 길이 방향에서 단부 영역을 제거하는 단계와, (g) 상기 단계(f)후의 상기 용량용 게이트전극을 마스크로 하여서, 상기 용량용 본체영역과 같은 도전형의 불순물을 도입하여, 상기 용량용 본체영역의 표면 내에 추출전극영역을 형성하는 단계를 더 구비하고, 상기 단계(g)의 실행 후에, 상기 용량용 불순물 확산영역의 전체 영역이 상기 추출전극영역 내에 포함되고, 상기 트랜지스터용 본체영역, 상기 트랜지스터용 게이트절연막, 상기 트랜지스터용 게이트전극, 상기 소스·드레인영역 및 상기 트랜지스터용 포켓영역으로 상기 절연 게이트형 트랜지스터가 구성되고, 상기 용량용 본체영역, 상기 용량용 게이트절연막, 상기 용량용 게이트전극 및 상기 추출전극영역으로 상기 절연 게이트형 용량이 구성된다.
[발명의 실시예]
<실시예 1>
도 1은 본 발명의 실시예 1인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도이다.
이 도면에 나타낸 것처럼, NMOS 형성영역 A1, PMOS 형성영역 A2, N형 가변용량 형성영역 A3 및 P형 가변용량 형성영역 A4에 NMOS 트랜지스터 Q1, PMOS 트랜지스터 Q2, N형 가변용량 C1 및 P형 가변용량 C2가 각각 형성된다. 이때, 각 형성영역 A1∼A4는 분리절연막(도시하지 않음)등에 의해 소자 분리되어 있다. 또한, 각 형성영역 A1, A2, A3 및 A4에는 본체영역이 되는 웰 영역(11, 21, 31 및 41)이 각각 형성된다.
NMOS 형성영역 A1에서, P웰 영역(11)의 표면상에 게이트산화막(12)이 선택적으로 형성되고, 게이트산화막(12)상에 N+형 게이트전극(13)이 형성된다. 게이트전극(13)의 아래쪽의 P웰 영역(11)의 표면영역인 채널영역을 삽입하여 N+소스·드레인영역(14, 14)이 형성되고, N+소스·드레인영역(14, 14)사이에서 대향하는 돌출한 선단영역이 각각 연장부(14e)가 된다.
그리고, 연장부(14e)의 근방영역에서, 연장부(14e)로부터 채널영역의 일부에 걸쳐서 P-포켓영역(17)이 형성된다. 또한, 게이트전극(13)의 양측면에는 측벽(16, 16)이 각각 형성된다. 또한, N+소스·드레인영역(14)의 표면 내 및 게이트전극(13)의 상층부에 실리사이드영역 14s 및 실리사이드영역 13s가 각각 형성된다.
이와 같이, 게이트산화막(12), 게이트전극(13), N+소스·드레인영역(14), 측벽(16) 및 P-포켓영역(17)으로 NMOS 트랜지스터 Q1이 형성된다.
PMOS 형성영역 A2에서, N웰 영역(21)의 표면상에 게이트산화막(22)이 선택적으로 형성되고, 게이트산화막(22)상에 P+형 게이트전극(23)이 형성된다. 게이트전극(23)의 아래쪽의 채널영역을 삽입하여 P+소스·드레인영역(24, 24)이 형성되고, P+소스·드레인영역(24, 24) 사이에서 대향하는 돌출한 선단영역이 각각 연장부(24e)가 된다.
그리고, 연장부(24e)의 근방영역에, 연장부(24e)로부터 채널영역의 일부에 걸쳐서 N-포켓영역(27)이 형성된다. 또한, 게이트전극(23)의 양측면에는 측벽(26, 26)이 각각 형성된다. 또한, P+소스·드레인영역(24)의 표면 내 및 게이트전극(23)의 상층부에 실리사이드영역 24s 및 실리사이드영역 23s가 각각 형성된다.
이와 같이, 게이트산화막(22), 게이트전극(23), P+소스·드레인영역(24), 측벽(26) 및 N-포켓영역(27)에 의해서 PMOS 트랜지스터 Q2가 형성된다.
N형 가변용량 형성영역 A3에서, N웰 영역(31)의 표면상에 게이트산화막(32)이 선택적으로 형성되고, 게이트산화막(32)상에 N+형 게이트전극(33)이 형성된다. 게이트전극(33)의 아래쪽의 N웰 영역(31)의 표면인 본체표면영역을 삽입하여 N+추출전극영역(34, 34)이 형성된다. N+추출전극영역(34, 34) 사이에서 대향하는 돌출한 선단영역이 각각 연장부(34e)가 된다.
또한, 게이트전극(33)의 양측면에는 측벽(36, 36)이 각각 형성된다. 또한, N+추출전극영역(34)의 표면 내 및 게이트전극(33)의 상층부에 실리사이드영역 34s 및 실리사이드영역 33s가 각각 형성된다.
이와 같이, 게이트산화막(32), 게이트전극(33), N+추출전극영역(34) 및 측벽(36)에 의해서 N형(N+게이트/N-본체형) 가변용량 C1이 형성된다. 즉, N형 가변용량 C1은 N+추출전극영역(34)을 한쪽 전극, 게이트전극(33)을 다른쪽 전극, 게이트산화막(32)을 전극간 절연막으로 한 절연 게이트형 용량이 되고, 게이트전극(33)에 공급하는 게이트전압에 의해서, 게이트전극(33) 아래의 N웰 영역(31)에서의 공핍층의 신장 상황을 변화시킴으로써 용량값을 가변적으로 설정할 수 있다.
P형 가변용량 형성영역 A4에서, P웰 영역(41)의 표면상에 게이트산화막(42)이 선택적으로 형성되고, 게이트산화막(42)상에 P+형 게이트전극(43)이 형성된다. 게이트전극(43) 아래쪽의 본체표면영역을 삽입하여 P+추출전극영역(44, 44)이 형성된다. P+추출전극영역(44, 44) 사이에서 대향하는 돌출한 선단영역이 각각 연장부(44e)가 된다.
또한, 게이트전극(43)의 양측면에는 측벽(46, 46)이 각각 형성된다. 또한, P+추출전극영역(44)의 표면 내 및 게이트전극(43)의 상층부에 실리사이드영역 44s 및 실리사이드영역 43s가 각각 형성된다.
이와 같이, 게이트산화막(42), 게이트전극(43), P+추출전극영역(44) 및 측벽(46)에 의해서 P형(P+게이트/P-본체형) 가변용량 C2가 형성된다. 즉, P형 가변용량 C2는, P+추출전극영역(44)을 한쪽 전극, 게이트전극(43)을 다른쪽 전극, 게이트산화막(42)을 전극간 절연막으로 한 절연 게이트형 용량이 되고, 게이트전극(43)에 공급하는 게이트전압에 따라서, 게이트전극(43) 아래의 P웰 영역(41)에서의 공핍층의 신장 상황을 변화시킴으로써 용량값을 가변적으로 설정할 수 있다.
상술한 것처럼, 실시예 1의 반도체장치는, MOS 트랜지스터에는 포켓영역이 존재하고 있으므로, 쇼트채널효과를 억제한 MOS 트랜지스터를 얻을 수 있다.
한편, 가변용량에는 포켓영역(추출전극영역 인접 역도전형 영역)이 존재하지 않는 구조를 보이고 있다. 즉, 가변용량의 추출전극영역의 근방영역에서, 추출전극영역과 반대의 도전형의 영역이 전혀 존재하지 않는 구조를 보이고 있기 때문에, 직렬저항이 낮아 Q값이 열화하지 않는다.
이와 같이, 실시예 1의 반도체장치로서, 쇼트채널효과를 억제한 MOS 트랜지스터와 직렬저항이 낮아 Q값이 열화하지 않은 가변용량으로 이루어진 반도체장치를 얻을 수 있다.
도 2∼도 7은 실시예 1의 반도체장치의 제조방법을 나타낸 단면도이다. 이하, 이 도면들을 참조하여 실시예 1의 반도체장치의 제조처리순서를 설명한다.
먼저, 도 2에 나타낸 것처럼, 서로 소자 분리되어 있는 NMOS 형성영역 A1, PMOS 형성영역 A2, N형 가변용량 형성영역 A3 및 P형 가변용량 형성영역 A4에 기존의 방법으로 본체영역이 되는 P웰 영역(11), N웰 영역(21), N웰 영역(31) 및 P웰 영역(41)을 형성한 후, P웰 영역(11)의 표면상에 게이트산화막(12) 및 N+형 게이트전극(13)을 선택적으로 형성하고, N웰 영역(21)의 표면상에 게이트산화막(22) 및 P+형 게이트전극(23)을 선택적으로 형성하고, N웰 영역(31)의 표면상에 게이트산화막(32) 및 N+형 게이트전극(33)을 선택적으로 형성하며, P웰 영역(41)의 표면상에 게이트산화막(42) 및 P+형 게이트전극(43)을 선택적으로 형성한다.
그리고, 도 3에 나타낸 것처럼, NMOS 형성영역 A1이외의 영역 상에 레지스트(51)를 형성한 후, NMOS 형성영역 A1에 대해서만, 주입에너지를 바꾸어 P형 불순물이온(61) 및 N형 불순물 이온(62)을 게이트전극(13)을 마스크로 하여서 순차 주입하여 확산처리를 함으로써, P-확산영역(19) 및 N-연장영역(18)을 각각 형성한다.
여기서, N형 불순물 이온(52) 주입의 구체예로서, 비소 이온을 사용하고, 3∼20keV의 주입에너지, 도우즈량 1×1014∼1×1015/cm2, 주입각도 0°로 이온주입 하는 것을 생각할 수 있다.
또한, P형 불순물 이온(61) 주입의 구체예로서, 보론이온을 사용하여, 10∼20keV의 주입에너지, 도우즈량 1×1013∼3×1013/cm2, 주입각도 0∼45°로 이온주입하는 것을 생각할 수 있다.
그 후, 도 4에 나타낸 것처럼, 레지스트 51의 제거 후, N형 가변용량 형성영역 A3이외의 영역 상에 레지스트 52를 형성한 후, N형 가변용량 형성영역 A3에 대해서만, 예를 들면 N형 불순물 이온 62의 주입과 같은 내용으로 N형 불순물 이온 63 이온을 주입하여 N-연장영역(38)을 형성한다. 이때, 후술하는 N형 불순물 이온 64와 같은 조건으로 N형 불순물 이온을 주입하여 N-포켓영역을 더 형성하는 것도 생각할 수 있다.
다음에, 도 5에 나타낸 것처럼, 레지스트 52의 제거 후, PMOS 형성영역 A2이외의 영역 상에 레지스트 53을 형성한 후, PMOS 형성영역 A2에 대해서만, 주입에너지를 바꾸어 N형 불순물 이온 64 및 P형 불순물 이온 65를 게이트전극(23)을 마스크로 하여서 순차 주입하여 확산처리를 함으로써, N-확산영역(29) 및 P-연장영역(28)을 형성한다.
또한, P형 불순물 이온(65) 주입의 구체예로서, BF2이온을 사용하고, 3∼10 keV의 주입에너지, 도우즈량 1×1014∼1×1015/cm2, 주입각도 0°로 이온주입 하는 것을 생각할 수 있다.
또한, N형 불순물 이온(64) 주입의 구체예로서, 비소 이온을 사용하고, 50∼150keV의 주입에너지, 도우즈량 1×1013∼3×1013/cm2, 주입각도 0∼45°로 이온주입 하는 것을 생각할 수 있다.
그 후, 도 6에 나타낸 것처럼, 레지스트 53의 제거 후, P형 가변용량 형성영역 A4이외의 영역 상에 레지스트 54를 형성한 후, P형 가변용량 형성영역 A4에 대해서만, 예를 들면 P형 불순물 이온 65의 주입과 같은 내용으로 P형 불순물 이온 66 이온을 주입하여 P-연장영역(48)을 형성한다. 이때, P형 불순물 이온(61)과 동조건으로 P형 불순물 이온을 주입하여 P-포켓영역을 더 형성하는 것을 생각할 수도 있다.
그리고, 도 7에 나타낸 것처럼, 레지스트 54를 제거하면, MOS 트랜지스터형성영역 A1, A2에만 포켓영역이 되는 P-확산영역(19) 및 N-확산영역(29)이 존재하고, 가변용량형성영역 A3, A4에는 포켓영역이 되는 확산영역이 존재하지 않는 구조를 얻을 수 있다.
이후, 기존의 MOS 트랜지스터 및 가변용량의 형성방법을 사용하여, 도 1에 도시된 구조를 얻을 수 있다. 이때, 도 1에 나타낸 구조에서는 측벽을 형성 후에 소스·드레인영역(추출전극영역)을 형성하고, 그 위에 셀프얼라인 실리사이드(사리사이드)프로세스에 의해서, 소스·드레인영역(추출전극영역)의 표면 내 및 게이트전극의 상층부를 실리사이드화하여 실리사이드영역을 형성하여, 저저항화를 꾀할 수 있다.
여기서, NMOS 트랜지스터 Q1의 N+소스·드레인영역(14) 형성의 구체예로서, 비소 이온을 사용하고, 20∼70keV의 주입에너지, 도우즈량 1×1015∼1×1016/cm2 , 주입각도 0∼30°로 이온주입 하는 것을 생각할 수 있다.
또한, PMOS 트랜지스터 Q2의 P+소스·드레인영역(24) 형성의 구체예로서, BF2를 사용하고, 10∼30keV의 주입에너지, 도우즈량 1×1015∼1×1016/cm 2, 주입각도0∼30°로 이온주입 하는 것을 생각할 수 있다.
또한, 실리사이드로서는, 예를 들면, CoSi2, TiS2, NiSi2 등이 사용된다.
이때, 본 실시예에서는, N형 및 P형의 가변용량을 함께 형성하였지만, 어느쪽이든지 한쪽의 가변용량만을 형성하여도 된다. 회로적으로 사용하기 좋은 형의 가변용량을 형성하면 좋지만, 본체부의 직렬저항성분의 저항값이 낮고, Q값이 높아지는 것은 N형으로, 이 점에서 N형은 우수하다.
<실시예 2>
도 8은 본 발명의 실시예 2인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도이다.
이 도면에 나타낸 것처럼, 지지기판(3)상에 매립 산화막(4)이 형성되고, 매립 산화막(4)상의 SOI층(5)이 분리절연막(도시하지 않음)등에 의해 NMOS 형성영역 A1, PMOS 형성영역 A2, N형 가변용량 형성영역 A3 및 P형 가변용량 형성영역 A4로 소자분리된다.
그리고, 실시예 1과 마찬가지 구조의 NMOS 트랜지스터 Q1, PMOS 트랜지스터 Q2, N형 가변용량 C1 및 P형 가변용량 C2가 각각 NMOS 형성영역 A1, PMOS 형성영역 A2, N형 가변용량 형성영역 A3 및 P형 가변용량 형성영역 A4에 각각 형성된다.
이와 같이, 실시예 2의 반도체장치는, SOI 기판(지지기판 3, 매립 산화막 4, SOI층 5) 상에 실시예 1과 마찬가지의 MOS 트랜지스터(Q1, Q2) 및 가변용량(C1, C1)이 형성되어 있다. 따라서, 벌크 기판이 SOI 기판으로 치환되는 점을 제외하고, 구조 및 제조방법은 실시예 1과 마찬가지다.
도 9는 실시예 2의 N형 가변용량의 고주파전류에 의한 영향을 나타낸 설명도이다. 이 도면에 나타낸 것처럼, N형 가변용량 C1에서 흐르는 고주파 전류 경로 CP1은 주로 게이트산화막(32) 근방의 영역에서의 N+추출전극영역(34)과 게이트전극(33) 사이를 흐르기 때문에, 가변용량 특성은 크게 열화하지 않는다.
도 10은 SOI 기판에 형성된 포켓영역을 갖는 N형 가변용량의 고주파전류에 의한 영향을 나타낸 설명도이다. 이 도면에 나타낸 것처럼, SOI층(5)의 막두께가 벌크 기판과 비교하여 얇은 만큼, N형 가변용량 C1P에서 흐르는 고주파전류 경로 CP2의 일부(점선으로 나타낸 부분)가 무효화되어, 직렬저항이 높아지기 문에, 열화의 정도는 크다.
이와 같이, P-포켓영역(37)이 존재하면, 고주파전류 경로 CP2의 악영향이 강해진다. 따라서, SOI 구조에서, 가변용량에 포켓영역을 설치하지 않은 실시예 2의 구조는 매우 유효하다.
<실시예 3>
도 11은 본 발명의 실시예 3인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도이다.
이 도면에 나타낸 것처럼, 누적형 가변용량 C1, C2 대신에 반전형의 가변용량 C3, C4를 설치한다. 구체적으로는, 도 1에 나타낸 실시예 1의 구조와 비교하여, N웰 영역(31) 대신에 P웰 영역(30), P웰 영역(41) 대신에 N웰 영역(40)이 설치되는 점이 다르다.
즉, N형(N+게이트/P-본체/N+S/D형) 가변용량 C3 및 P형(P+게이트/N -본체/P+S/D형)가변용량 C4는, NMOS 트랜지스터 및 PMOS 트랜지스터와 등가인 구조를 나타내고, NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2와 비교하여, P-포켓영역 17 및 27에 해당하는 포켓영역을 갖고 있지 않은 점만 다르다.
반전형 구조의 가변용량에서는, 포켓영역을 설치하더라도 포켓영역과 본체영역(P웰 영역 30, N웰 영역 40)의 도전형이 동일하게 되기 때문에, 누적형 가변용량과 마찬가지로, 본체영역의 직렬저항성분의 저항값이 증가되는 경우는 없다.
그러나, 포켓영역을 형성하면, 채널길이방향에서의 불순물 농도분포가 불균일하게 되기 때문에, MOS 트랜지스터로서 본 경우에 한계치 전압에 채널방향으로 분포가 생겨, 게이트전압에 근거하는 가변용량의 용량값의 견적도 곤란하다고 하는 문제가 생긴다.
따라서, 반전형 가변용량에 포켓영역을 설치하지 않는 실시예 3의 구조는, 가변용량의 용량값의 견적 정밀도가 향상한다는 효과를 얻는다.
<실시예 4>
실시예 4는 실시예 1의 구조를 얻기 위한 실시예 1은, 별도의 반도체장치의 제조방법이다. 실시예 1의 제조방법에서는, MOS 트랜지스터와 가변용량의 연장영역의 형성공정을 각각 독립되게 하였지만, 복수의 연장영역을 동조건으로 동시에 행하도록 한 것이 실시예 4이다.
도 12∼도 15는 실시예 4의 반도체장치의 제조방법을 나타낸 단면도이다. 이하, 이 도면들을 참조하여 실시예 4의 반도체장치의 제조처리순서를 설명한다.
우선, 실시예 1과 마찬가지로 하여 도 2에서 나타낸 구조를 얻은 후, 도 12에 나타낸 것처럼, NMOS 형성영역 A1및 N형 가변용량 형성영역 A3이외의 영역 상에 레지스트(55)를 형성한 후, NMOS 형성영역 A1 및 N형 가변용량 형성영역 A3에 대해서만, 게이트전극 13 및 게이트전극 33을 마스크로 하여서 N형 불순물 이온(67)을 주입함으로써, N-연장영역 18 및 N-연장영역 38을 동시에 얻는다. 이때, N형 불순물 이온(67)을 주입각도 "0"으로 행한다.
그 후, 도 13에 나타낸 것처럼, NMOS 형성영역 A1이외의 영역 상에 레지스트(56)를 형성한 후, NMOS 형성영역 A1에 대해서만, P형 불순물 이온(68)을 게이트전극(13)을 마스크하여 주입 확산처리를 함으로써, P-확산영역(19)을 형성한다. 이때, P형 불순물 이온(68)은 N형 불순물 이온(67)보다 높은 주입에너지로 경사 주입된다.
그리고, 도 14에 나타낸 것처럼, PMOS 형성영역 A2 및 P형 가변용량 형성영역 A4이외의 영역 상에 레지스트(57)를 형성한 후, PMOS 형성영역 A2 및 P형 가변용량 형성영역 A4에 대해서만, 게이트전극 23 및 게이트전극 43을 마스크하여 P형 불순물 이온(69)을 주입함으로써, P-연장영역 28 및 P-연장영역 48을 동시에 얻는다. 이때, P형 불순물 이온(69)을 주입각도 "0"으로 행한다.
그 후, 도 15에 나타낸 것처럼, PMOS 형성영역 A2이외의 영역 상에 레지스트(56)를 형성한 후, PMOS 형성영역 A2에 대해서만, N형 불순물 이온(70)을 게이트전극(23)을 마스크하여 주입 확산처리를 함으로써, N-확산영역(29)을 형성한다. 이때, N형 불순물 이온(70)은 P형 불순물 이온(69)보다 높은 주입에너지로 경사 주입된다.
이후, 기존의 MOS 트랜지스터 및 가변용량의 형성방법을 사용하여, 도 1에서 나타낸 구조를 얻을 수 있다.
이와 같이, 실시예 4의 반도체장치의 제조방법에서는, 연장영역을 동일 도전형의 MOS 트랜지스터 및 가변용량 사이에서 동시에 형성하기 때문에, 실시예 1의 반도체장치의 제조방법과 비교하여, 이온주입 공정수를 2공정 감소할 수 있다.
<실시예 5>
도 16은 본 발명의 실시예 5인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도이다.
이 도면에 나타낸 것처럼, 연장영역을 갖는 가변용량 C1, C2 대신에 연장영역을 갖지 않은 가변용량 C5, C6이 설치되어 있다. 구체적으로는, 도 1에서 나타낸 실시예 1의 구조와 비교하여, 연장부 34e를 갖는 N+추출전극영역 34가, 연장부를 갖지 않은 N+추출전극영역 35로 치환되고, 연장부 44e를 갖는 P+추출전극영역 44가, 연장부를 갖지 않은 P+추출전극영역 45로 치환되어 있다. 이때, 다른 구성은 도 1에서 나타낸 실시예 1과 마찬가지다.
실시예 5의 반도체장치의 제조방법은, 실시예 1의 반도체장치의 제조방법에서, 도 4 및 도 6에서 나타낸 N-연장영역(38) 및 P-연장영역(48)의 제조공정이 각각 생략되는 점이 실시예 1과 다르다.
이와 같이, 실시예 5의 반도체장치의 제조방법에서는, 가변용량의 연장영역 형성공정을 생략하는 만큼, 실시예 1의 반도체장치의 제조방법과 비교하여, 레지스트 형성 및 이온주입 공정수를 2공정 감소할 수 있다.
실시예 5의 반도체장치는, 가변용량은, 연장부를 설치하는 것에 의한 효과를 발휘할 수 없지만, 포켓영역을 설치하지 않은 효과는 실시예 1∼실시예 4와 마찬가지로 얻을 수 있다.
<실시예 6>
도 17은 본 발명의 실시예 6인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도이다.
이 도면에 나타낸 것처럼, 가변용량 C1, C2 대신에, 가변용량 C1, C2보다도 고농도인 연장영역을 갖는 가변용량 C7, C8이 설치되어 있다.
구체적으로는 실시예 1의 구조와 비교하여, 도 4 및 도 6에서 나타낸 N-연장영역 38 및 P-연장영역 48을 형성할 때, 그 불순물 농도를 MOS 트랜지스터의 N-연장영역 18 및 P-연장영역 28보다도 2∼100배정도 높아지도록 형성하고 있다.
도 17에서는, MOS 트랜지스터 Q1, Q2와 가변용량 C7, C8의 게이트길이는 동일 정도로 도시하고 있지만, 실제로는 가변용량의 게이트 길이쪽이 MOS 트랜지스터의 게이트 길이보다도 길게 설정되는 경우가 많다.
따라서, 가변용량은 MOS 트랜지스터와 비교하여 쇼트채널효과의 영향이 작기 때문에, 연장영역의 불순물 농도를 높게 함으로써 폐해가 작다. 반대로, 연장영역의 불순물 농도를 높게 함으로써, 가변용량의 직렬저항성분을 하강시킬 수 있는 이점쪽이 크다.
이때, 본 실시예에서는, 연장영역의 형성을 고농도로 형성하는 예를 게시하였지만, 불순물이온의 주입에너지를 MOS 트랜지스터의 1.2∼30배정도 높게 하여 연장영역을 1.2∼30배정도 깊게 하더라도 마찬가지의 효과를 나타낸다.
<실시예 7>
일반적으로, 디바이스가 스케일링되면 전원전압도 스케일링되어 저전압화되기 때문에, 높은 전압으로 동작하는 다른 칩(디바이스)과의 인터페이스를 설치할 필요가 생긴다.
이때, 디바이스 내부에서는 스케일링된 고성능 MOS 트랜지스터(이하, 「고성능 트랜지스터」라고 약기함)에 덧붙여, 예를 들면, 3.3V 또는 5.0V에 대응한 고전압용 MOS 트랜지스터(이하, 「고전압용 트랜지스터」라고 약기함)를 형성할 필요가 있다.
고전압용 트랜지스터는 고성능 트랜지스터와 비교한 경우, 게이트길이가 길고, 게이트산화막의 막두께가 두껍고, 또한, 연장영역을 다른 조건으로 형성하고, 또한, 포켓영역은 형성하지 않은 경우가 많다. 연장영역을 다른 조건으로 형성하는 것은, 높은 전압에서도 펀치-스루 등의 S/D 항복현상은 생기는 경우가 없도록 핫 캐리어 내성을 높이기 위함이고, 포켓영역을 형성할 필요가 없는 것은 게이트길이가 길기 위함이다.
도 18은 본 발명의 실시예 7인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 레이아웃 구성을 나타낸 설명도이다. 이 도면에 도시된 것처럼, 실시예 7의 반도체장치는 고성능 트랜지스터 형성영역 E1, 고전압 트랜지스터 형성영역 E2 및 가변용량 형성영역 E3으로 구성되고, 각 형성영역 E1∼E3에 고성능 트랜지스터, 고전압용 트랜지스터 및 가변용량이 구성된다.
도 19는 실시예 7의 반도체장치에서의 고전압 트랜지스터 형성영역 E2 및 가변용량형성영역 E3의 구조를 나타낸 단면도이다.
고전압 트랜지스터 형성영역 E2의 NMOS 형성영역 A5에서, 본체영역인 P웰 영역(71)의 표면 상에 게이트산화막(72)이 선택적으로 형성되고, 게이트산화막(72) 상에 N+형 게이트전극(73)이 형성된다. 게이트전극(73) 아래쪽의 채널영역을 삽입하여 N+소스·드레인영역(74, 74)이 형성되고, N+소스·드레인영역(74, 74) 사이에서 대향하는 선단영역이 각각 연장부(74e)가 된다.
또한, 게이트전극(73)의 양측면에는 측벽(76, 76)이 각각 형성된다. 또한, N+소스·드레인영역(74)의 표면 내 및 게이트전극(73)의 상층부에 실리사이드 영역 74s 및 실리사이드 영역 73s가 각각 형성된다.
이와 같이, 게이트산화막(72), 게이트전극(73), N+소스·드레인영역(74) 및 측벽(76)에 의해서 고전압용 NMOS 트랜지스터 Q3가 형성된다.
고전압 트랜지스터 형성영역 E2의 PMOS 형성영역 A6에서, N웰 영역(81)의 표면상에 게이트산화막(82)이 선택적으로 형성되고, 게이트산화막(82)상에 P+형 게이트전극(83)이 형성된다. 게이트전극(83) 아래쪽의 채널영역을 삽입하여 P+소스·드레인영역(84, 84)이 형성되고, P+소스·드레인영역(84, 84) 사이에서 대향하는 선단영역이 각각 연장부(84e)가 된다.
또한, 게이트전극(83)의 양측면에는 측벽(86, 86)이 각각 형성된다. 또한, P+소스·드레인영역(84)의 표면 내 및 게이트전극(83)의 상층부에 실리사이드영역 84s 및 실리사이드영역 83s가 각각 형성된다.
이와 같이, 게이트산화막(82), 게이트전극(83), P+소스·드레인영역(84) 및 측벽(86)에 의해서 고전압용 PMOS 트랜지스터 Q4가 형성된다.
이때, 도 19에서는 도시하지 않았지만, 고성능 트랜지스터 형성영역 E1에 형성되는 고성능 트랜지스터는, 예를 들면 도 1에서 나타낸 실시예 1의 NMOS 트랜지스터 Q1, PMOS 트랜지스터 Q2와 마찬가지의 구조로 형성된다.
고전압용 NMOS 트랜지스터 Q3 및 고전압용 PMOS 트랜지스터 Q4는, 고성능용 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2와 비교하여, 게이트길이가 길고, 게이트산화막의 막두께가 두껍고, 연장영역을 다른 조건으로 설정하고, 포켓영역이 형성되어 있지 않은 점이 다르다.
한편, 가변용량 형성영역 E3의 N형 가변용량 형성영역 A3 및 P형 가변용량 형성영역 A4에는 N형 가변용량 C1 및 P형 가변용량 C2가 각각 형성된다.
N형 가변용량 C1 및 P형 가변용량 C2는, 기본적인 구조는, 도 1에서 나타낸 실시예 1의 N형 가변용량 C1 및 P형 가변용량 C2와 마찬가지다.
단, N형 가변용량 C1 및 P형 가변용량 C2는, 고전압용 NMOS 트랜지스터 Q3 및 고전압용 PMOS 트랜지스터 Q4와 비교하여, 연장영역은 동조건(적어도 불순물 농도가 같은 정도의 조건)으로, NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 연장영역보다 불순물 농도가 짙게 되도록 형성되고, 게이트길이는 동일하게 형성된다. 또한, N형 가변용량 C1 및 P형 가변용량 C2는, NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2와 비교하여, 게이트산화막의 막두께가 동일하게 형성된다.
이러한 구조의 실시예 7의 반도체장치는, 고전압용 NMOS 트랜지스터 Q3 및 N형 가변용량 C1의 연장영역을 동일공정으로 형성할 수 있고, 고전압용 PMOS 트랜지스터 Q4 및 P형 가변용량 C2의 연장영역을 동일공정으로 형성할 수 있기 때문에, 제조 공정수를 최소한으로 필요하게 억제하면서, 직렬저항성분을 하강시킨 가변용량을 갖는 반도체장치를 얻을 수 있다.
또한, 고전압용 트랜지스터의 연장영역의 불순물 농도를 LDD 영역으로서 고성능 트랜지스터의 연장영역과 같은 정도로 형성하는 경우도 있다. 이 경우, 주입에너지를 높게 하고, 연장영역을 깊게 형성한다.
따라서, 가변용량의 연장영역을 고전압용 트랜지스터의 연장영역과 동조건으로 비교적 깊게 형성함으로써, 실시예 6의 반도체장치와 마찬가지의 효과를 얻을 수 있다.
<실시예 8>
각각의 채널영역이 다른 불순물 농도로 설정된 MOS 트랜지스터 및 가변용량을 갖는 구조의 반도체장치가 실시예 8이다. 실시예 8의 반도체장치는, MOS 트랜지스터 및 가변용량 각각의 채널영역의 불순물 농도를 다른 농도로 설정함으로써, 한계치 전압의 개별설정 등, 장치의 설계 자유도의 향상을 꾀할 수 있다.
도 20은 본 발명의 실시예 8인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도이다. 이 도면에서, PMOS 형성영역 A2에 형성되는 PMOS 트랜지스터 Q2는, 도 1에서 나타낸 실시예 1의 PMOS 트랜지스터 Q2와 마찬가지다.
한편, N형 가변용량 형성영역 A3에 형성되는 N형 가변용량 C9는, 연장부(34e)의 근방에 P-포켓영역(37)을 갖고, N+추출전극영역(34, 34) 사이의 N웰 영역(31)이 고농도 채널영역(31c)으로 되어 있다. 이때, 다른 구성은, 도 1에서 나타낸 실시예 1의 N형 가변용량 C1과 마찬가지다.
N형 가변용량 C9는, N웰 영역(31)의 다른 영역보다 N형의 불순물 농도가 높다. 고농도 채널영역(31c)을 갖고, 이 고농도 채널영역(31c)이 P-포켓영역(37)을 제거하고 직렬저항성분의 저하를 충분히 보충할 수 있기 때문에 가변용량의 Q값을 충분히 높일 수 있다.
이와 같이, 도 20에서 나타낸 구조는, PMOS 트랜지스터 Q2와 N형 가변용량 C9의 사이에서 채널농도를 바꿀 때, N형 가변용량 C9에 고농도 채널영역(31c)을 설치하는 것보다 가변용량의 Q값을 높이고 있다. 즉, 도 20에서 나타낸 구조는, MOS 트랜지스터 및 가변용량 각각의 채널영역의 불순물 농도를 다른 농도로 설정하여 설계자유도의 향상을 꾀한 것보다 바람직한 예이다.
이때, 고농도 채널영역(31c)은, N웰 영역(31)의 형성 후, 그 위에 N형 불순물을 N웰 영역(31)의 상층부에 주입함으로써 얻는다. 즉, 고농도 채널영역(31c)의 형성공정을 별도로 필요로 한다.
이때, 도 20에서는 PMOS 트랜지스터 및 N형 가변용량만을 나타내었지만, NMOS 트랜지스터와 P형 가변용량 사이에도 마찬가지의 구조로 형성하는 것은, 물론 가능하다.
<실시예 9>
도 21은 본 발명의 실시예 9인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 제조방법의 일부를 나타낸 단면도이다.
실시예 9의 반도체장치의 제조방법에서는, MOS 트랜지스터 및 가변용량의 양쪽에 포켓영역을 형성한다.
기존의 방법에 의거한 형성공정을 거쳐서, 1회째의 불순물주입 및 확산처리에 의해서 MOS 트랜지스터측에 소스·드레인영역, 가변용량측에 추출전극영역(34)을 형성한 상태를 전제로 하고 있다.
1회째의 불순물주입 및 확산처리에서는, N형 불순물 주입 후에 열처리(예를 들면, 900∼1100℃, N2분위기로 10∼120"(초)의 RTA(Rapid Thermal Anneal))를 생각할 수 있다. 상기 열처리에서는, N형 불순물 주입에 의해 형성된 결정결함을 회복한다.
이후의 처리가 실시예 9의 제조방법의 고유의 방법이고, 실시예 9에서는, 또한, MOS 트랜지스터에 대해서는 행하지 않고, 가변용량에 대하여만, 도 21에 나타낸 것처럼, 2회째의 불순물주입 및 확산처리를 행한다. 도 21의 예에서는, 2회째의 불순물주입으로서, N형 불순물 이온(91)을 게이트전극(33)을 마스크로 하여서 주입하여, 열처리를 함으로써, N+추출전극영역(34h)을 형성하고, N형 가변용량 C15를 최종적으로 얻는다.
2회째의 불순물주입 및 확산처리에서는, N형 불순물 주입 후에 비교적 저온인 500∼800℃에서, 10∼120분 정도의 어닐링처리를 생각할 수 있다.
가변용량에 대해서만 2회째의 불순물주입 및 확산처리를 행하여, 확산처리시의 열처리가 상술한 것처럼 비교적 저온으로 행해지기 때문에, 가변용량의 웰 영역에 2회째의 불순물 이온 주입에 의한 결정결함이 도입되어, 결함부분과 불순물이 서로 결합하여 크게 확산하는 현상인 TED(Transient Enhanced Diffusion)가 생긴다.
이 TED 현상에 의해서, N형 가변용량 C15에 형성된 P-포켓영역(37)과 N+추출전극영역(34h)의 불순물이 재차 확산한다. 그 결과, P-포켓영역(37)의 존재가 직렬저항의 저하를 초래할 정도의 영향력을 가지지 않게 되어, Q값이 뛰어난 N형 가변용량 C15를 얻을 수 있다.
이때, 도 21에서는, N형 가변용량 C15를 나타내었지만 마찬가지로 P형 가변용량에 관해서도 적용할 수 있는 것은 물론이다.
<실시예 10>
도 22∼도 26은 본 발명의 실시예 10인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치에서의 N형 가변용량의 제조방법을 나타낸 단면도이다. 이하, 이 도면들을 참조하여 실시예 10의 N형 가변용량의 제조처리순서를 설명한다.
우선, 도 22에 나타낸 것처럼, N웰 영역(31)의 표면상에 선택적으로 게이트산화막(32), 게이트전극(33) 및 마스크용 산화막(59)으로 이루어진 적층구조를 얻고, 이 적층구조를 마스크로 하여서, N형 및 P형의 불순물을 도입하여 N-연장영역(38) 및 P-확산영역(39)을 각각 형성한다. 이때, 게이트전극(33)의 형성재료로서는 폴리실리콘을 사용한다.
다음에, 도 23에 나타낸 것처럼, 게이트전극 33에 대하여, 등방성 폴리실리콘 식각처리를 시행하고, 게이트전극 33의 게이트 길이 방향에서의 주변영역을 일부 제거하여, 게이트 길이가 짧게 된 게이트전극 33n을 얻는다.
그 후, 도 24에 나타낸 것처럼, 산화막에 대한 습식식각을 마스크용 산화막(59) 및 게이트산화막(32)에 대하여 시행하고, 마스크용 산화막(59) 및 게이트산화막(32)을 축소한 마스크용 산화막(59n) 및 게이트산화막(32n)을 얻는다.
그리고, 도 25에 나타낸 것처럼, 게이트전극(33n)의 측면에 측벽(36)을 형성한다.
다음에, 도 26에 나타낸 것처럼, 게이트전극(33n) 및 측벽(36)을 마스크로 하여서 N형 불순물 이온(75)을 주입하여 확산함으로써, N+추출전극영역(34d)을 얻는다. N+추출전극영역(34d)은 P-확산영역(39)의 전체를 포함하는 영역에 형성되고, N형 불순물 농도가 P-확산영역(39)의 P형 불순물 농도보다도 높기 때문에, P-확산영역(39)의 영향을 완전히 제거할 수 있다. 즉, 완성 후의 가변용량에는 포켓영역은 존재하지 않게 된다.
이와 같이, 실시예 10에서는, 게이트전극의 게이트길이를 짧게 한 후에 측벽을 형성하여 추출전극영역을 형성함으로써, 완성된 장치 상에 있어서 포켓영역이 존재하지 않는 구조로 할 수 있기 때문에, 포켓영역 형성공정이 포함되어 있더라도 Q값이 뛰어난 N형 가변용량을 얻을 수 있다.
이때, 실시예 10에서는 N형 가변용량의 제조방법을 나타내었지만 마찬가지로 P형 가변용량에 관해서도 제조할 수 있는 것은 물론이다.
<실시예 11>
도 27은 본 발명의 실시예 11인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도이다. 이 도면에서, NMOS 형성영역 A1에 형성되는 NMOS 트랜지스터 Q1은, 도 1에서 나타낸 실시예 1의 NMOS 트랜지스터 Q1과 마찬가지다.
한편, N형 가변용량 형성영역 A3에 형성되는 N형 가변용량 C1w는, 게이트산화막 32w의 막두께를 게이트산화막 12의 막두께보다 두껍게 한 점이 다르다. 이때, 다른 구성은, 도 1에서 나타낸 실시예 1의 N형 가변용량 C1과 마찬가지다.
LC형의 VCO의 발진주파수 f는, 이하의 (2)식으로 결정하기 때문에, 높은 주파수로 발진하는 발진기를 만들기 위해서는 가변용량의 용량성분을 작게 하는 쪽이 바람직하다.
그러나, 작은 패턴으로 가변용량을 제조하면, 직렬 기생저항이 커진다는 문제가 있다.
그래서, 도 27에 나타낸 것처럼, 게이트산화막 32w의 막두께를, 게이트산화막 12의 막두께보다 두껍게 형성함으로써, 패턴사이즈를 바꾸지 않고, 즉, 기생저항성분을 크게 하지 않고, 가변용량의 용량성분을 작게 할 수 있다. 또한, 전술한 (1)식보다 용량성분을 작게 함으로써 Q값을 향상시킬 수 있다.
또한, 실시예 7의 반도체장치와 같이, 고성능 트랜지스터에 가하여 고전압용 트랜지스터를 갖는 경우, 게이트산화막의 막두께가 고성능 트랜지스터보다 두꺼운 고전압용 트랜지스터의 게이트산화막 형성시에 게이트산화막 32w를 형성함으로써, 제조 공정수를 늘리지 않고, 막두께가 고성능 트랜지스터보다 얇은 게이트산화막 32w를 얻을 수 있다.
이때, 도 27에서는 NMOS 트랜지스터 및 N형 가변용량만을 나타내었지만, PMOS 트랜지스터와 P형 가변용량 사이에도 마찬가지의 구조로 형성하는 것은, 물론 가능하다.
<실시예 12>
(제 1 형태)
도 28은 본 발명의 실시예 12인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 제 1 형태의 구조를 나타낸 단면도이다. 이 도면에서, NMOS 형성영역 A1에 형성되는 NMOS 트랜지스터 Q1은, 도 1에서 나타낸 실시예 1의 NMOS 트랜지스터 Q1과 마찬가지다.
한편, N형 가변용량 형성영역 A3에 형성되는 N형 가변용량 C1L은, 게이트산화막 32L의 재질을 게이트산화막 12의 재질보다 유전율보다 낮은 것을 사용하여 형성한 점이 다르다. 이때, 다른 구성은, 도 1에서 나타낸 실시예 1의 N형 가변용량 C1과 마찬가지다.
이때, 게이트산화막 32L을 얻기 위해서는, 예를 들면, N형 가변용량 C1L의 게이트산화막 32에 대해서만 F(불소)를 주입하는 등의 방법을 생각할 수 있다.
이와 같이, 실시예 12의 제 1 형태에서는, 기생저항성분을 크게 하지 않고, 가변용량의 용량성분을 작게 할 수 있으므로, 실시예 11과 동일한 효과를 발휘한다.
이때, 도 28에서는 NMOS 트랜지스터 및 N형 가변용량만을 나타내었지만, PMOS 트랜지스터와 P형 가변용량 사이에도 마찬가지의 구조로 형성하는 것은, 물론 가능하다.
(제 2 형태)
도 29는 본 발명의 실시예 12인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 제 2 형태의 구조를 나타낸 단면도이다. 이 도면에서, N형 가변용량 형성영역 A3에 형성되는 N형 가변용량 C1w는, 게이트산화막 32w의 막두께를 게이트산화막 12의 막두께보다 두껍게 한 점이 다르다. 이때, 다른 구성은 도 1에서 나타낸 실시예 1의 N형 가변용량 C1과 마찬가지다.
NMOS 형성영역 A1에 형성되는 NMOS 트랜지스터 Q1은, 실리콘산화막보다도 높은 유전율을 갖는 High-k 재료를 사용하여 게이트절연막(12H)을 형성한 점, 게이트절연막(12H)을 게이트산화막(32w)과 같은 정도의 막두께로 형성한 점이 다르다. 이때, 다른 구성은, 도 1에서 나타낸 실시예 1의 NMOS 트랜지스터 Q1과 마찬가지다.
이때, High-k 재료로서는, Si3N4, Ta2O5, Al2O3 , HfO2, ZrO2등을 생각할 수 있다.
이와 같이, 실시예 12의 제 1 형태에서는, 기생저항성분을 크게 하지 않고, 가변용량의 용량성분을 작게 할 수 있으므로, 실시예 11과 동일한 효과를 발휘한다.
게이트절연막(12H)의 막두께이 게이트산화막(32w)과 같은 정도이기 때문에, 게이트절연막(12H) 및 게이트산화막(32w)을 동일공정으로 제조함으로써, 제조 공정수를 늘리지 않고, 막두께가 고성능 트랜지스터보다 얇은 게이트산화막(32w)을 얻을 수 있다. 이때, 게이트절연막(12H)를 High-k 재료로 형성함으로써, NMOS 트랜지스터 Q1H의 전기적 특성에 악영향은 생기지 않는다.
이때, 도 29에서는 NMOS 트랜지스터 및 N형 가변용량만을 나타내었지만, PMOS 트랜지스터와 P형 가변용량 사이에도 마찬가지의 구조로 형성하는 것은, 물론 가능하다.
<실시예 13>
도 30은 본 발명의 실시예 13인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도이다. 이 도면에서, N형 가변용량 형성영역 A3에 형성되는 N형 가변용량 C1p는, N웰 영역(31)의 상층부에 다공질 실리콘층(8)이 형성된 점이 다르다. 이때, 다른 구성은, 도 1에서 나타낸 실시예 1의 N형 가변용량 C1과 마찬가지다.
다공질 실리콘층(8)을 설치함으로써, 실리콘의 실효적인 유전율이 저하하기 때문에, N형 가변용량 C1p의 용량성분을 작게 할 수 있다. 단, 빈 구멍이 연속적으로 형성되어, N웰 영역(31)의 상층부에서의 빈 구멍이 차지하는 비율(빈 구멍 비율)이 지나치게 높아지면 N웰 영역(31)의 저항이 상승하기 때문에, 빈 구멍 비율은 50% 이하로 억제하는 쪽이 바람직하다.
이와 같이, 실시예 13은, 기생저항성분을 그다지 크게 하지 않고, 가변용량의 용량성분을 작게 할 수 있으므로, 실시예 11과 동일한 효과를 발휘한다.
이때, 도 30에서는 N형 가변용량만을 나타내었지만, P형 가변용량도 마찬가지의 구조로 형성하는 것은, 물론 가능하다.
(다공질 실리콘층의 형성)
도 31∼도 35은, 예를 들면, 일본 특허공개 2000-307112호 공보에 개시된 다공질 실리콘층의 형성방법을 나타낸 단면도이다. 이하, 이 도면들을 참조하여, 다공질 실리콘층의 형성처리순서를 설명한다.
우선, 도 31에 나타낸 것처럼, 양극 형성에 의해, N형 실리콘 기판(6)의 상면 내에 다공질 실리콘층(7)을 형성한다. 구체적으로는, 실리콘 기판(6)을 형성층(151)내에서 HF용액(152) 중에 담그어, 상부의 백금전극(153)을 음극, 하부의 백금전극(154)을 양극으로 하여서, 실리콘 기판(6)에 전류를 흘린다. 이 때의 조건은, 형성시간 30초, 형성전류밀도 10mA/cm2로 한다. 이에 따라, 도 32에 나타낸 것처럼, 실리콘 기판(6)의 상면이 다공질화되고, 실리콘 기판(6)의 상면 내에, 0.2㎛정도의 막두께를 갖는 다공질 실리콘층(7)이 형성된다.
도 33은 다공질 실리콘층(7)의 형상을 구체적으로 나타낸 단면도이다. 다공질 실리콘층(7)은, 도 33과 같이 복잡한 형상이 되지만(보다 구체적으로는, 실제로는 후술하는 문헌2의 pp47O, Pig.4, 또는 문헌3의 pp379, Fig.2를 참조바람), 본 명세서에서는, 도 32에 도시한 것처럼 다공질 실리콘층(7)의 형상을 간략화하여 기재한다. 이때, 다공질 실리콘층(7)의 막두께는, 형성시간 및 형성전류밀도에 의해서 제어할 수 있고, 또한, 다공질 실리콘층(7)의 빈 구멍 비율(실리콘부 7a와 빈 구멍부 7b의 비에 해당하는 밀도)은, HF 용액(152)의 농도에 따라서 제어할 수 있다(SOI구조 형성기술, pp181-185, 古川靜二郎著, 1987년, 산업도서:(문헌1) 참조).
다음에, 열처리에 대한 다공질 실리콘층(7)의 다공질 구조의 안정성을 확보하기 위해서, 온도 400℃ 정도의 저온으로 예비 산화를 행한다. 다음에, 후의 공정에서 형성되는 에피택셜층(9)의 결정결함량을 감소시키기 위해서, 수소분위기중에서 수초간, 온도 1000℃이상의 열처리를 행한다. 그렇게 하면, 다공질 실리콘층(7)의 표면에너지의 극소화에 따라서 표면원자의 이동도가 매우 높아지고, 표면의 자연산화로 인해 다공질 실리콘층(7)의 상면 내에 생긴 표면 구멍(도시하지 않음)이 환원 제거된다. 그 결과, 도 34에 나타낸 것처럼, 다공질 실리콘층(7)의 상면이 충분히 평활화된 다공질 실리콘층(8)이 형성된다.
여기서, 다공질 실리콘층(8)의 상면은, 실리콘 기판(6)의 단결정 구조를 유지하고 있어, 실리콘 기판(6)과 같은 결정방위를 갖는다. 그래서, 도 35에 나타낸 것처럼, 에피택셜 성장법에 의해서, 다공질 실리콘층(8)의 상면 상에, 100nm정도의 막두께를 갖는 에피택셜층(9)을 형성한다. 이때, 다공질 실리콘층상으로의 실리콘의 에피택셜성장에 관해서는, 「실리콘의 과학, pp467-475, 大見忠弘他 감수, REALIZE INC.」(문헌2),「IEICET TRANS. ELECTRON., VOL.E80-C, NO.3, MARCH 1997, K.SAKAGUCHI et al, pp378-387」(문헌3),「Extended Abstracts of the 1998, International Conference on Solid State Devices and Materials, Hiroshima, 1998, pp3O2-303」(문헌4)을 참조바란다.
이때, 실시예 13에서는 N형 가변용량 형성영역 A3 및 P형 가변용량 형성영역 A4에 대하여 선택적으로 다공질 실리콘층(8)을 형성하고 있다. 이와 같이, 부분적으로 다공질 실리콘화하는 경우는, 도 31에서 나타낸 양극형성시에 NMOS 형성영역 A1 및 PMOS 형성영역 A2의 표면을 레지스트 마스크로 덮고, 다공질 실리콘층(7)이 형성되지 않도록 함으로써 실현된다.
이상 설명한 것처럼, 본 발명에 있어서의 제 1 국면에 기재된 반도체장치의 절연 게이트형 트랜지스터는, 트랜지스터용 포켓영역을 가짐으로써, 쇼트채널효과를 억제할 수 있다.
한편, 절연 게이트형 용량은, 용량용 본체영역측에 있어서의 추출전극영역의 근방영역에서, 추출전극영역과 반대의 도전형의 영역(추출전극영역 인접 역도전형 영역)을 갖고 있지 않기 때문에, 상기 추출전극영역 인접 역도전형 영역의 존재에의한 전기적 특성의 열화가 생기지 않는다.
그 결과, 절연 게이트형 트랜지스터 및 절연 게이트형 용량의 각각 전기적 특성을 동시에 열화시키지 않는 구조의 반도체장치를 얻을 수 있다.
제 2 국면에 기재된 반도체장치는, 상기 추출전극영역 인접 역도전형 영역의 비존재에 의해서, 직렬저항성분이 열화하지 않은 구조의 절연 게이트형 용량을 얻을 수 있다.
제 3 국면에 기재된 반도체장치는, 상기 추출전극영역 인접 역도전형 영역의 비존재에 의해서 용량값의 견적 정밀도가 열화하지 않은 구조의 절연 게이트형 용량을 얻을 수 있다.
제 4 국면에 기재된 반도체장치에서, 용량용 연장부 및 트랜지스터용 연장부는, 불순물 농도가 같은 농도로 설정되기 때문에, 이 연장부들을 동시에 형성할 수 있는 만큼, 제조 공정수를 감소화할 수 있다.
제 5 국면에 기재된 반도체장치의 절연 게이트형 용량의 추출전극영역은, 연장부에 해당하는 영역을 형성하는 필요가 없는 만큼, 제조 공정수를 감소화할 수 있다.
제 6 국면에 기재된 반도체장치에 있어서, 용량용 연장부는, 트랜지스터용 연장부보다 불순물 농도가 고농도로 설정되기 때문에, 절연 게이트형 용량의 직렬저항성분을 감소화할 수 있다.
제 7 국면에 기재된 반도체장치에 있어서, 용량용 연장부는, 트랜지스터용 연장부보다 깊게 형성되기 때문에, 절연 게이트형 용량의 직렬저항성분을 감소화할 수 있다.
제 8 국면에 기재된 반도체장치에 있어서, 용량용 연장부는, 제 1 트랜지스터용 연장부보다 불순물 농도가 고농도로 설정되기 때문에, 절연 게이트형 용량의 직렬저항성분을 감소화할 수 있다.
아울러, 용량용 연장부는, 제 2 트랜지스터용 연장부와 불순물 농도가 같은정도로 설정되기 때문에, 용량용 연장부 및 제 2 트랜지스터용 연장부를 동시에 형성할 수 있는 만큼, 제조 공정수를 감소화할 수 있다.
제 9 국면에 기재된 반도체장치는, SOI기판 상에 있더라도, 절연 게이트형 트랜지스터 및 절연 게이트형 용량의 각각 전기적 특성을 동시에 열화시키지 않은 구조의 반도체장치를 얻을 수 있다.
제 10 국면에 기재된 반도체장치에 있어서, 용량용 게이트절연막의 막두께는 트랜지스터용 게이트절연막의 막두께보다 두껍게 형성되기 때문에, 그 만큼 작은 용량값을 얻을 수 있다.
제 11 국면에 기재된 반도체장치에 있어서, 용량용 게이트절연막의 유전율은 트랜지스터용 게이트절연막의 유전율보다 낮게 설정되기 때문에, 그 만큼 작은 용량값을 얻을 수 있다.
제 12 국면에 기재된 반도체장치의 용량용 본체영역은, 빈 구멍부를 갖기 때문에, 그 만큼 작은 용량값을 얻을 수 있다.
본 발명에 있어서의 제 13 국면에 기재된 반도체장치에 있어서, 용량용 본체영역의 표면에서의 불순물 농도와 트랜지스터용 본체영역의 표면에서의 불순물 농도는 다른 농도로 설정되기 때문에, 장치의 설계 자유도를 향상시킬 수 있다.
제 14 국면에 기재된 반도체장치에 있어서, 용량용 본체영역의 표면에서의 불순물 농도는, 트랜지스터용 본체 영역의 표면에서의 불순물 농도보다 고농도로 설정되기 때문에, 용량용 포켓영역에 의한 저항성분의 열화를 보충할 수 있다.
본 발명에 있어서의 제 15 국면에 기재된 반도체장치의 제조방법으로 제조된 반도체장치의 절연 게이트형 트랜지스터는, 트랜지스터용 포켓영역을 가짐으로써, 쇼트채널효과를 억제할 수 있다.
한편, 절연 게이트형 용량은, 용량용 본체영역측에 있어서의 추출전극영역의 근방영역에서, 추출전극영역과 반대의 도전형의 영역(추출전극영역 인접 역도전형 영역)을 갖고 있지 않기 때문에, 상기 추출전극영역 인접 역도전형 영역의 존재에 의한 전기적 특성의 열화가 생기지 않는다.
그 결과, 절연 게이트형 트랜지스터 및 절연 게이트형 용량의 각각 전기적 특성을 동시에 열화시키지 않은 구조의 반도체장치를 얻을 수 있다.
제 16 국면에 기재된 반도체장치의 제조방법에 의해서 제조된 반도체장치는, 상기 추출전극영역 인접 역도전형 영역의 비존재에 의해서, 직렬저항성분이 열화하지 않는 구조의 절연 게이트형 용량을 얻을 수 있다.
제 17 국면에 기재된 반도체장치의 제조방법의 단계(c-1) 및 단계(f)는, 용량용 연장영역이 트랜지스터용 연장영역보다도 불순물 농도가 고농도가 되도록 실행되기 때문에, 절연 게이트형 용량의 직렬저항성분을 감소화할 수 있다.
제 18 국면에 기재된 반도체장치의 제조방법의 단계(b)는, 용량용 게이트절연막이 트랜지스터용 게이트절연막보다도 막두께가 두껍게 되도록 실행되기 때문에, 제조되는 절연 게이트형 용량은 비교적 작은 용량값을 얻을 수 있다.
본 발명에 있어서의 제 19 국면에 기재된 반도체장치의 제조방법은, 추출전극영역을 형성하는 단계(f)의 실행 후, 용량용 게이트전극을 마스크로 하여서, 용량용 본체영역과 같은 도전형의 불순물을 더 주입한 후, TED 현상이 생기는 정도의 온도로 확산처리를 행하는 단계(g)를 더 실행하기 때문에, TED 현상에 의한 추출전극영역의 확산에 의해, 용량용 포켓영역에 의한 저항성분의 열화를 효과적으로 억제할 수 있다.
제 20 국면에 기재된 반도체장치의 제조방법은, 경사 방향으로부터의 이온주입에 의해, 용량용 포켓영역에 의한 저항성분의 열화를 보다 효과적으로 억제할 수 있다.
본 발명에 있어서의 제 21 국면에 기재된 반도체장치의 제조방법은, 단계(f)에서 단부영역이 제거된 용량용 게이트전극을 마스크로 하여서, 용량용 본체영역과 같은 도전형의 불순물을 도입하여, 용량용 본체영역의 표면 내에 추출전극영역을 형성하는 단계(g)를 실행함으로써, 용량용 불순물 확산영역의 전체 영역을 추출전극영역 내에 포함할 수 있다.
그 결과, 장치 완성 후의 절연 게이트형 용량에는 트랜지스터용 포켓영역에 해당하는 추출전극영역 인접 역도전형 영역은 존재하지 않기 때문에 전기적 특성의 열화가 생기지 않는다.
도 1은 본 발명의 실시예 1인 MOS 7트랜지스터 및 가변용량을 갖는 반도체장치의 구조를 나타낸 단면도,
도 2는 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 3은 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 4는 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 5는 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 6은 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 7은 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 8은 본 발명의 실시예 2인 반도체장치의 구조를 나타낸 단면도,
도 9는 실시예 2의 N형 가변용량의 고주파 전류에 의한 영향을 나타낸 설명도,
도 10은 SOI 기판에 형성된 포켓영역을 갖는 N형 가변용량의 고주파전류에 의한 영향을 나타낸 설명도,
도 11은 본 발명의 실시예 3인 반도체장치의 구조를 나타낸 단면도,
도 12는 실시예 4의 반도체장치의 제조방법을 나타낸 단면도,
도 13은 실시예 4의 반도체장치의 제조방법을 나타낸 단면도,
도 14는 실시예 4의 반도체장치의 제조방법을 나타낸 단면도,
도 15는 실시예 4의 반도체장치의 제조방법을 나타낸 단면도,
도 16은 본 발명의 실시예 5인 반도체장치의 구조를 나타낸 단면도,
도 17은 본 발명의 실시예 6인 반도체장치의 구조를 나타낸 단면도,
도 18은 본 발명의 실시예 7인 반도체장치의 레이아웃구성을 나타낸 설명도,
도 19는 실시예 7의 반도체장치에서의 고전압 트랜지스터 형성영역 및 가변용량형성영역의 구조를 나타낸 단면도,
도 20은 본 발명의 실시예 8인 반도체장치의 구조를 나타낸 단면도,
도 21은 본 발명의 실시예 9인 MOS 트랜지스터 및 가변용량을 갖는 반도체장치의 제조방법의 일부를 나타낸 단면도,
도 22는 실시예 10의 반도체장치에서의 N형 가변용량의 제조방법을 나타낸 단면도,
도 23은 실시예 10의 반도체장치에서의 N형 가변용량의 제조방법을 나타낸 단면도,
도 24는 실시예 10의 반도체장치에서의 N형 가변용량의 제조방법을 나타낸 단면도,
도 25는 실시예 10의 반도체장치에서의 N형 가변용량의 제조방법을 나타낸 단면도,
도 26은 실시예 10의 반도체장치에서의 N형 가변용량의 제조방법을 나타낸 단면도,
도 27은 본 발명의 실시예 11인 반도체장치의 구조를 나타낸 단면도,
도 28은 본 발명의 실시예 12인 반도체장치의 제 1 형태의 구조를 나타낸 단면도,
도 29는 본 발명의 실시예 12인 반도체장치의 제 2 형태의 구조를 나타낸 단면도,
도 30은 본 발명의 실시예 13인 반도체장치의 제 1 형태의 구조를 나타낸 단면도,
도 31은 다공질 실리콘층의 형성방법을 나타낸 단면도,
도 32는 다공질 실리콘층의 형성방법을 나타낸 단면도,
도 33은 다공질 실리콘층의 형성방법을 나타낸 단면도,
도 34는 다공질 실리콘층의 형성방법을 나타낸 단면도,
도 35는 다공질 실리콘층의 형성방법을 나타낸 단면도,
도 36은 종래의 포켓영역을 갖는 MOS 트랜지스터의 제조방법을 나타낸 단면도,
도 37은 종래의 포켓영역을 갖는 MOS 트랜지스터의 제조방법을 나타낸 단면도,
도 38은 가변용량의 구조를 나타낸 단면도,
도 39는 가변용량의 용량값 설정 동작을 나타낸 설명도,
도 40은 가변용량의 용량값 설정 동작을 나타낸 설명도,
도 41은 도 38에서 나타낸 가변용량의 등가회로를 나타낸 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체기판 3 : 지지기판
4 : 매립 산화막 5 : SOI층
8 : 다공질 실리콘층 11, 30, 41 : P웰 영역
21, 31, 40 : N웰 영역 14 : N+소스·드레인영역
17 : P-포켓영역 24 : P+소스·드레인영역
27 : N-포켓영역 31c : 고농도 채널영역
12H, 32w, 32L : 게이트산화막 34, 35 : N+추출전극영역
44, 45 : P+추출전극영역 C1, C3, C5, C7, C9 : N형 가변용량
C2, C4, C6, C8 : P형 가변용량 Q1 : NMOS트랜지스터
Q2 : PMOS트랜지스터 Q3 : 고전압용 NMOS트랜지스터
Q4 : 고전압용 PMOS 트랜지스터

Claims (3)

  1. 반도체기판에 형성되는 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 포함하는 반도체장치에 있어서,
    상기 절연 게이트형 트랜지스터는,
    상기 반도체기판 상에 선택적으로 형성되는 트랜지스터용 게이트절연막과,
    상기 트랜지스터용 게이트절연막 상에 형성되는 트랜지스터용 게이트전극과,
    상기 반도체기판 표면 내에서의 상기 트랜지스터용 게이트전극 아래의 트랜지스터용 본체영역을 삽입하여 형성되는 소스·드레인영역을 포함하고,
    상기 절연 게이트형 용량은,
    상기 반도체기판 상에 선택적으로 형성되는 용량용 게이트절연막과,
    상기 용량용 게이트절연막 상에 형성되는 용량용 게이트전극과,
    상기 반도체기판의 표면 내에서의 상기 용량용 게이트전극 아래의 용량용 본체영역을 삽입하여 형성되는 추출전극영역을 포함하고,
    상기 절연 게이트형 트랜지스터는, 상기 소스·드레인영역으로부터 상기 트랜지스터용 본체영역의 일부에 걸쳐서 형성되는 상기 소스·드레인영역과 반대의 도전형의 트랜지스터용 포켓영역을 갖고,
    상기 절연 게이트형 용량은, 상기 용량용 본체영역측에서의 상기 추출전극영역의 근방영역에 있어서, 상기 추출전극영역과 반대의 도전형의 영역을 갖고 있지 않고, 상기 용량용 본체영역 및 상기 추출전극영역은 동일도전형으로 형성된 것을 특징으로 하는 반도체장치.
  2. 반도체기판에 형성되는 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 포함하는 반도체장치에 있어서,
    상기 절연 게이트형 트랜지스터는,
    상기 반도체기판 상에 선택적으로 형성되는 트랜지스터용 게이트절연막과,
    상기 트랜지스터용 게이트절연막 상에 형성되는 트랜지스터용 게이트전극과,
    상기 반도체기판의 표면 내에서의 상기 트랜지스터용 게이트전극 아래의 트랜지스터용 본체영역을 삽입하여 형성되는 소스·드레인영역과,
    상기 소스·드레인영역으로부터 상기 트랜지스터용 본체영역의 일부에 걸쳐서 형성되는 상기 소스·드레인영역과 반대의 도전형의 트랜지스터용 포켓영역을 포함하고,
    상기 절연 게이트형 용량은,
    상기 반도체기판 상에 선택적으로 형성되는 용량용 게이트절연막과,
    상기 용량용 게이트절연막 상에 형성되는 용량용 게이트전극과,
    상기 반도체기판의 표면 내에서의 상기 용량용 게이트전극 아래의 용량용 본체영역을 삽입하여 형성되는 추출전극영역과,
    상기 추출전극영역으로부터 상기 용량용 본체영역의 일부에 걸쳐서 형성되는, 상기 추출전극영역과 반대의 도전형의 용량용 포켓영역을 포함하고,
    상기 용량용 포켓영역 및 상기 트랜지스터용 포켓영역을 제외한 영역에 있어서, 상기 용량용 본체영역의 표면에서의 불순물 농도와 상기 트랜지스터용 본체영역의 표면에서의 불순물 농도가 서로 다른 농도로 설정되는 것을 특징으로 하는 반도체장치.
  3. 반도체기판에 형성되는 절연 게이트형 트랜지스터 및 절연 게이트형 용량을 포함하는 반도체장치의 제조방법에 있어서,
    (a) 트랜지스터용 본체영역 및 용량용 본체영역을 갖는 반도체기판을 준비하는 단계와,
    (b) 상기 트랜지스터용 본체영역 상에 트랜지스터용 게이트절연막 및 트랜지스터용 게이트전극을 선택적으로 형성함과 동시에, 상기 용량용 본체영역 상에 용량용 게이트절연막 및 용량용 게이트전극을 선택적으로 형성하는 단계와,
    (c) 상기 트랜지스터용 본체영역 이외를 트랜지스터용 레지스트로 덮고, 상기 트랜지스터용 게이트전극을 마스크로 하여, 상기 트랜지스터용 본체영역과 같은 도전형의 불순물을 도입하여 상기 트랜지스터용 본체영역의 상층부에 트랜지스터용 불순물 확산영역을 형성하는 단계와,
    (d) 상기 용량용 본체영역 이외를 용량용 레지스트로 덮고, 상기 용량용 게이트전극을 마스크로 하여, 상기 용량용 본체영역과 다른 도전형의 불순물을 도입하여 상기 용량용 본체영역의 상층부에 용량용 불순물 확산영역을 형성하는 단계와,
    (e) 상기 트랜지스터용 게이트전극을 마스크로 하여, 상기 트랜지스터용 본체영역과 다른 도전형의 불순물을 도입하여, 상기 트랜지스터용 본체영역의 표면 내에 소스·드레인영역을 형성하는 단계를 구비하고, 상기 단계(e)의 실행 후에, 상기 트랜지스터용 불순물 확산영역이 트랜지스터용 포켓영역으로서 상기 소스·드레인영역으로부터 상기 트랜지스터용 본체영역의 일부에 걸쳐서 잔존하고,
    (f) 상기 용량용 게이트전극의 게이트길이방향에 있어서 단부영역을 제거하는 단계와,
    (g) 상기 단계 (f)후의 상기 용량용 게이트전극을 마스크로 하여, 상기 용량용 본체영역과 같은 도전형의 불순물을 도입하여, 상기 용량용 본체영역의 표면 내에 추출전극영역을 형성하는 단계를 더 구비하고, 상기 단계(g)의 실행 후에, 상기 용량용 불순물 확산영역의 전체 영역이 상기 추출전극영역 내에 포함되고,
    상기 트랜지스터용 본체영역, 상기 트랜지스터용 게이트절연막, 상기 트랜지스터용 게이트전극, 상기 소스·드레인영역 및 상기 트랜지스터용 포켓영역에 의해서 상기 절연 게이트형 트랜지스터가 구성되고,
    상기 용량용 본체영역, 상기 용량용 게이트절연막, 상기 용량용 게이트전극 및 상기 추출전극영역에 의해서 상기 절연 게이트형 용량이 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
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