DE10237524A1

DE10237524A1 - Halbleitervorrichtung mit Isolierschichttransistor und Isolierschichtkapazität und Verfahren zu deren Herstellung

Info

Publication number: DE10237524A1
Application number: DE10237524A
Authority: DE
Inventors: Shigenobu Maeda; Hiroyuki Takashino; Toshihide Oka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-08-24
Filing date: 2002-08-16
Publication date: 2003-03-13
Also published as: US7176515B2; US20030042548A1; US20070108494A1; US20060267105A1; TW550809B; JP2003068869A; US20060006434A1; KR100497036B1; JP5073136B2; KR20030017345A; US7157765B2; US7456464B2

Abstract

Die Erfindung schafft eine Halbleitervorrichtung mit einer Struktur, bei der die jeweiligen elektrischen Charakteristiken eines Isolierschichttransistors und einer Isolierschichtkapazität nicht verschlechtert sind, und ein Verfahren zur Herstellung der Halbleitervorrichtung. Ein NMOS-Transistor (Q1) und ein PMOS-Transistor (Q2), die in einem NMOS-Ausbildungsgebiet (A1) bzw. in einem PMOS-Ausbildungsgebiet (A2) ausgebildet sind, besitzen in den Nachbargebieten der Verlängerungsabschnitte (14e) und (24e) der N·+·-Source-Drain-Gebiete (14) bzw. der P·+·-Source-Drain-Gebiete (24) die P·-·-Taschengebiete (17) und die N·-·-Taschengebiete (27). Andererseits besitzen eine veränderliche Kapazität (C1) vom N-Typ und eine veränderliche Kapazität (C2) vom P-Typ, die in einem Ausbildungsgebiet (A3) der veränderlichen Kapazität vom N-Typ bzw. in einem Ausbildungsgebiet (A4) der veränderlichen Kapazität vom P-Typ ausgebildet sind, kein Gebiet von einem entgegengesetzten Leitungstyp, das an die den P·-·-Taschengebieten (17) und den N·-·-Taschengebieten (27) entsprechenden Ankopplungselektrodengebiete (34, 44) angrenzt.

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und insbesondere eine Halbleitervorrichtung mit einem Isolierschichttransistor und einer Isolierschichtkapazität und ein Verfahren zu deren Herstellung.
In einem Transistor mit einer Gate-Länge von einem Viertel Mikrometer oder weniger wird ein Tascheninjektionsprozeß ausgeführt, in dem Taschengebiete ausgebildet werden, um einen Effekt des kurzen Kanals zu unterdrücken. Die Tascheninjektion wird auch als NUDC (ungleichförmig dotierter Kanal) bezeichnet.
Fig. 36 ist eine Schnittansicht des Tascheninjektionsprozesses. Wie in Fig. 36 gezeigt ist, werden bei der Ausbildung eines CMOS-Transistors ein NMOS-Ausbildungsgebiet A11 und ein PMOS-Ausbildungsgebiet A12 durch einen Isolierfilm 102, der in einem oberen Schichtabschnitt eines Halbleitersubstrats 101 vorgesehen ist, gegeneinander isoliert.
In dem NMOS-Ausbildungsgebiet A11 werden auf einer Oberfläche eines P-Wannengebiets 111 ein Gate-Oxidfilm 112 und eine Gate-Elektrode 113 ausgebildet und unter Verwendung der Gate- Elektrode 113 als Maske P-Störstellenionen 103 implantiert und diffundiert. Folglich wird ein P-Störstellenimplantationsgebiet 119 ausgebildet, das zu Taschengebieten eines NMOS- Transistors wird.
Ähnlich werden in dem PMOS-Ausbildungsgebiet A12 auf einer Oberfläche eines N-Wannengebiets 121 ein Gate-Oxidfilm 122 und eine Gate-Elektrode 123 ausgebildet und unter Verwendung der Gate-Elektrode 123 als Maske N-Störstellenionen 104 implantiert und diffundiert. Folglich wird ein N-Störstellenimplantationsgebiet 129 ausgebildet, das zu Taschengebieten eines PMOS-Transistors wird.
Genauer werden in dem Tascheninjektionsprozeß sowohl in das NMOS-Ausbildungsgebiet A11 als auch in das PMOS-Ausbildungsgebiet A12 Störstellen des gleichen Leitungstyps wie eines Kanalgebiets jedes MOS-Transistors implantiert. Wenn eine Gate-Länge kleiner wird, wird die Verteilung von Störstellen in Richtung einer Kanallänge in dem Tascheninjektionsprozeß ungleichförmig, während eine effektive Kanalstörstellenkonzentration wächst. Im Ergebnis kann der Effekt des kurzen Kanals nicht unterdrückt werden.
Fig. 37 ist eine Schnittansicht eines Zustands, in dem ein CMOS-Transistor nach dem Tascheninjektionsprozeß fertiggestellt ist.
Wie in Fig. 37 gezeigt, ist, sind in dem NMOS-Ausbildungsgebiet A11 die beiden N⁺-Source-Drain-Gebiete 114 ausgebildet, zwischen denen ein unter der Gate-Elektrode 113 vorgesehenes Kanalgebiet liegt, während die zwischen den beiden N⁺-Source- Drain-Gebieten 114 einander gegenüberliegenden Spitzengebiete jeweils die Verlängerungsabschnitte 114e sind.
In einem Nachbargebiet des Verlängerungsabschnitts 114e verbleibt das P-Störstellenimplantationsgebiet 119 von dem Verlängerungsabschnitt 114e bis zu einem Teil des Kanalgebiets als P^--Taschengebiete 117. Außerdem sind auf den beiden Seitenflächen der Gate-Elektrode 113 jeweils die Seitenwände 116 ausgebildet.
Somit ist durch den Gate-Oxidfilm 112, die Gate-Elektrode 113, die N⁺-Source-Drain-Gebiete 114, die Seitenwand 116 und die P^--Taschengebiete 117 ein NMOS-Transistor Q11 ausgebildet.
In dem PMOS-Ausbildungsgebiet A12 sind die beiden P⁺-Source- Drain-Gebiete 124 ausgebildet, zwischen denen ein unter der Gate-Elektrode 123 vorgesehenes Kanalgebiet liegt, wobei die zwischen den beiden P⁺-Source-Drain-Gebieten 124 einander gegenüberliegenden Spitzengebiete jeweils die Verlängerungsabschnitte 124e sind.
In einem Nachbargebiet des Verlängerungsabschnitts 124e verbleibt das N-Störstellenimplantationsgebiet 129 von dem Verlängerungsabschnitt 124e bis zu einem Teil des Kanalgebiets als N^--Taschengebiete 127. Außerdem sind auf den beiden Seitenflächen der Gate-Elektrode 123 jeweils die Seitenwände 126 ausgebildet.
Somit ist durch den Gate-Oxidfilm 122, die Gate-Elektrode 123, die P⁺-Source-Drain-Gebiete 124, die Seitenwand 126 und die N^--Taschengebiete 127 ein PMOS-Transistor Q12 ausgebildet.
Andererseits muß in einer Hochfrequenz-Analogschaltung oder in einer Hochgeschwindigkeits-Digitalschaltung unter Verwendung einer Induktivität (L) und einer veränderlichen Kapazität (C) ein LC-VCO (spannungsgesteuerter LC-Oszillator) hergestellt werden.
Falls die veränderliche Kapazität eine Isolierschichtkapazität mit kleinem Verlust sein soll, die unter Verwendung der Struktur des MOS-Transistors erhalten werden soll, muß eine veränderliche Kapazität vom Anreicherungstyp erzeugt werden, in der die Störstellen in einem Substrat (in einem Körpergebiet) und in den Auskopplungselektrodenabschnitten den gleichen Leitungstyp besitzen.
Fig. 38 ist eine Schnittansicht einer Struktur der veränderlichen Kapazität vom Anreicherungstyp. Wie in Fig. 38 gezeigt ist, werden bei der Ausbildung der veränderlichen Kapazität vom Anreicherungstyp ein Ausbildungsgebiet A13 der veränderlichen Kapazität vom P-Typ und ein Ausbildungsgebiet A14 der veränderlichen Kapazität vom N-Typ durch einen in einem oberen Schichtabschnitt eines Halbleitersubstrats 101 vorgesehenen Isolierfilm 102 gegeneinander isoliert.
In dem Ausbildungsgebiet A13 der 'veränderlichen Kapazität vom P-Typ werden die beiden P⁺-Auskopplungselektrodengebiete 134 ausgebildet, zwischen denen ein unter einer Gate-Elektrode 133 vorgesehenes Kanalgebiet liegt, wobei die zwischen den beiden P⁺-Auskopplungselektrodengebieten 134 einander gegenüberliegenden Spitzengebiete jeweils die Verlängerungsabschnitte 134e sind.
In einem Nachbargebiet des Verlängerungsabschnitts 134e sind von dem Verlängerungsabschnitt 134e bis zu einem Teil des Kanalgebiets die N^--Taschengebiete 137 ausgebildet. Außerdem sind auf den beiden Seitenflächen der Gate-Elektrode 133jeweils die Seitenwände 136 ausgebildet.
Somit ist durch einen Gate-Oxidfilm 132, die Gate-Elektrode 133, die P⁺-Auskopplungselektrodengebiete 134, die Seitenwand 136 und die N^--Taschengebiete 137 eine veränderliche Kapazität C11 vom P-Typ ausgebildet. Mit anderen Worten, die veränderliche Kapazität C11 vom P-Typ wirkt als Isolierschichtkapazität, bei der die P⁺-Auskopplungselektrodengebiete 134 als eine der Elektroden, die Gate-Elektrode 133 als die andere Elektrode und der Gate-Oxidfilm 132 als Elektrodenisolierfilm wirken.
In dem Ausbildungsgebiet A14 einer veränderlichen Kapazität vom N-Typ sind die beiden N⁺-Auskopplungselektrodengebiete 144 ausgebildet, zwischen denen ein unter einer Gate-Elektrode 143 vorgesehenes Kanalgebiet liegt, wobei die zwischen den beiden N⁺-Auskopplungselektrodengebieten 144 einander gegenüberliegenden Spitzengebiete jeweils die Verlängerungsabschnitte 144e sind.
In einem Nachbargebiet des Verlängerungsabschnitts 144e sind von dem Verlängerungsabschnitt 144e bis zu einem Teil des Kanalgebiets die P^--Taschengebiete 147 ausgebildet. Außerdem sind auf den beiden Seitenflächen der Gate-Elektrode 143 jeweils die Seitenwände 146 ausgebildet.
Somit ist durch einen Gate-Oxidfilm 142, die Gate-Elektrode 143, die N⁺-Auskopplungselektrodengebiete 144, die Seitenwand 146 und die P-Taschengebiete 147 eine veränderliche Kapazität C12 vom N-Typ ausgebildet. Mit anderen Worten, die veränderliche Kapazität C12 vom N-Typ wirkt als Isolierschichtkapazität, in der die N⁺-Auskopplungselektrodengebiete 144 als eine der Elektroden, die Gate-Elektrode 143 als die andere Elektrode und der Gate-Oxidfilm 142 als Elektrodenisolierfilm wirken.
Die Fig. 39 und 40 sind Ansichten zur Erläuterung eines Grads einer Änderung eines Kapazitätswerts der veränderlichen Kapazität C12 vom N-Typ. Falls an die Gate-Elektrode 143 eine Gate-Spannung VG kleiner als 0 V angelegt wird, verläuft, wie in Fig. 39 gezeigt ist, eine Verarmungsschicht 148 in einem unter der Gate-Elektrode 143 vorgesehenen N-Wannengebiet 121 nach unten, so daß ein Kapazitätswert der veränderlichen Kapazität C12 vom N-Typ verringert wird. Falls die Gate-Spannung VG dagegen größer als 0 V ist, wird die Verarmungsschicht 148 in dem unter der Gate-Elektrode 143 vorgesehenen N-Wannengebiet 121 wie in Fig. 40 gezeigt verringert, so daß der Kapazitätswert der veränderlichen Kapazität C12 vom N-Typ erhöht wird. Somit kann der Kapazitätswert der veränderlichen Kapazität C12 vom N-Typ anhand der an die Gate-Elektrode 143 angelegten Gate-Spannung VG veränderlich eingestellt werden. Außerdem kann der Kapazitätswert in der veränderlichen Kapazität C11 vom P-Typ ähnlich anhand der an die Gate-Elektrode 133 angelegten Gate-Spannung geändert werden.
Wenn aber der in Fig. 36 gezeigte Tascheninjektionsprozeß ausgeführt wird, um eine Kurzkanalcharakteristik zu verbessern (den Effekt des kurzen Kanals zu unterdrücken), werden Taschengebiete eines entgegengesetzten Leitungstyps zu dem des Körpergebiets ausgebildet, wobei die veränderliche Kapazität vom Anreicherungstyp in den Auskopplungselektrodengebieten und in dem Körpergebiet zu einem direkt unter der Gate-Elektrode vorgesehenen Gebiet des Halbleitersubstrats 101 wird. Somit gibt es ein Problem, daß ein Serienwiderstand erhöht wird.
Fig. 41 ist ein Stromlaufplan einer Ersatzschaltung der veränderlichen Kapazität in Fig. 38. Wie in Fig. 41 gezeigt ist, ist die veränderliche Kapazität gleichwertig durch eine Serienschaltung einer Kapazitätskomponente C10 und einer Widerstandskomponente R10 dargestellt.
Andererseits enthält ein Index, der eine elektrische Charakteristik der veränderlichen Kapazität darstellt, einen Q-Faktor (Q-Wert). Der Q-Wert ist in der folgenden Gleichung (1) ausgedrückt, wobei Q einen Q-Wert, ω eine Kreisfrequenz, C einen Kapazitätswert der Kapazitätskomponente C10 und R einen Widerstandswert der Widerstandskomponente R10 darstellt.
Gleichung 1:
Wenn der Q-Wert erhöht wird, wird eine Energieeffizienz der Kapazität verbessert. Es besteht ein Problem, daß durch die Anwesenheit der Taschengebiete der Widerstandswert R der Widerstandskomponente R10 erhöht wird, so daß der Q-Wert in Übereinstimmung mit Gleichung (1) verringert wird.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung mit einer Struktur zu schaffen, bei der die jeweiligen elektrischen Charakteristiken eines Isolierschichttransistors und einer Isolierschichtkapazität nicht verschlechtert sind, sowie ein Verfahren zu ihrer Herstellung zu schaffen.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 13 bzw. durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 15. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der Erfindung enthält eine Halbleitervorrichtung einen Isolierschichttransistor und eine Isolierschichtkapazität, die in einem Halbleitersubstrat ausgebildet sind. Der Isolierschichttransistor enthält einen Gate- Isolierfilm, eine Gate-Elektrode und Source-Drain-Gebiete. Der Gate-Isolierfilm für einen Transistor ist selektiv auf dem Halbleitersubstrat ausgebildet. Die Gate-Elektrode für einen Transistor ist auf dem Gate-Isolierfilm für einen Transistor ausgebildet. Die Source-Drain-Gebiete sind in der Weise ausgebildet, daß zwischen ihnen ein unter der Gate- Elektrode für einen Transistor an einer Oberfläche des Halbleitersubstrats vorgesehenes Körpergebiet für einen Transistor liegt. Die Isolierschichtkapazität enthält einen Gate- Isolierfilm, eine Gate-Elektrode und Auskopplungselektrodengebiete. Der Gate-Isolierfilm für eine Kapazität ist selektiv auf dem Halbleitersubstrat ausgebildet. Die Gate-Elektrode für eine Kapazität ist auf dem Gate-Isolierfilm für eine Kapazität ausgebildet. Die Auskopplungselektrodengebiete sind in der Weise ausgebildet, daß zwischen ihnen ein unter der Gate-Elektrode für eine Kapazität an der Oberfläche des Halbleitersubstrats vorgesehenes Körpergebiet für eine Kapazität liegt. Der Isolierschichttransistor besitzt Taschengebiete für einen Transistor vom entgegengesetzten Leitungstyp zu dem der Source-Drain-Gebiete, wobei die Taschengebiete von den Source-Drain-Gebieten bis zu einem Teil des Körpergebiets für einen Transistor ausgebildet sind. Die Isolierschichtkapazität besitzt kein Gebiet von einem entgegengesetzten Leitungstyp zu dem der Auskopplungselektrodengebiete in einem Nachbargebiet der Auskopplungselektrodengebiete auf der Seite des Körpergebiets für eine Kapazität.

Der Isolierschichttransistor der Halbleitervorrichtung besitzt die Taschengebiete für einen Transistor. Folglich kann ein Effekt des kurzen Kanals unterdrückt werden.

Andererseits besitzt die Isolierschichtkapazität in dem Nachbargebiet der Auskopplungselektrodengebiete auf der Seite des Körpergebiets für eine Kapazität kein Gebiet vom entgegengesetzten Leitungstyp zu dem der Auskopplungselektrodengebiete (kein Gebiet eines entgegengesetzten Leitungstyps, das zu den Auskopplungselektrodengebieten benachbart ist). Somit kann verhindert werden, daß sich eine elektrische Charakteristik durch die Anwesenheit des Gebietes von einem entgegengesetzten Leitungstyp, das an die Auskopplungselektrodengebiete angrenzt, verschlechtert.

Im Ergebnis kann eine Halbleitervorrichtung mit einer Struktur erhalten werden, bei der die jeweiligen elektrischen Charakteristiken des Isolierschichttransistors und der Isolierschichtkapazität nicht verschlechtert sind.

Gemäß einem zweiten Aspekt der Erfindung enthält eine Halbleitervorrichtung einen Isolierschichttransistor und eine Isolierschichtkapazität, die in einem Halbleitersubstrat ausgebildet sind. Der Isolierschichttransistor enthält einen Gate-Isolierfilm, eine Gate-Elektrode, Source-Drain-Gebiete und Taschengebiete. Der Gate-Isolierfilm für einen Transistor ist selektiv auf dem Halbleitersubstrat ausgebildet. Die Gate-Elektrode für einen Transistor ist auf dem Gate-Isolierfilm für einen Transistor ausgebildet. Die Source-Drain-Gebiete sind in der Weise ausgebildet, daß zwischen ihnen ein unter der Gate-Elektrode für einen Transistor an der Oberfläche des Halbleitersubstrats vorgesehenes Körpergebiet für einen Transistor liegt. Die Taschengebiete für einen Transistor vom entgegengesetzten Leitungstyp zu dem der Source- Drain-Gebiete sind von den Source-Drain-Gebieten bis zu einem Teil des Körpergebiets für einen Transistor ausgebildet. Die Isolierschichtkapazität enthält einen Gate-Isolierfilm, eine Gate-Elektrode, Auskopplungselektrodengebiete und Taschengebiete. Der Gate-Isolierfilm für eine Kapazität ist selektiv auf dem Halbleitersubstrat ausgebildet. Die Gate-Elektrode für eine Kapazität ist auf dem Gate-Isolierfilm für eine Kapazität ausgebildet. Die Auskopplungselektrodengebiete sind in der Weise ausgebildet, daß zwischen ihnen ein unter der Gate-Elektrode für eine Kapazität an der Oberfläche des Halbleitersubstrats vorgesehenes Körpergebiet für eine Kapazität liegt. Die Taschengebiete für eine Kapazität vom entgegengesetzten Leitungstyp zu dem der Auskopplungselektrodengebiete sind von den Auskopplungselektrodengebieten bis zu einem Teil des Körpergebiets für eine Kapazität ausgebildet. Eine Störstellenkonzentration an einer Oberfläche des Körpergebiets für eine Kapazität unterscheidet sich von der an einer Oberfläche des Körpergebiets für einen Transistor.

Die Störstellenkonzentration an der Oberfläche des Körpergebiets für eine Kapazität und die Störstellenkonzentration an der Oberfläche des Körpergebiets für einen Transistor sind verschieden voneinander. Somit kann ein Freiheitsgrad eines Entwurfs in der Vorrichtung verbessert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht einer Struktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2-7 Schnittansichten eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform;
Fig. 8 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung;
Fig. 9 eine Ansicht zur Erläuterung des Einflusses eines Hochfrequenzstroms einer veränderlichen Kapazität vom N-Typ gemäß der zweiten Ausführungsform;
Fig. 10 eine Ansicht zur Erläuterung des Einflusses eines Hochfrequenzstroms einer veränderlichen Kapazität vom N-Typ mit in einem SOI-Substrat ausgebildeten Taschengebieten;
Fig. 11 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der Erfindung;
Fig. 12-15 Schnittansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einer vierten Ausführungsform;
Fig. 16 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der Erfindung;
Fig. 17 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der Erfindung;
Fig. 18 ein Diagramm einer Entwurfsstruktur einer Halbleitervorrichtung gemäß einer siebenten Ausführungsform der Erfindung;
Fig. 19 eine Schnittansicht einer Struktur eines Hochspannungstransistor-Ausbildungsgebiets und eines Ausbildungsgebiets einer veränderlichen Kapazität in der Halbleitervorrichtung gemäß der siebenten Ausführungsform;
Fig. 20 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer achten Ausführungsform der Erfindung;
Fig. 21 eine Schnittansicht eines Teils eines Verfahrens zur Herstellung einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer neunten Ausführungsform der Erfindung;
Fig. 22-26 Schnittansichten eines Verfahrens zur Herstellung einer veränderlichen Kapazität vom N-Typ in einer Halbleitervorrichtung gemäß einer zehnten Ausführungsform;
Fig. 27 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer elften Ausführungsform der Erfindung;
Fig. 28 eine Schnittansicht einer Struktur einer ersten Ausführungsart einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform der Erfindung;
Fig. 29 eine Schnittansicht einer Struktur einer zweiten Ausführungsart der Halbleitervorrichtung gemäß der zwölften Ausführungsform der Erfindung;
Fig. 30 eine Schnittansicht einer Struktur einer ersten Ausführungsart einer Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform der Erfindung;
Fig. 31-35 Schnittansichten eines Verfahrens zur Ausbildung einer löchrigen Siliciumschicht;
Fig. 36, 37 die bereits erwähnten Schnittansichten eines Verfahrens zur Herstellung eines MOS-Transistors mit Taschengebieten;
Fig. 38 die bereits erwähnte Schnittansicht einer Struktur einer veränderlichen Kapazität;
Fig. 39, 40 die bereits erwähnten Ansichten einer Kapazitätswert-Einstelloperation für eine veränderliche Kapazität; und
Fig. 41 den bereits erwähnten Stromlaufplan einer Ersatzschaltung der in Fig. 38 gezeigten veränderlichen Kapazität.

Erste Ausführungsform

Fig. 1 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer ersten Ausführungsform der Erfindung.
Wie in Fig. 1 gezeigt ist, sind in einem NMOS-Ausbildungsgebiet A1, in einem PMOS-Ausbildungsgebiet A2, in einem Ausbildungsgebiet A3 einer veränderlichen Kapazität vom N-Typ und in einem Ausbildungsgebiet A4 einer veränderlichen Kapazität vom P-Typ in dieser Reihenfolge ein NMOS-Transistor Q1, ein PMOS-Transistor Q2, eine veränderliche Kapazität C1 vom N-Typ und eine veränderliche Kapazität C2 vom P-Typ ausgebildet. Jedes der Ausbildungsgebiete A1 bis A4 ist durch einen (nicht gezeigten) Isolierfilm oder dergleichen isoliert. Außerdem sind in den Ausbildungsgebieten A1, A2, A3 und A4 in dieser Reihenfolge die Wannengebiete 11, 21, 31 und 41 als Körpergebiete ausgebildet.
In dem NMOS-Ausbildungsgebiet A1 ist auf einer Oberfläche des P-Wannengebiets 11 selektiv ein Gate-Oxidfilm 12 ausgebildet, während auf dem Gate-Oxidfilm 12 eine N⁺-Gate-Elektrode 13 ausgebildet ist. Die beiden N⁺-Source-Drain-Gebiete 14 sind in der Weise ausgebildet, daß ein Kanalgebiet als Oberflächengebiet des unter der Gate-Elektrode 13 vorgesehenen P- Wannengebiets 11 dazwischenliegt, wobei die zwischen den beiden N⁺-Source-Drain-Gebieten 14 vorstehenden und einander gegenüberliegenden Spitzengebiete jeweils die Verlängerungsgebiete 14e sind.
In dem Nachbargebiet des Verlängerungsgebiets 14e sind von dem Verlängerungsgebiet 14e bis zu einem Teil des Kanalgebiets die P^--Taschengebiete 17 ausgebildet. Außerdem sind auf den beiden Seitenflächen der Gate-Elektrode 13 jeweils die Seitenwände 16 ausgebildet. Ferner ist an einer Oberfläche der N⁺-Source-Drain-Gebiete 14 und in einem oberen Schichtabschnitt der Gate-Elektrode 13 ein Silicidgebiet 145 bzw. ein Silicidgebiet 135 ausgebildet.
Somit ist durch den Gate-Oxidfilm 12, die Gate-Elektrode 13, die N⁺-Source-Drain-Gebiete 14, die Seitenwand 16 und die 2- Taschengebiete 17 der NMOS-Transistor Q1 ausgebildet.
In dem PMOS-Ausbildungsgebiet A2 ist auf der Oberfläche des N-Wannengebiets 21 selektiv ein Gate-Oxidfilm 22 ausgebildet, während auf dem Gate-Oxidfilm 22 eine P⁺-Gate-Elektrode 23 ausgebildet ist. Die beiden P⁺-Source-Drain-Gebiete 24 sind in der Weise ausgebildet, daß zwischen ihnen ein unter der Gate-Elektrode 23 vorgesehenes Kanalgebiet liegt, wobei die zwischen den beiden P⁺-Source-Drain-Gebieten 24 vorstehenden und einander gegenüberliegenden Spitzengebiete jeweils die Verlängerungsabschnitte 24e sind.
In einem Nachbargebiet des Verlängerungsgebiets 24e sind von dem Verlängerungsabschnitt 24e bis zu einem Teil des Kanalgebiets die N^--Taschengebiete 27 ausgebildet. Außerdem sind auf den beiden Seitenflächen der Gate-Elektrode 23 jeweils die Seitenwände 26 ausgebildet. Außerdem ist an einer Oberfläche der P⁺-Source-Drain-Gebiete 24 und in einem oberen Schichtabschnitt der Gate-Elektrode 23 ein Silicidgebiet 24s bzw. ein Silicidgebiet 23s ausgebildet.
Somit ist durch den Gate-Oxidfilm 22, die Gate-Elektrode 23, die P⁺-Source-Drain-Gebiete 24, die Seitenwand 26 und die N^--Taschengebiete 27 ein PMOS-Transistor Q2 ausgebildet.
In 'dem Ausbildungsgebiet A3 einer veränderlichen. Kapazität vom N-Typ ist auf einer Oberfläche des N-Wannengebiets 31 selektiv ein Gate-Oxidfilm 32 ausgebildet, während auf dem Gate-Oxidfilm 32 eine N⁺-Gate-Elektrode 33 ausgebildet ist. Die beiden N⁺-Auskopplungselektrodengebiete 34 sind in der Weise ausgebildet, daß zwischen ihnen ein Körperoberflächengebiet liegt, das eine Oberfläche des unter der Gate-Elektrode 33 liegenden N-Wannengebiets 31 ist. Die zwischen den beiden N⁺-Auskopplungselektrodengebieten 34 vorstehenden und einander gegenüberliegenden Spitzengebiete sind jeweils die Verlängerungsgebiete 34e.
Außerdem sind auf den beiden Seitenflächen der beiden Gate- Elektrode 33 jeweils die Seitenwände 36 ausgebildet. Außerdem ist an einer Oberfläche der N⁺-Auskopplungselektrodengebiete 34 und in einem oberen Schichtabschnitt der Gate-Elektrode 33 ein Silicidgebiet 34s bzw. ein Silicidgebiet 33s ausgebildet.
Somit ist durch den Gate-Oxidfilm 32, die Gate-Elektrode 33, die N⁺-Auskopplungselektrodengebiete 34 und die Seitenwand 36 eine veränderliche Kapazität C1 vom N-Typ (N⁺-Gate/N^--Körper- Typ) ausgebildet. Genauer ist die veränderliche Kapazität C1 vom N-Typ eine Isolierschichtkapazität, bei der die N⁺ -Auskopplungselektrodengebiete 34 als eine der Elektroden, die Gate-Elektrode 33 als die andere Elektrode und der Gate-Oxidfilm 32 als ein Elektrodenisolierfilm wirken. Durch eine an die Gate-Elektrode 33 anzulegende Gate-Spannung kann ein Kapazitätswert durch Ändern der Ausdehnung einer unter der Gate-Elektrode 33 vorgesehenen Verarmungsschicht in dem N- Wannengebiet 31 veränderlich eingestellt werden.
In dem Ausbildungsgebiet A4 einer veränderlichen Kapazität vom P-Typ ist auf einer Oberfläche des P-Wannengebiets 41 selektiv ein Gate-Oxidfilm 42 ausgebildet, während auf dem Gate-Oxidfilm 42 eine P⁺-Gate-Elektrode 43 ausgebildet ist. Es sind die beiden P⁺-Auskopplungselektrodengebiete 44 ausgebildet, zwischen denen ein unter der Gate-Elektrode 43 vorgesehenes Körperoberflächengebiet liegt. Die zwischen den beiden P⁺-Auskopplungselektrodengebieten 44 vorstehenden und einander gegenüberliegenden Spitzengebiete sind jeweils die Verlängerungsabschnitte 44e.
Außerdem sind auf den beiden Seitenflächen der Gate-Elektrode 43 jeweils die Seitenwände 46 ausgebildet. Außerdem ist an einer Oberfläche des P⁺-Auskopplungselektrodengebiets 44 und in einem oberen Schichtabschnitt der Gate-Elektrode 43 ein Silicidgebiet 44s bzw. ein Silicidgebiet 43s ausgebildet.
Somit ist durch den Gate-Oxidfilm 42, die Gate-Elektrode 43, die P⁺-Auskopplungselektrodengebiete 44 und die Seitenwand 46 eine veränderliche Kapazität C2 vom P-Typ (P⁺-Gate/P^--Körper- Typ) ausgebildet. Genauer ist die veränderliche Kapazität C2 vom P-Typ eine Isolierschichtkapazität, in der die P⁺ -Auskopplungselektrodengebiete 44 als eine der Elektroden, die Gate-Elektrode 43 als die andere Elektrode und der Gate-Oxidfilm 42 als Elektrodenisolierfilm wirken. Durch eine an die Gate-Elektrode 43 anzulegende Gate-Spannung kann ein Kapazitätswert durch Ändern der unter der Gate-Elektrode 43 vorgesehenen Verarmungsschicht in dem P-Wannengebiet 41 veränderlich eingestellt werden.
Wie oben beschrieben wurde, sind in der Halbleitervorrichtung gemäß der ersten Ausführungsform in dem MOS-Transistor die Taschengebiete vorhanden. Somit kann ein MOS-Transistor erhalten werden, in dem ein Effekt des kurzen Kanals unterdrückt ist.
Andererseits sind die Taschengebiete (Gebiete eines entgegengesetzten Leitungstyps, die an die Auskopplungselektrodengebiete angrenzen) in der veränderlichen Kapazität nicht vorhanden. Genauer ist in einem in der Nähe der Auskopplungselektrodengebiete der veränderlichen Kapazität vorgesehenen Gebiet das Gebiet mit dem entgegengesetzten Leitungstyp zu dem Leitungstyp der Auskopplungselektrodengebiete überhaupt nicht vorhanden. Somit ist ein Serienwiderstand niedrig, während ein Q-Wert nicht verschlechtert ist.
Somit kann als Halbleitervorrichtung gemäß der ersten Ausführungsform eine Halbleitervorrichtung erhalten werden, die einen MOS-Transistor umfaßt, bei dem ein Effekt des kurzen Kanals unterdrückt ist, und die eine veränderliche Kapazität umfaßt, in der ein Serienwiderstand niedrig und ein Q-Wert nicht verschlechtert ist.
Die Fig. 2 bis 7 sind Schnittansichten eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform. Anhand dieser Zeichnungen wird nun ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben.
Wie in Fig. 2 gezeigt ist, werden zuallererst mit einem existierenden Verfahren in einem NMOS-Ausbildungsgebiet A1, in einem PMOS-Ausbildungsgebiet A2, in einem Ausbildungsgebiet A3 einer veränderlichen Kapazität vom N-Typ und in einem Ausbildungsgebiet A4 einer veränderlichen Kapazität vom P-Typ, die gegeneinander isoliert sind, ein P-Wannengebiet 11, ein N-Wannengebiet 21, ein N-Wannengebiet 31 und ein P-Wannengebiet 41, die zu Körpergebieten werden sollen, ausgebildet. Daraufhin werden auf einer Oberfläche des P-Wannengebiets 11 selektiv ein Gate-Oxidfilm 12 und eine N⁺-Gate-Elektrode 13, auf einer Oberfläche des N-Wannengebiets 21 selektiv ein Gate-Oxidfilm 22 und eine P⁺-Gate-Elektrode 23, auf einer Oberfläche des N-Wannengebiets 31 selektiv ein Gate-Oxidfilm 32 und eine N⁺-Gate-Elektrode 33 und auf einer Oberfläche des P-Wannengebiets 41 selektiv ein Gate-Oxidfilm 42 und eine P⁺- Gate-Elektrode 43 ausgebildet.
Wie in Fig. 3 gezeigt ist, wird in einem von dem NMOS-Ausbildungsgebiet A1 verschiedenen Gebiet ein Resist 51 ausgebildet, woraufhin aufeinanderfolgend durch Ändern einer Implantationsenergie mit der Gate-Elektrode 13 als Maske lediglich in das NMOS-Ausbildungsgebiet A1 P-Störstellenionen 61 und N- Störstellenionen 62 implantiert und diffundiert werden. Somit werden ein P^--Diffusionsgebiet 19 bzw. ein N^- -Verlängerungsgebiet 18 ausgebildet.
Als spezifisches Beispiel der Implantation von N-Störstellenionen 62 kann vorgeschlagen werden, daß Arsen-Ionen mit einer Implantationsenergie von 3 bis 20 keV, einer Dosis von 1 × 10¹⁴ bis 1 × 10¹⁵ cm^-2 und unter einem Implantationswinkel von 0° implantiert werden.
Als spezifisches Beispiel der Implantation von P-Störstellenionen 61 kann außerdem vorgeschlagen werden, daß Bor-Ionen mit einer Implantationsenergie von 10 bis 20 keV, einer Dosis von 1 × 10¹³ bis 3 × 10¹³ cm^-2 und unter einem Implantationswinkel von 0° bis 45° implantiert werden.
Wie in Fig. 4 gezeigt ist, wird der Resist 51 nachfolgend entfernt und daraufhin auf einem von dem Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ verschiedenen Gebiet ein Resist 52 ausgebildet, woraufhin lediglich in das Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ N-Störstellenionen 63 beispielsweise mit dem gleichen Inhalt wie bei der Implantation der N-Störstellenionen 62 implantiert werden. Folglich wird ein N^--Verlängerungsgebiet 38 ausgebildet. In diesem Fall kann auch vorgeschlagen werden, daß N- Störstellenionen unter den gleichen Bedingungen wie die unten beschriebenen N-Störstellenionen 64 implantiert werden, wodurch ferner N^--Taschengebiete ausgebildet werden.
Wie in Fig. 5 gezeigt ist, wird nachfolgend der Resist 52 entfernt und daraufhin auf einem von dem PMOS-Ausbildungsgebiet A2 verschiedenen Gebiet ein Resist 53 ausgebildet, woraufhin durch Ändern einer Implantationsenergie mit der Gate- Elektrode 23 als Maske aufeinanderfolgend N-Störstellenionen 64 und P-Störstellenionen 65 in das PMOS-Ausbildungsgebiet A2 implantiert und diffundiert werden. Somit werden ein N^- -Diffusionsgebiet 29 und ein P^--Verlängerungsgebiet 28 ausgebildet.
Als spezifisches Beispiel der Implantation der P-Störstellenionen 65 kann außerdem vorgeschlagen werden, daß BF₂-Ionen mit einer Implantationsenergie von 3 bis 10 keV, einer Dosis von 1 × 10¹⁴ bis 1 × 10¹⁵ cm^-2 und einem Implantationswinkel von 0° implantiert werden.
Als spezifisches Beispiel der Implantation der N-Störstellenionen 64 kann außerdem vorgeschlagen werden, daß Arsen-Ionen mit einer Implantationsenergie von 50 bis 150 keV, einer Dosis von 1 × 10¹³ bis 3 × 10¹³ cm^-2 und unter einem Implantationswinkel von 0° bis 45° implantiert werden.
Wie in Fig. 6 gezeigt ist, wird nachfolgend der Resist 53 entfernt und daraufhin auf einem von dem Ausbildungsgebiet A4 der veränderlichen Kapazität vom P-Typ verschiedenen Gebiet ein Resist 54 ausgebildet, woraufhin in das Ausbildungsgebiet A4 der veränderlichen Kapazität vom P-Typ P-Störstellenionen 66 beispielsweise mit dem gleichen Inhalt wie bei der Implantation der P-Störstellenionen 65 implantiert werden. Folglich wird ein P^--Verlängerungsgebiet 48 ausgebildet. Auch in diesem Fall kann vorgeschlagen werden, daß P-Störstellenionen unter den gleichen Bedingungen wie die P-Störstellenionen 61 implantiert werden, um ferner P^--Taschengebiete auszubilden.
Wenn, wie in Fig. 7 gezeigt ist, der Resist 54 entfernt ist, kann eine Struktur erhalten werden, bei der lediglich in den MOS-Transistorausbildungsgebieten A1 und A2 ein P^- -Diffusionsgebiet 19 bzw. ein N^--Diffusionsgebiet 29 vorhanden ist, das zu den Taschengebieten werden soll, während in den Ausbildungsgebieten A3 und A4 der veränderlichen Kapazität kein Diffusionsgebiet vorhanden ist, das zu den Taschengebieten werden soll.
Nachfolgend kann unter Verwendung eines existierenden Verfahrens zum Ausbilden eines MOS-Transistors und einer veränderlichen Kapazität die in Fig. 1 gezeigte Struktur erhalten werden. In der in Fig. 1 gezeigten Struktur ist eine Seitenwand ausgebildet worden, woraufhin die Source-Drain-Gebiete (Auskopplungselektrodengebiete) ausgebildet worden sind und außerdem die Innenseiten einer Oberfläche der Source-Drain- Gebiete (Auskopplungselektrodengebiete) und eines oberen Schichtabschnitts der Gate-Elektrode mit einem selbstjustierenden Silicidprozeß (Salicidprozeß) silicidiert worden sind, wodurch ein Silicidgebiet ausgebildet ist und ein Widerstand verringert wird.
Als spezifisches Beispiel der Ausbildung der N⁺-Source-Drain- Gebiete 14 des NMOS-Transistors Q1 kann vorgeschlagen werden, daß Arsen-Ionen mit einer Implantationsenergie von 20 bis 70 keV, einer Dosis von 1 × 10¹⁵ bis 1 × 10¹⁶ cm^-2 und unter einem Implantationswinkel von 0° bis 30° implantiert werden.
Als spezifisches Beispiel der Ausbildung der P⁺-Source-Drain- Gebiete 24 des PMOS-Transistors Q2 kann außerdem vorgeschlagen werden, daß BF₂-Ionen mit einer Implantationsenergie von 10 bis 30 keV, einer Dosis von 1 × 10¹⁵ bis 1 × 10¹⁶ cm^-2 und unter einem Implantationswinkel von 0° bis 30° implantiert werden.
Für das Silicid wird beispielsweise CoSi₂, TiSi₂, NiSi₂ oder dergleichen verwendet.
Obgleich in der vorliegenden Ausführungsform sowohl die veränderliche Kapazität vom N-Typ als auch die veränderliche Kapazität vom P-Typ ausgebildet wird, kann lediglich eine der veränderlichen Kapazitäten ausgebildet werden. Vorzugsweise sollte eine veränderliche Kapazität von einem für eine Schaltung zweckmäßigen Typ ausgebildet werden, wobei die veränderliche Kapazität vom N-Typ einen niedrigen Widerstandswert einer Serienwiderstandskomponente eines Körperabschnitts und einen großen Q-Wert besitzt. Diesbezüglich ist die veränderliche Kapazität vom N-Typ überlegen.

Zweite Ausführungsform

Fig. 8 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer zweiten Ausführungsform der Erfindung.
Wie in Fig. 8 gezeigt ist, ist auf einem Trägersubstrat 3 ein vergrabener Oxidfilm 4 ausgebildet, wobei eine auf dem vergrabenen Oxidfilm 4 ausgebildete SOI-Schicht 5 durch einen (nicht gezeigten) Isolierfilm oder dergleichen in ein NMOS- Ausbildungsgebiet A1, in ein PMOS-Ausbildungsgebiet A2, in ein Ausbildungsgebiet A3 einer veränderlichen Kapazität vom N-Typ und in ein Ausbildungsgebiet A4 einer veränderlichen Kapazität vom P-Typ isoliert ist.
In dem NMOS-Ausbildungsgebiet A1, in dem PMOS-Ausbildungsgebiet A2, in dem Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ und in dem Ausbildungsgebiet A4 der veränderlichen Kapazität vom P-Typ sind in dieser Reihenfolge ein NMOS-Transistor Q1, ein PMOS-Transistor Q2, eine veränderliche Kapazität C1 vom N-Typ und eine veränderliche Kapazität C2 vom P-Typ mit den gleichen Strukturen wie in der ersten Ausführungsform ausgebildet.
Somit sind in der Halbleitervorrichtung gemäß der zweiten Ausführungsform auf dem SOI-Substrat (dem Trägersubstrat 3, dem vergrabenen Oxidfilm 4 und der SOI-Schicht 5) die MOS- Transistoren Q1 und Q2 und die veränderlichen Kapazitäten C1 und C2 ausgebildet, die ähnlich denen der ersten Ausführungsform sind. Dementsprechend sind die Struktur und das Herstellungsverfahren mit Ausnahme dessen, daß das Massesubstrat durch das SOI-Substrat ersetzt ist, die gleichen wie in der ersten Ausführungsform.
Fig. 9 ist eine Ansicht zur Erläuterung des Einflusses eines Hochfrequenzstroms der veränderlichen Kapazität vom N-Typ gemäß der zweiten Ausführungsform. Wie in Fig. 9 gezeigt ist, verläuft ein Hochfrequenz-Stromweg CP1 in der veränderlichen Kapazität C1 vom N-Typ hauptsächlich zwischen den N⁺ -Auskopplungselektrodengebieten 34 in der Nähe eines Gate-Oxidfilms 32 und einer Gate-Elektrode 33. Somit wird eine Charakteristik der veränderlichen Kapazität nicht wesentlich verschlechtert.
Fig. 10 ist eine Ansicht zur Erläuterung des Einflusses eines Hochfrequenzstroms einer veränderlichen Kapazität vom N-Typ mit in dem SOI-Substrat ausgebildeten Taschengebieten. Wie in Fig. 10 gezeigt ist, ist eine Dicke der SOI-Schicht 5 kleiner als die des Massesubstrats, so daß ein (mit einer Strichlinie gezeigter) Teil eines in einer veränderlichen Kapazität C1P vom N-Typ verlaufenden Hochfrequenz-Stromwegs CP2 ungültig gemacht und ein Serienwiderstand erhöht wird. Folglich ist ein Grad der Verschlechterung hoch.
Somit wird der schlechte Einfluß des Hochfrequenz-Stromwegs CP2 erhöht, wenn die P^--Taschengebiete 37 vorhanden sind. Somit ist für die SOI-Struktur die Struktur gemäß der zweiten Ausführungsform, in der die Taschengebiete in der veränderlichen Kapazität nicht vorgesehen sind, sehr wirksam.

Dritte Ausführungsform

Fig. 11 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer dritten Ausführungsform der Erfindung.
Wie in Fig. 11 gezeigt ist, sind anstelle der veränderlichen Kapazitäten C1 und C2 vom Anreicherungstyp die veränderlichen Kapazitäten C3 und C4 vom Inversionstyp vorgesehen. Genauer unterscheidet sich die Struktur gemäß der dritten Ausführungsform von der in Fig. 1 gezeigten Struktur gemäß der ersten Ausführungsform dadurch, daß anstelle des N-Wannengebiets 31 ein P-Wannengebiet 30 vorgesehen ist und daß anstelle des P-Wannengebiets 41 ein N-Wannengebiet 40 vorgesehen ist.
Genauer besitzen die veränderliche Kapazität C3 vom N-Typ (N⁺-Gate-/P^--Körper-/N⁺-Source/Drain-Typ) und die veränderliche Kapazität C4 vom P-Typ (P⁺-Gate-/N^--Körper-/P⁺- Source/Drain-Typ) gleichwertige Strukturen wie der NMOS-Transistor und der PMOS-Transistor, während sie sich von dem NMOS-Transistor Q1 und von dem PMOS-Transistor Q2 dadurch unterscheiden, daß die den P^--Taschengebieten 17 und 27 entsprechenden Taschengebiete nicht vorgesehen sind.
In der veränderlichen Kapazität mit der Inversionsstruktur besitzen die Taschengebiete und das Körpergebiet (das P-Wannengebiet 30, das N-Wannengebiet 40), auch wenn die Taschengebiete vorgesehen sind, den gleichen Leitungstyp. Im Unterschied zu der veränderlichen Kapazität vom Anreicherungstyp wird somit ein Widerstandswert der Serienwiderstandskomponente des Körpergebiets nicht erhöht.
Allerdings wird eine Störstellenkonzentrationsverteilung in Richtung der Kanallänge, wenn die Taschengebiete ausgebildet werden, ungleichförmig. Somit besteht ein Problem, daß in Richtung eines Kanals eine Verteilung einer Schwellenspannung für einen MOS-Transistor erzeugt wird, wobei ein Kapazitätswert der veränderlichen Kapazität anhand einer Gate-Spannung schwer abzuschätzen ist.
Durch die Struktur gemäß der dritten Ausführungsform, in der die Taschengebiete in der veränderlichen Kapazität vom Inversionstyp nicht vorgesehen sind, kann somit eine Wirkung erhalten werden, daß eine Genauigkeit der Abschätzung des Kapazitätswerts der veränderlichen Kapazität verbessert werden kann.

Vierte Ausführungsform

Eine vierte Ausführungsform schafft ein Verfahren zur Herstellung einer Halbleitervorrichtung, das von dem Verfahren zum Erhalten der Struktur gemäß der ersten Ausführungsform verschieden ist. Während die Schritte zum Ausbilden der Verlängerungsgebiete des MOS-Transistors und der veränderlichen Kapazität in dem Herstellungsverfahren gemäß der ersten Ausführungsform unabhängig ausgeführt werden, können in der vierten Ausführungsform mehrere Verlängerungsgebiete gleichzeitig unter den gleichen Bedingungen ausgebildet werden.
Die Fig. 12 bis 15 sind Schnittansichten des Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der vierten Ausführungsform. Anhand dieser Zeichnungen wird ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vierten Ausführungsform beschrieben.
Zuallererst wird auf die gleiche Weise wie in der ersten Ausführungsform die in Fig. 2 gezeigte Struktur erhalten. Wie in Fig. 12 gezeigt ist, wird daraufhin auf einen von einem NMOS- Ausbildungsgebiet A1 und von einem Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ verschiedenen Gebiet ein Resist 55 ausgebildet, woraufhin unter Verwendung einer Gate- Elektrode 13 und einer Gate-Elektrode 33 als Masken lediglich in das NMOS-Ausbildungsgebiet A1 und in das Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ N-Störstellenionen 67 implantiert werden. Folglich werden ein N^- -Verlängerungsgebiet 18 und ein N^--Verlängerungsgebiet 38 gleichzeitig erhalten. Die N-Störstellenionen 67 werden unter einem Implantationswinkel von 0° implantiert.
Wie in Fig. 13 gezeigt ist, wird nachfolgend auf einem von dem NMOS-Ausbildungsgebiet A1 verschiedenen Gebiet ein Resist 56 ausgebildet, woraufhin unter Verwendung der Gate-Elektrode 13 als Maske lediglich in das NMOS-Ausbildungsgebiet A1 P- Störstellenionen 68 implantiert und diffundiert werden. Folglich wird ein P^--Diffusionsgebiet 19 ausgebildet. Die P-Störstellenionen 68 werden bei einer höheren Implantationsenergie als die N-Störstellenionen 67 schräg implantiert.
Wie in Fig. 14 gezeigt ist, wird daraufhin auf einem von dem PMOS-Ausbildungsgebiet A2 und von einem Ausbildungsgebiet A4 der veränderlichen Kapazität vom P-Typ verschiedenen Gebiet ein Resist 57 ausgebildet, woraufhin unter Verwendung einer Gate-Elektrode 23 und einer Gate-Elektrode 43 als Masken lediglich in das PMOS-Ausbildungsgebiet A2 und in das Ausbildungsgebiet A4 der veränderlichen Kapazität vom P-Typ P-Störstellenionen 69 implantiert werden. Folglich werden ein P^-- Verlängerungsgebiet 28 und ein P^--Verlängerungsgebiet 48 gleichzeitig erhalten. Die P-Störstellenionen 69 werden unter einem Implantationswinkel von 0° implantiert.
Wie in Fig. 15 gezeigt ist, wird nachfolgend auf einem von dem PMOS-Ausbildungsgebiet A2 verschiedenen Gebiet ein Resist 58 ausgebildet, woraufhin unter Verwendung der Gate-Elektrode 23 als Maske lediglich in das PMOS-Ausbildungsgebiet A2 N- Störstellenionen 70 implantiert und diffundiert werden. Folglich wird ein N^--Diffusionsgebiet 29 ausgebildet. Die N-Störstellenionen 70 werden bei einer höheren Implantationsenergie als die P-Störstellenionen 69 schräg implantiert.
Nachfolgend kann unter Verwendung des existierenden Verfahrens zur Ausbildung eines MOS-Transistors und einer veränderlichen Kapazität die in Fig. 1 gezeigte Struktur erhalten werden.
Somit wird in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vierten Ausführungsform das Verlängerungsgebiet in dem MOS-Transistor und in der veränderlichen Kapazität mit dem gleichen Leitungstyp gleichzeitig ausgebildet. Somit können im Vergleich zu dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der ersten Ausführungsform zwei Ionenimplantationsschritte weggelassen werden.

Fünfte Ausführungsform

Fig. 16 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer fünften Ausführungsform der Erfindung.
Wie in Fig. 16 gezeigt ist, sind anstelle der veränderlichen Kapazitäten C1 und C2 mit den Verlängerungsgebieten die veränderlichen Kapazitäten C5 und C6 ohne Verlängerungsgebiet vorgesehen. Genauer sind im Vergleich zu der in Fig. 1 gezeigten Struktur gemäß der ersten Ausführungsform die N⁺ -Auskopplungselektrodengebiete 34 mit dem Verlängerungsabschnitt 34e durch N⁺-Auskopplungselektrodengebiete 35 ohne Verlängerungsabschnitt ersetzt, während die P⁺ -Auskopplungselektrodengebiete 44 mit dem Verlängerungsabschnitt 44e durch die P⁺-Auskopplungselektrodenabschnitte 45 ohne Verlängerungabschnitt ersetzt sind. Die weiteren Strukturen sind die gleichen wie in der in Fig. 1 gezeigten ersten Ausführungsform.
Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der fünften Ausführungsform unterscheidet sich von dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der ersten Ausführungsform dadurch, daß die in den Fig. 4 und 6 gezeigten Schritte zur Herstellung des N^- -Verlängerungsgebiets 38 und des P^--Verlängerungsgebiets 48 weggelassen sind.
Somit wird in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der fünften Ausführungsform der Schritt des Ausbildens des Verlängerungsgebiets einer veränderlichen Kapazität weggelassen. Folglich können im Vergleich zu dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der ersten Ausführungsform zwei Schritte, d. h. der Schritt des Ausbildens eines Resists und der Schritt des Implantierens von Ionen, weggelassen werden.
Obgleich die veränderliche Kapazität nicht die Wirkung erzeugen kann, die mit dem Verlängerungsabschnitt in der Halbleitervorrichtung gemäß der fünften Ausführungsform erhalten wird, kann die Wirkung, daß kein Taschengebiet vorgesehen ist, auf die gleiche Weise wie in den ersten vier Ausführungsformen erhalten werden.

Sechste Ausführungsform

Fig. 17 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer sechsten Ausführungsform der Erfindung.
Wie in Fig. 17 gezeigt ist, sind anstelle der veränderlichen Kapazitäten C1 und C2 die veränderlichen Kapazitäten C7 und C8 mit Verlängerungsgebieten mit höheren Konzentrationen als bei den veränderlichen Kapazitäten C1 und C2 vorgesehen.
Genauer sind das N^--Verlängerungsgebiet 38 und das P^- -Verlängerungsgebiet 48, die in den Fig. 4 und 6 gezeigt sind, im Vergleich zu der Struktur gemäß der ersten Ausführungsform mit Störstellenkonzentrationen ausgebildet, die etwa doppelt so hoch bis 100-mal so hoch wie jene des N^- -Verlängerungsgebiets 18 und des P^--Verlängerungsgebiets 28 in dem MOS-Transistor sind.
Obgleich die Gate-Längen der MOS-Transistoren Q1 und Q2 fast gleich jenen der veränderlichen Kapazitäten C7 und C8 in Fig. 17 sind, ist die Gate-Länge der veränderlichen Kapazität in vielen Fällen tatsächlich größer als die des MOS-Transistors.
Dementsprechend ist der Einfluß einer Wirkung des kurzen Kanals in der veränderlichen Kapazität kleiner als in dem MOS- Transistor. Folglich wird eine nachteilige Wirkung mit steigender Störstellenkonzentration des Verlängerungsgebiets verringert. Demgegenüber kann ein größerer Vorteil erhalten werden, daß eine Serienwiderstandskomponente der veränderlichen Kapazität mit steigender Störstellenkonzentration des Verlängerungsgebiets verringert werden kann.
Obgleich in der vorliegenden Ausführungsform das Beispiel beschrieben worden ist, in dem das Verlängerungsgebiet mit einer hohen Konzentration ausgebildet wird, können die gleichen Wirkungen auch dann erhalten werden, wenn eine Implantationsenergie von Störstellenionen auf das etwa 1,2-fache bis 30-fache der Implantationsenergie des MOS-Transistors erhöht wird, während eine Tiefe des Verlängerungsgebiets etwa auf das 1,2-fache bis 30-fache der Tiefe des MOS-Transistors erhöht wird.

Siebente Ausführungsform

Wenn eine Vorrichtung einer Skalierung unterworfen wird, wird im allgemeinen auch eine Stromversorgungsspannung der Skalierung unterworfen und dadurch verringert. Folglich muß eine Schnittstelle zu einem weiteren Chip (zu einer weiteren Vorrichtung) geschaffen werden, der mit hoher Spannung arbeitet.
Beispielsweise muß derzeit außer einem Hochleistungs-MOS- Transistor (der im folgenden als "Hochleistungstransistor" bezeichnet wird), der der Skalierung in der Vorrichtung unterworfen wird, beispielsweise ein 3,3 V- oder 5,0 V-kompatibler MOS-Transistor für eine hohe Spannung (der im folgenden als "Transistor für eine hohe Spannung" bezeichnet wird) hergestellt werden.
Beim Vergleich des Transistors für eine hohe Spannung mit dem Hochleistungstransistor ist eine Gate-Länge größer und besitzt ein Gate-Oxidfilm eine größere Dicke und ist außerdem ein Verlängerungsgebiet unter anderen Bedingungen ausgebildet, während in vielen Fällen keine Taschengebiete ausgebildet sind. Das Verlängerungsgebiet ist unter anderen Bedingungen ausgebildet, um eine Toleranz heißer Träger zu erhöhen, so daß keine S/D-Durchbruchserscheinung wie etwa ein Durchgriff bei hoher Spannung vorhanden ist. Die Taschengebiete brauchen nicht ausgebildet zu sein, da die Gate-Länge groß ist.
Fig. 18 ist ein Diagramm, das eine Entwurfsstruktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer siebenten Ausführungsform der Erfindung zeigt. Wie in Fig. 18 gezeigt ist, enthält die Halbleitervorrichtung gemäß der siebenten Ausführungsform ein Hochleistungstransistor-Ausbildungsgebiet E1, ein Hochspannungstransistor-Ausbildungsgebiet E2 und ein Ausbildungsgebiet E3 der veränderlichen Kapazität, wobei in den Ausbildungsgebieten E1 bis E3 in dieser Reihenfolge ein Hochleistungstransistor, ein Transistor für eine hohe Spannung und eine veränderliche Kapazität vorgesehen sind.
Fig. 19 ist eine Schnittansicht von Strukturen des Hochspannungstransistor-Ausbildungsgebiets E2 und des Ausbildungsgebiets E3 der veränderlichen Kapazität in der Halbleitervorrichtung gemäß der siebenten Ausführungsform.
In dem NMOS-Ausbildungsgebiet A5 des Hochspannungstransistor- Ausbildungsgebiets E2 ist auf einer Oberfläche eines P-Wannengebiets 71, das zu einem Körpergebiet wird, selektiv ein Gate-Oxidfilm 72 ausgebildet, während auf dem Gate-Oxidfilm 72 eine N⁺-Gate-Elektrode 73 ausgebildet ist. Die beiden N⁺- Source-Drain-Gebiete 74 sind so ausgebildet, daß zwischen ihnen ein unter der Gate-Elektrode 73 vorgesehenes Kanalgebiet liegt, wobei die jeweils zwischen den N⁺-Source-Drain- Gebieten 74 einander gegenüberliegenden Spitzengebiete die Verlängerungsabschnitte 74e sind.
Außerdem sind auf den beiden Seitenflächen der Gate-Elektrode 73 jeweils die Seitenwände 76 ausgebildet. Ferner ist an einer Oberfläche der N⁺-Source-Drain-Gebiete 74 bzw. in einem oberen Schichtabschnitt der Gate-Elektrode 73 ein Silicidgebiet 74s bzw. ein Silicidgebiet 73s ausgebildet.
Somit ist durch den Gate-Oxidfilm 72, die Gate-Elektrode 73, die N⁺-Source-Drain-Gebiete 74 und die Seitenwand 76 ein NMOS-Transistor Q3 für eine hohe Spannung ausgebildet.
In einem PMOS-Ausbildungsgebiet A6 des Hochspannungstransistor-Ausbildungsgebiets E2 ist auf einer Oberfläche eines N- Wannengebiets 81 selektiv ein Gate-Oxidfilm 82 ausgebildet, wobei auf dem Gate-Oxidfilm 82 eine P⁺-Gate-Elektrode 83 ausgebildet ist. Die beiden P⁺-Source-Drain-Gebiete 84 sind in der Weise ausgebildet, daß zwischen ihnen ein unter der Gate- Elektrode 83 vorgesehenes Kanalgebiet liegt, wobei die beiden zwischen den P⁺-Source-Drain-Gebieten 84 einander gegenüberliegenden Spitzengebiete die Verlängerungsabschnitte 84e sind.
Außerdem sind auf beiden Seitenflächen der Gate-Elektrode 83 jeweils die Seitenwände 86 ausgebildet. Ferner sind an einer Oberfläche des P⁺-Source-Drain-Gebiets 84 und in einem oberen Schichtabschnitt der Gate-Elektrode 83 ein Silicidgebiet 84s bzw. ein Silicidgebiet 83s ausgebildet.
Somit ist durch den Gate-Oxidfilm 82, die Gate-Elektrode 83, die P⁺-Source-Drain-Gebiete 84 und die Seitenwand 86 ein PMOS-Transistor Q4 für eine hohe Spannung ausgebildet.
Der in Fig. 19 nicht gezeigte Hochleistungstransistor, der in dem Hochleistungstransistor-Ausbildungsgebiet E1 ausgebildet ist, besitzt die gleiche Struktur sowohl wie der NMOS-Transistor Q1 als auch wie der PMOS-Transistor Q2 gemäß der beispielsweise in Fig. 1 gezeigten ersten Ausführungsform.
Der NMOS-Transistor Q3 für eine hohe Spannung und der PMOS- Transistor Q4 für eine hohe Spannung unterscheiden sich von dem NMOS-Transistor Q1 und von dem PMOS-Transistor Q2 für eine hohe Leistung dadurch, daß die Gate-Längen größer sind, daß die Gate-Oxidfilme eine größere Dicke besitzen, daß die Verlängerungsgebiete auf andere Bedingungen eingestellt sind und daß die Taschengebiete nicht ausgebildet sind.
Andererseits sind in einem Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ und in einem Ausbildungsgebiet A4 der veränderlichen Kapazität vom P-Typ in dem Ausbildungsgebiet E3 der veränderlichen Kapazität eine veränderliche Kapazität C1 vom N-Typ bzw. eine veränderliche Kapazität C2 vom P-Typ ausgebildet.
Die veränderliche Kapazität C1 vom N-Typ und die veränderliche Kapazität C2 vom P-Typ besitzen die gleichen Grundstrukturen wie die veränderliche Kapazität C1 vom N-Typ und die veränderliche Kapazität C2 vom P-Typ gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Sowohl in der veränderlichen Kapazität C1 vom N-Typ als auch in der veränderlichen Kapazität C2 vom P-Typ ist im Vergleich zu dem NMOS-Transistor Q3 für eine hohe Spannung und zu dem PMOS-Transistor Q4 für eine hohe Spannung ein Verlängerungsgebiet mit einer höheren Störstellenkonzentration als der der Verlängerungsgebiete sowohl des NMOS-Transistors Q1 als auch des PMOS-Transistors Q2 und mit einer gleichen Gate-Länge unter den gleichen Bedingungen (wenigstens die Störstellenkonzentration ist etwa gleich) ausgebildet. Außerdem besitzen die Gate-Oxidfilme im Vergleich zu dem NMOS-Transistor Q1 und zu dem PMOS-Transistor Q2 in der veränderlichen Kapazität C1 vom N-Typ und in der veränderlichen Kapazität C2 vom P-Typ die gleiche Dicke.
In der Halbleitervorrichtung mit dieser Struktur gemäß der siebenten Ausführungsform können die Verlängerungsgebiete in dem NMOS-Transistor Q3 für eine hohe Spannung und in der veränderlichen Kapazität C1 vom N-Typ in dem gleichen Schritt ausgebildet werden und können die Verlängerungsgebiete des PMOS-Transistors Q4 für eine hohe Spannung und der veränderlichen Kapazität C2 vom P-Typ im gleichen Schritt ausgebildet werden. Somit kann eine Halbleitervorrichtung mit einer veränderlichen Kapazität erhalten werden, bei der eine Serienwiderstandskomponente verringert ist, während die Anzahl der Herstellungsschritte minimiert wird.
Allerdings soll das Verlängerungsgebiet des Transistors für eine hohe Spannung in einigen Fällen als LDD-Gebiet mit einer Störstellenkonzentration ausgebildet werden, die fast gleich der des Verlängerungsgebiets des Hochleistungstransistors ist. In diesen Fällen wird eine Implantationsenergie erhöht und das Verlängerungsgebiet tief ausgebildet.
Dementsprechend können dadurch, daß das Verlängerungsgebiet der veränderlichen Kapazität unter den gleichen Bedingungen wie das Verlängerungsgebiet des Transistors für eine hohe Spannung verhältnismäßig tief ausgebildet wird, die gleichen Wirkungen wie in der Halbleitervorrichtung gemäß der sechsten Ausführungsform erhalten werden.

Achte Ausführungsform

Eine achte Ausführungsform schafft eine Halbleitervorrichtung mit einer Struktur, die einen MOS-Transistor und eine veränderliche Kapazität umfaßt, und in der die Kanalgebiete jeweils verschiedene Störstellenkonzentrationen besitzen. In der Halbleitervorrichtung gemäß der achten Ausführungsform sind die Störstellenkonzentrationen der Kanalgebiete in dem MOS-Transistor und in der veränderlichen Kapazität verschieden voneinander eingestellt, so daß ein Freiheitsgrad eines Entwurfs in der Vorrichtung verbessert und beispielsweise eine Schwellenspannung getrennt eingestellt werden kann.
Fig. 20 ist eine Schnittansicht einer Struktur der Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß der achten Ausführungsform der Erfindung. In Fig. 20 ist ein in einem PMOS-Ausbildungsgebiet A2 ausgebildeter PMOS-Transistor Q2 der gleiche Transistor wie der PMOS-Transistor Q2 gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Dagegen besitzt eine in einem Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ ausgebildete veränderliche Kapazität C9 vom N-Typ die P^--Taschengebiete 37 in der Nähe eines Verlängerungsabschnitts 34e, wobei ein zwischen den beiden N⁺-Verlängerungselektrodengebieten 34 vorgesehenes N-Wannengebiet 31 als Hochkonzentrations-Kanalgebiet 31c wirkt. Die weiteren Strukturen sind die gleichen wie die der veränderlichen Kapazität C1 vom N-Typ gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Die veränderliche Kapazität C9 vom N-Typ enthält das Hochkonzentrations-Kanalgebiet 31c mit einer höheren N-Störstellenkonzentration als der der anderen Gebiete des N-Wannengebiets 31. Das Hochkonzentrations-Kanalgebiet 31c kann die P^--Taschengebiete 37 aufheben, um eine Verringerung einer Serienwiderstandskomponente ausreichend zu kompensieren. Somit kann ein Q-Wert der veränderlichen Kapazität vollständig erhöht werden.
Somit ist in der in Fig. 20 gezeigten Struktur, wenn eine Kanalkonzentration zwischen dem PMOS-Transistor Q2 und der veränderlichen Kapazität C9 vom N-Typ geändert werden soll, in der veränderlichen Kapazität C9 vom N-Typ das Hochkonzentrations-Kanalgebiet 31c vorgesehen, wodurch der Q-Wert der veränderlichen Kapazität erhöht wird. Genauer ist die in Fig. 20 gezeigte Struktur ein wünschenswertes Beispiel, in dem die Störstellenkonzentrationen in den jeweiligen Kanalgebieten des MOS-Transistors und der veränderlichen Kapazität verschieden voneinander sind, wodurch ein Freiheitsgrad eines Entwurfs verbessert wird.
Um das Hochkonzentrations-Kanalgebiet 31c zu erhalten, werdet nach Ausbildung des N-Wannengebiets 31 weiter N-Störstellen in einen oberen Schichtabschnitt des N-Wannengebiets 31 implantiert. Genauer ist ein Schritt des Ausbildens des Hochkonzentrations-Kanalgebiets 31c getrennt erforderlich.
Obgleich in Fig. 20 lediglich der PMOS-Transistor und die veränderliche Kapazität vom N-Typ gezeigt sind, können ein NMOS-Transistor und eine veränderliche Kapazität vom P-Typ natürlich auch mit den gleichen Strukturen ausgebildet sein.

Neunte Ausführungsform

Fig. 21 ist eine Schnittansicht eines Teils eines Verfahrens zur Herstellung einer Halbleitervorrichtung mit einem MOS- Transistor und mit einer veränderlichen Kapazität gemäß einer neunten Ausführungsform der Erfindung.
In einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der neunten Ausführungsform werden sowohl in dem MOS-Transistor als auch in der veränderlichen Kapazität Taschengebiete ausgebildet.
Es wird angenommen, daß zunächst durch eine Ionenimplantation und Diffusion durch einen Ausbildungsschritt, der auf einem existierenden Verfahrens beruht, auf der Seite des MOS-Transistors die Source-Drain-Gebiete ausgebildet werden, während auf der Seite der veränderlichen Kapazität die Auskopplungselektrodengebiete 34 ausgebildet werden.
Für die erste Störstellenimplantation und Diffusion wird nach Implantation von N-Störstellen eine Wärmebehandlung (beispielsweise 10 bis 120 Sekunden lang ein RTA (schnelles thermisches Tempern) bei 900 bis 1100°C in einer N₂-Atmosphäre) ausgeführt. Wegen der Wärmebehandlung werden durch Implantation der N-Störstellen entstandene Kristallbaufehler beseitigt.
Die nachfolgenden Verarbeitungen sind eigentümlich für das Herstellungsverfahren gemäß der neunten Ausführungsform. In der neunten Ausführungsform wird außerdem die zweite Störstellenimplantation und Diffusion nicht über dem MOS-Transistor, sondern lediglich wie in Fig. 21 gezeigt über der veränderlichen Kapazität ausgeführt. In einem Beispiel aus Fig. 21 werden unter Verwendung einer Gate-Elektrode 33 als Maske für die zweite Störstellenimplantation N-Störstellenionen 91 implantiert, worauf eine Wärmebehandlung ausgeführt wird. Folglich werden die N⁺-Auskopplungselektrodengebiete 34h ausgebildet, so daß schließlich eine veränderliche Kapazität C15 vom N-Typ erhalten wird.
Beispiele der zweiten Störstellenimplantation und Diffusion umfassen das Tempern während etwa 10 bis 120 Minuten bei einer verhältnismäßig niedrigen Temperatur von 500 bis 800°C nach Implantation der N-Störstellen.
Die zweite Störstellenimplantation und Diffusion wird lediglich über der veränderlichen Kapazität ausgeführt, wobei die Wärmebehandlung während der obenbeschriebenen Diffusion bei der verhältnismäßig niedrigen Temperatur ausgeführt wird. Somit kommt es zur TED (vorübergehend erhöhten Diffusion), d. h. zu einer Erscheinung, in der durch die zweite Störstellenionenimplantation entstandene Kristallbaufehler in ein Wannengebiet der veränderlichen Kapazität eingeführt werden, wobei ein Fehlerabschnitt und die Störstellen miteinander gekoppelt werden und stark diffundieren.
Durch die Erscheinung der TED diffundieren die Störstellen in den P-Taschengebieten 37 und in den N⁺ -Auskopplungselektrodengebieten 34h, die in der veränderlichen Kapazität C15 vom N-Typ ausgebildet sind, erneut. Im Ergebnis führt die Anwesenheit der P^--Taschengebiete 37 zu keiner Verringerung des Serienwiderstands. Folglich kann eine veränderliche Kapazität C15 vom N-Typ mit einem hohen Q-Wert erhalten werden.
Obgleich in Fig. 21 die veränderliche Kapazität C15 vom N-Typ gezeigt ist, kann die Erfindung natürlich auch auf eine veränderliche Kapazität vom P-Typ angewendet werden.
Die zweite Implantation kann einen Prozeß zum Implantieren von Störstellenionen vom N-Typ in schräger Richtung enthalten.
In diesem Fall kann die Verschlechterung der Widerstandskomponente durch die Taschengebiete 37 durch die Ionenimplantation in schräger Richtung wirksam unterdrückt werden.

Zehnte Ausführungsform

Die Fig. 22 bis 26 sind Schnittansichten eines Verfahrens zur Herstellung einer Kapazität vom N-Typ in einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer zehnten Ausführungsform der Erfindung. Anhand dieser Zeichnungen wird ein Verfahren zur Herstellung der veränderlichen Kapazität vom N-Typ gemäß der zehnten Ausführungsform beschrieben.
Wie in Fig. 22 gezeigt ist, wird zuallererst auf einer Oberfläche eines N-Wannengebiets 31 selektiv eine Schichtstruktur mit einem Gate-Oxidfilm 32, einer Gate-Elektrode 33 und einem Oxidfilm 59 für eine Maske vorgesehen. Unter Verwendung der Schichtstruktur als Maske werden N- und P-Störstellen eingeführt, um ein N^--Verlängerungsgebiet 38 bzw. ein P^- -Diffusionsgebiet 39 auszubilden. Als Material zur Ausbildung der Gate-Elektrode 33 wird Polysilicium verwendet.
Wie in Fig. 23 gezeigt ist, wird nachfolgend über der Gate- Elektrode 33 ein isotropes Polysiliciumätzen ausgeführt, um ein Umfangsgebiet in Richtung einer Gate-Länge der Gate-Elektrode 33 teilweise zu entfernen. Somit wird eine Gate-Elektrode 33n mit einer kleinen Gate-Länge erhalten.
Wie in Fig. 24 gezeigt ist, wird daraufhin über dem Oxidfilm 59 für eine Maske und dem Gate-Oxidfilm 32 ein Naßätzen für einen Oxidfilm ausgeführt. Folglich werden durch Verringern des Oxidfilms 59 für eine Maske und des Gate-Oxidfilms 32 ein Oxidfilm 59n für eine Maske und ein Gate-Oxidfilm 32n erhalten.
Wie in Fig. 25 gezeigt ist, wird daraufhin auf einer Seitenfläche der Gate-Elektrode 33n eine Seitenwand 36 ausgebildet.
Wie in Fig. 26 gezeigt ist, werden anschließend unter Verwendung der Gate-Elektrode 33n und der Seitenwand 36 als Masken N-Störstellenionen 75 implantiert und diffundiert. Folglich werden die N⁺-Auskopplungselektrodengebiete 34d erhalten. Die N⁺-Auskopplungselektrodengebiete 34d werden in einem Gebiet ausgebildet, das ein gesamtes P^--Diffusionsgebiet 39 enthält, wobei eine N-Störstellenkonzentration höher als eine P-Störstellenkonzentration des P^--Diffusionsgebiets 39 ist. Somit kann der Einfluß des P^--Diffusionsgebiets 39 vollständig aufgehoben werden. Genauer sind in der fertigen veränderlichen Kapazität keine Taschengebiete vorhanden.
Somit geschehen in der zehnten Ausführungsform das Ausbilden der Seitenwand und das Vorsehen der Auskopplungselektrodengebiete, nachdem die Gate-Länge der Gate-Elektrode verringert worden ist. Folglich kann die fertige Vorrichtung eine Struktur besitzen, bei der die Taschengebiete nicht vorhanden sind. Somit kann eine veränderliche Kapazität vom N-Typ mit einem großen Q-Wert auch dann erhalten werden, wenn der Taschengebiet-Ausbildungsschritt enthalten ist.
Obgleich in der zehnten Ausführungsform das Verfahren zur Herstellung der veränderlichen Kapazität vom N-Typ beschrieben worden ist, kann auf die gleiche Weise natürlich eine veränderliche Kapazität vom P-Typ hergestellt werden.

Elfte Ausführungsform

Fig. 27 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer elften Ausführungsform der Erfindung. In Fig. 27 ist ein in einem NMOS-Ausbildungsgebiet A1 ausgebildeter NMOS-Transistor Q1 der gleiche wie der NMOS- Transistor Q1 gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Andererseits unterscheidet sich eine in einem Ausbildungsgebiet A3 einer veränderlichen Kapazität vom N-Typ ausgebildete veränderliche Kapazität C1w vom N-Typ dadurch, daß eine Dicke eines Gate-Oxidfilms 32w größer als die eines Gate-Oxidfilms 12 ist. Die anderen Strukturen sind die gleichen wie die der veränderlichen Kapazität C1 vom N-Typ gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Eine Schwingungsfrequenz f eines LC-VCO ist durch die folgende Gleichung (2) bestimmt. Somit ist erwünscht, daß eine Kapazitätskomponente einer veränderlichen Kapazität verringert wird, um einen Oszillator für eine Hochfrequenzschwingung herzustellen.
Gleichung 2:
Allerdings besteht ein Problem darin, daß ein parasitärer Serienwiderstand erhöht wird, wenn eine veränderliche Kapazität in einem kleinen Muster hergestellt wird.
Wenn der Gate-Oxidfilm 32w wie in Fig. 27 gezeigt mit einer größeren Dicke als der Gate-Oxidfilm 12 ausgebildet ist, kann die Kapazitätskomponente der veränderlichen Kapazität verringert werden, ohne eine Mustergröße zu ändern, d. h., ohne eine parasitäre Widerstandskomponente zu erhöhen. Außerdem kann durch die Verringerung der Kapazitätskomponente in Übereinstimmung mit Gleichung (1) auch ein Q-Wert verbessert werden.
Falls wie in der Halbleitervorrichtung gemäß der siebenten Ausführungsform außer einem Hochleistungstransistor ein Transistor für eine hohe Spannung vorgesehen ist, wird außerdem der Gate-Oxidfilm 32w während der Ausbildung eines Gate-Oxidfilms des Transistors für eine hohe Spannung, der eine größere Dicke als der Gate-Oxidfilm in dem Hochleistungstransistor hat, ausgebildet. Folglich kann der Gate-Oxidfilm 32w mit einer kleineren Dicke als bei dem Hochleistungstransistor erhalten werden, ohne die Anzahl der Herstellungsschritte zu erhöhen.
Obgleich in Fig. 27 lediglich der NMOS-Transistor und die veränderliche Kapazität vom N-Typ gezeigt sind, können natürlich auch ein PMOS-Transistor und eine veränderliche Kapazität vom P-Typ mit den gleichen Strukturen ausgebildet werden.

Zwölfte Ausführungsform

Erste Ausführungsart

Fig. 28 ist eine Schnittansicht einer Struktur einer ersten Ausführungsart einer Halbleitervorrichtung mit einem MOS- Transistor und mit einer veränderlichen Kapazität gemäß einer zwölften Ausführungsform der Erfindung. In Fig. 28 ist ein in einem NMOS-Ausbildungsgebiet A1 ausgebildeter NMOS-Transistor Q1 der gleiche wie der NMOS-Transistor Q1 gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Andererseits unterscheidet sich eine in einem Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ ausgebildete veränderliche Kapazität C1L vom N-Typ dadurch, daß ein Material eines Gate-Oxidfilms 32L eine niedrigere Dielektrizitätskonstante als ein Material eines Gate-Oxidfilms 12 hat. Die anderen Strukturen sind die gleichen wie bei der veränderlichen Kapazität C1 vom N-Typ gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Um den Gate-Oxidfilm 32L zu erhalten, wird beispielsweise vorgeschlagen, daß lediglich in einen Gate-Oxidfilm 32 der veränderlichen Kapazität C1L vom N-Typ F (Fluor) implantiert wird.
Somit kann in der ersten Ausführungsart der zwölften Ausführungsform eine Kapazitätskomponente der veränderlichen Kapazität verringert werden, ohne eine parasitäre Widerstandskomponente zu erhöhen. Somit können die gleichen Wirkungen wie in der elften Ausführungsform erhalten werden.
Obgleich in Fig. 28 lediglich ein NMOS-Transistor und eine veränderliche Kapazität vom N-Typ gezeigt sind, können natürlich ein PMOS-Transistor und eine veränderliche Kapazität vom P-Typ mit den gleichen Strukturen ausgebildet werden.

Zweite Ausführungsart

Fig. 29 ist eine Schnittansicht einer Struktur einer zweiten Ausführungsart der Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer zwölften Ausführungsform der Erfindung. In Fig. 29 unterscheidet sich eine in einem Ausbildungsgebiet A3 der veränderlichen Kapazität C1w vom N-Typ ausgebildete veränderliche Kapazität vom N-Typ dadurch, daß eine Dicke eines Gate-Oxidfilms 32w größer als die eines Gate-Oxidfilms 12 ist. Die anderen Strukturen sind die gleichen wie die der veränderlichen Kapazität C1 vom N-Typ gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Ein in einem NMOS-Ausbildungsgebiet A1 ausgebildeter NMOS- Transistor Q1 unterscheidet sich dadurch, daß ein Gate-Isolierfilm 12H unter Verwendung eines Materials mit hohem k ausgebildet ist, das eine höhere Dielektrizitätskonstante als ein Siliciumoxidfilm besitzt, wobei der Gate-Isolierfilm 12H fast mit der gleichen Dicke wie der Gate-Oxidfilm 32w ausgebildet ist. Die anderen Strukturen sind die gleichen wie bei dem NMOS-Transistor Q1 gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Beispiele für das Material mit hohem k umfassen Si₃N₄, Ta₂O₅, Al₂O₃, HfO₂, ZrO₂ und dergleichen.
Somit kann in der zweiten Ausführungsart der zwölften Ausführungsform eine Kapazitätskomponente der veränderlichen Kapazität verringert werden, ohne eine parasitäre Widerstandskomponente zu erhöhen. Somit können die gleichen Wirkungen wie in der elften Ausführungsform erhalten werden.
Die Dicke des Gate-Isolierfilms 12H ist fast genauso groß wie die des Gate-Oxidfilms 32w. Somit können der Gate-Isolierfilm 12H und der Gate-Oxidfilm 32w in dem gleichen Schritt hergestellt werden. Somit kann der Gate-Oxidfilm 32w mit einer kleineren Dicke als bei dem Hochleistungstransistor erhalten werden, ohne die Anzahl der Herstellungsschritte zu erhöhen. Da der Gate-Isolierfilm 12H in diesem Fall aus einem Material mit hohem k ausgebildet wird, wird eine elektrische Charakteristik eines NMOS-Transistors Q1H nicht nachteilig beeinflußt.
Obgleich in Fig. 29 lediglich der NMOS-Transistor und die veränderliche Kapazität vom N-Typ gezeigt sind, können natürlich auch ein PMOS-Transistor und eine veränderliche Kapazität vom P-Typ mit den gleichen Strukturen ausgebildet werden.

Dreizehnte Ausführungsform

Fig. 30 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung mit einem MOS-Transistor und mit einer veränderlichen Kapazität gemäß einer dreizehnten Ausführungsform der Erfindung. In Fig. 30 unterscheidet sich eine in dem Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ ausgebildete veränderliche Kapazität C1p vom N-Typ dadurch, daß in einem oberen Schichtabschnitt eines N-Wannengebiets 31 eine löchrige Siliciumschicht 8 ausgebildet ist. Die anderen Strukturen sind die gleichen wie die der veränderlichen Kapazität C1 vom N-Typ gemäß der in Fig. 1 gezeigten ersten Ausführungsform.
Dadurch, daß die löchrige Siliciumschicht 8 vorgesehen ist, wird eine effektive Dielektrizitätskonstante des Siliciums verringert, so daß eine Kapazitätskomponente der veränderlichen Kapazität C1p vom N-Typ verringert werden kann. Wenn ununterbrochen Lücken ausgebildet sind, so daß eine Rate der Lücken, die den oberen Schichtabschnitt des N-Wannengebiets 31 belegt, (ein Lückenverhältnis) zu hoch ist, wird ein Widerstand des N-Wannengebiets 31 erhöht. Somit ist erwünscht, daß das Lückenverhältnis 50% oder weniger beträgt.
Da somit in der dreizehnten Ausführungsform eine Kapazitätskomponente der veränderlichen Kapazität verringert werden kann, ohne eine parasitäre Widerstandskomponente stark zu erhöhen, können die gleichen Wirkungen wie in der elften Ausführungsform erhalten werden.
Obgleich in Fig. 30 lediglich die veränderliche Kapazität vom N-Typ gezeigt ist, kann natürlich eine veränderliche Kapazität vom P-Typ mit der gleichen Struktur ausgebildet werden.

Ausbildung der löchrigen Siliciumschicht

Die Fig. 31 bis 35 sind Schnittansichten eines Verfahrens zur Ausbildung einer löchrigen Siliciumschicht, das beispielsweise in JP 2000-307112 offenbart ist. Anhand dieser Zeichnungen wird unten ein Verfahren zum Ausbilden der löchrigen Siliciumschicht beschrieben.
Wie in Fig. 31 gezeigt ist, wird zuallererst an einer Oberseite eines N-Siliciumsubstrats 6 elektrolytisch eine löchrige Siliciumschicht 7 ausgebildet. Genauer wird das Siliciumsubstrat 6 in eine HF-Lösung 152 in einer Formationsschicht 151 getaucht, wobei durch Einstellen einer oberen Platinelektrode 153 als Katode und einer unteren Platinelektrode 154 als Anode ein Strom zu dem Siliciumsubstrat 6 fließt. Als Bedingungen werden eine Ausbildungszeit von 30 Sekunden und eine Ausbildungsstromdichte von 10 mA/cm² eingestellt. Wie in Fig. 32 gezeigt ist, wird folglich die Oberseite des Siliciumsubstrats 6 löchrig gemacht und an der Oberseite des Siliciumsubstrats 6 die löchrige Siliciumschicht 7 mit einer Dicke von etwa 0,2 µm ausgebildet.
Fig. 33 ist eine Schnittansicht, die eine Form der löchrigen Siliciumschicht 7 genauer zeigt. Wie in Fig. 33 gezeigt ist, besitzt die löchrige Siliciumschicht 7 eine komplizierte Form (genauer siehe das unten angegebene Dokument 2, S. 470ff, Fig. 4, oder das unten angegebene Dokument 3, S. 379ff, Fig. 2). In dieser Spezifikation ist die Form der löchrigen Siliciumschicht 7 wie in Fig. 32 gezeigt zur Beschreibung vereinfacht. Eine Dicke der löchrigen Siliciumschicht 7 kann anhand einer Ausbildungszeit und einer Ausbildungsstromdichte gesteuert werden, wobei außerdem das Lückenverhältnis der löchrigen Siliciumschicht 7 (eine Dichte, die einem Verhältnis eines Siliciumabschnitts 7a zu einem Lückenabschnitt 7b entspricht) durch eine Konzentration der HF-Lösung 152 gesteuert werden kann (siehe: SOI-Strukturausbildungstechnik, S. 181 bis 185, von Seijiro Furukawa, 1987, Sangyo Tosho (Dokument 1)).
Um die Stabilität der löchrigen Struktur der löchrigen Siliciumschicht 7 für eine Wärmebehandlung zu erhalten, wird nachfolgend eine Voroxidation bei einer niedrigen Temperatur von etwa 400°C ausgeführt. Um die Menge der Kristallbaufehler einer in einem nachfolgenden Schritt auszubildenden Epitaxieschicht 9 zu verringern, wird daraufhin bei einer Temperatur von 1000°C oder mehr während einiger Sekunden in einer Wasserstoffatmosphäre die Wärmebehandlung ausgeführt. Folglich wird eine Mobilität der Oberflächenatome durch die Minimierung einer Oberflächenenergie der löchrigen Siliciumschicht 7 wesentlich erhöht, wobei an einer Oberseite der löchrigen Siliciumschicht 7 durch natürliche Oxidation einer Oberfläche erzeugte (nicht gezeigte) Oberflächenlöcher verringert und entfernt werden. Wie in Fig. 34 gezeigt ist, wird im Ergebnis durch ausreichendes Glätten der Oberseite der löchrigen Siliciumschicht 7 eine löchrige Siliciumschicht 8 ausgebildet.
Eine Oberseite der löchrigen Siliciumschicht 8 behält eine Einkristallstruktur des Siliciumsubstrats 6 und besitzt die gleiche Kristallorientierung wie das Siliciumsubstrat 6. Wiein Fig. 35 gezeigt ist, wird an der Oberseite der löchrigen Siliciumschicht 8 durch ein Epitaxieverfahren die Epitaxieschicht 9 mit einer Dicke von etwa 100 nm ausgebildet. Wegen des Epitaxieverfahrens von Silicium auf der löchrigen Siliciumschicht siehe "Science of Silicon, S. 467-475, herausgegeben von Tadahiro Ohmi u. a., Realize Inc." (Dokument 2), "IEICE TRANS. ELECTRON., Bd. E80-C, Nr. 3, März 1997, K. SAKAGUCHI u. a., S. 378-387" (Dokument 3), und "Extended Abstracts of the 1998 International Conference on Solid State Devices and Materials, Hiroshima, 1998, S. 302-303" (Dokument 4).
In der dreizehnten Ausführungsform wird selektiv in dem Ausbildungsgebiet A3 der veränderlichen Kapazität vom N-Typ und in einem Ausbildungsgebiet A4 der veränderlichen Kapazität vom P-Typ die löchrige Siliciumschicht 8 ausgebildet. Somit werden die Oberflächen eines NMOS-Ausbildungsgebiets A1 und eines PMOS-Ausbildungsgebiets A2, falls das löchrige Silicium teilweise ausgebildet werden soll, während der in Fig. 31 gezeigten elektrolytischen Behandlung mit einer Resistmaske bedeckt, so daß keine löchrige Siliciumschicht 7 ausgebildet wird.
Obgleich die Erfindung ausführlich gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in sämtlichen Aspekten erläuternd und nicht einschränkend. Somit können selbstverständlich zahlreiche Abwandlungen und Änderungen vorgenommen werden, ohne vom Umfang der Erfindung abzuweichen.

Claims

1. Halbleitervorrichtung mit einem Isolierschichttransistor (Q1, Q2) und einer Isolierschichtkapazität (C1, C2), die in einem Halbleitersubstrat (1) ausgebildet sind, wobei
der Isolierschichttransistor enthält:
einen Gate-Isolierfilm (12, 22) für einen Transistor, der selektiv auf dem Halbleitersubstrat (1) ausgebildet ist;
eine Gate-Elektrode (13, 23) für einen Transistor, die auf dem Gate-Isolierfilm (12, 22) für einen Transistor ausgebildet ist; und
Source-Drain-Gebiete (14, 24), die an einer Oberfläche des Halbleitersubstrats (1) in der Weise ausgebildet sind, daß zwischen ihnen ein unter der Gate-Elektrode (13, 23) für einen Transistor vorgesehenes Körpergebiet für einen Transistor liegt,
die Isolierschichtkapazität enthält:
einen Gate-Isolierfilm (32, 42) für eine Kapazität, der selektiv auf dem Halbleitersubstrat (1) ausgebildet ist;
eine Gate-Elektrode (33, 43) für eine Kapazität, die auf dem Gate-Isolierfilm (32, 42) für eine Kapazität ausgebildet ist; und
Auskopplungselektrodengebiete (34, 44), die an der Oberfläche des Halbleitersubstrats (1) in der Weise ausgebildet sind, daß zwischen ihnen ein unter der Gate-Elektrode (33, 43) für eine Kapazität vorgesehenes Körpergebiet für eine Kapazität liegt, wobei
der Isolierschichttransistor Taschengebiete (17, 27) für einen Transistor besitzt, die den entgegengesetzten Leitungstyp zu dem der Source-Drain-Gebiete (14, 24) besitzen, und die von den Source-Drain-Gebieten (14, 24) bis zu einem Teil des Körpergebiets eines Transistors ausgebildet sind, und
die Isolierschichtkapazität in einem Nachbargebiet der Auskopplungselektrodengebiete (34, 44) auf der Seite des Körpergebiets für eine Kapazität kein Gebiet besitzt, das einen Leitungstyp besitzt, der zu dem der Auskopplungselektrodengebiete (34, 44) entgegengesetzt ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Körpergebiet (31, 41) für eine Kapazität und die Auskopplungselektrodengebiete (34, 44) den gleichen Leitungstyp besitzen.

3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Körpergebiet (30, 40) für eine Kapazität und die Auskopplungselektrodengebiete (34, 44) voneinander verschiedene Leitungstypen besitzen.

4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Source-Drain-Gebiete (14, 24) einen Verlängerungsabschnitt (14e, 24e) für einen Transistor enthalten, der einen oberen Schichtabschnitt besitzt, der teilweise zu der Seitedes Körpergebiets für einen Transistor vorsteht,
die Auskopplungselektrodengebiete (34, 44) einen Verlängerungsabschnitt (34e, 44e) für eine Kapazität enthalten, der einen oberen Schichtabschnitt besitzt, der teilweise zu der Seite des Körpergebiets für eine Kapazität vorsteht, und
der Verlängerungsabschnitt (34e, 44e) für eine Kapazität und der Verlängerungsabschnitt (14e, 24e) für einen Transistor die gleiche Störstellenkonzentrationen besitzen.

5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Source-Drain-Gebiete (14, 24) einen Verlängerungsabschnitt (14e, 24e) für einen Transistor enthalten, der einen oberen Schichtabschnitt besitzt, der teilweise zu der Seite des Körpergebiets für einen Transistor vorsteht, und
die Auskopplungselektrodengebiete (34, 44) kein Gebiet enthalten, das einen oberen Schichtabschnitt enthält, der zu der Seite des Körpergebiets für eine Kapazität vorsteht.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Source-Drain-Gebiete (14, 24) einen Verlängerungsabschnitt (14e, 24e) für einen Transistor enthalten, der einen oberen Schichtabschnitt besitzt, der teilweise zu der Seite des Körpergebiets für einen Transistor vorsteht,
die Auskopplungselektrodengebiete (34, 44) einen Verlängerungsabschnitt (34e, 44e) für eine Kapazität enthalten, der einen oberen Schichtabschnitt besitzt, der teilweise zu der Seite des Körpergebiets für eine Kapazität vorsteht, und
der Verlängerungsabschnitt (34e, 44e) für eine Kapazität eine größere Störstellenkonzentration als der Verlängerungsabschnitt (14e, 24e) für ein Transistor besitzt.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Source-Drain-Gebiete (14, 24) einen Verlängerungsabschnitt (14e, 24e) für einen Transistor enthalten, der einen oberen Schichtabschnitt besitzt, der teilweise zu der Seite des Körpergebiets für einen Transistor vorsteht,
die Auskopplungselektrodengebiete (34, 44) einen Verlängerungsabschnitt (34e, 44e) für eine Kapazität enthalten, der einen oberen Schichtabschnitt besitzt, der teilweise zu der Seite des Körpergebiets für eine Kapazität vorsteht, und
der Verlängerungsabschnitt (34e, 44e) für eine Kapazität eine größere Tiefe als der Verlängerungsabschnitt (14e, 24e) für einen Transistor besitzt.

8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
der Isolierschichttransistor einen ersten und einen zweiten Transistor umfaßt,
die Source-Drain-Gebiete (14, 24) des ersten Transistors (Q1, Q2) einen ersten Verlängerungsabschnitt (34e, 44e) für einen Transistor enthalten, der einen oberen Schichtabschnitt enthält, der teilweise zu der Seite des Körpergebiets für einen Transistor vorsteht,
die Source-Drain-Gebiete (14, 24) des zweiten Transistors (Q3, Q4) einen zweiten Verlängerungsabschnitt (74e, 84e) für einen Transistor enthalten, der einen oberen Schichtabschnitt enthält, der teilweise zu der Seite des Körpergebiets für einen Transistor vorsteht,
die Auskopplungselektrodengebiete (34, 44) einen Verlängerungsabschnitt (34e, 44e) für eine Kapazität enthalten, der einen oberen Schichtabschnitt besitzt, der teilweise zu der Seite des Körpergebiets für eine Kapazität vorsteht, und
die Störstellenkonzentration des Verlängerungsabschnitts (34e, 44e) für eine Kapazität fast genauso groß wie die des zweiten Verlängerungsabschnitts (74e, 84e) für einen Transistor und größer als die des ersten Verlängerungsabschnitt (34e, 44e) für einen Transistor ist.

9. Halbleitervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) ein SOI-Substrat enthält, das ein Substrat (4) enthält, das wenigstens an seiner Oberfläche isolierend ist, wobei auf der Oberfläche des Substrats (4) eine Halbleiterschicht (5) vorgesehen ist.

10. Halbleitervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Dicke des Gate-Isolierfilms (32w) für eine Kapazität größer als die des Gate-Isolierfilms (12, 22) für einen Transistor ist.

11. Halbleitervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Dielektrizitätskonstante des Gate-Isolierfilms (32L) für eine Kapazität kleiner als die des Gate-Isolierfilms (12, 22) für einen Transistor ist.

12. Halbleitervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß das Körpergebiet für eine Kapazität einen Lückenabschnitt (8) besitzt.

13. Halbleitervorrichtung mit einem Isolierschichttransistor (Q1, Q2) und einer Isolierschichtkapazität (C1, C2), die in einem Halbleitersubstrat (1) ausgebildet sind,
wobei der Isolierschichttransistor enthält:
einen Gate-Isolierfilm (12, 22) für einen Transistor, der selektiv auf dem Halbleitersubstrat (1) ausgebildet ist;
eine Gate-Elektrode (13, 23) für einen Transistor, die auf dem Gate-Isolierfilm (12, 22) für einen Transistor ausgebildet ist;
Source-Drain-Gebiete (14, 24), die an einer Oberfläche des Halbleitersubstrats (1) in der Weise ausgebildet sind, daß zwischen ihnen ein unter der Gate-Elektrode (13, 23) für einen Transistor vorgesehenes Körpergebiet für einen Transistor liegt; und
Taschengebiete (17, 27) für einen Transistor vom entgegengesetzten Leitungstyp zu dem der Source-Drain-Gebiete (14, 24), wobei die Taschengebiete (17, 27) von den Source- Drain-Gebieten (14, 24) bis zu einem Teil des Körpergebiets für einen Transistor ausgebildet sind,
wobei die Isolierschichtkapazität enthält:
einen Gate-Isolierfilm (32, 42) für eine Kapazität, der selektiv auf dem Halbleitersubstrat (1) ausgebildet ist;
eine Gate-Elektrode (33, 43) für eine Kapazität, die auf dem Gate-Isolierfilm (32, 42) für eine Kapazität ausgebildet ist;
Auskopplungselektrodengebiete (34, 44), die an der Oberfläche des Halbleitersubstrats (1) in der Weise ausgebildet sind, daß zwischen ihnen ein unter der Gate-Elektrode (33, 43) für eine Kapazität vorgesehenes Körpergebiet für eine Kapazität liegt; und
Taschengebiete (37, 47) für eine Kapazität vom entgegengesetzten Leitungstyp zu dem der Auskopplungselektrodengebiete (34, 44), wobei die Taschengebiete von den Auskopplungselektrodengebieten (34, 44) bis zu einem Teil des Körpergebiets für eine Kapazität ausgebildet sind, und
wobei eine Störstellenkonzentration an einer Oberfläche des Körpergebietes für eine Kapazität von der Störstellenkonzentration an einer Oberfläche des Körpergebiets für einen Transistor verschieden ist.

14. Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Störstellenkonzentration an der Oberfläche des Körpergebiets für eine Kapazität größer ist als die Störstellenkonzentration an der Oberfläche des Körpergebiets für einen Transistor.

15. Verfahren zur Herstellung einer Halbleitervorrichtung miteinem Isolierschichttransistor (Q1, Q2) und einer Isolierschichtkapazität (C1, C2), die in einem Halbleitersubstrat (1) ausgebildet sind, das die folgenden Schritte umfaßt:

a) Vorbereiten eines Halbleitersubstrats (1) mit einem Körpergebiet (11, 21) für einen Transistor und mit einem Körpergebiet (31, 41) für eine Kapazität;

b) selektives Ausbilden eines Gate-Isolierfilms (12, 22) für einen Transistor und einer Gate-Elektrode (13, 23) für einen Transistor auf dem Körpergebiet (11, 21) für einen Transistor und selektives Ausbilden eines Gate-Isolierfilms (32, 42) für eine Kapazität und einer Gate-Elektrode (33, 43) für eine Kapazität auf dem Körpergebiet (31, 41) für eine Kapazität;

c) Bedecken eines von dem Körpergebiet (11, 21) für einen Transistor verschiedenen Gebietes mit einem Resist (51, 53) für einen Transistor und Einführen von Störstellen des gleichen Leitungstyps wie dem des Körpergebiets (11, 21) für einen Transistor unter Verwendung der Gate-Elektrode (13, 23) für einen Transistor als Maske und dadurch Ausbilden eines Störstellendiffusionsgebiets (19, 29) für einen Transistor in einem oberen Schichtabschnitt des Körpergebiets (11, 21) für einen Transistor; und

d) Bedecken eines von dem Körpergebiet (31, 41) für eine Kapazität verschiedenen Gebietes mit einem Resist für eine Kapazität und Einführen von Störstellen eines anderen Leitungstyps wie dem des Körpergebiets (31, 41) für eine Kapazität unter Verwendung der Gate-Elektrode (33, 43) für eine Kapazität als Maske und dadurch Ausbilden eines Störstellendiffusionsgebiets (39, 49) für eine Kapazität in einem oberen Schichtabschnitt des Körpergebiets (31, 41) für eine Kapazität;

e) Einführen von Störstellen eines anderen Leitungstyps als dem des Körpergebiets (11, 21) für einen Transistor unter Verwendung der Gate-Elektrode (13, 23) für einen Transistor als Maske und dadurch Ausbilden von Source-Drain-Gebieten (14, 24) an einer Oberfläche des Körpergebiets (11, 21) für einen Transistor, wobei nach Ausführung des Schrittes (e) das Störstellendiffusionsgebiet (19, 29) für einen Transistor von den Source-Drain-Gebieten (14, 24) zu einem Teil des Körpergebiets (11, 21) für einen Transistor als Taschengebiete (17, 27) für einen Transistor verbleibt;

f) Einführen von Störstellen des gleichen Leitungstyps wie dem des Körpergebiets (31, 41) für eine Kapazität unter Verwendung der Gate-Elektrode (33, 43) für eine Kapazität als Maske und dadurch Ausbilden von Auskopplungselektrodengebieten (34, 44) an einer Oberfläche des Körpergebiets (31, 41) für eine Kapazität, wobei nach Ausführung des Schrittes (f) das Störstellendiffusionsgebiet (39, 49) für eine Kapazität von den Auskopplungselektrodengebieten (34, 44) bis zu einem Teil des Körpergebiets (31, 41) für eine Kapazität als Taschengebiete (37, 47) für eine Kapazität verbleibt; und

g) weiteres Implantieren von Störstellen des gleichen Leitungstyps wie dem des Körpergebiets (31, 41) für eine Kapazität unter Verwendung der Gate-Elektrode (33, 43) für eine Kapazität als Maske und daraufhin Ausführen einer Diffusion bei einer Temperatur, bei der eine TED-Erscheinung (Erscheinung vorübergehend erhöhter Diffusion) vorhanden ist, nach Ausführung des Schrittes (f), wobei

der Isolierschichttransistor das Körpergebiet (11, 21) für einen Transistor, den Gate-Isolierfilm (12, 22) für einen Transistor, die Gate-Elektrode (13, 23) für einen Transistor, die Source-Drain-Gebiete (14, 24) und die Taschengebiete (17, 27) für einen Transistor enthält, und
die Isolierschichtkapazität das Körpergebiet (31, 41) für eine Kapazität, den Gate-Isolierfilm (32, 42) für eine Kapazität, die Gate-Elektrode (33, 43) für eine Kapazität, die Auskopplungselektrodengebiete (34, 44) und die Taschengebiete (37, 47) für eine Kapazität enthält.

16. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Implantation der Störstellen des gleichen Leitungstyps wie dem des Körpergebiets (31, 41) für einen Kapazität im Schritt (g) einen Prozeß enthält, in dem Störstellenionen des gleichen Leitungstyps wie dem des Körpergebiets (31, 41) für eine Kapazität in schräger Richtung implantiert werden.