DE10019705A1 - Halbleitervorrichtung und Verfahren zum Herstellen desselben - Google Patents

Halbleitervorrichtung und Verfahren zum Herstellen desselben

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Abstract

Eine Halbleitervorrichtung weist einen Siliziumbereich (1) des ersten Leitungstyps, eine poröse Siliziumschicht (2), die innerhalb des Siliziumbereichs (1) als eine begrabene Schicht gebildet ist, und einen Sourcebereich (3a) und einen Drainbereich (4a) des zweiten Leitungstyps, der sich von dem ersten Leitungstyp unterscheidet, selektiv gebildet in einer oberen Oberfläche des Siliziumbereichs (1) auf. Untere Oberflächen des Sourcebereichs (3a) und des Drainbereichs (4a) sind angrenzend oberhalb einer oberen Oberfläche der porösen Siliziumschicht (2) gebildet. Als eine Folge erreichen Verarmungsschichten (8) in pn-Übergängen zwischen dem Siliziumbereich (1) und den unteren Oberflächen des Sourcebereichs (3a) und des Drainbereichs (4a) das Innere der porösen Siliziumschicht (2). Mit dieser Struktur ist eine Halbleitervorrichtung, die einen schnelleren Betrieb und einen geringeren Stromverbrauch erreicht, während die Stabilität im Betrieb eines MOSFETs gesichert wird und ein Verfahren zum Herstellen derselben angegeben.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung und ein Verfahren zum Herstellen derselben, und insbesondere auf eine MOSFET- Struktur und ein Verfahren zum Herstellen derselben.
Fig. 21 ist ein Querschnitt, der eine bei der Anmelderin vorhandene MOSFET- Struktur zeigt, die ein massives Substrat verwendet. Eine Vielschicht- Struktur, die aus einer Gateoxidschicht 102 und einer Gateelektrode 103 besteht, welche in dieser Reihenfolge geschichtet sind, ist selektiv auf einer oberen Oberfläche eines Siliziumsubstrates 101 gebildet. Seitenwände 104 sind auf den Seitenoberflächen der Gateoxidschicht 102 und der Gateelektrode 103 gebildet.
Ein Sourcebereich 105 und ein Drainbereich 106 sind selektiv in der oberen Oberfläche des Siliziumsubstrates 101 gebildet.
Das Anlegen einer Spannung an das Siliziumsubstrat 1 von seiner Rückseite fixiert das Potential des Siliziumsubstrates 101 bzw. setzt es fest und sichert einen stabilen Betrieb eines Transistors und einer Schaltung gegen eine Schwankung im Potential der Gateelektrode 103 und der Source- und Drain­ bereiche 105 und 106.
Fig. 22 ist ein Querschnitt, der einen bei der Anmelderin vorhandenen MOSFET zeigt, der ein SOI(Silicon on Insulator)-Substrat verwendet. Das SOI-Substrat besitzt ein Siliziumsubstrat 110, eine begrabene Oxidschicht 111 und eine Siliziumschicht 112. Weiter sind, ähnlich der Struktur der Fig. 21, die Gateoxidschicht 102, die Gateelektrode 103 und die Seitenwände 104 selektiv auf der oberen Oberfläche der Siliziumschicht 112 gebildet. Der Sourcebereich 105 und der Drainbereich 106 sind selektiv in der oberen Oberfläche der Siliziumschicht 112 gebildet. Ein Körperbereich, d. h. ein Substratbereich 113 ist zwischen dem Sourcebereich 105 und dem Drainbereich 106 gebildet.
Eine elektrische Kraftlinie von dem Sourcebereich 105 und dem Drainbereich 106 wird an dem Siliziumsubstrat 110 durch die begrabene Oxidschicht 111 beendet. Deshalb wird die Übergangskapazität zwischen den Source- und Drainbereichen 105 und 106 und dem Siliziumsubstrat 110 kleiner, und ein Strom, der diese Übergangskapazität während eines Betriebs eines Transistors lädt, wird reduziert, um einen schnelleren Betrieb und einen geringeren Stromverbrauch zu sichern.
Die bei der Anmelderin vorhandenen MOSFETs besitzen jedoch die folgenden Probleme.
Zuerst arbeitet der MOSFET, der ein massives Substrat verwendet, im Ver­ gleich mit dem MOSFET, der ein SOI-Substrat verwendet, unvorteilhafter Weise langsamer und verbraucht mehr Strom bzw. Leistung. Da die Breite W100 einer Verarmungsschicht 120, die durch einen pn-Übergang zwischen den Source- und Drainbereichen 105 und 106 und dem Siliziumsubstrat 101 erzeugt wird, eng bzw. klein ist, wird die Übergangskapazität zwischen den Source- und Drainbereichen 105 und 106 und dem Siliziumsubstrat 101 größer. Als eine Folge ist es nötig, die größere Übergangskapazität aufzuladen, wenn die Potentiale des Sourcebereiches 105 und des Drainbereiches 106 während des Betriebs des Transistors verändert werden.
Als nächstes führt der MOSFET, der ein SOI-Substrat verwendet, im Vergleich mit dem MOSFET, der ein massives Substrat verwendet, unvorteilhafter Weise einen instabileren Betrieb aus. Wie in Fig. 22 gezeigt ist, befindet sich der Substratbereich 113 in einem elektrisch schwebenden Zustand. Deshalb verändert sich das Potential des Substratbereiches 113 mit der Veränderung im Potential der Gateelektrode 103, des Sourcebereiches 105 und des Drainbereiches 106. Eine derartige Veränderung des Potential eines Substratbereiches ist speziell in IEEE TRANSACTIONS ON ELECTRON DEVICES, Band 45, Nr. 7, Juli 1998, S. 1479-1484 "Analysis of Delay Time Instability According to the Operating Frequency in Field Shield Isolated SOI Circuit" S. Maeda et al (Dokument 1) beschrieben. Insbesondere verändert sich (schwankt) das Potential des Substratbereichs kurzzeitig und mit dieser Potentialveränderung verändern sich die Eigenschaften bzw. die Kennlinie des Transistors kurzzeitig, was einen instabilen Schaltungsbetrieb verursacht (siehe Fig. 7 des Dokuments 1).
Weiter zeigt Dokument 1 eine Struktur, um das Potential des Substratbereiches zu fixieren, d. h. festzulegen, um einen stabilen Schaltungsbetrieb zu sichern (siehe Fig. 1 und 2 des Dokuments 1). Da die Struktur des Dokuments 1 jedoch eine Feldabschirmungs-Trennstruktur benötigt, um das Potential des Substratbereiches zu fixieren, wird der Herstellungsprozess deshalb komplizierter und benötigt eine längere Zeit. Um die Feldabschirmung-Trennstruktur zu bilden, ist es nötig, eine Feldabschirmungs-Trennschicht zu bilden, welche nicht in einem bei der Anmelderin vorhandenen MOSFET gebildet ist, der ein massives Substrat verwendet. Dies erfordert eine Änderung des Layout-Musters zwischen diesem MOSFET des Dokuments 1 und dem bei der Anmelderin vorhandenen MOSFET, der ein massives Substrat verwendet.
Aufgabe der Erfindung ist es, eine Halbleitervorrichtung anzugeben, welche einen schnelleren Betrieb und einen geringeren Stromverbrauch ermöglicht, während ein stabiler Betrieb eines MOSFETs und ein Verfahren zum Herstellen desselben gesichert wird.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder Anspruch 2 bzw. ein Verfahren nach Anspruch 8.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung ist auf eine Halbleitervorrichtung gerichtet. Gemäß eines ersten Aspektes der vorliegenden Erfindung weist die Halbleitervorrichtung folgendes auf: Ein Substrat, der ersten Halbleiterschicht, die auf dem Substrat gebildet ist und mindestens einen Hohlraum aufweist; eine zweite Halbleiterschicht, die auf der ersten Halbleiterschicht gebildet ist; und ein Halbleiterelement (Halbleiterbauelement), das in der zweiten Halbleiterschicht gebildet ist.
Vorzugsweise ist die erste poröse Schicht eine poröse Siliziumschicht.
Gemäß eines zweiten Aspekt der vorliegenden Erfindung weist die Halbleiter­ vorrichtung folgendes auf: Einen ersten Halbleiterbereich eines ersten Leitungstyps; eine erste poröse Schicht, die innerhalb des ersten Halbleiter­ bereiches als eine begrabene Schicht gebildet ist; und einen Source- /Drainbereich eines zweiten Leitungstyps, der sich von dem ersten Leitungstyp unterscheidet und selektiv in einer oberen Oberfläche des ersten Halbleiterbereichs gebildet ist und in der Halbleitervorrichtung des zweiten Aspekts kann eine Verarmungsschicht, die in einem Übergang zwischen dem ersten Halbleiterbereich und einer Bodenoberfläche (unteren Oberfläche) des Source-/Drainbereiches erzeugt wird, in der ersten porösen Schicht vorhanden sein.
Vorzugsweise ist die erste poröse Schicht eine poröse Siliziumschicht.
Gemäß eines dritten Aspektes besitzt in der Halbleitervorrichtung des zweiten Aspekts der erste Halbleiterbereich eine Epitaxieschicht in seinem oberen Ab­ schnitt.
Gemäß eines vierten Aspekts befindet sich in der Halbleitervorrichtung des zweiten Aspekts die untere Oberfläche des Source-/Drainbereichs angrenzend oberhalb einer oberen Oberfläche der ersten porösen Schicht.
Gemäß eines fünften Aspektes befindet sich in der Halbleitervorrichtung des zweiten Aspektes die untere Oberfläche des Source-/Drainbereiches angrenzend unterhalb einer oberen Oberfläche der ersten porösen Schicht.
Gemäß eines sechsten Aspektes besitzt in der Halbleitervorrichtung des zwei­ ten Aspektes der erste Halbleiterbereich einen Hochkonzentrations-Dotierstoffbereich des ersten Leitungstyps, welcher tiefer als die erste poröse Schicht angeordnet ist.
Gemäß eines siebten Aspektes weist die Halbleitervorrichtung des zweiten Aspekts weiter auf: Einen zweiten Halbleiterbereich des zweiten Leitungstyps, der angrenzend an den ersten Halbleiterbereich gebildet ist; eine zweite poröse Schicht, die innerhalb des zweiten Halbleiterbereichs als eine begrabene Schicht gebildet ist und mit der ersten porösen Schicht verbunden ist; und eine grabenartige Trennstruktur, die in einer Grenzfläche zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich gebildet ist und sich tiefer als die unteren Oberflächen der ersten und zweiten porösen Schichten von der oberen Oberfläche des ersten Halbleiterbereiches und einer oberen Oberfläche des zweiten Halbleiterbereiches erstreckt.
Die vorliegende Erfindung ist auch auf ein Verfahren zum Herstellen einer Halbleitervorrichtung gerichtet. Gemäß eines achten Aspektes weist das Ver­ fahren die Schritte auf: (a) Bilden eines ersten Halbleiterbereiches eines ersten Leitungstyps, in dem eine erste poröse Schicht als eine begrabene Schicht gebildet ist; und (b) selektives Bilden eines Source-/Drainbereiches eines zweiten Leitungstyps, der sich von dem ersten Leitungstyps unterscheidet, in einer oberen Oberfläche des ersten Halbleiterbereichs, wobei eine Verarmungsschicht, die in einem Übergang zwischen dem ersten Halbleiterbereich und einer unteren Oberfläche des Source-/Drainbereichs erzeugt wird, in der ersten porösen Schicht vorhanden sein kann.
Vorzugsweise ist die erste poröse Schicht eine poröse Siliziumschicht.
Vorzugsweise wird die poröse Siliziumschicht durch Anodisieren gebildet.
Gemäß eines neunten Aspektes weist in dem Verfahren des achten Aspekts der Schritt (a) die Schritte auf: (a-1) Bilden der ersten porösen Schicht und (a-2) Bilden einer Epitaxieschicht auf einer oberen Oberfläche der ersten porösen Schicht.
Gemäß eines zehnten Aspektes der vorliegenden Erfindung weist in dem Ver­ fahren des achten Aspektes der Schritt (b) die Schritte auf: (b-1) Einbauen eines Dotierstoffs des zweiten Leitungstyps in die obere Oberfläche des ersten Halbleiterbereichs; und (b-2) thermisches Diffundieren des Dotierstoffs, der in dem Schritt (b-1) eingebaut wurde; und in dem Verfahren des zehnten Aspekts wird ein pn-Übergang, der in einer Grenzfläche zwischen dem ersten Halbleiterbereich und dem Source-/Drainbereich beim Vervollständigen des Schrittes (b-1) erzeugt wird, oberhalb der oberen Oberfläche der ersten porö­ sen Schicht gebildet.
Gemäß eines elften Aspektes wird in dem Verfahren des zehnten Aspektes die untere Oberfläche des Source-/Drainbereichs angrenzend oberhalb der oberen Oberfläche der ersten porösen Schicht beim Vervollständigen des Schritts (b- 2) angeordnet.
Gemäß eines zwölften Aspektes wird in dem Verfahren des zehnten Aspektes die untere Oberfläche des Source-/Drainbereiches angrenzend unterhalb der oberen Oberfläche der ersten porösen Schicht beim Vervollständigen des Schrittes (b-2) angeordnet.
Gemäß eines dreizehnten Aspektes weist das Verfahren des achten Aspektes weiter die Schritte auf: (c) Bilden eines Hochkonzentrations-Dotierstoff­ bereichs des ersten Leitungstyps in einer Tiefe, die tiefer ist als die erste po­ röse Schicht in dem ersten Halbleiterbereich.
Gemäß eines vierzehnten Aspektes wird in dem Verfahren des achten Aspektes ein zweiter Halbleiterbereich des zweiten Leitungstyps angrenzend an den ersten Halbleiterbereich in dem Schritt (a) gebildet, und eine zweite poröse Schicht, die mit der ersten porösen Schicht verbunden ist, wird innerhalb des zweiten Halbleiterbereichs als eine begrabene Schicht gebildet, und das Verfahren weist weiter den Schritt auf: (d) Bilden einer grabenartigen Trennstruktur in einer Grenzfläche zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich, die sich tiefer als die unteren Oberflächen der ersten und der zweiten porösen Schicht von der oberen Oberfläche des ersten Halbleiterbereichs und einer oberen Oberfläche des zweiten Halbleiterbereichs erstreckt.
In der Halbleitervorrichtung des ersten Aspektes kann die erste Halbleiter­ schicht als ein Stopper zum Polieren benutzt werden, wenn das Substrat durch CMP von seiner Rückseite poliert wird. Weiter kann die erste Halbleiterschicht als ein Stopper zum Ätzen benutzt werden, wenn das Substrat von seiner Rückseite geätzt wird. Außerdem wird die erste Halbleiterschicht als eine Grenze zum Entfernen der zweiten Halbleiterschicht, in der das Halbleiterelement gebildet ist, von dem Substrat benutzt.
In der Halbleitervorrichtung des zweiten Aspekts kann, da die Breite der Ver­ armungsschicht größer wird als diejenige in der Halbleitervorrichtung, die ein massives Substrat verwendet, und die relative dielektrische Konstante der Verarmungsschicht, die in der porösen Schicht vorhanden ist, kleiner ist als in dem massiven Substrat, die Übergangskapazität verringert sein. Deshalb kann ein schnellerer Betrieb und ein geringerer Stromverbrauch in der Halbleiter­ vorrichtung erreicht werden. Da das Potential des ersten Halbleiterbereichs oberhalb der ersten porösen Schicht von der Rückseite des ersten Halbleiter­ bereichs mit der dazwischen angeordneten ersten porösen Schicht fixiert wer­ den kann, anders als in der Halbleitervorrichtung, die ein SOI-Substrat ver­ wendet, kann ein stabiler Betrieb der Halbleitervorrichtung gesichert werden.
In der Halbleitervorrichtung des dritten Aspektes kann der Source- /Drainbereich in der Epitaxieschicht gebildet sein.
In der Halbleiterschicht des vierten Aspekts kann, da die untere Oberfläche des Source-/Drainbereichs angrenzend oberhalb der oberen Oberfläche der ersten porösen Schicht angeordnet ist, die Verarmungsschicht, die in dem Übergang zwischen dem ersten Halbleiterbereich und der unteren Oberfläche des Source-/Drainbereichs erzeugt wird, in der ersten porösen Schicht vorhanden sein.
In der Halbleitervorrichtung des fünften Aspekts kann, da die untere Ober­ fläche des Source-/Drainbereichs angrenzend unterhalb der unteren Oberfläche der ersten porösen Schicht angeordnet ist, die Verarmungsschicht, die in dem Übergang zwischen dem ersten Bereich und der unteren Oberfläche des Source-/Drainbereichs erzeugt wird, in der ersten porösen Schicht vorhanden sein.
In der Halbleitervorrichtung des sechsten Aspekts ist es, da der Hochkonzen­ trations-Dotierstoffbereich einen geringen Widerstand hat, möglich, ein Sper­ ren (Latch-up) zu unterdrücken. Außerdem kann, wenn das Potential des ersten Halbleiterbereichs oberhalb der porösen Schicht von der Rückseite des ersten Halbleiterbereichs mit der dazwischen angeordneten ersten porösen Schicht fixiert wird, der hohe Widerstand der ersten porösen Schicht entspannt werden durch den niedrigen Widerstand des Hochkonzentrations- Dotierstoffbereichs, um weiter die Stabilität beim Betrieb der Halbleitervorrichtung zu vergrößern.
In der Halbleitervorrichtung des siebten Aspekts ist es, da die grabenartige Trennstruktur tiefer als die unteren Oberflächen der ersten und zweiten porö­ sen Schicht gebildet sind, möglich, die Bildung des pn-Übergangs, der in dem Grenzbereich zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich erzeugt wird, in der ersten und zweiten porösen Schicht zu ver­ meiden.
In dem Verfahren des achten Aspektes kann, da die Breite der Verarmungs­ schicht größer wird als diejenige in der Halbleitervorrichtung, die ein massives Substrat verwendet, und die relative dielektrische Konstante der Verarmungsschicht, die in der porösen Schicht vorhanden ist, kleiner ist als diejenige in dem massiven Substrat, die Übergangskapazität verringert sein. Deshalb kann ein schnellerer Betrieb und ein geringerer Stromverbrauch in der Halbleitervorrichtung erreicht werden. Da das Potential des ersten Halbleiterbereichs oberhalb der ersten porösen Schicht von der Rückseite des ersten Halbleiterbereichs mit der ersten porösen Schicht dazwischen angeordnet fixiert werden kann, anders als in der Halbleitervorrichtung, die ein SOI-Substrat verwendet, ein stabiler Betrieb der Halbleitervorrichtung gesichert werden.
In dem Verfahren des neunten Aspekts kann der Source-/Drainbereich in der Epitaxieschicht gebildet werden.
In dem Verfahren des zehnten Aspektes, ist es möglich, den Fall zu vermeiden, in dem der Dotierstoff, der in den porösen Abschnitt der ersten porösen Schicht implantiert wird, durch die erste poröse Schicht geht, um den pn-Übergang unterhalb der unteren Oberfläche der ersten porösen Schicht zu bilden.
In dem Verfahren des elften Aspektes kann, da die untere Oberfläche des Source-/Drainbereiches angrenzend oberhalb der oberen Oberfläche der ersten porösen Schicht angeordnet ist, die Verarmungsschicht, die in dem Übergang zwischen dem ersten Halbleiterbereich und der unteren Oberfläche des Source-/Drainbereichs erzeugt wird, in der ersten porösen Schicht vorhanden sein.
In dem Verfahren des zwölften Aspektes kann, da die untere Oberfläche des Source-/Drainbereichs angrenzend unterhalb der oberen Oberfläche der ersten porösen Schicht angeordnet ist, die Verarmungsschicht, die in dem Übergang zwischen dem ersten Halbleiterbereich und der unteren Oberfläche des Source-/Drainbereichs erzeugt wird, in der ersten porösen Schicht vorhanden sein.
In dem Verfahren des dreizehnten Aspektes ist es, da der Hochkonzentrations- Dotierstoffbereich einen niedrigen Widerstand besitzt, möglich, einen Sperren (Latch-up) zu unterdrücken. Außerdem kann, wenn das Potential des ersten Halbleiterbereichs oberhalb der ersten porösen Schicht von der Rückseite des ersten Halbleiterbereichs mit der dazwischen angeordneten ersten porösen Schicht fixiert wird, der hohe Widerstand der ersten porösen Schicht durch den niedrigen Widerstand des Hochkonzentrations-Dotierstoffbereichs entspannt werden, um weiter die Stabilität beim Betrieb der Halbleitervorrichtung zu vergrößern.
In dem Verfahren des vierzehnten Aspektes ist es möglich, da die grabenartige Trennstruktur tiefer als die unteren Oberflächen der ersten und zweiten porö­ sen Schicht gebildet ist, die Bildung des pn-Übergangs, der in dem Grenz­ bereich zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiter­ bereich erzeugt wird, in der ersten und zweiten porösen Schicht zu vermeiden.
Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Be­ schreibung von Ausführungsformen der Erfindung anhand der beigefügten Figuren. In diesen zeigen:
Fig. 1 einen Querschnitt einer Struktur einer Halbleitervorrichtung gemäß der vorliegenden Erfindung;
Fig. 2 und 3 Querschnitte zum Erklären eines Effekts der in Fig. 1 gezeigten Halbleitervorrichtung;
Fig. 4 und 5 jeweils Querschnitte einer Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform;
Fig. 6 bis 19 Querschnitte eines Verfahrens zum Herstellen einer Halb­ leitervorrichtung gemäß der ersten Ausführungsform, Schritt für Schritt in der Reihenfolge des Prozesses;
Fig. 20 eine schematische Ansicht zum Erklären eines Effektes der Halbleiter­ vorrichtung gemäß der ersten Ausführungsform;
Fig. 21 einen Querschnitt einer Struktur eines MOSFETs, der ein massives Substrat verwendet und bei der Anmelderin vorhanden ist; und
Fig. 22 einen Querschnitt einer Struktur eines MOSFETs, der ein SOI- Substrat verwendet und bei der Anmelderin vorhanden ist.
Fig. 1 ist ein Querschnitt einer Struktur einer Halbleitervorrichtung gemäß der vorliegenden Erfindung. Die Halbleitervorrichtung der Fig. 1 weist ein Sili­ ziumsubstrat 100, eine poröse Siliziumschicht 2, die innerhalb des Silizium­ substrats 100 gebildet ist und einen Siliziumabschnitt 2a und einen porösen Abschnitt 2b aufweist, und ein Halbleiterelement, das in dem Siliziumsubstrat 100 oberhalb der porösen Siliziumschicht 2 gebildet ist, auf. In dem Beispiel der Fig. 1 ist als das Halbleiterelement ein MOSFET mit einem Sourcebereich 3, einem Drainbereich 4, einer Gateoxidschicht 5, einer Gateelektrode 6 und Seitenwänden 7 gebildet. Weiter weist die Halbleitervorrichtung der Fig. 1 eine Isolierschicht 50 auf, die aus dem Halbleiterelement gebildet ist.
Fig. 2 und 3 sind Querschnitte zum Erklären eines Effektes der in Fig. 1 ge­ zeigten Halbleitervorrichtung. Wie in Fig. 1 gezeigt ist, ist die poröse Siliziumschicht 2 innerhalb des Siliziumsubstrats 1 gebildet. Deshalb kann, wenn das Siliziumsubstrat 100 von seiner Rückseite durch CMP (Chemical Mechanical Polishing, chemomechanisches Polieren) poliert wird, die poröse Schicht 2 als ein Stopper für das Polieren benutzt werden. Weiter kann, wenn das Siliziumsubstrat 100 von seiner Rückseite geätzt wird, die poröse Siliziumschicht 2 als ein Stopper für das Ätzen benutzt werden. Außerdem wird die poröse Siliziumschicht 2 als eine Grenze benutzt, um das Halbleiterelement und die Isolierschicht 50 von dem Siliziumsubstrat 100 unterhalb der porösen Siliziumschicht 2 zu entfernen (siehe Fig. 2).
Deshalb ist, wie in Fig. 3 gezeigt ist, möglich, das Halbleiterelement, dessen Siliziumsubstrat 100 unterhalb der porösen Siliziumschicht 2 poliert oder ge­ ätzt ist oder von dem Siliziumsubstrat 100 unterhalb der porösen Silizium­ schicht 2 entfernt ist, mit einem anderen Trägersubstrat 51, wie beispielsweise Silizium, Quarz und Plastik mit der dazwischen angeordneten Isolierschicht 50 zu bonden bzw. zu verbinden (kontaktieren).
Im folgenden wird eine spezielle Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung diskutiert werden.
Erste Ausführungsform
Fig. 4 und 5 sind Querschnitte, die jeweils eine Struktur einer Halbleitervor­ richtung gemäß der ersten Ausführungsform zeigen. Die Halbleitervorrichtun­ gen der Fig. 4 und 5 weisen jeweils einen Siliziumbereich 1 eines ersten Lei­ tungstyps (Leitfähigkeitstyps) und die poröse Siliziumschicht 2, die innerhalb des Siliziumbereichs 1 gebildet ist, als eine begrabene Schicht auf. Die Halb­ leitervorrichtung der Fig. 4 weist einen Sourcebereich 3a und einen Drain­ bereich 4a und die Halbleitervorrichtung der Fig. 5 weist einen Sourcebereich 3b und einen Drainbereich 4b auf. Die Sourcebereiche 3a und 3b und die Drainbereiche 4a und 4b sind jeweils von einem zweiten Leitungstyp (Leitfähigkeitstyp), der sich von dem ersten Leitungstyp unterscheidet, und sind in einer oberen Oberfläche des Siliziumbereichs 1 gebildet. Die poröse Siliziumschicht 2 weist den Siliziumabschnitt 2a und den porösen Abschnitt 2b auf.
Die Halbleitervorrichtungen der Fig. 4 und 5 weisen jeweils eine Viel­ schichtstruktur auf, die aus der Gateoxidschicht 5 und der Gateelektrode 6 be­ steht, die in dieser Reihenfolge geschichtet sind, und ist selektiv auf der oberen Oberfläche des Siliziumbereichs 1 und den Seitenwänden 7, die auf den Seitenoberflächen der Gateoxidschicht 5 und der Gateelektrode 6 gebildet sind, gebildet.
In der Halbleitervorrichtung der Fig. 4 befinden sich die Bodenoberflächen (unteren Oberflächen) des Sourcebereichs 3a und des Drainbereichs 4 angren­ zend oberhalb einer oberen Oberfläche der porösen Silizumschicht 2. In der Halbleitervorrichtung der Fig. 5 befinden sich die Bodenoberflächen (unteren Oberflächen) des Sourcebereichs 3b und des Drainbereichs 4b angrenzend unterhalb der oberen Oberfläche der porösen Siliziumschicht 2. Als eine Folge existiert in der Halbleitervorrichtung der Fig. 4 und 5 eine Verarmungsschicht 8, die in dem pn-Übergang zwischen dem Silizumbereich 1 und den unteren Oberflächen der Source- und Drainbereiche 3a, 3b, 4a und 4b erzeugt wird, auch in der porösen Siliziumschicht 2.
Im folgenden wird unter Verwenden eines Falls des Herstellens eines CMOS als ein Beispiel, ein Verfahrens zum Herstellen der Halbleitervorrichtung der Fig. 5 Schritt für Schritt in der Reihenfolge des Prozesses diskutiert. Fig. 6 bis 19 sind Querschnitte, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform Schritt für Schritt in der Reihenfolge des Prozesses zeigt. Eine poröse Siliziumschicht 11 wird durch Anodisieren in einer oberen Oberfläche eines n-Silizumsubstrats 10 gebildet. Insbesondere wird das Silizumsubstrat 10 in eine HF-Lösung 52 in einer Anodisierzelle 51 getaucht und ein Strom wird durch das Siliziumsubstrat 10 unter Verwenden einer oberen Platinelektrode 53 als Kathode und einer unteren Platinelektrode als Anode (siehe Fig. 6) unter einer Bedingung geleitet, daß eine Anodisier-Zeit 30 Sekunden beträgt und eine Anodisier-Stromdichte 10 mA/cm2 beträgt. Dies macht die obere Oberfläche des Siliziumsubstrats 10 porös und in der oberen Oberfläche des Siliziumsubstrats 10 wird die poröse Silizumschicht 11 mit einer Dicke von ungefähr 0,2 µm dadurch gebildet (siehe Fig. 7).
Fig. 8 ist ein Querschnitt, der speziell eine Form der porösen Siliziumschicht 11 zeigt. Obwohl die poröse Silizumschicht 11 eine komplizierte Form wie in Fig. 8 zeigt, besitzt, insbesondere wie in Fig. 4 eines später diskutierten Dokuments 3, S. 470 oder Fig. 2 eines später diskutierten Dokuments 4, S. 379, wird eine vereinfachte Form der porösen Siliziumschicht 11 in dieser Spezifikation wie in Fig. 7 gezeigt, gezeigt. Weiter kann, wie in "SOI Structure Forming Technique, S. 181 bis 185, Seijiro Furukawa, 1987, Sangyotosho (Dokument 2) gezeigt ist, die Dicke der porösen Silizumschicht 11 durch die Anodisier-Zeit und die Anodisier-Stromdichte gesteuert werden, und die Dichte der porösen Siliziumschicht 11 (entsprechend einem Verhältnis des Siliziumabschnitts 2a und des porösen Abschnitts 2b) kann durch die Konzentration der HF-Lösung 52 gesteuert werden. All die Offenbarungen des Dokuments 2 sind hier durch Bezugnahme in dieser Spezifikation (Beschreibung), aufgenommen.
Als nächstes wird, um die Stabilität einer porösen Struktur der porösen Sili­ ziumschicht 11 gegen eine Wärmebehandlung zu sichern, eine vorbereitende Oxidation bei einer niedrigen Temperatur von ungefähr 400°C ausgeführt. Nachfolgend wird, um die Menge von Kristallfehlern einer Epitaxieschicht 15, die in einem späteren Schritt gebildet werden, zu verringern, eine Wärmebehandlung bei einer Temperatur von über 1000°C für ein paar Sekunden in einer Wasserstoff-Atmosphäre ausgeführt. Dann ist die Mobilität von Ober­ flächenatomen bemerkenswert erhöht durch Minimieren der Oberflächenenergie der porösen Siliziumschicht 11, (nicht gezeigt), und Oberflächenlöcher die durch natürliche Oxidation in der oberen Oberfläche der porösen Siliziumschicht 11 erzeugt sind, werden durch Reduktion entfernt. Als eine Folge wird die obere Oberfläche der porösen Siliziumschicht 11 ausreichend geglättet, um die poröse Siliziumschicht 2 zu bilden (siehe Fig. 9).
Die obere Oberfläche der porösen Siliziumschicht 2 behält eine einkristalline Struktur des Siliziumsubstrats 10 bei und besitzt dieselbe Kristallorientierung wie das Siliziumsubstrat 10. Als nächstes wird die Epitaxieschicht 15 auf der oberen Oberfläche der porösen Silizumschicht 2 durch ein epitaktisches Ent­ wicklungsverfahren (siehe Fig. 10) gebildet, um eine Dicke von ungefähr 100 nm zu besitzen. Die epitaktische Entwicklung von Silizium auf der porösen Siliziumschicht ist speziell in "Science of Silicon", S. 467-475, geleitet von Tadahiro Ohmi und anderen, veröffentlicht durch REALIZE INC. (Dokument 3), "IEICE TRANS ELECTRON", Band E80-C, Nr. 3, März 1997, K. SAKAGUCHI et al. S. 378-387 (Dokument 4), und "Extended Abstracts of the 1998 International Conference on Solid State Devices and Materials", Hiroshima, 1998, S. 302-303 (Dokument 5) offenbart. All die Offenbarungen der Dokumente 3 bis 5 sind hier durch Bezugnahme in diese Spezifikation aufgenommen.
Eine grabenartige Trennstruktur 16 wird selektiv gebildet um eine Tiefe von ungefähr 0,3 bis 0,4 µm von der oberen Oberfläche der Epitaxieschicht 15 zu haben (siehe Fig. 11). Wie in Fig. 11 gezeigt ist, läuft die grabenartige Trennstruktur 16 durch die poröse Siliziumschicht 2 und erreicht das Innere des Silizumsubstrats 10. Als nächstes wird eine p-Wanne 17 und eine n- Wanne 18 durch Ionenimplantation und thermische Diffusion gebildet (siehe Fig. 12). Die p-Wanne 17 und die n-Wanne 18 entsprechen dem in Fig. 4 und 5 gezeigten Siliziumbereich 1. Nachfolgend werden die Ionenimplantation und die thermische Diffusion ausgeführt, um einen p-Hochkonzentrations- Dotierstoffbereich 19 und einen n-Hochkonzentrations-Dotierstoffbereich 20 in den unteren Abschnitten (Bodenabschnitten) der p-Wanne 17 bzw. der n- Wanne 18 zu bilden (siehe Fig. 13). Die Gatestruktur, die aus der Gateoxidschicht 5, der Gateelektrode 6 und den Seitenwänden 7 besteht, wird auf den oberen Oberflächen der p-Wanne 17 und der n-Wanne 18 gebildet (siehe Fig. 14).
Als nächstes werden ein n+-Dotierstoff und ein p+-Dotierstoff durch die Ionenimplantation in die oberen Oberflächen der p-Wanne 17 bzw. der n- Wanne 18 eingebaut. Fig. 15 zeigt ein Dotierstoff-Konzentrationsprofil un­ mittelbar nach der Ionenimplantation. In Fig. 15 zeigt die Kurve A1 eine Kon­ zentrationsverteilung des implantierten n+- oder p+-Dotierstoffes an, und eine Kurve B zeigt eine Konzentrationsverteilung eines p--Dotierstoffs in der p- Wanne 17 oder eines n--Dotierstoffes in der n-Wanne 18 an. Ein pn-Übergang wird in der Tiefe erzeugt, in der die Kurven A1 und B sich kreuzen, und eine Implantationsenergie des n+-Dotierstoffs und des p+-Dotierstoffs wird so ge­ steuert, daß der pn-Übergang in der Tiefe erzeugt werden kann, die flacher bzw. geringer ist als die obere Oberfläche der porösen Siliziumschicht 2.
Wenn die Implantationsenergie des n+-Dotierstoffs und der p+-Dotierstoff zu groß für die Dicke der Epitaxieschicht 15 ist, ergibt sich der folgende schlechte Effekt. Wie in Fig. 16 gezeigt ist, erreicht ein Dotierstoff 21, der in den porösen Abschnitt 2b der porösen Siliziumschicht 2 implantiert wird, einen unteren Abschnitt der porösen Siliziumschicht 2 ohne jeden Widerstand. In diesem Fall ist ein Dotierstoff-Konzentrationsprofil unmittelbar nach der Ionenimplantation wie in Fig. 17 gezeigt, und der pn-Übergang wird in der Tiefe erzeugt, der tiefer ist als die untere Oberfläche (Bodenoberfläche) der porösen Siliziumschicht 2. Dann ist die Breite einer Verarmungsschicht, die in dem pn-Übergang erzeugt wird, so klein wie diejenige des bei der Anmelderin vorhandenen MOSFETs, der ein massives Substrat verwendet. Als eine Folge ist die Übergangskapazität so groß wie oder größer als diejenige des bei der Anmelderin vorhandenen MOSFETs, der ein massives Substrat verwendet, weil der pn-Übergang tiefer gebildet ist, und die Betriebsgeschwindigkeit des MOSFETs wird verschlechtert. Durch das Verfahren zum Herstellen einer Halbleitervorrichtung der ersten Ausführungsform kann jedoch die Implantationsenergie so gesteuert bzw. geregelt werden, daß der pn-Übergang unmittelbar nach der Ionenimplantation in der Tiefe gebildet werden kann, die flacher als die obere Oberfläche der porösen Siliziumschicht 2 ist, wie oben diskutiert. Dies vermeidet das oben genannte Problem.
Als nächstes wird eine Wärmebehandlung ausgeführt. Wenn die Wärmebehandlung ausgeführt wird für eine derart lange Zeit, wie der n+- Dotierstoff und der p+-Dotierstoff thermisch in das Innere der porösen Siliziumschicht 2 diffundiert werden, ist das Dotierstoff-Konzentrationsprofil nach der Wärmebehandlung wie in Fig. 18 gezeigt. Wie in Fig. 18 gezeigt, wird der pn-Übergang in der Tiefe gebildet, die tiefer ist als die obere Oberfläche der porösen Siliziumschicht 2. Diese Wärmebehandlung für eine lange Zeit ermöglicht, daß der Sourcebereich 3b und der Drainbereich 4b wie in Fig. 5 gezeigt gebildet wird (siehe Fig. 19). Es wird bevorzugt, daß eine Wärmebehandlung so ausgeführt wird, daß der pn-Übergang unmittelbar unterhalb der oberen Oberfläche der porösen Siliziumschicht 2 gebildet wird.
Andererseits kann eine Wärmebehandlung für eine derart kurze Zeit ausgeführt werden, daß der n+-Dotierstoff und der p+-Dotierstoff nicht thermisch in das Innere der porösen Siliziumschicht diffundiert werden. In diesem Fall kann der Sourcebereich 3a und der Drainbereich 4a wie in Fig. 4 gezeigt gebildet werden, obwohl es nötig ist, eine Wärmebehandlung so auszuführen, daß die unteren Oberflächen des Sourcebereichs 3a und des Drainbereichs 4a angrenzend an die obere Oberfläche der porösen Siliziumschicht 2 vorhanden sind, so daß die Verarmungsschicht, die in dem pn-Übergang erzeugt werden soll, die poröse Silizumschicht 2 erreichen kann.
In der obigen Diskussion wird ein Prozeß zum Herstellen eines CMOS als ein Beispiel genommen, um einen Fall zu zeigen, in dem sowohl ein PMOS als auch ein NMOS in dem Silizumsubstrat gebildet. Alternativ kann die vorliegende Erfindung auf einen Fall angewendet werden, bei dem sowohl der PMOS als auch der NMOS gebildet werden. Es ist unnötig zu erläutern, daß ferner in dem oben genannten Fall der PMOS und der NMOS durcheinander ersetzt werden können. Außerdem sind beispielhafte Filmdicken, Prozeßbedingungen und dergleichen in der oben durchgeführten Diskussion gezeigt, und andere Zahlen und Bedingungen können angenommen bzw. verwendet werden.
Auf diese Weise ist in der Halbleitervorrichtung und dem Verfahren zum Her­ stellen derselben der ersten Ausführungsform, wie in Fig. 4 und 5 gezeigt die Verarmungsschicht 8, die in dem pn-Übergang erzeugt wird, zwischen dem Silizumbereich 1 und den unteren Oberflächen der Sourcebereiche 3a und 3b und der Drainbereiche 3a und 3b auch in der porösen Siliziumschicht 2 vorhanden. Deshalb können die Breiten W1 und W2 der Verarmungsschichten 8 größer werden als die Breite W100 der Verarmungsschicht 120 in dem bei der Anmelderin vorhandenen MOSFET, der ein massives Substrat verwendet (Fig. 21). Außerdem endet die elektrische Kraftlinie nicht in dem porösen Abschnitt 2b der porösen Siliziumschicht 2, wie in Fig. 20 gezeigt, was verursacht, daß die Verarmungsschicht in dem Siliziumabschnitt 2a weiter verbreitert wird. Die relative dielektrische Konstante der Verarmungsschicht 120 beträgt ungefähr 11,7, während die effektive relative dielektrische Konstante der Verarmungsschicht 8 mit dem Siliziumabschnitt 2a und dem porösen Abschnitt 2b, die in einem Verhältnis von eins zu eins gemischt sind, ungefähr 5,85 beträgt, was fast die Hälfte derjenigen der Verarmungsschicht 120 ist. Aus den oben genannten Gründen ist es in der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben der ersten Ausführungsform möglich, die Übergangskapazität zu verringern und einen schnelleren Betrieb des Transistors und einen geringen Stromverbrauch zu sichern. Dieser Effekt ist auffallend, wenn der Sourcebereich 3b und der Drainbereich 4b so gebildet sind, daß ihre Bodenoberflächen unmittelbar unterhalb der Oberflächen der porösen Siliziumschicht 2, wie in Fig. 5 und 19 gezeigt, vorhanden sind, da der Effekt des Verringerns der Übergangskapazität mit einer höheren Zuverlässigkeit erreicht wird.
Weiter können, wie in Fig. 4 und 5 gezeigt ist, die Potentiale der Kanalbe­ reiche zwischen den Sourcebereichen 3a und 3b, bzw. der Drainbereiche 4a und 4b von der Rückseite des Siliziumbereiches 1 mit dem Siliziumabschnitt 2a der porösen Siliziumschicht 2 dazwischen angeordnet fixiert werden. Deshalb kann der Betrieb des Transistors nicht wie in dem bei der Anmelderin vorhandenen MOSFET, der ein SOI-Substrat verwendet, stabilisiert werden (Fig. 22).
Außerdem ist es, wenn die Potentiale der Kanalbereiche fixiert sind, nicht nö­ tig, eine besondere Struktur, wie beispielsweise eine Feldabschirmungs- Trennstruktur zu bilden. Deshalb benötigt diese Vorrichtung keinen kompli­ zierten Prozeß und nicht so viele Schritte zum Herstellen und auch keine Änderung des Layoutmusters zwischen diesem MOSFET und dem bei der Anmelderin vorhandenen MOSFET, der ein massives Substrat verwendet.
Wie in Fig. 11 gezeigt ist, ist die grabenartige Trennstruktur 16 in einer der­ artigen Tiefe gebildet, daß sie durch die poröse Siliziumschicht 2 geht und das Innere des Siliziumsubstrats 10 erreicht. Deshalb wird der pn-Übergang, der später in der Grenzfläche bzw. in dem Grenzbereich zwischen der p- Wanne 17 und der n-Wanne 18 erzeugt wird, nicht in der porösen Silizumschicht 2 gebildet. Da die p-Wanne 17 und die n-Wanne 18 nah gebildet werden können, ohne die Notwendigkeit, die Breite der Trennung zwischen diesen Wannen 17 und 18 zu vergrößern, wird keine Vergrößerung in der Chipfläche verursacht. Außerdem wird keine Änderung des Layoutmusters zwischen diesem MOSFET und dem bei der Anmelderin vorhandenen MOSFET, der ein massives Substrat verwendet, benötigt.
Wie in Fig. 13 gezeigt ist, werden der P-Hochkonzentrations-Dotierstoff­ bereich 19 und der N-Hochkonzentrations-Dotierstoffbereich 20 in den unteren Abschnitten der p-Wanne 17 bzw. der n-Wanne 18 gebildet. Deshalb ist es möglich, ein Sperren (Latch-up) zu unterdrücken, da die Hochkonzentrations-Dotierstoffbereiche 19 und 20 niedrige Widerstände besitzen. Außerdem wird, wenn das Potential des Kanalbereichs von der Rückseite des Siliziumsubstrats 10 mit der dazwischen angeordneten porösen Siliziumschicht 2 fixiert wird, der hohe Widerstand der porösen Silizumschicht 2 durch die niedrigen Widerstände der Hochkonzentrations- Dotierstoffbereiche 19 und 20 entspannt, um weiter die Stabilität im Betrieb des Transistors zu vergrößern.

Claims (14)

1. Halbleitervorrichtung mit
einem Substrat (100),
einer ersten Halbleiterschicht (2), die auf dem Substrat gebildet ist und mindestens einen Hohlraum (2b) aufweist,
einer zweiten Halbleiterschicht (100), die auf der ersten Halbleiterschicht ge­ bildet ist, und
einem Halbleiterelement (3, 4), das in der zweiten Halbleiterschicht gebildet ist.
2. Halbleitervorrichtung mit
einem ersten Halbleiterbereich (1) eines ersten Leitungstyps,
einer ersten porösen Schicht (2), die innerhalb des ersten Halbleiterbereichs als eine begrabene Schicht gebildet ist, und
einem Source-/Drainbereich (3a, 4a, 3b, 4b) eines zweiten Leitungstyps, der sich von dem ersten Leitungstyp unterscheidet, welche selektiv in einer oberen Oberfläche der ersten Halbleiterbereiche gebildet ist,
wobei eine Verarmungsschicht (8), die in einem Übergang zwischen dem ersten Halbleiterbereich und einer unteren Oberfläche des Source- /Drainbereiches erzeugt ist, in der ersten porösen Schicht vorhanden sein kann.
3. Halbleitervorrichtung nach Anspruch 2, bei der der erste Halbleiter­ bereich eine Epitaxieschicht (15) in seinem oberen Abschnitt aufweist.
4. Halbleitervorrichtung nach Anspruch 2 oder 3, bei der die untere Ober­ fläche des Source-/Drainbereichs sich angrenzend oberhalb einer oberen Ober­ fläche der ersten porösen Schicht befindet.
5. Halbleitervorrichtung nach Anspruch 2 oder 3, bei der die untere Ober­ fläche des Source-/Drainbereichs sich angrenzend unterhalb einer oberen Oberfläche der ersten porösen Schicht befindet.
6. Halbleitervorrichtung nach einem der Ansprüche 2 bis 5, bei der der erste Halbleiterbereich einen Hochkonzentrations-Dotierstoffbereich (19, 20) des ersten Leitungstyps besitzt, welche tiefer als die erste poröse Schicht an­ geordnet ist.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6 mit
einem zweiten Halbleiterbereich (17, 18) des zweiten Leitungstyps, der angrenzend an den ersten Halbleiterbereich (18, 17) gebildet ist,
einer zweiten porösen Schicht (2), die im Inneren des zweiten Halbleiter­ bereichs als eine begrabene Schicht gebildet ist und mit der ersten porösen Schicht verbunden ist, und
einer grabenartigen Trennstruktur (16), die in einer Grenzfläche zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich gebildet ist, sich tiefer als die unteren Oberflächen der ersten und zweiten porösen Schicht von der oberen Oberfläche des ersten Halbleiterbereichs und einer oberen Ober­ fläche des zweiten Halbleiterbereichs erstreckt.
8. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten;
  • a) Bilden eines ersten Halbleiterbereichs (1) eines ersten Leitungstyps, in dem eine erste poröse Schicht (2) als eine begrabene Schicht gebildet ist, und
  • b) Selektives Bilden eines Source-/Drainbereichs (3a, 4a, 3b, 4b) eines zweiten Leitungstyps, der sich von dem ersten Leitungstyp
unterscheidet,
in einer oberen Oberfläche des ersten Halbleiterbereichs,
wobei eine Verarmungsschicht (8), die in einem Übergang zwischen dem ersten Halbleiterbereich und einer unteren Oberfläche des Source- /Drainbereichs erzeugt wird, in der ersten porösen Schicht vorhanden sein kann.
9. Verfahren nach Anspruch 8, bei dem der Schritt (a) die Schritte aufweist:
  • 1. (a-1) Bilden der ersten porösen Schicht, und
  • 2. (a-2) Bilden einer Epitaxieschicht (15) auf einer oberen Oberfläche der ersten porösen Schicht.
10. Verfahren nach Anspruch 8 oder 9, bei dem der Schritt (b) die Schritte aufweist:
  • 1. (b-1) Einbauen eines Dotierstoffs des zweiten Leitungstyps in die obere Oberfläche des ersten Halbleiterbereichs, und
  • 2. (b-2) thermisches Diffundieren des Dotierstoffs, der in dem Schritt (b-1) eingebaut ist,
wobei ein pn-Übergang, der in einem Grenzbereich zwischen dem ersten Halb­ leiterbereich und dem zweiten Source-/Drainbereich beim Vervollständigen des Schritts (b-1) erzeugt wird, oberhalb der oberen Oberfläche der ersten porösen Schicht gebildet wird.
11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem die untere Ober­ fläche des Source-/Drainbereichs angrenzend oberhalb der oberen Oberfläche der ersten porösen Schicht beim Vervollständigen des Schritts (b-2) angeordnet wird.
12. Verfahren nach einem der Ansprüche 8 bis 10, bei dem die untere Ober­ fläche des Source-/Drainbereichs angrenzend unterhalb der oberen Oberfläche der ersten porösen Schicht beim Vervollständigen des Schritts (b-2) angeordnet wird.
13. Verfahren nach einem der Ansprüche 8 bis 12, mit dem Schritt
  • a) Bilden eines Hochkonzentrations-Dotierstoffbereichs (19) eines ersten Leitungstyps in einer Tiefe, die tiefer ist als die erste poröse Schicht, in dem ersten Halbleiterbereich (17).
14. Verfahren nach einem der Ansprüche 8 bis 13, bei dem
ein zweiter Halbleiterbereich (18) des zweiten Leitungstyps angrenzend an den ersten Halbleiterbereich in dem Schritt (a) gebildet wird, und
eine zweite poröse Schicht, die mit der ersten porösen Schicht verbunden ist, innerhalb des zweiten Halbleiterbereichs als eine begrabene Schicht (a) gebildet wird,
wobei das Verfahren weiter den Schritt aufweist:
  • a) Bilden einer grabenartigen Trennstruktur (16) in einem Grenzbereich zwischen einem ersten Halbleiterbereich und einem zweiten Halbleiter­ bereich, der sich tiefer als die unteren Oberflächen der ersten und der zweiten porösen Schicht von der oberen Oberfläche des ersten Halb­ leiterbereichs und einer oberen Oberfläche des zweiten Halbleiterbe­ reichs erstreckt.
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