DE102012206478B4 - Extrem-dünner-Halbleiter-auf-Isolator(ETSOI)-FET mit einem Rück-Gate und verringerter Parasitärkapazität sowie Verfahren zu dessen Herstellung - Google Patents

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Abstract

Extrem-dünner-Halbleiter-auf-Isolator(ETSOI)-Einheit, umfassend: a. eine Rück-Gate-Schicht (30) auf einem Substrat (5), die von einer dünnen vergrabenen Oxid(BOX)-Schicht (25) bedeckt ist; b. eine extrem dünne SOI-Schicht (20) auf der dünnen BOX-Schicht (25); c. eine FET-Einheit teilweise auf und teilweise in der extrem dünnen (ET) SOI-Schicht, die einen durch Abstandshalter (15) isolierten Gate-Stapel aufweist, und d. einen gegenüber der BOX-Schicht (25) dickeren dielektrischen Abschnitt (50), der gegenüber einem FET-Gate selbstausgerichtet ist, und Hohlräume (60) innerhalb des dickeren dielektrischen Abschnitts (50) unterhalb von Source- und Drain-Gebieten (11, 12).

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein Halbleitereinheiten, und insbesondere eine auf einem Halbleiter-auf-Isolator-Substrat gebildete Einheit mit einem Rück-Gate und einer verringerten Parasitärkapazität, sowie ein Verfahren zu deren Herstellung.
  • HINTERGRUND
  • Für die Herstellung integrierter Schaltkreise (ICs), wie z. B. Speichereinheiten und logische Einheiten, mit höherer Integrationsdichte als gegenwärtig machbar, müssen Wege gefunden werden, um die Abmessungen von Feldeffekttransistoren (FETs), wie z. B. Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), weiter zu verkleinern. Die Skalierung erzielt Kompaktheit und verbessert die Betriebsleistung von Einheiten durch Verkleinern der Gesamtabmessungen der Einheit unter Bewahrung der elektrischen Eigenschaften der Einheit. Typischerweise werden alle Abmessungen der Einheit gleichzeitig skaliert, um die elektrische Leistungsfähigkeit der Einheit zu optimieren.
  • Mit abnehmender Größe von MOSFETs und anderen Einheiten nehmen auch die Abmessungen der Source/Drain-Gebiete, Kanal-Gebiete und Gate-Elektroden der Einheiten ab. Die Konstruktion immer kleinerer planarer Transistoren mit kurzen Kanallängen erfordert die Bereitstellung sehr flacher Source/Drain-Übergänge. Flache Übergänge sind erforderlich, um die laterale Diffusion implantierter Dotierstoffe in den Kanal zu verhindern, da eine derartige Diffusion ungünstig zu Leckströmen und schlechten Ausfallraten beiträgt. Für eine annehmbare Leistungsfähigkeit in Kurzkanal-Einheiten sind allgemein flache Source/Drain-Übergänge mit einer Dicke von etwa 30 nm bis 100 nm erforderlich. Die Silizium-auf-Isolator(SOI)-Technologie ermöglicht die Herstellung von Hochgeschwindigkeitseinheiten mit flachem Übergang. Außerdem verbessern SOI-Einheiten die Leistungsfähigkeit durch Verringern der Parasitärkapazität des Übergangs.
  • Bei einem SOI-Substrat wird eine Dünnschicht von vergrabenem Oxid („buried oxide”, BOX) aus Siliziumoxid auf einkristallinem Silizium hergestellt, und darauf wird eine einkristalline Silizium-Dünnschicht gebildet. Es sind verschiedene Verfahren zum Herstellen derartiger SOI-Substrate bekannt, von denen eines die Trennung durch implantierten Sauerstoff („Separation by Implanted Oxygen”, SIMOX) ist, wobei Sauerstoff in ein einkristallines Siliziumsubstrat ionenimplantiert wird, um eine BOX-Dünnschicht zu bilden. Ein weiteres Verfahren zum Herstellen eines SOI-Substrats ist Wafer-Verbinden, wobei zwei Halbleitersubstrate mit Siliziumoxid-Oberflächenschichten an den Siliziumoxid-Oberflächen verbunden werden, um eine BOX-Schicht zwischen den beiden Halbleitersubstraten zu erhalten.
  • Durch das Skalieren von CMOS-Einheiten hat sich die Anzahl der Parameter aus einem vernachlässigbaren Bereich zu einem wesentlichen Faktor beim Entwerfen von Schaltkreisen entwickelt. Einer der wichtigen Parameter von Einheiten ist die Kurzkanal-Steuerung. Vollständig-verarmtes-Silizium-auf-Isolator(FDSOI)-Einheiten sind eine neue Klasse von MOSFETs, bei denen die Kurzkanal-Steuerung durch einen dünn gemachten Transistorkanal erzielt wird. Extrem dünnes Silizium-auf-Isolator (ETSOI) ist eine Transistoreinheit mit vollständig verarmter SOI, bei der ein ultradünner Siliziumkanal eingesetzt wird, bei dem die Majoritätsladungsträger während des Betriebs vollständig verarmt (fully depleted, FD) sind. Typischerweise liegt die Dicke einer ETSOI-Schicht im Bereich von 3 nm bis 20 nm. Da bei einer ETSOI-Einheit die Tiefe des Übergangs im Wesentlichen gleich der Dicke des ultradünnen Siliziumkanals ist, wird ein sehr flacher Übergang erzielt. Somit bietet ETSOI eine überlegene Kurzkanal-Steuerung gegenüber herkömmlichen MOSFETs.
  • Im Gegensatz zu herkömmlichen MOSFETs, bei denen eine hohe Dotierstoffkonzentration in dem Kanal erforderlich ist, um die Kurzkanaleffekte zu steuern, ist bei einer ETSOI-Einheit kein Dotieren des Kanals erforderlich. Dies führt zu einer besseren Einheitenanpassung in ETSOI-Einheiten als in herkömmlichen MOSFETs, da in dem ETSOI mit nichtdotiertem Kanal kein Dotierstoff-Fluktuationseffekt auftritt.
  • Ferner wird gewünscht, die ETSOI-Einheit mit einem dünnen vergrabenen Oxid (BOX) und einem Rück-Gate unter dem BOX herzustellen. Das Rück-Gate kann beispielsweise durch Dotieren des Substrats unterhalb des BOX hergestellt werden. Bei einem ETSOI-Transistor mit einem Rück-Gate und einem dünnen BOX können die elektrischen Kenndaten des MOSFET durch Anlegen einer Spannung an das Rück-Gate gesteuert werden. Dadurch wird die Schwellenspannung des ETSOI-Transistors verändert und im Ergebnis wird der Transistorstrom in den Aus- und Ein-Zuständen moduliert.
  • Eine derartige Modulation der elektrischen Kenndaten des MOSFET durch eine an dem Rück-Gate angelegten Spannung findet zahlreiche Anwendungen, einschließlich bei der Leistungsverwaltung, der Verringerung der Chip-zu-Chip-Variation der Einheiten und der Feineinstellung der Chips nach der Herstellung. Ferner können Mehrfach-Vt-Einheiten durch Anlegen verschiedener rückseitiger Vorspannungen an dem Rück-Gate erhalten werden.
  • Ein Rück-Gate im Stand der Technik, das an die gesamte Einheit stößt, einschließlich der Kanal- und Source/Drain-Gebiete, führt im Allgemeinen zu einer großen Parasitärkapazität (d. h. Source/Drain-Rück-Gate-Überlappungskapazität). Dadurch wird die Transistorgeschwindigkeit ungünstig verlangsamt und die Leistungsaufnahme erhöht. – Dies trifft auch hier zu und beschreibt ein Problem im Stand der Technik.
  • Bezug nehmend auf 1 ist eine seitliche Schnittansicht einer veranschaulichenden MOSFET-Einheit 100 im Stand der Technik gezeigt, die auf einem Halbleiter-auf-Isolator(SOI)-Substrat gebildet ist und eine erhöhte Source/Drain (S/D) 21, 22 oben auf den Source- und Drain-Gebieten 11, 12 liegend aufweist. Die veranschaulichende Struktur bildet eine Halbleiter-FET-Einheit auf dem Halbleiter-auf-Isolator(SOI)-Substrat mit einer extrem dünnen Halbleiter-auf-Isolator-Schicht (ETSOI). Die ETSOI-Schicht ist auf der vergrabenen Oxidschicht 25 aufgebracht, wobei die ETSOI-Schicht eine Dicke von vorzugsweise im Bereich von 3 nm bis 20 nm aufweist. Die erhöhten Source-Gebiete und erhöhten Drain-Gebiete werden auf einer oberen Oberfläche der ETSOI-Schicht 20, in welcher der Halbleiter vorhanden ist, gebildet, wobei sie mithilfe eines epitaktischen Verfahrens gebildet werden. Unterhalb des vergrabenen Oxids 20 wird ein Rück-Gate-Gebiet 30 gebildet, beispielsweise durch Implantieren von Dotierstoff-Atomen in das Substrat 40 und Tempern.
  • Die ETSOI-Halbleitereinheit im Stand der Technik umfasst ein Rück-Gate 30, das an die gesamte Einheit stößt, einschließlich eines Kanals 10 und eines Source- und Drain-Gebiets 11, 12.
  • Der Nachteil einer so aufgebauten Einheit, insbesondere hinsichtlich der Rück-Gate-Schicht 30, liegt darin, dass sie eine erhebliche Parasitärkapazität zwischen dem Rück-Gate 30 und dem Source- und Drain-Gebiet 11, 12 aufweist.
  • Im Stand der Technik wurden mehrere Verfahren vorgeschlagen, um die Parasitärkapazität zwischen dem Rück-Gate und den Source- und Drain-Gebieten zu verringern, wie z. B. ein Verfahren zum Implantieren von Fluoratomen in das vergrabene Oxidgebiet direkt unterhalb von Source und Drain. Aufgrund einer endlichen Streuung der Positionen der Fluoratome, die auch als laterale Implantat-Wanderung bekannt ist, treten aber einige implantierte Atome auch unterhalb des Kanals auf. Dies ist besonders wichtig bei stark skalierten MOSFETs, bei denen der Abstand zwischen dem Source- und dem Drain-Gebiet, d. h. die Kanallänge, eine mit der Dicke des vergrabenen Oxids vergleichbare Länge aufweist.
  • Beispielsweise beschreibt das Dokument DE 102 97 679 T5 ein Dotierverfahren für vollständig verarmte SOI-Strukturen und ein Bauteil, das die resultierenden dotierten Gebiete enthält. Das Bauelement weist einem Transistor auf, der über einem Silizium-auf-Isolator-Substrat ausgebildet ist, das ein Vollsubstrat, eine vergrabene Oxidschicht und eine aktive Schicht aufweist.
  • Das Dokument WO 2003/083934 A1 beschreibt eine gattungsgemäße Halbleitervorrichtung die über vergrabenen Oxid-Layer mit mehreren Dicken gebildet ist. Außerdem wird ein zugehöriges Verfahren beschrieben. Obwohl im Fachgebiet die Verwendung eines Rück-Gates für eine vollständig-verarmter-SOI-Technologie bekannt ist, ist die Parasitärkapazität zwischen dem Rück-Gate und dem Source- und Drain-Gebiet wie oben beschrieben hoch. Im Stand der Technik wird versucht, die Parasitärkapazität zu verringern, dies zeigte sich aber als ungeeignet für einen stark skalierten MOSFET. Somit kann eine Aufgabe der vorliegenden Erfindung in der Verringerung der Parasitärkapazität für einen stark skalierten MOSFET bestehen.
  • Diese Aufgabe wird durch eine extrem-dünner-Halbleiter-auf-Isolator(ETSOI)-Einheit und ein Verfahren zum Herstellen eines extrem dünnen SOI nach den unabhängigen Ansprüchen gelöst. Weiter verbesserte Ausführungsformen des ETSOI und des Verfahrens gemäß der Erfindung entsprechen den abhängigen Ansprüchen.
  • ZUSAMMENFASSUNG
  • Bei einer Ausführungsform der Erfindung wird eine ETSOI-MOSFET-Einheit mit einem dünnen vergrabenen Oxid (dünnes BOX) und einem Rück-Gate vorgestellt, wobei die Halbleitereinheit eine erheblich verringerte Kapazität zwischen dem Rück-Gate und den Source/Drain-Gebieten aufweist.
  • Bei einer Ausführungsform ist die MOSFET-Einheit mit einem dünnen BOX unter dem ETSOI-Kanal und einem gegenüber der BOX-Schicht dickeren Dielektrikum unter Source und Drain versehen, wodurch die Parasitärkapazität zwischen Source/Drain und Rück-Gate verringert ist. Der dickere dielektrische Abschnitt ist gegenüber dem Gate selbstausgerichtet.
  • Bei einer Ausführungsform wird ein Hohlraum innerhalb des dickeren dielektrischen Abschnitts unterhalb des Source/Drain-Gebiets gebildet.
  • Bei einer Ausführungsform stellt die Erfindung ein Rück-Gate bereit, das durch ein Gebiet eines durch Implantation geschädigten Halbleiters und die Herstellung einer isolierenden Schicht durch laterales Ätzen und Rückfüllen mit einem Dielektrikum festgelegt ist. Ferner ist das Ätzgebiet in einem SOI-Substrat gebildet und mit einem Isolator rückgefüllt.
  • Bei einer Ausführungsform stellt die Erfindung eine Halbleitereinheit auf einem SOI-Substrat bereit, die eine Rück-Gate-Schicht auf einem Si-Substrat, bedeckt von einer dünnen BOX-Schicht, eine extrem dünne SOI-Schicht (ETSOI) auf der dünnen BOX-Schicht, und eine FET-Einheit auf der ETSOI-Schicht mit einem durch Abstandshalter isolierten Gate-Stapel aufweist.
  • KURZE BESCHREIBUNG DER ABBILDUNGEN
  • Die nachstehende ausführliche Beschreibung, die nur als Beispiel gegeben wird und die Erfindung nicht allein darauf beschränken soll, ist am besten in Verbindung mit den begleitenden Abbildungen zu verstehen, wobei gleiche Referenzzahlen gleiche Elemente und Teile bezeichnen, wobei:
  • 1 eine seitliche Schnittansicht einer ETSOI-Einheit im Stand der Technik, umfassend ein Rück-Gate, das sich über die gesamte Einheit erstreckt, einschließlich Kanal- und Source/Drain-Gebiete, darstellt;
  • 2 eine seitliche Schnittansicht zeigt, die ein Substrat darstellt, das eine dünne BOX-Schicht, die über dem Substrat liegt, und eine ETSOI-Schicht auf dem dünnen BOX aufweist und ein ETSOI-Substrat gemäß einer Ausführungsform der vorliegenden Erfindung bildet;
  • die 3a und 3b seitliche Schnittansichten zeigen, die die Herstellung eines Isolierungsgebiets und von Rück-Gates unter dem dünnen BOX mit getrennten n-Vertiefungen und p-Vertiefungen, die durch Implantation hergestellt sind (3a), oder einer gemeinsamen Vertiefung oben auf dem Substrat und unterhalb des dünnen BOX (3b) liegend gemäß einer Ausführungsform der vorliegenden Erfindung darstellen;
  • 4 Verfahrensschritte gemäß einer Ausführungsform der vorliegenden Erfindung verdeutlicht, umfassend Herstellen eines von Abstandshaltern umgrenzten Gates;
  • 5 eine seitliche Schnittansicht zeigt, die eine Ionenimplantation in das Substrat unter dem BOX gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, wobei das Gate die Implantation in das Substrat unter dem Kanalgebiet blockiert;
  • 6 eine seitliche Schnittansicht zeigt, die das Ätzen des dünnen BOX zum Exponieren des implantierten Gebiets unterhalb des BOX gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 7 eine seitliche Schnittansicht zeigt, die eine Ausführungsform darstellt, die das implantierte Substratgebiet selektiv geätzt gegenüber dem nichtimplantierten Substrat aufweist, um einen Hohlraum zu erzeugen, der gegenüber dem Gate selbstausgerichtet ist;
  • 8 eine seitliche Schnittansicht zeigt, die eine Ausführungsform der Erfindung darstellt, die das Füllen des Hohlraums mit einem Dielektrikum, beispielsweise Siliziumoxid, aufgebracht durch Abscheiden-Ätzen von aufgeschleudertem Glas und Rückätzen, darstellt;
  • 9 eine seitliche Schnittansicht zeigt, die eine Ausführungsform mit Hohlräumen innerhalb des Dielektrikums darstellt; und
  • 10 und 11 seitliche Schnittansichten zeigen, die eine fertige Darstellung der Einheit gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Hierin werden ausführliche Ausführungsformen der vorliegenden Erfindung offenbart; es ist aber zu beachten, dass die offenbarten Ausführungsformen die Erfindung, die in verschiedenen Formen ausgeführt werden kann, lediglich veranschaulichen. Ferner soll jedes der Beispiele, die in Verbindung mit den verschiedenen Ausführungsformen der Erfindung gegeben werden, veranschaulichend und nicht beschränkend sein. Ferner sind die Abbildungen nicht notwendigerweise maßstabsgetreu, manche Merkmale können übertrieben dargestellt sein, um Einzelheiten bestimmter Komponenten zu zeigen. Somit sind spezielle strukturelle und funktionelle Einzelheiten, die hierin offenbart werden, nicht als beschränkend aufzufassen, sondern lediglich als verdeutlichende Grundlage, um den Fachmann zu lehren, die vorliegende Erfindung vielfältig einzusetzen.
  • Bei der Beschreibung der nachstehenden Strukturen und Verfahren haben die folgenden Begriffe die folgenden Bedeutungen, wenn nicht anders angegeben.
  • Wie hierin verwendet bedeutet der Begriff „erhöht” in Verbindung mit Source und/oder Drain, dass das Source- und/oder Drain-Gebiet auf einer Halbleitermaterialschicht gebildet ist, die auf einer oberen Oberfläche des Substrats angeordnet ist, auf dem das Gate-Dielektrikum angeordnet ist.
  • Wie hierin verwendet bedeutet der Begriff „einkristallines Material” einen kristallinen Feststoff, worin das Kristallgitter der gesamten Probe bis zu den Rändern der Probe kontinuierlich und im Wesentlichen ununterbrochen ist und im Wesentlichen keine Korngrenzen aufweist.
  • „Epitaktisches Wachstum und/oder epitaktische Abscheidung” bedeutet das Wachstum eines Halbleitermaterials auf einer Abscheidungsoberfläche eines Halbleitermaterials, wobei das Halbleitermaterial, das aufwächst, die gleichen kristallinen Merkmale wie das Halbleitermaterial der Abscheidungsoberfläche aufweist.
  • Der Begriff „direkter Kontakt” oder „direkt auf” bedeutet, dass ein erstes Element, wie z. B. eine erste Struktur, und ein zweites Element, wie z. B. eine zweite Struktur, ohne dazwischen liegende leitfähige, isolierende oder halbleitende Schichten an der Grenzfläche der beiden Elemente in physischem Kontakt stehen.
  • Die Begriffe „darüber liegend”, „auf”, „angeordnet auf” oder „darauf angeordnet” bedeuten, dass ein erstes Element, wie z. B. eine erste Struktur, auf einem zweiten Element, wie z. B. einer zweiter Struktur, angeordnet ist, wobei dazwischenliegende Elemente, wie z. B. eine Grenzflächenstruktur, zwischen dem ersten Element und dem zweiten Element vorhanden sein können.
  • 2 zeigt ein extrem-dünner-Halbleiter-auf-Isolator(ETSOI)-Substrat 8 mit einer ersten Halbleiterschicht 20 auf einer vergrabenen Isolatorschicht 25, die auf einem Substrat 5 gebildet ist. Die Halbleiterschicht 20 kann unter Verwendung jedes Halbleitermaterials gebildet sein, einschließlich, aber nicht darauf beschränkt, Si, SiGe, SiGeC, SiC, Ge-Legierungen, GaSb, GaP, GaAs, InAs, InP und alle anderen III-V- oder II-VI-Verbindungshalbleiter oder eine Kombination davon.
  • Bei einer Ausführungsform ist die Halbleiterschicht 20 typischerweise Silizium oder ein siliziumhaltiger Halbleiter, wie z. B. SiGe, und weist eine Dicke zwischen 3 und 20 nm auf. Der vergrabene Isolator 25 ist typischerweise Siliziumdioxid und weist eine Dicke zwischen 10 und 50 nm auf. Bei manchen Ausführungsformen ist das Halbleitersubstrat 5 ein massives Halbleitersubstrat, typischerweise ein einkristalliner Siliziumwafer. Bei anderen Ausführungsformen kann das Halbleitersubstrat 5 ein geschichtetes Halbleitermaterial umfassen, wie z. B. einen Halbleiter-auf-Isolator oder einen Halbleiter auf einem polymeren, dünnen und/oder flexiblen Substrat. Dargestellte Beispiele von Halbleiter-auf-Isolator-Substraten, die als Halbleitersubstrat 5 eingesetzt werden können, umfassen Silizium-auf-Isolator-Substrate und Silizium-Germanium-auf-Isolator-Substrate.
  • Das ETSOI-Substrat 8 kann durch jedes der im Fachgebiet bekannten Verfahren hergestellt werden, beispielsweise unter Verwendung des Verfahrens der Trennung durch implantiertes Oxid (SIMOX), wobei Sauerstoffionen mit einer gewünschten Tiefe in ein Siliziumsubstrat implantiert werden. Das Substrat wird anschließend bei hohen Temperaturen, typischerweise 1300°C, in einer inerten Umgebung mit einer kleinen Menge Sauerstoff getempert, so dass das sauerstoffimplantierte Gebiet des Substrats zu Siliziumoxid umgewandelt wird. Bei einem weiteren Verfahren wird das Halbleiter-auf-Isolator-Substrat durch Waferverbindung und Dickenverringerung hergestellt.
  • Wie in 3a und 3b gezeigt, ist in der SOI-Schicht 20 eine Vielzahl von aktiven Gebieten 20a und 20b definiert. Diese aktiven Gebiete werden lithographisch definiert und unter Verwendung eines Verfahrens wie Mesa-Isolation, lokaler Oxidation von Silizium (LOCOS) oder flacher Grabenisolation (STI), die im Fachgebiet bekannt sind, voneinander isoliert. Unterhalb der aktiven Gebiete wird eine Vielzahl von Rück-Gate-Gebieten gebildet, beispielsweise durch Implantieren von Dotierstoff-Ionen in das Substrat mit einer Energie, die ausreicht, um die Dotierstoff-Ionen unterhalb des vergrabenen Isolators zu platzieren. Typische Dotierstoff-Atome umfassen Arsen (As) und Phosphor (P) als Dotierstoffe vom n-Typ und Bor (B) und Indium (In) als Dotierstoffe vom p-Typ. Anschließend wird ein Temperschritt durchgeführt, um die Dotierstoffe zu aktivieren und die durch den Implantationsvorgang in dem Substrat 5 erzeugten Defekte zu entfernen. 3a zeigt eine Ausführungsform, bei der verschiedene Rück-Gates 30a, 30b für verschiedene aktive Gebiete 20a, 20b verwendet werden, während 3b eine Ausführungsform zeigt, bei der ein gemeinsames Rück-Gate 30 für mehrere aktiven Gebiete verwendet wird.
  • Das Rück-Gate-Gebiet weist vorzugsweise eine Dicke zwischen 20 nm und 200 nm und eine Konzentration an aktivem Dotierstoff von mehr als 1 × 1018 cm–3 auf, obwohl auch größere und kleinere Werte verwendet werden können.
  • Wie in 4 gezeigt, wird anschließend eine Vielzahl von Gate-Dielektrika 13, Gate-Elektroden 14, Gate-Abdeckungen 16 und Abstandshalter-Gebieten 15 auf den aktiven Gebieten hergestellt. Die Gate-Dielektrika 13 können einzeln getrennte dielektrische Materialien umfassen, wie z. B. Oxide, Nitride und Oxynitride von Silizium, die eine Dielektrizitätskonstante im Bereich von 3,9 bis 10,0 aufweisen, wie gemessen in Vakuum bei Raumtemperatur. Bei einer anderen Ausführungsform kann eines oder beide von dem ersten und dem zweiten Gate-Dielektrikum 39, 43 aus einem dielektrischen Material mit einer höheren Dielektrizitätskonstante bestehen, das eine Dielektrizitätskonstante im Bereich von 10 bis 100 aufweist. Derartige dielektrische Materialien mit einer höheren Dielektrizitätskonstante können Hafniumoxide, Hafniumsilicate, Titanoxide, Barium-Strontium-Titanate (BSTs) und Blei-Zirkonat-Titanate (PZTs) umfassen, sind aber nicht darauf beschränkt. Das Gate-Dielektrikum 13 kann unter Verwendung eines von mehreren Abscheidungs- und Wachstumsverfahren hergestellt werden, einschließlich, aber nicht darauf beschränkt, Wärme- oder Plasmaoxidations- oder -nitridierungsverfahren, chemische Gasphasenabscheidungsverfahren und physikalische Gasphasenabscheidungsverfahren. Die Gate-Dielektrika 13 können aus dem gleichen Material oder aus unterschiedlichen Materialien bestehen. Obwohl die Gate-Dielektrika 13 in den gezeigten Abbildungen jeweils als einzelne Schicht dargestellt werden, werden Ausführungsformen erwogen, bei denen die Gate-Dielektrika 13 jeweils mehrschichtige Strukturen von leitfähigen Materialien sind. Bei einer Ausführungsform weist das Gate-Dielektrikum 13 eine Dicke im Bereich von 1 nm bis 20 nm auf.
  • Die Gate-Leiter 14 können aus leitfähigen Materialien bestehen, einschließlich, aber nicht darauf beschränkt, Metalle, Metalllegierungen, Metallnitride und Metallsilizide, sowie Laminate davon und Komposite davon. Bei einer Ausführungsform können die Gate-Leiter 14 ein beliebiges leitfähiges Metall sein, einschließlich, aber nicht darauf beschränkt, W, Ni, Ti, Mo, Ta, Cu, Pt, Ag, Au, Ru, Ir, Rh und Re sowie Legierungen, die wenigstens eines der oben genannten leitfähigen elementaren Metalle umfassen. Die Gate-Leiter 14 können unter Verwendung von Polysilizium- und/oder Polysilizium-Germanium-Legierungsmaterialien (d. h. mit einer Dotierstoffkonzentration von 1019 bis 1022 Dotierstoff-Atomen pro Kubikzentimeter) und Polycid-Materialien (dotierte Polysilizium/Metallsilizid-Stapelmaterialien) hergestellt werden. Die Gate-Leiter 14 können aus dem gleichen Material oder aus unterschiedlichen Materialien bestehen. Die Gate-Leiter 14 können mithilfe von Abscheidung hergestellt werden, einschließlich, aber nicht darauf beschränkt, Salicid-Verfahren, Atomlagenabscheidung, chemische Gasphasenabscheidungsverfahren und physikalische Gasphasenabscheidungsverfahren, wie z. B., aber nicht darauf beschränkt, Aufdampfverfahren und Sputter-Verfahren. Obwohl die Gate-Leiter 14 in den gezeigten Abbildungen jeweils als einzelne Schicht dargestellt werden, werden Ausführungsformen erwogen, bei denen die Gate-Leiter 14 jeweils mehrschichtige Strukturen von leitfähigen Materialien sind. Bei einer Ausführungsform weist der Gate-Leiter 14 eine Dicke im Bereich von 10 nm bis 100 nm auf.
  • Die Abstandshalter 15 können aus dielektrischen Materialien bestehen und werden typischerweise mittels Deckschichtabscheidung und anisotroper Rückätzung hergestellt. Obwohl die Abstandshalter 15 in den Abbildungen jeweils als einzelne Schicht dargestellt werden, werden Ausführungsformen erwogen, bei denen die Abstandshalter 15 jeweils mehrschichtige Strukturen von leitfähigen Materialien sind. Bei einer Ausführungsform bestehen die Abstandshalter aus Siliziumnitrid und weisen eine Dicke im Bereich von 1 nm bis 10 nm auf.
  • Die Gate-Abdeckung 16, die optional sein kann, besteht vorzugsweise aus dielektrischen Materialien. Die Gate-Abdeckung 16 wird typischerweise mittels Deckschichtabscheidung und anisotroper Rückätzung hergestellt. Obwohl die Abstandshalter 15 jeweils als einzelne Schicht dargestellt werden, werden Ausführungsformen erwogen, bei denen die Gate-Abdeckung 16 eine mehrschichtige Struktur von leitfähigen Materialien ist. Bei einer Ausführungsform besteht die Gate-Abdeckung 16 aus Siliziumnitrid mit einer Dicke im Bereich von 1 nm bis 10 nm.
  • Anschließend wird eine Ionenimplantation durchgeführt, um modifizierte Gebiete 40 innerhalb des Substrats 5 zu bilden. Die Ionenimplantation wird durch die Gate- 14 und Abstandshalter-Gebiete 15 maskiert. Daher sind die modifizierten Gebiete 40 gegenüber dem Gate und dem Kanal selbstausgerichtet. Die Gate-Elektrode 14 wird durch die Deckschicht 16 vor Ionenimplantation geschützt. Die Gebiete 40 werden so modifiziert, dass bei nachfolgenden Ätzschritten die Ätzrate in diesen Gebieten viel höher als in den nichtmodifizierten Gebieten des Substrats 5 ist. Beispielsweise kann ein einkristallines Siliziumsubstrat mit Xenon (Xe), Arsen (As) oder Germanium (Ge) implantiert werden oder es kann durch Erhöhen seiner Ätzrate um wenigstens eine Größenordnung amorphisiert werden. Bei einer Ausführungsform ist die implantierte Spezies Xe mit einer Implantationsdosis im Bereich von 4 × 1013 cm–2 bis 1 × 1015 cm–2 und einer Implantationsenergie im Bereich von 30 keV bis 200 keV. Bei einer Ausführungsform ist die implantierte Spezies Ge mit einer Implantationsdosis im Bereich von 5 × 1013 cm–2 bis 2 × 1015 cm–2 und einer Implantationsenergie im Bereich von 30 keV bis 200 keV.
  • Bezug nehmend auf 6 ist der vergrabene Isolator 25 in dem Bereich zwischen den aktiven Gebieten 20a und 20b weggeätzt. Dies kann durch jede der isotropen oder anisotropen Ätzungen zum Ätzen des vergrabenen Isolatormaterials durchgeführt werden. Bei einem typischen, aus Siliziumoxid bestehenden vergrabenen Isolator kann das Material beispielsweise durch Nassätzung in einer HF-enthaltenden Lösung, wie z. B. gepuffertem HF (BHF) oder verdünntem HF, geätzt werden. Ein weiteres bevorzugtes Oxid-Ätzverfahren ist chemische Oxidentfernung (COR). Bei einer anderen Ausführungsform kann das Oxid mit einer anisotropen Ätzung, wie z. B. reaktives Ionenätzen, geätzt werden. Nach diesem Schritt ist die Oberseite des modifizierten Gebiets 40 in dem Bereich zwischen den aktiven Gebieten exponiert.
  • Als nächstes wird das modifizierte Substratgebiet 40 wie in 7 gezeigt selektiv geätzt, um Hohlräume zu erzeugen, die gegenüber dem Gate selbstausgerichtet sind. Das implantierte Si kann durch Ammoniak, Ätzmittel auf Ammoniakbasis, beispielsweise Tetramethylammoniumhydroxid (TMAH), oder ein Gemisch von Salpeter- und Fluorwasserstoffsäure entfernt werden. Bei einer anderen Ausführungsform kann das implantierte Silizium durch ein Trockenätzverfahren entfernt werden. Beispielsweise kann Fluor- oder Chlor-enthaltendes Plasma verwendet werden, um amorphes Si zu ätzen. Es ist zu beachten, dass das implantierte Si mit einer viel schnelleren Rate als das nichtdotierte Si geätzt wird (d. h. mit einer Selektivität > 5:1).
  • Bezug nehmend auf 8 sind die Hohlräume dann mit Isoliermaterial 50 gefüllt, das eine wesentlich kleinere Dielektrizitätskonstante als das Substrat 5 aufweist. Daher ist die Kapazität zwischen dem Rück-Gate 30 und den Source- und Drain-Gebieten 11, 12 wesentlich verringert. Das isolierende Material umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder eine Kombination von diesen. Das isolierende Material wird vorzugsweise durch ein konformes Abscheidungsverfahren aufgebracht. Beispielsweise kann vorteilhaft Siliziumdioxid durch zyklisches Abscheiden/Ätzen von aufgeschleudertem Glas(SOG) und Tempern erzeugt werden. Es können auch andere Verfahren verwendet werden, die eine konforme Abscheidung des Dielektrikums bilden können, wie z. B. chemische Niederdruck-Gasphasenabscheidung (LPCVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder Atomlagenabscheidung (ALD).
  • Bei einer anderen Ausführungsform kann das Aufbringen des isolierenden Materials 50 durch eine Kombination von konformen und nichtkonformen Abscheidungsverfahren durchgeführt werden, so dass wie in 9 gezeigt ein Hohlraum 60 innerhalb des isolierenden Gebiets 50 gebildet wird. Das Vorhandensein des Hohlraums verringert die Parasitärkapazität zwischen dem Rück-Gate 30 und den Source- und Drain-Gebieten 11, 12 noch weiter. Die konforme/nichtkonforme Abscheidung kann durch Variationen der LPCVD, PECVD und ALD durchgeführt werden.
  • Mit Bezug auf die 10 und 11 kann das Verfahren durch Bilden der Source- und Drain-Gebiete 11, 12 und gegebenenfalls der erhöhten Source- und Drain-Gebiete 21, 22 weiterlaufen wie es auf dem Fachgebiet der CMOS-Technologie bekannt ist.
  • 10 zeigt die Struktur einer fertigen Einheit gemäß einer Ausführungsform der vorliegenden Erfindung, wobei der ETSOI-Transistor einen dünnen vergrabenen Isolator und eine Rück-Gate-Struktur, die unterhalb des vergrabenen Isolators gebildet ist, umfasst. Zwischen dem vergrabenen Isolator und dem Rück-Gate und in dem Gebiet unter dem Source- und Drain-Gebiet 11, 12 ist ein dielektrisches Gebiet gebildet. Die dielektrische Schicht ist gegenüber dem Gate selbstausgerichtet. Das Vorhandensein der dielektrischen Schicht verringert die Parasitärkapazität zwischen dem Rück-Gate und den Source- und Drain-Gebieten im Vergleich zu der in 1 gezeigten Struktur im Stand der Technik.
  • 11 zeigt die Struktur einer fertigen Einheit gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, wobei der ETSOI-Transistor einen dünnen vergrabenen Isolator und eine Rück-Gate-Struktur, die unterhalb des vergrabenen Isolators gebildet ist, umfasst. Zwischen dem vergrabenen Isolator und dem Rück-Gate und in dem Gebiet unter dem Source- und Drain-Gebiet 11, 12 ist ein dielektrisches Gebiet gebildet. Die dielektrische Schicht ist gegenüber dem Gate selbstausgerichtet und ist mit einem enthaltenen Hohlraum dargestellt. Das Vorhandensein des Hohlraums verringert die Parasitärkapazität zwischen dem Rück-Gate und den Source- und Drain-Gebieten im Vergleich zu der in 10 gezeigten Struktur weiter.
  • Die vorliegende Erfindung wurde besonders bezüglich bevorzugter Ausführungsformen davon dargestellt und beschrieben, dem Fachmann ist aber klar, dass die vorstehenden und andere Veränderungen von Formen und Einzelheiten gemacht werden können, ohne von Geist und Umfang der vorliegenden Erfindung abzuweichen. Die vorliegende Erfindung soll daher nicht auf die genauen Formen und Einzelheiten beschränkt sein, die beschrieben und dargestellt wurden, sondern in den Umfang der anhängenden Ansprüche fallen.

Claims (13)

  1. Extrem-dünner-Halbleiter-auf-Isolator(ETSOI)-Einheit, umfassend: a. eine Rück-Gate-Schicht (30) auf einem Substrat (5), die von einer dünnen vergrabenen Oxid(BOX)-Schicht (25) bedeckt ist; b. eine extrem dünne SOI-Schicht (20) auf der dünnen BOX-Schicht (25); c. eine FET-Einheit teilweise auf und teilweise in der extrem dünnen (ET) SOI-Schicht, die einen durch Abstandshalter (15) isolierten Gate-Stapel aufweist, und d. einen gegenüber der BOX-Schicht (25) dickeren dielektrischen Abschnitt (50), der gegenüber einem FET-Gate selbstausgerichtet ist, und Hohlräume (60) innerhalb des dickeren dielektrischen Abschnitts (50) unterhalb von Source- und Drain-Gebieten (11, 12).
  2. ETSOI-Einheit gemäß Anspruch 1, wobei die dünne BOX-Schicht (25) unterhalb eines ET-SOI-Kanals (10) ausgebildet ist, und das dicke Dielektrikum (50) unterhalb von Source und Drain eine Parasitärkapazität von Source (11) und Drain (12) zu Rück-Gate (30) verringert.
  3. ETSOI-Einheit gemäß Anspruch 1, wobei die ETSOI-Einheit eine Rück-Gate-Elektrode, ein durch eine Implantation geschädigtes Halbleitergebiet sowie eine lateral geätzte und mit Dielektrikum rückgefüllte isolierende Schicht umfasst.
  4. ETSOI-Einheit gemäß Anspruch 3, ferner umfassend eine Vielzahl von Rück-Gate-Gebieten (30a, 30b) unterhalb der aktiven Gebiete, wobei insbesondere die Vielzahl von Rück-Gate-Gebieten (30a, 30b) Dotierstoff-Ionen umfasst, die mit ausreichender Energie in das Substrat implantiert sind, um die Dotierstoff-Ionen unter den vergrabenen Isolator zu bringen, wobei insbesondere die implantierten Dotierstoffe aktiviert sind, um durch die Implantation erzeugte Defekte zu entfernen.
  5. ETSOI-Einheit gemäß einem der vorangegangenen Ansprüche, wobei ein gemeinsames Rück-Gate (30) für mehr als eines der aktiven Gebiete verwendet wird.
  6. ETSOI-Einheit gemäß einem der vorangegangenen Ansprüche, wobei das Rück-Gate-Gebiet (30, 30a, 30b) eine Dicke im Bereich zwischen 20 und 200 nm und eine aktive Dotierstoffkonzentration größer als 1 × 1018 cm–3 aufweist.
  7. Verfahren zum Herstellen einer Extrem-dünnen-SOI(ETSOI)-Einheit, umfassend: a. Bereitstellen einer Rück-Gate-Schicht (30) auf einem Si-Substrat (5), bedeckt mit einer dünnen BOX-Schicht (25); b. Bilden einer extrem dünnen SOI-Schicht (20) auf der dünnen BOX-Schicht (25); c. Bilden einer FET-Einheit teilweise auf und teilweise in der ETSOI-Schicht, wobei der FET einen durch Abstandshalter (15) isolierten Gate-Stapel aufweist, und d. Bilden eines gegenüber der Box-Schicht (25) dickeren dielektrischen Abschnittes (50), der gegenüber einem FET-Gate selbstausgerichtet ist, und Bilden von Hohlräumen (60) innerhalb des dickeren dielektrischen Abschnitts (50) unterhalb von Source- und Drain-Gebieten (11, 12).
  8. Verfahren gemäß Anspruch 7, ferner umfassend Bilden einer Vielzahl von aktiven Gebieten in der SOI-Schicht 20, wobei die aktiven Gebiete durch Lithographie definiert werden.
  9. Verfahren gemäß Anspruch 7 oder 8, wobei die aktiven Gebiete durch Mesa-Isolation, LOCOS oder flacher Grabenisolation (STI) voneinander isoliert werden.
  10. Verfahren gemäß einem der Ansprüche 7 bis 9, ferner umfassend Bilden einer Vielzahl von Rück-Gate-Gebieten (30a, 30b) unterhalb der aktiven Gebiete (50).
  11. Verfahren gemäß Anspruch 10, wobei die Vielzahl von Rück-Gate-Gebieten (30a, 30b) durch Implantieren von Dotierstoff-Ionen in das Substrat (5) mit einer ausreichenden Energie, um die Dotierstoff-Ionen unter den vergrabenen Isolator (25) zu platzieren, gebildet wird.
  12. Verfahren gemäß Anspruch 10 oder 11, ferner umfassend Tempern zum Aktivieren der Dotierstoffe und Entfernen von durch die Implantation erzeugten Defekten.
  13. Verfahren gemäß einem der Ansprüche 10 bis 12, ferner umfassend verschiedene Rück-Gates (30a, 30b) für verschiedene aktive Gebiete, wobei ein gemeinsames Rück-Gate für mehrere aktive Gebiete verwendet wird.
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Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8383485B2 (en) * 2011-07-13 2013-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial process for forming semiconductor devices
US9054221B2 (en) * 2011-08-31 2015-06-09 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with a common back gate isolation region and method for manufacturing the same
US9214400B2 (en) * 2011-08-31 2015-12-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with back gate isolation regions and method for manufacturing the same
US8664050B2 (en) * 2012-03-20 2014-03-04 International Business Machines Corporation Structure and method to improve ETSOI MOSFETS with back gate
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US8877592B2 (en) * 2013-03-14 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of doped film for source and drain regions
US20140264484A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Singapore Pte. Ltd. Fluorine-doped channel silicon-germanium layer
US8946819B2 (en) * 2013-05-08 2015-02-03 Globalfoundries Singapore Pte. Ltd. Silicon-on-insulator integrated circuits with local oxidation of silicon and methods for fabricating the same
US9087851B2 (en) * 2013-05-22 2015-07-21 International Business Machines Corporation Silicon-based electronics with disabling feature
FR3006832A1 (fr) * 2013-06-07 2014-12-12 St Microelectronics Sa Circuit et procede de correction de decalage temporel
US10170315B2 (en) 2013-07-17 2019-01-01 Globalfoundries Inc. Semiconductor device having local buried oxide
US9252272B2 (en) 2013-11-18 2016-02-02 Globalfoundries Inc. FinFET semiconductor device having local buried oxide
US9653477B2 (en) 2014-01-03 2017-05-16 International Business Machines Corporation Single-chip field effect transistor (FET) switch with silicon germanium (SiGe) power amplifier and methods of forming
US9245903B2 (en) 2014-04-11 2016-01-26 International Business Machines Corporation High voltage metal oxide semiconductor field effect transistor integrated into extremely thin semiconductor on insulator process
KR101913453B1 (ko) 2014-05-30 2018-10-31 매그나칩 반도체 유한회사 Ｓｏｉ 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법
US9799720B2 (en) * 2014-09-12 2017-10-24 International Business Machines Corporation Inductor heat dissipation in an integrated circuit
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US9530709B2 (en) 2014-11-03 2016-12-27 Qorvo Us, Inc. Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9412667B2 (en) * 2014-11-25 2016-08-09 International Business Machines Corporation Asymmetric high-k dielectric for reducing gate induced drain leakage
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9831192B2 (en) * 2015-05-15 2017-11-28 Skyworks Solutions, Inc. Cavity formation in semiconductor devices
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US9899527B2 (en) * 2015-12-31 2018-02-20 Globalfoundries Singapore Pte. Ltd. Integrated circuits with gaps
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) * 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
JP7037544B2 (ja) 2016-08-12 2022-03-16 コーボ ユーエス，インコーポレイティド 性能を向上させたウエハレベルパッケージ
CN109844937B (zh) 2016-08-12 2023-06-27 Qorvo美国公司 具有增强性能的晶片级封装
JP7022112B2 (ja) 2016-08-12 2022-02-17 コーボ ユーエス，インコーポレイティド 性能を向上させたウェーハレベルパッケージ
WO2018045298A1 (en) * 2016-09-01 2018-03-08 Analog Devices, Inc. Low capacitance switch for pga or pgia
US10200029B2 (en) 2016-09-01 2019-02-05 Analog Devices, Inc. Low capacitance analog switch or transmission gate
US10560061B2 (en) * 2016-09-01 2020-02-11 Analog Devices, Inc. Low capacitance switch for programmable gain amplifier or programable gain instrumentation amplifier
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
GB2554362B (en) * 2016-09-21 2020-11-11 Pragmatic Printing Ltd Transistor and its method of manufacture
US9997606B2 (en) 2016-09-30 2018-06-12 International Business Machines Corporation Fully depleted SOI device for reducing parasitic back gate capacitance
DE102016118709B3 (de) 2016-10-04 2018-01-25 Infineon Technologies Ag Schutzvorrichtung vor elektrostatischer entladung und elektronische schaltvorrichtung
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
FR3059150B1 (fr) * 2016-11-18 2019-05-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un transistor fet a grille debordante
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10170625B2 (en) * 2017-01-20 2019-01-01 Globalfoundries Singapore Pte. Ltd. Method for manufacturing a compact OTP/MTP technology
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10461152B2 (en) * 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
US10043826B1 (en) 2017-07-26 2018-08-07 Qualcomm Incorporated Fully depleted silicon on insulator integration
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10833153B2 (en) 2017-09-13 2020-11-10 Globalfoundries Inc. Switch with local silicon on insulator (SOI) and deep trench isolation
US20190088766A1 (en) * 2017-09-21 2019-03-21 Globalfoundries Inc. Methods of forming epi semiconductor material in source/drain regions of a transistor device formed on an soi substrate
US10446643B2 (en) 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
CN110729343B (zh) 2018-07-17 2023-04-07 联华电子股份有限公司 半导体元件及其制作方法
US10559490B1 (en) * 2018-08-21 2020-02-11 Globalfoundries Inc. Dual-depth STI cavity extension and method of production thereof
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11393713B2 (en) * 2019-04-23 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method therefore
US11916107B2 (en) * 2019-04-23 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102020103046B4 (de) 2019-04-23 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und herstellungsverfahren dafür
US11557650B2 (en) * 2019-04-23 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11233140B2 (en) 2019-04-23 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US11437406B2 (en) * 2019-12-20 2022-09-06 Globalfoundries Singapore Pte. Ltd. Semiconductor device having a capacitive structure and method of forming the same
US11502183B2 (en) * 2020-01-29 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap in inner spacers and methods of fabricating the same in field-effect transistors
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap
US11488980B2 (en) 2020-08-26 2022-11-01 Globalfoundries U.S. Inc. Wafer with localized semiconductor on insulator regions with cavity structures
US11393915B2 (en) 2020-12-09 2022-07-19 Globalfoundries U.S. Inc. Epi semiconductor structures with increased epi volume in source/drain regions of a transistor device formed on an SOI substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003083934A1 (en) * 2002-03-28 2003-10-09 Advanced Micro Devices, Inc. Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same
DE10297679T5 (de) * 2002-03-21 2005-05-19 Advanced Micro Devices, Inc., Sunnyvale Dotierverfahren für vollständig verarmte SOI-Strukturen und Bauteil, das die resultierenden dotierten Gebiete enthält

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129123B2 (en) 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
US6812527B2 (en) 2002-09-05 2004-11-02 International Business Machines Corporation Method to control device threshold of SOI MOSFET's
US7205185B2 (en) 2003-09-15 2007-04-17 International Busniess Machines Corporation Self-aligned planar double-gate process by self-aligned oxidation
JP4124084B2 (ja) 2003-10-02 2008-07-23 セイコーエプソン株式会社 画像処理装置、画像処理方法、および、画像処理プログラム
US7202123B1 (en) 2004-07-02 2007-04-10 Advanced Micro Devices, Inc. Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices
US7250351B2 (en) * 2005-04-14 2007-07-31 International Business Machines Corporation Enhanced silicon-on-insulator (SOI) transistors and methods of making enhanced SOI transistors
US7772649B2 (en) * 2008-02-25 2010-08-10 International Business Machines Corporation SOI field effect transistor with a back gate for modulating a floating body
JP2010251344A (ja) * 2009-04-10 2010-11-04 Hitachi Ltd 半導体装置およびその製造方法
US8610211B2 (en) * 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
US8716800B2 (en) * 2010-12-31 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
US8525292B2 (en) * 2011-04-17 2013-09-03 International Business Machines Corporation SOI device with DTI and STI

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10297679T5 (de) * 2002-03-21 2005-05-19 Advanced Micro Devices, Inc., Sunnyvale Dotierverfahren für vollständig verarmte SOI-Strukturen und Bauteil, das die resultierenden dotierten Gebiete enthält
WO2003083934A1 (en) * 2002-03-28 2003-10-09 Advanced Micro Devices, Inc. Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same

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