CN109844937B - 具有增强性能的晶片级封装 - Google Patents

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Abstract

本公开涉及一种晶片级封装，所述晶片级封装包括第一薄化裸片(12)、多层再分布结构(18)、第一模化合物(20)以及第二模化合物(22)。所述第一薄化裸片驻留在所述多层再分布结构的顶部表面上方。所述多层再分布结构包括至少一个支撑垫(52(1))，所述至少一个支撑垫在所述多层再分布结构的底部表面上并且与所述第一薄化裸片垂直地对准。所述第一模化合物驻留在所述多层再分布结构上方并且围绕所述第一薄化裸片，并且延伸超出所述第一薄化裸片的顶部表面以限定在所述第一模化合物内并且在所述第一薄化裸片上方的开口(54)。所述第二模化合物填充所述开口并且与所述第一薄化裸片的所述顶部表面接触。

Description

具有增强性能的晶片级封装
相关申请
本申请要求2016年8月12日提交的临时专利申请序号62/374,304的权益，所述临时专利申请的公开内容特此以全文引用的方式并入本文中。
技术领域
本公开涉及一种晶片级封装和一种用于制造所述晶片级封装的工艺，并且更特别地，涉及一种具有增强的热性能、电气性能和刚性性能的晶片级封装，和一种用于增强晶片级封装的热性能、电气性能和刚性性能的封装工艺。
背景技术
蜂窝装置和无线装置的广泛利用推动射频(RF)技术的快速发展。制造RF装置所在的衬底在实现RF技术中的高水平性能中起到重要作用。在常规硅衬底上制造RF装置可以从硅材料的低成本、大容量晶片生产、稳固的半导体设计工具以及稳固的半导体制造技术受益。
不管将常规硅衬底用于RF装置制造的益处如何，业内熟知的是，常规硅衬底对于RF装置可以具有两个不良性质：谐波失真和低电阻率值。谐波失真是在建造在硅衬底上方的RF装置中实现高水平线性度的关键障碍。另外，硅衬底中所遇到的低电阻率可以使微机电系统(MEMS)或其他无源部件在高频率下的品质因数(Q)降级。
此外，高速和高性能晶体管被更密集地集成在RF装置中。因此，RF装置产生的热的量将由于集成在RF装置中的大量晶体管、通过晶体管的大量电力和晶体管的高操作速度而显著地增加。因此，需要以达成更好散热的配置来封装RF装置。
晶片级扇出(WLFO)封装技术和嵌入式晶片级球栅阵列(EWLB)技术目前吸引了便携式RF应用中的大部分注意力。WLFO和EWLB技术被设计成在不增大封装大小的情况下提供高密度输入/输出端口。这种能力允许在单个晶片内密集地封装RF装置。
为了适应RF装置的增加发热，为了减少RF装置的有害谐波失真，并且为了利用WLFO/EWLB封装技术的优点，本公开的目标因此是提供具有增强性能的改进封装设计。此外，还需要在不增大封装大小的情况下增强RF装置的性能。
发明内容
本公开涉及一种具有增强的热性能、电气性能和刚性性能的晶片级封装，和一种用于制造所述晶片级封装的工艺。所公开的晶片级封装包括第一薄化裸片、多层再分布结构、第一模化合物以及第二模化合物。所述第一薄化裸片包括第一装置层和在所述第一装置层上方的第一介电层。所述第一装置层包括在所述第一装置层的底部表面处的许多第一裸片触点。所述多层再分布结构包括至少一个第一支撑垫、许多封装触点和再分布互连件。在本文中，所述第一薄化裸片驻留在所述多层再分布结构的顶部表面上方。所述至少一个第一支撑垫在所述多层再分布结构的底部表面上并且与所述第一薄化裸片垂直地对准，使得所述至少一个第一支撑垫被放置在所述第一薄化裸片正下方。所述封装触点也在所述多层再分布结构的所述底部表面上。所述再分布互连件将所述封装触点连接到所述第一裸片触点中的特定第一裸片触点。所述至少一个第一支撑垫与所述封装触点电隔离。另外，所述第一模化合物驻留在所述多层再分布结构上方并且围绕所述第一薄化裸片，并且延伸超出所述第一薄化裸片的顶部表面以限定在所述第一模化合物内并且在所述第一薄化裸片上方的开口。所述第一薄化裸片的所述顶部表面在所述开口的底部暴露。所述第二模化合物填充所述开口并且与所述第一薄化裸片的所述顶部表面接触。
在所述晶片级封装的一个实施方案中，所述至少一个第一支撑垫和所述封装触点由共用导电层形成。
在所述晶片级封装的一个实施方案中，所述至少一个第一支撑垫的底部表面和每个封装触点的底部表面处于同一个平面中。
在所述晶片级封装的一个实施方案中，所述多层再分布结构还包括至少一个第二支撑垫，所述至少一个第二支撑垫在所述多层再分布结构的所述底部表面上，而且未放置在所述第一薄化裸片正下方。在本文中，所述至少一个第二支撑垫与所述封装触点电隔离。
在所述晶片级封装的一个实施方案中，所述至少一个第一支撑垫和所述至少一个第二支撑垫是分开的。
在所述晶片级封装的一个实施方案中，所述至少一个第一支撑垫和所述至少一个第二支撑垫被连接在一起。
在所述晶片级封装的一个实施方案中，所述第一薄化裸片提供微机电系统(MEMS)部件。
在所述晶片级封装的一个实施方案中，所述第一薄化裸片由绝缘体上硅(SOI)结构形成。所述第一薄化裸片的所述第一装置层由所述SOI结构的硅外延层形成，并且所述第一薄化裸片的所述第一介电层是所述SOI结构的埋入氧化物层。
根据另一实施方案，所述晶片级封装还包括第二完整裸片，所述第二完整裸片驻留在所述多层再分布结构上方。在本文中，所述第二完整裸片具有第二装置层和在所述第二装置层上方的完整硅衬底，并且所述第一模化合物包封所述第二完整裸片。
根据另一实施方案，所述晶片级封装还包括第三薄化裸片，所述第三薄化裸片驻留在所述多层再分布结构上方。在本文中，所述第三薄化裸片具有第三装置层和在所述第三装置层上方的第二介电层。所述第一模化合物延伸超出所述第三薄化裸片的顶部表面以限定在所述第一模化合物内并且在所述第三薄化裸片上方的第二开口。所述第三薄化裸片的所述顶部表面在所述第二开口的底部暴露。所述第二模化合物填充所述第二开口并且与所述第三薄化裸片的所述顶部表面接触。
在所述晶片级封装的一个实施方案中，所述多层再分布结构还包括至少一个第二支撑垫和至少一个第三支撑垫，所述至少一个第二支撑垫和所述至少一个第三支撑垫在所述多层再分布结构的所述底部表面上。所述至少一个第二支撑垫和所述至少一个第三支撑垫与所述封装触点电隔离。所述至少一个第二支撑垫未放置在所述第一薄化裸片正下方，而且未放置在所述第三薄化裸片正下方。所述至少一个第三支撑垫与所述第三薄化裸片垂直地对准，使得所述至少一个第三支撑垫被放置在所述第三薄化裸片正下方。
在所述晶片级封装的一个实施方案中，所述第一薄化裸片提供MEMS部件，所述第二完整裸片提供控制所述MEMS部件的互补金属氧化物半导体(CMOS)控制器，并且所述第三薄化裸片由SOI结构形成。在本文中，所述第三薄化裸片的所述第三装置层由所述SOI结构的硅外延层形成，并且所述第三薄化裸片的所述第二介电层是所述SOI结构的埋入氧化物层。
在所述晶片级封装的一个实施方案中，所述多层再分布结构还包括至少一个结构垫。在本文中，所述至少一个结构垫和所述再分布互连件由共用导电层形成。所述至少一个结构垫位于所述第一薄化裸片正下方，并且与所述再分布互连件电隔离。
在所述晶片级封装的一个实施方案中，所述第二模化合物具有大于2W/m·K的热导率。
在所述晶片级封装的一个实施方案中，所述第二模化合物具有大于1E6欧姆-厘米的电阻率。
在所述晶片级封装的一个实施方案中，所述第一模化合物与所述第二模化合物由相同材料形成。
在所述晶片级封装的一个实施方案中，所述第一模化合物与所述第二模化合物由不同材料形成。
在所述晶片级封装的一个实施方案中，所述多层再分布结构不含玻璃纤维。
在所述晶片级封装的一个实施方案中，所述再分布互连件与所述多个第一裸片触点之间的连接不含焊料。
在另一实施方案中，示例性晶片级封装包括第一薄化裸片、多层再分布结构、第一模化合物以及第二模化合物。所述第一薄化裸片包括第一装置层和在所述第一装置层上方的第一介电层。所述第一装置层包括在所述第一装置层的底部表面处的许多第一裸片触点。所述多层再分布结构包括至少一个结构垫、许多封装触点和再分布互连件。在本文中，所述第一薄化裸片驻留在所述多层再分布结构的顶部表面上方。所述封装触点在所述多层再分布结构的底部表面上。所述再分布互连件将所述封装触点连接到所述第一裸片触点中的特定第一裸片触点。所述至少一个结构垫和所述再分布互连件由共用导电层形成，但是所述至少一个结构垫与所述再分布互连件电隔离。所述至少一个结构垫被放置在所述第一薄化裸片正下方。另外，所述第一模化合物驻留在所述多层再分布结构上方并且围绕所述第一薄化裸片，并且延伸超出所述第一薄化裸片的顶部表面以限定在所述第一模化合物内并且在所述第一薄化裸片上方的开口。所述第一薄化裸片的所述顶部表面在所述开口的底部暴露。所述第二模化合物填充所述开口并且与所述第一薄化裸片的所述顶部表面接触。
根据示例性工艺，提供具有第一裸片和第一模化合物的模晶片。在本文中，所述第一裸片包括第一装置层、在所述第一装置层上方的第一介电层和在所述第一介电层上方的第一硅衬底。所述第一装置层包括在所述第一装置层的底部表面处的许多第一裸片触点。所述第一裸片的顶部表面是所述第一硅衬底的顶部表面，并且所述第一裸片的底部表面是所述第一装置层的所述底部表面。所述第一模化合物包封所述第一裸片的侧面和所述顶部表面，并且所述第一装置层的所述底部表面暴露。接下来，在所述模晶片下面形成多层再分布结构。所述多层再分布结构包括至少一个第一支撑垫、许多封装触点和再分布互连件。所述至少一个第一支撑垫在所述多层再分布结构的底部表面上并且与所述第一裸片垂直地对准，使得所述至少一个第一支撑垫被放置在所述第一裸片正下方。所述封装触点在所述多层再分布结构的所述底部表面上，并且与所述至少一个第一支撑垫电隔离。所述再分布互连件将所述封装触点连接到所述第一裸片触点中的特定第一裸片触点。然后，使所述第一模化合物变薄，以暴露所述第一硅衬底的所述顶部表面。大体上移除所述第一裸片的所述第一硅衬底以提供第一薄化裸片并且形成在所述第一模化合物内并且在所述第一薄化裸片上方的第一开口。所述至少一个第一支撑垫位于所述第一薄化裸片正下方，并且所述第一薄化裸片具有在所述第一开口的底部处暴露的顶部表面。最后，涂覆第二模化合物，以大体上填充所述开口并且直接接触所述第一薄化裸片的所述顶部表面。
所属领域的技术人员在结合随附图式阅读优选实施方案的以下详细描述之后会了解本公开的范围并且了解本公开的额外方面。
附图说明
并入本说明书中并且形成本说明书的一部分的随附图式图示了本公开的几个方面，并且与描述一起用于解释本公开的原理。
图1示出了根据本公开的一个实施方案的示例性晶片级封装。
图2示出了根据本公开的另一实施方案的可选晶片级封装。
图3示出了根据本公开的另一实施方案的可选晶片级封装。
图4至图18提供说明用于制造图1中示出的示例性晶片级封装的工艺的示例性步骤。
将理解，为说明清楚起见，图1至图18可以不按比例绘制。
具体实施方式
下文所陈述的实施方案表示使所属领域的技术人员能够实践所述实施方案的必要信息，并且说明实践所述实施方案的最佳模式。在阅读根据随附图式的以下描述之后，所属领域的技术人员将理解本公开的概念，并且将认识到本文中未特别说明的这些概念的应用。应当理解，这些概念和应用在本公开和随附权利要求的范围内。
将理解，尽管在本文中可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一个元件。举例来说，在不背离本公开的范围的情况下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。如本文中所使用，术语“和/或”包括相关联的列出项目中的一个或多个中的任一者和全部组合。
将理解，当例如层、区域或衬底的元件被称为“在另一元件上”或延伸“到另一元件上”时，所述元件能够直接在另一元件上或直接延伸到另一元件上，或也可以存在介入元件。相比而言，当元件被称为“直接在另一元件上”或“直接延伸到另一元件上”时，不存在介入元件。同样地，将理解，当例如层、区域或衬底的元件被称为“在另一元件上方”或“在另一元件上方”延伸时，所述元件能够直接在另一元件上方或直接在另一元件上方延伸，或也可以存在介入元件。相比而言，当元件被称为“直接在另一元件上方”或“直接在另一元件上方”延伸时，不存在介入元件。还将理解，当元件被称为“连接”或“耦合”到另一元件时，所述元件能够直接连接或耦合到另一元件，或可以存在介入元件。相比而言，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在介入元件。
在本文中可以使用例如“在……下方”或“在……之上”或“上部”或“下部”或“水平”或“垂直”的相对术语来描述如诸图所示的一个元件、层或区域与另一元件、层或区域的关系。将理解，这些术语和上文讨论的术语意图涵盖除了诸图中所描绘的定向以外的装置的不同定向。
本文中所使用的术语仅用于描述特定实施方案的目的，而不是意图作为对本公开的限制。如本文中所使用，单数形式“一”和“所述”意图也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”在于本文中使用时规定一定特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群的存在或添加。
除非另外规定，否则本文中所使用的所有术语(包括技术术语和科学术语)的意义与本公开所属的领域的普通技术人员通常所理解的意义相同。还将理解，本文中所使用的术语应被解译为具有与所述术语在本说明书和相关领域的背景中的意义一致的意义，而不是从理想化或过于正式的意义上解译，除非本文中明确地如此规定。
本公开涉及一种具有增强的热性能、电气性能和刚性性能的晶片级封装，和一种用于制造所述晶片级封装的封装工艺。图1示出了根据本公开的一个实施方案的示例性晶片级封装10。为了说明目的，示例性晶片级封装10包括薄化的绝缘体上硅(SOI)裸片12、薄化的微机电系统(MEMS)裸片14、互补金属氧化物半导体(CMOS)控制器裸片16、多层再分布结构18、第一模化合物20以及第二模化合物22。在不同应用中，晶片级封装10可以包括更少或更多的薄化MEMS/SOI裸片，并且可以包括其他裸片，例如：薄化的集成式无源装置裸片(未示出)。举例来说，在一些应用中，晶片级封装10可能仅包括薄化的MEMS裸片和CMOS控制器裸片；而在一些应用中，晶片级封装10可能仅包括薄化的SOI裸片。
详细地，薄化的SOI裸片12包括第一装置层24和在第一装置层24的顶部表面上方的第一介电层26。第一装置层24包括在第一装置层24的底部表面上的许多第一裸片触点28。在本文中，薄化的SOI裸片12由SOI结构形成，所述SOI结构是指包括硅衬底、硅外延层和夹在所述硅衬底与所述硅外延层之间的埋入氧化物层的结构。薄化的SOI裸片12的第一装置层24是通过在所述SOI结构的所述硅外延层中或上集成电子部件(未示出)来形成。薄化的SOI裸片12的第一介电层26是所述SOI结构的埋入氧化物(BOX)层。另外，大体上移除所述SOI结构的所述硅衬底以使薄化的SOI裸片12完整(更多细节在随后的讨论中)。第一装置层24具有介于0.1μm与50μm之间的厚度，并且第一介电层26具有介于10nm与2000nm之间的厚度。
薄化的MEMS裸片14包括第二装置层30和在第二装置层30的顶部表面上方的第二介电层32。第二装置层30包括通常是开关的MEMS部件(未示出)，和在第二装置层30的底部表面上的许多第二裸片触点34。过孔结构(未示出)可以用于将MEMS部件(未示出)连接到第二裸片触点34。第二装置层30具有介于0.5μm与100μm之间的厚度，并且可以由介电层与金属层(例如氧化硅、氮化硅、铝、钛、铜或类似物)的组合形成。第二介电层32具有介于10nm与10000nm之间的厚度，并且可以由氧化硅、氮化硅或氮化铝形成。
请注意，薄化的SOI裸片12和薄化的MEMS裸片14均是薄化裸片，所述薄化裸片具有装置层、在所述装置层上方的介电层并且在所述介电层上方基本无硅衬底。在本文中，在所述介电层上方基本无硅衬底是指在介电层上方的至多2μm硅衬底。在所需情况下，每个薄化裸片在介电层上方不包括任何硅衬底，使得每个薄化裸片的顶部表面是介电层的顶部表面。对于其他情况下，一个薄化裸片的顶部表面可以是薄硅衬底的顶部表面。
CMOS控制器裸片16包括第三装置层36和在第三装置层36上方的硅衬底38。第三装置层36可以包括控制薄化的MEMS裸片14内的MEMS部件(未示出)的CMOS控制器(未示出)，和在第三装置层36的底部表面处的许多第三裸片触点40。过孔结构(未示出)可以用于将CMOS控制器(未示出)连接到第三裸片触点40。第三装置层36具有介于0.1μm与50μm之间的厚度，并且可以由介电层与金属层(例如氧化硅、氮化硅、铝、钛、铜或类似物)的组合形成。CMOS控制器裸片16是完整裸片，所述完整裸片包括厚度介于25μm与250μm之间或介于10μm与750μm之间的完整硅衬底38。
在本文中，多层再分布结构18包括处于顶部的第一介电图案42、许多再分布互连件44、第二介电图案46以及许多封装触点48。在一个实施方案中，薄化的SOI裸片12、薄化的MEMS裸片14和CMOS控制器裸片16直接驻留在多层再分布结构18上方。因而，薄化的SOI裸片12的第一装置层24、薄化的MEMS裸片14的第二装置层30和CMOS控制器裸片16的第三装置层36与第一介电图案42接触。另外，在第一装置层24的底部表面上的第一裸片触点28、在第二装置层30的底部表面上的第二裸片触点34和在第三装置层36的底部表面处的第三裸片触点40通过第一介电图案42暴露。
为了说明目的，再分布互连件44包括五个第一再分布互连件44(1)和一个第二再分布互连件44(2)。在不同应用中，再分布互连件44可以包括更少或更多的第一再分布互连件44(1)/第二再分布互连件44(2)。每个第一再分布互连件44(1)将一个封装触点48连接到第一、第二和第三裸片触点28、34和40中的对应裸片触点。第二再分布互连件44(2)被用于将一个第二裸片触点34连接到对应的第三裸片触点40，使得CMOS控制器裸片16内的CMOS控制器(未示出)电连接薄化的MEMS裸片14内的MEMS部件(未示出)。在本文中，每个再分布互连件44经由第一介电图案42电耦合到第一、第二和第三裸片触点28、34和40中的至少一者，并且在第一介电图案42下面延伸。再分布互连件44与第一、第二和第三裸片触点28、34和40之间的连接不含焊料。
第二介电图案46是在第一介电图案42下面形成。第二介电图案46部分地包封每个第一再分布互连件44(1)。因而，每个第一再分布互连件44(1)的一部分通过第二介电图案46暴露。此外，第二介电图案46完全地包封第二再分布互连件44(2)。因而，第二再分布互连件44(2)没有部分通过第二介电图案46暴露。在不同应用中，可以存在经由第二介电图案46电耦合到再分布互连件44的额外再分布互连件(未示出)，和用于部分地包封所述额外再分布互连件中的每一个的在第二介电图案46下面形成的额外介电图案(未示出)。
在这个实施方案中，每个封装触点48在多层再分布结构18的底部表面上，并且经由第二介电图案46电耦合到对应的第一再分布互连件44(1)。因此，第一再分布互连件44(1)将封装触点48连接到第一、第二和第三裸片触点28、34和40中的对应裸片触点。在本文中，封装触点48彼此分开并且在第二介电图案46下面延伸，使得形成围绕每个封装触点48的气隙50。气隙50可以在至少70％的薄化的SOI裸片12下面延伸和/或在至少70％的薄化的MEMS裸片14下面延伸。
在本公开中，多层再分布结构18还可以包括许多支撑垫52，所述支撑垫被放置在多层再分布结构18的底部表面上并且在气隙50内。支撑垫52和封装触点48可以由共用导电层(如金属层)形成，使得每个支撑垫52和每个封装触点48具有从第二介电图案46的底部表面突出的相同厚度。每个支撑垫52的底部表面和每个封装触点48的底部表面处于同一个平面中。在本文中，支撑垫52不与任何封装触点48接触并且与任何封装触点48电隔离。
请注意，薄化的SOI裸片12具有介于0.1μm与50μm之间的厚度，薄化的MEMS裸片14具有介于0.5μm与100μm之间的厚度，并且多层再分布结构18具有介于2μm与300μm之间的厚度。因而，薄化的SOI裸片12与直接在薄化的SOI裸片12下面的多层再分布结构18的第一部分的第一组合，或薄化的MEMS裸片14与直接在薄化的MEMS裸片14下面的多层再分布结构18的第二部分的第二组合可以具有几μm薄的厚度。如果在位于薄化的SOI裸片12正下方的气隙50的第一部分内不存在支撑垫52，则所述第一组合的垂直变形可以在模制步骤期间出现(更多细节将在随后的制造过程中描述)。类似地，如果在位于薄化的MEMS裸片14正下方的气隙50的第二部分内不存在支撑垫52，则所述第二组合的垂直变形可以在模制步骤期间出现(更多细节将在随后的制造过程中描述)。在气隙50的第一和第二部分内没有额外支撑件的情况下，所述第一组合和所述第二组合不能承受高垂直成型压力。
在本文中，支撑垫52可以包括第一支撑垫52(1)、第二支撑垫52(2)和第三支撑垫52(3)。第一支撑垫52(1)在多层再分布结构18的底部表面上并且与薄化SOI裸片12垂直地对准。因而，第一支撑垫52(1)被放置在薄化SOI裸片12正下方。第一支撑垫52(1)形成位于薄化的SOI裸片12正下方的气隙50的第一部分内的“支座”。这些“支座”为薄化的SOI裸片12提供机械支撑，从而承受高成型压力(更多细节将在随后的制造过程中描述)。通过减小邻近的第一支撑垫52(1)之间的距离和/或减小第一支撑垫52(1)与邻近封装触点48之间的距离，薄化的SOI裸片12与多层再分布结构18的第一部分的第一组合的垂直变形可以减小到可接受的水平。邻近的第一支撑垫52(1)之间的距离可以介于1μm与100μm之间，并且第一支撑垫52(1)与邻近封装触点48之间的距离可以介于1μm与100μm之间。此外，每个第一支撑垫52(1)可以具有相同或不同的大小，并且可以具有相同或不同的形状，例如正方形、矩形、三角形以及圆形。每个第一支撑垫52(1)的大小可以介于5μm×5μm与100μm×100μm之间。第一支撑垫52(1)经过大小设定和放置以避免耦合效应。
第二支撑垫52(2)被放置在多层再分布结构18的底部表面上，但是未放置在薄化SOI裸片12正下方或薄化MEMS裸片14正下方。举例来说，第二支撑垫52(2)可以位于第一模化合物20正下方和/或位于CMOS控制器裸片16正下方。第二支撑垫52(2)为晶片级封装10提供额外的机械支撑，从而承受高成型压力。邻近的第二支撑垫52(2)之间的距离可以介于1μm与100μm之间，并且第二支撑垫52(2)与邻近封装触点48之间的距离可以介于1μm与100μm之间。此外，每个第二支撑垫52(2)可以具有相同或不同的大小，并且可以具有相同或不同的形状，例如正方形、矩形、三角形以及圆形。每个第二支撑垫52(2)的大小可以介于5μm×5μm与100μm×100μm之间。第二支撑垫52(2)经过大小设定和放置以避免耦合效应。在一些应用中，可以不存在第二支撑垫52(2)(参考没有支撑垫52位于第一模化合物20和/或CMOS控制器裸片16正下方)。如果第一支撑垫52(1)是以第一平均密度放置并且第二支撑垫52(2)是以第二平均密度放置，则所述第二平均密度可以与所述第一平均密度相同或不同。在这个实施方案中，需要所述第二平均密度不大于所述第一平均密度。
第三支撑垫52(3)在多层再分布结构18的底部表面上并且与薄化MEMS裸片14垂直地对准。因而，第三支撑垫52(3)被放置在薄化MEMS裸片14正下方。第三支撑垫52(3)形成位于薄化的MEMS裸片14正下方的气隙50的第二部分内的“支座”以为薄化的MEMS裸片14提供机械支撑。通过减小邻近的第三支撑垫52(3)之间的距离和/或减小第三支撑垫52(3)与邻近封装触点48之间的距离，薄化的MEMS裸片14与多层再分布结构18的第二部分的第二组合的垂直变形可以减小到可接受的水平。邻近的第三支撑垫52(3)之间的距离可以介于1μm与100μm之间，并且第三支撑垫52(3)与邻近封装触点48之间的距离可以介于1μm与100μm之间。此外，每个第三支撑垫52(3)可以具有相同或不同的大小，并且可以具有相同或不同的形状，例如正方形、矩形、三角形以及圆形。每个第三支撑垫52(3)的大小可以介于5μm×5μm与100μm×100μm之间。第三支撑垫52(3)经过大小设定和放置以避免耦合效应。如果第三支撑垫52(3)是以第三平均密度放置，则所述第一平均密度、所述第二平均密度和所述第三平均密度可以相同或不同。在这个实施方案中，需要所述第二平均密度不大于所述第三平均密度，而所述第一平均密度可以基本上等于所述第三平均密度。
在本文中，第一支撑垫52(1)、第二支撑垫52(2)和第三支撑垫52(3)不具有电气用途，而是增强整个晶片级封装10的刚性(刚性)。第一支撑垫52(1)、第二支撑垫50(2)和第三支撑垫50(3)经过大小设定和放置以减少垂直变形，以及将性能影响减到最小并且遵从可制造性规则(线、空间)。在一些应用中，可以存在一个连续的第一支撑垫52(1)(未示出)，以替代位于薄化的SOI裸片12正下方的许多离散的第一支撑垫52(1)。在一些应用中，可以存在一个连续的第三支撑垫52(3)(未示出)，以替代位于薄化的MEMS裸片14正下方的许多离散的第三支撑垫52(3)。在一些应用中，第一、第二和第三支撑垫52(1)、52(2)和52(3)被连接在一起以作为一个连续支撑垫(未示出)，所述连续支撑垫在气隙50内延伸并且与任何封装触点48电隔离。
此外，多层再分布结构18可以不含玻璃纤维或不含玻璃。在本文中，玻璃纤维是指经过缠绕会变成较大分组的个别玻璃原丝。这些玻璃原丝接着可以被编织成织物。第一介电图案42和第二介电图案46可以由苯并环丁烯(BCB)或聚酰亚胺形成。再分布互连件44可以由铜或其他合适的金属形成。封装触点48和支撑垫52可以由铜、金、镍以及钯中的至少一种形成。
第一模化合物20驻留在多层再分布结构18的顶部表面上方，围绕薄化的SOI裸片12和薄化的MEMS裸片14驻留，并且包封CMOS控制器裸片16。此外，第一模化合物20延伸超出薄化的SOI裸片12的顶部表面以在第一模化合物20内并且在薄化的SOI裸片12上方限定第一开口54，并且延伸超出薄化的MEMS裸片14的顶部表面以限定在第一模化合物20内并且在薄化的MEMS裸片14上方的第二开口56。在本文中，薄化的SOI裸片12的顶部表面在第一开口54的底部暴露，并且薄化的MEMS裸片14的顶部表面在第二开口56的底部暴露。
第二模化合物22大体上填充第一和第二开口54和56，并且与薄化的SOI裸片12的顶部表面和薄化的MEMS裸片14的顶部表面接触。第二模化合物22具有大于2W/m·K或大于10W/m·K的热导率，并且具有大于1E6欧姆-厘米的电阻率。一般来说，第二模化合物22的热导率越高，薄化的SOI裸片12和薄化的MEMS裸片14的热性能越好。此外，第二模化合物22的高电阻率可以提高薄化的MEMS裸片14的MEMS部件(未示出)在高频率下的品质因数(Q)。
第二模化合物22可以由热塑性或热固性材料形成，所述材料例如PPS(聚苯硫醚)、掺杂了氮化硼或氧化铝热添加剂的包覆成型环氧物或类似材料。在一些应用中，如果晶片级封装10仅包括薄化的MEMS裸片14和CMOS控制器裸片16，则第二模化合物22也可以由热导率小于2W/m·K的有机环氧树脂体系形成。第二模化合物22可以与第一模化合物20由相同或不同材料形成。然而，不同于第二模化合物22，第一模化合物20没有热导率或电阻率要求。在一些应用中，第一模化合物20和第二模化合物22均具有大于2W/m·K的热导率。在一些应用中，第一模化合物20具有小于2W/m·K的热导率，并且第二模化合物22具有大于2W/m·K的热导率。在一些应用中，第一模化合物20具有大于2W/m·K的热导率，并且第二模化合物22具有大于10W/m·K的热导率。在本文中，第二模化合物22的一部分可以驻留在在第一模化合物20的顶部表面上方。请注意，通过第一模化合物20将第二模化合物22与CMOS控制器裸片16分开。CMOS控制器裸片16的顶部表面与第一模化合物20接触。
在另一实施方案中，多层再分布结构18还可以包括许多结构垫58，所述结构垫直接在第一介电图案42下面并且被第二介电图案46包封，如图2所示。结构垫58和再分布互连件44可以由共用导电层(如金属层)形成，因此，每个结构垫58和每个再分布互连件44具有从第一介电图案42的底部表面突出的相同厚度。因此，多层再分布结构18的厚度不会增加。在本文中，结构垫58不与任何再分布互连件44接触并且与再分布互连件44电隔离。
结构垫58可以包括位于薄化的SOI裸片12正下方的第一结构垫58(1)，和位于薄化的MEMS裸片14正下方的第二结构垫58(2)。第一结构垫58(1)提高多层再分布结构18的结构刚度，并且允许薄化的SOI裸片12承受高成型压力。因此，薄化的SOI裸片12与多层再分布结构18的第一部分的第一组合的垂直变形可以减小到可接受的水平。邻近的第一结构垫58(1)之间的距离可以介于1μm与100μm之间，并且第一结构垫58(1)与邻近再分布互连件44之间的距离可以介于1μm与100μm之间。此外，每个第一结构垫58(1)可以具有相同或不同的大小，并且可以具有相同或不同的形状，例如正方形、矩形、三角形以及圆形。每个第一结构垫58(1)的大小可以介于5μm×5μm与100μm×100μm之间。第一结构垫58(1)经过大小设定和放置以避免耦合效应。
类似地，第二结构垫58(2)提高多层再分布结构18的结构刚度，并且允许薄化的MEMS裸片14承受高成型压力。因此，薄化的MEMS裸片14与多层再分布结构18的第二部分的第二组合的垂直变形可以减小到可接受的水平。邻近的第二结构垫58(2)之间的距离可以介于1μm与100μm之间，并且第二结构垫58(2)与邻近再分布互连件44之间的距离可以介于1μm与100μm之间。此外，每个第二结构垫58(2)可以具有相同或不同的大小，并且可以具有相同或不同的形状，例如正方形、矩形、三角形以及圆形。每个第二结构垫58(2)的大小可以介于5μm×5μm与100μm×100μm之间。第二结构垫58(2)经过大小设定和放置以避免耦合效应。在一些应用中，可以存在一个连续的第一结构垫58(1)(未示出)，以替代位于薄化的SOI裸片12正下方的许多离散的第一结构垫58(1)。在一些应用中，可以存在一个连续的第二结构垫58(2)(未示出)，以替代位于薄化的MEMS裸片14正下方的许多离散的第二结构垫58(2)。
在另一实施方案中，多层再分布结构18可以包括结构垫58，但是不包括支撑垫52，如图3所示。尽管在位于薄化的SOI裸片12正下方的气隙50的第一部分内不存在额外支撑件，但是第一结构垫58(1)提高多层再分布结构18的结构刚度，使得薄化的SOI裸片12与多层再分布结构18的第一部分的第一组合仍可以具有足够刚性以承受高成型压力。薄化的SOI裸片12与多层再分布结构18的第一部分的第一组合的垂直变形可以减小到可接受的水平。类似地，尽管在位于薄化的MEMS裸片14正下方的气隙50的第二部分内不存在额外支撑件，但是第二结构垫58(1)提高多层再分布结构18的结构刚度，使得薄化的MEMS裸片14与多层再分布结构18的第二部分的第二组合仍可以具有足够刚性以承受高成型压力。薄化的MEMS裸片14与多层再分布结构18的第二部分的第二组合的垂直变形可以减小到可接受的水平。
图4至图18提供用于制造图1中示出的示例性晶片级封装10的示例性步骤。尽管所述示例性步骤是连续地说明，但是所述示例性步骤未必是依序的。一些步骤可以用不同于所呈现的次序的次序进行。此外，在本公开的范围内的工艺可以包括比图4至图18中图示的步骤少或多的步骤。
最初，在载体62的顶部表面上涂覆粘合层60，如图4所示。然后，将SOI裸片12D、MEMS裸片14D和CMOS控制器裸片16附接到粘合层60，如图5所示。在不同应用中，更少或更多的裸片可以附接到粘合层60。举例来说，在一些应用中，仅一个SOI裸片12D可以附接到粘合层60；而在一些应用中，仅MEMS裸片14D和CMOS控制器裸片16可以附接到粘合层60。
SOI裸片12D包括第一装置层24、在第一装置层24的顶部表面上方的第一介电层26和在第一介电层26上方的第一硅衬底64。因而，第一装置层24的底部表面是SOI裸片12D的底部表面，并且第一硅衬底64的背面是SOI裸片12D的顶部表面。在本文中，SOI裸片12D由SOI结构形成，所述SOI结构是指包括硅衬底、硅外延层和夹在所述硅衬底与所述硅外延层之间的埋入氧化物层的结构。SOI裸片12D的第一装置层24是通过在所述SOI结构的所述硅外延层中或上集成电子部件(未示出)来形成。SOI裸片12D的第一介电层26是所述SOI结构的所述埋入氧化物层。SOI裸片12D的第一硅衬底64是所述SOI结构的所述硅衬底。分别地，SOI裸片12D具有介于25μm与250μm之间或介于10μm与750μm之间的厚度，并且第一硅衬底64具有介于25μm与250μm之间或介于10μm与750μm之间的厚度。
MEMS裸片14D包括第二装置层30、在第二装置层30的顶部表面上方的第二介电层32和在第二介电层32上方的第二硅衬底66。因而，第二装置层30的底部表面是MEMS裸片14D的底部表面，并且第二硅衬底66的背面是MEMS裸片14D的顶部表面。分别地，MEMS裸片14D具有介于25μm与300μm之间或介于10μm与800μm之间的厚度，并且第二硅衬底66具有介于25μm与300μm之间或介于10μm与800μm之间的厚度。在这个实施方案中，CMOS控制器裸片16可以比SOI裸片12D和MEMS裸片14D短。在不同应用中，CMOS控制器裸片16可以与SOI裸片12D或MEMS裸片14D高度相同，或CMOS控制器裸片16可以比SOI裸片12D和MEMS裸片14D高。
接下来，在粘合层60上方涂覆第一模化合物20，以包封SOI裸片12D、MEMS裸片14D和CMOS控制器裸片16，如图6所示。第一模化合物20可以是有机环氧树脂系统或类似材料，所述第一模化合物能够被用作保护SOI裸片12D、MEMS裸片14D和CMOS控制器裸片16免受例如氢氧化钾(KOH)、氢氧化钠(NaOH)和乙酰胆碱(ACH)的蚀刻化学品侵害的蚀刻剂屏障。可以通过各种程序来涂覆第一模化合物20，所述程序例如片状成型、包覆成型、压缩成型、传递成型、坝填充包封或丝网印刷包封。在典型的压缩成型中，用于涂覆第一模化合物20的成型压力介于100psi与1000psi之间。由于SOI裸片12D、MEMS裸片14D和CMOS控制器裸片16相对较厚，并且SOI裸片12D、MEMS裸片14D和CMOS控制器裸片16的底部表面是基本上平坦的，因此在这个成型步骤期间，SOI裸片12D、MEMS裸片14D或CMOS控制器裸片16可以不发生垂直变形。
然后使用固化工艺(未示出)以使第一模化合物20硬化。视被用作第一模化合物20的材料而定，固化温度介于100℃与320℃之间。然后移除粘合层60和载体62，以暴露第一装置层24的底部表面、第二装置层30的底部表面和第三装置层36的底部表面，如图7所示。可以通过加热粘合层60来提供粘合层60和载体62的移除。
参考图8至图12，根据本公开的一个实施方案形成多层再分布结构18。首先在SOI裸片12D、MEMS裸片14D和CMOS控制器裸片16下面形成第一介电图案42，如图8所示。因而，第一、第二和第三裸片触点28、34和40通过第一介电图案42暴露。
接下来，形成再分布互连件44，如图9所示。在本文中，再分布互连件44包括五个第一再分布互连件44(1)和一个第二再分布互连件44(2)。在不同应用中，再分布互连件44可以包括更少或更多的第一再分布互连件44(1)/第二再分布互连件44(2)。第一再分布互连件44(1)经由第一介电图案42电耦合到第一、第二和第三裸片触点28、34和40，并且在第一介电图案42下面延伸。第二再分布互连件44(2)被用于将一个第二裸片触点34连接到对应的第三裸片触点40，使得CMOS控制器裸片16内的CMOS控制器(未示出)电连接薄化的MEMS裸片14内的MEMS部件(未示出)。第二再分布互连件44(2)也可以在第一介电图案42下面延伸。再分布互连件44与第一、第二和第三裸片触点28、34和40之间的连接不含焊料。如果结构垫58包括在多层再分布结构18中，则结构垫58可以与再分布互连件44同时由共用导电层(未示出)形成。
在第一介电图案42下面形成第二介电图案46，以部分地包封每个第一再分布互连件44(1)，如图10所示。因而，每个第一再分布互连件44(1)的一部分通过第二介电图案46暴露。此外，第二介电图案46完全包封第二再分布互连件44(2)。因而，第二再分布互连件44(2)没有部分通过第二介电图案46暴露。如果结构垫58包括在多层再分布结构18中，则第二介电图案46完全包封每个结构垫58。因而，每个结构垫58没有部分通过第二介电图案46暴露。
然后形成导电层68，如图11所示。导电层68可以由铜、金、镍以及钯中的至少一种形成，并且电耦合到每个第一再分布互连件44(1)。导电层68在第二介电图案46下面延伸，并且具有平坦的底部表面。最后，通过对共用导电层68进行图案化来同时形成封装触点48和支撑垫52，如图12所示。在不同应用中，封装触点48和支撑垫52可以不由共用层形成，并且可以顺序地形成(未示出)。在任何情况下，由于每个封装触点48的底部表面和每个支撑垫52的底部表面处于同一个平面中。支撑垫52不与任何封装触点48接触并且与任何封装触点48电隔离。
在这个实施方案中，每个封装触点48经由第二介电图案46电耦合到对应的第一再分布互连件44(1)。因此，第一再分布互连件44(1)将封装触点48连接到第一、第二和第三裸片触点28、34和40中的特定裸片触点。支撑垫52在气隙50内形成，所述气隙包围每个封装触点48。然而，支撑垫52不与任何封装触点48接触并且与任何封装触点48电隔离。
在本文中，支撑垫52可以包括第一支撑垫52(1)、第二支撑垫52(2)和第三支撑垫52(3)。第一支撑垫52(1)被放置在SOI裸片12D正下方。第三支撑垫52(3)被放置在MEMS裸片14D正下方。第二支撑垫52(2)未放置在SOI裸片12D正下方或MEMS裸片14D正下方。第二支撑垫52(2)可以位于第一模化合物20正下方和/或位于CMOS控制器裸片16正下方。如果第一支撑垫52(1)是以第一平均密度形成，第二支撑垫52(2)是以第二平均密度形成，并且第三支撑垫52(3)是以第三平均密度形成，则所述第一平均密度、所述第二平均密度和所述第三平均密度可以相同或不同。在这个实施方案中，需要所述第二平均密度不大于所述第一平均密度或所述第三平均密度，而所述第一平均密度可以基本上等于所述第三平均密度。
在多层再分布结构18形成之后，使第一模化合物20变薄，以暴露SOI裸片12D的第一硅衬底64和MEMS裸片14D的第二硅衬底66，如图13所示。薄化程序可以用机械研磨工艺来进行。由于CMOS控制器裸片16具有低于MEMS裸片14D和SOI裸片12D两者的高度，因此CMOS控制器裸片16的硅衬底38不暴露，并且仍被第一模化合物20包封。
接下来，大体上移除第一硅衬底64和第二硅衬底66以形成前体封装70，如图14所示。从SOI裸片12D移除第一硅衬底64提供薄化的SOI裸片12，并且形成在第一模化合物20内并且在薄化的SOI裸片12上方的第一开口54。从MEMS裸片14D移除第二硅衬底66提供薄化的MEMS裸片14，并且形成在第一模化合物20内并且在薄化的MEMS裸片14上方的第二开口56。在本文中，大体上移除硅衬底是指移除整个硅衬底的至少95％并且留下至多2μm硅衬底。在所需情况下，完全移除第一和第二硅衬底62和64，使得薄化的SOI裸片12的第一介电层26在第一开口54的底部暴露，并且薄化的MEMS裸片14的第二介电层32在第二开口56的底部暴露。
可以通过利用湿/干蚀刻剂化学品的蚀刻工艺来提供大体上移除第一和第二硅衬底62和64，所述蚀刻剂化学品可以是TMAH、KOH、ACH、NaOH或类似物。第一介电层26充当蚀刻终止层以保护薄化的SOI裸片12的第一装置层24，并且第二介电层32充当蚀刻终止层以保护薄化的MEMS裸片14的第二装置层30。第一模化合物20包封CMOS控制器裸片16并且保护CMOS控制器裸片16免受湿/干蚀刻剂化学品损害。在一些应用中，保护层(未示出)可以放置在多层再分布结构18的底部表面处，以保护封装触点48免受蚀刻剂化学品损害。在蚀刻工艺之前涂覆所述保护层，并且在蚀刻工艺之后移除所述保护层。此外，如果CMOS控制器裸片16的硅衬底38未被第一模化合物20包封(在一些应用中，CMOS控制器裸片16与SOI裸片12D和MEMS裸片14D高度相同，或比SOI裸片12D和MEMS裸片14D高，CMOS控制器裸片16的硅衬底38会在薄化过程期间暴露)，则可以在硅衬底38上方放置额外保护层(未示出)，以保护CMOS控制器裸片16免受蚀刻剂化学品损害。在蚀刻工艺之前涂覆所述额外保护层，并且在蚀刻工艺之后移除所述额外保护层。
可以经由粘合材料74将前体封装70附接到刚性载体72，如图15所示。在本文中，刚性载体72可以是光透射型刚性载体，并且由石英、熔融硅石或蓝宝石形成。粘合材料74可以是UV敏感胶带或膜。封装触点48和支撑垫52可以与粘合材料74接触。刚性载体72可以帮助辅助对前体封装70的机械支撑。在一些应用中，由于以下制造步骤，前体封装70不可以附接到刚性载体72。
然后涂覆第二模化合物22，以基本上填充第一和第二开口54和56，如图16所示。在本文中，大体上填充开口是指填充整个开口的至少75％。第二模化合物22直接驻留在薄化的SOI裸片12的顶部表面和薄化的MEMS裸片14的顶部表面上方。如果没有第一硅衬底64留在第一开口54中并且没有第二硅衬底66留在第二开口56中，则第二模化合物22直接驻留在第一介电层26和第二介电层32上方。在一些情况下，第二模化合物22还可以驻留在第一模化合物20上方。
第二模化合物22可以由热塑性或热固性材料形成，所述材料例如PPS、掺杂了氮化硼或氧化铝热添加剂的包覆成型环氧物或类似材料。在一些应用中，前体封装70可能仅包括薄化的MEMS裸片14和CMOS控制器裸片16。第二模化合物22也可以由热导率小于2W/m·K的有机环氧树脂体系形成。可以通过各种程序来涂覆第二模化合物22，所述程序例如片状成型、包覆成型、压缩成型、传递成型、坝填充包封以及丝网印刷包封。在第二模化合物22的成型过程期间，液化和成型压力在整个前体封装70上可能不均匀。薄化的SOI裸片12与多层再分布结构18的第一部分的第一组合，和薄化的MEMS裸片14与多层再分布结构18的第二部分的第二组合可以比前体封装70的其他部分经历更大的成型压力。在典型的压缩成型中，如果第二模化合物22由高热导率材料(>＝2W/m·K)形成，则用于涂覆第二模化合物22的成型压力和温度分别介于250psi与1000psi之间，和介于100℃与350℃之间。
请注意，薄化的SOI裸片12具有介于0.1μm与50μm之间的厚度，薄化的MEMS裸片14具有介于0.5μm与100μm之间的厚度，并且多层再分布结构18具有介于2μm与300μm之间的厚度。因而，薄化的SOI裸片12与多层再分布结构18的第一部分的第一组合，或薄化的MEMS裸片14与多层再分布结构18的第二部分的第二组合可以具有几μm薄的厚度。如果在位于薄化的SOI裸片12正下方的气隙50的第一部分内不存在支撑件，则所述第一组合的垂直变形以较高速率发生。在本文中，由于每个封装触点48的底部表面和每个支撑垫52的底部表面处于同一个平面中，因此第一支撑垫52(1)形成气隙50的第一部分内的“支座”以为薄化的SOI裸片12提供机械支撑，从而承受高成型压力。通过减小邻近的第一支撑垫52(1)之间的距离和/或减小第一支撑垫52(1)与邻近封装触点48之间的距离，薄化的SOI裸片12与多层再分布结构18的第一部分的第一组合的垂直变形可以减小到可接受的水平。
类似地，如果在位于薄化的MEMS裸片14正下方的气隙50的第二部分内不存在支撑件，则所述第二组合的垂直变形可以较高速率发生。在本文中，由于每个封装触点48的底部表面和每个支撑垫52的底部表面处于同一个平面中，因此第三支撑垫52(3)形成气隙50的第二部分内的“支座”以为薄化的MEMS裸片14提供机械支撑，从而承受高成型压力。通过减小邻近的第三支撑垫52(3)之间的距离和/或减小第三支撑垫52(3)与邻近封装触点48之间的距离，薄化的MEMS裸片14与多层再分布结构18的第二部分的第二组合的垂直变形可以减小到可接受的水平。
此外，第二支撑垫52(2)为CMOS控制器裸片16和/或第一模化合物20提供机械支撑。第一支撑垫52(1)、第二支撑垫52(2)和第三支撑垫52(3)增强整个晶片级封装10的刚性。
接着进行固化工艺(未示出)以使第二模化合物22硬化。视被用作第二模化合物22的材料而定，固化温度介于100℃与320℃之间。然后对第二模化合物22的顶部表面进行平面化以形成晶片级封装10，如图17所示。如果第二模化合物22不覆盖第一模化合物20的顶部表面，则将第二模化合物22和/或第一模化合物20的顶部表面平面化成共平面的(未示出)。可以将机械研磨工艺用于平面化。
最后，从晶片级封装10脱离刚性载体72，如图18所示。如果刚性载体72是光透射型刚性载体并且粘合材料74是UV敏感膜或带，则将刚性载体72曝露到UV环境以实现脱离过程。可以对晶片级封装10进行标记、切割，然后将晶片级封装单粒化成各个部件(未示出)。
所属领域的技术人员将认识到对本公开的优选实施方案的改进和修改。所有这些改进和修改被视为在本文中公开的概念和随后的权利要求的范围内。

Claims (22)

1.一种晶片级封装，所述晶片级封装包括：
·第一薄化裸片，所述第一薄化裸片包括第一装置层和在所述第一装置层上方的第一介电层，其中所述第一装置层包括在所述第一装置层的底部表面处的多个第一裸片触点；
·多层再分布结构，所述多层再分布结构包括至少一个第一支撑垫、多个封装触点和再分布互连件，其中：
·所述第一薄化裸片驻留在所述多层再分布结构的顶部表面上方；
·所述至少一个第一支撑垫在所述多层再分布结构的底部表面上并且与所述第一薄化裸片垂直地对准，使得所述至少一个第一支撑垫被放置在所述第一薄化裸片正下方；
·所述多个封装触点在所述多层再分布结构的所述底部表面上；并且
·所述再分布互连件将所述多个封装触点连接到所述多个第一裸片触点中的特定第一裸片触点，其中，所述至少一个第一支撑垫不与所述多个封装触点和所述再分布互连件接触，并且与所述多个封装触点、所述再分布互连件和所述多个第一裸片触点电隔离；
·第一模化合物，所述第一模化合物驻留在所述多层再分布结构上方并且围绕所述第一薄化裸片，并且延伸超出所述第一薄化裸片的顶部表面以限定在所述第一模化合物内并且在所述第一薄化裸片上方的开口，其中所述第一薄化裸片的所述顶部表面在所述开口的底部暴露；以及
·第二模化合物，所述第二模化合物填充所述开口并且与所述第一薄化裸片的所述顶部表面接触。
2.如权利要求1所述的晶片级封装，其中所述多个封装触点和所述至少一个第一支撑垫由共用导电层形成。
3.如权利要求1所述的晶片级封装，其中所述至少一个第一支撑垫的底部表面和所述多个封装触点中的每一个的底部表面处于同一个平面中。
4.如权利要求1所述的晶片级封装，所述晶片级封装还包括至少一个第二支撑垫，所述至少一个第二支撑垫在所述多层再分布结构的所述底部表面上，而且未放置在所述第一薄化裸片正下方，其中所述至少一个第二支撑垫与所述多个封装触点和所述再分布互连件电隔离。
5.如权利要求4所述的晶片级封装，其中所述至少一个第一支撑垫和所述至少一个第二支撑垫是分开的。
6.如权利要求4所述的晶片级封装，其中所述至少一个第一支撑垫和所述至少一个第二支撑垫被连接在一起。
7.如权利要求1所述的晶片级封装，其中所述第一薄化裸片提供微机电系统(MEMS)部件。
8.如权利要求1所述的晶片级封装，其中所述第一薄化裸片由绝缘体上硅(SOI)结构形成，其中所述第一薄化裸片的所述第一装置层由所述SOI结构的硅外延层形成，并且所述第一薄化裸片的所述第一介电层是所述SOI结构的埋入氧化物层。
9.如权利要求1所述的晶片级封装，所述晶片级封装还包括第二完整裸片，所述第二完整裸片驻留在所述多层再分布结构的所述顶部表面上方，其中：
·所述第二完整裸片具有第二装置层和在所述第二装置层上方的完整硅衬底；并且
·所述第一模化合物包封所述第二完整裸片。
10.如权利要求9所述的晶片级封装，其中所述第一薄化裸片提供MEMS部件，并且所述第二完整裸片提供控制所述MEMS部件的互补金属氧化物半导体(CMOS)控制器。
11.如权利要求9所述的晶片级封装，所述晶片级封装还包括第三薄化裸片，所述第三薄化裸片驻留在所述多层再分布结构的所述顶部表面上方，其中：
·所述第三薄化裸片具有第三装置层和在所述第三装置层上方的第二介电层；
·所述第一模化合物延伸超出所述第三薄化裸片的顶部表面以限定在所述第一模化合物内并且在所述第三薄化裸片上方的第二开口，其中所述第三薄化裸片的所述顶部表面在所述第二开口的底部暴露；并且
·所述第二模化合物填充所述第二开口并且与所述第三薄化裸片的所述顶部表面接触。
12.如权利要求11所述的晶片级封装，所述晶片级封装还包括至少一个第二支撑垫和至少一个第三支撑垫，其中：
·所述至少一个第二支撑垫和所述至少一个第三支撑垫在所述多层再分布结构的所述底部表面上；
·所述至少一个第二支撑垫和所述至少一个第三支撑垫与所述多个封装触点和所述再分布互连件电隔离；
·所述至少一个第二支撑垫未放置在所述第一薄化裸片正下方，而且未放置在所述第三薄化裸片正下方；并且
·所述至少一个第三支撑垫与所述第三薄化裸片垂直地对准，使得所述至少一个第三支撑垫被放置在所述第三薄化裸片正下方。
13.如权利要求11所述的晶片级封装，其中所述第一薄化裸片提供MEMS部件，所述第二完整裸片提供控制所述MEMS部件的CMOS控制器，并且所述第三薄化裸片由SOI结构形成，其中所述第三薄化裸片的所述第三装置层由所述SOI结构的硅外延层形成，并且所述第三薄化裸片的所述第二介电层是所述SOI结构的埋入氧化物层。
14.如权利要求1所述的晶片级封装，其中所述多层再分布结构还包括至少一个结构垫，其中：
·所述至少一个结构垫和所述再分布互连件由共用导电层形成；并且
·所述至少一个结构垫位于所述第一薄化裸片正下方，并且与所述再分布互连件和所述多个第一裸片触点电隔离。
15.如权利要求1所述的晶片级封装，其中所述第二模化合物具有大于2W/m·K的热导率。
16.如权利要求1所述的晶片级封装，其中所述第二模化合物具有大于1E6欧姆-厘米的电阻率。
17.如权利要求1所述的晶片级封装，其中所述第一模化合物与所述第二模化合物由相同材料形成。
18.如权利要求1所述的晶片级封装，其中所述第一模化合物与所述第二模化合物由不同材料形成。
19.如权利要求1所述的晶片级封装，其中所述多层再分布结构不含玻璃纤维。
20.如权利要求1所述的晶片级封装，其中所述再分布互连件与所述多个第一裸片触点之间的连接不含焊料。
21.一种晶片级封装，所述晶片级封装包括：
·第一薄化裸片，所述第一薄化裸片包括第一装置层和在所述第一装置层上方的第一介电层，其中所述第一装置层包括在所述第一装置层的底部表面处的多个第一裸片触点；
·多层再分布结构，所述多层再分布结构包括至少一个结构垫、多个封装触点和再分布互连件，其中：
·所述第一薄化裸片驻留在所述多层再分布结构的顶部表面上方；
·所述多个封装触点在所述多层再分布结构的底部表面上；
·所述再分布互连件将所述多个封装触点连接到所述多个第一裸片触点中的特定第一裸片触点；
·所述至少一个结构垫和所述再分布互连件由共用导电层形成；并且
·所述至少一个结构垫位于所述第一薄化裸片正下方，并且与所述再分布互连件和所述多个第一裸片触点电隔离；
·第一模化合物，所述第一模化合物驻留在所述多层再分布结构上方并且围绕所述第一薄化裸片，并且延伸超出所述第一薄化裸片的顶部表面以限定在所述第一模化合物内并且在所述第一薄化裸片上方的开口，其中所述第一薄化裸片的所述顶部表面在所述开口的底部暴露；以及
·第二模化合物，所述第二模化合物填充所述开口并且与所述第一薄化裸片的所述顶部表面接触。
22.一种制造晶片级封装的方法，所述方法包括：
·提供具有第一裸片和第一模化合物的模晶片，其中：
·所述第一裸片包括第一装置层、在所述第一装置层上方的第一介电层和在所述第一介电层上方的第一硅衬底，其中所述第一装置层包括在所述第一装置层的底部表面处的多个第一裸片触点；
·所述第一裸片的顶部表面是所述第一硅衬底的顶部表面，并且所述第一裸片的底部表面是所述第一装置层的所述底部表面；并且
·所述第一模化合物包封所述第一裸片的侧面和所述顶部表面，其中所述第一装置层的所述底部表面暴露；
·在所述模晶片下面形成多层再分布结构，其中：
·所述多层再分布结构包括至少一个第一支撑垫、多个封装触点和再分布互连件；
·所述至少一个第一支撑垫在所述多层再分布结构的底部表面上并且与所述第一裸片垂直地对准，使得所述至少一个第一支撑垫被放置在所述第一裸片正下方；
·所述多个封装触点在所述多层再分布结构的所述底部表面上；并且
·所述再分布互连件将所述多个封装触点连接到所述多个第一裸片触点中的特定第一裸片触点，其中，所述至少一个第一支撑垫不与所述多个封装触点和所述再分布互连件接触，并且与所述多个封装触点、所述再分布互连件和所述多个第一裸片触点电隔离；
·使所述第一模化合物变薄，以暴露所述第一硅衬底的所述顶部表面；
·大体上移除所述第一裸片的所述第一硅衬底，以提供第一薄化裸片并且形成在所述第一模化合物内并且在所述第一薄化裸片上方的开口，其中所述至少一个第一支撑垫位于所述第一薄化裸片正下方，并且所述第一薄化裸片具有在所述开口的底部处暴露的顶部表面；以及
·涂覆第二模化合物，以大体上填充所述开口并且直接接触所述第一薄化裸片的所述顶部表面。
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