JP5903337B2 - 半導体パッケージ及びその製造方法 - Google Patents

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Description

本発明は、半導体チップを内蔵する半導体パッケージ及びその製造方法に関する。
従来より、半導体チップを内蔵する半導体パッケージが提案されている。このような半導体パッケージは、例えば、半導体チップの回路形成面（電極パッドが設けられている面）及び側面を封止するように形成された第１絶縁層を有する。又、第１絶縁層上に、半導体チップの電極パッドと電気的に接続された第１配線層と、第１配線層上に更に積層された他の絶縁層や配線層等を有する。
特開２００８−３００８５４号公報
しかしながら、前述の従来の半導体パッケージは、厚さ方向の一方の側に配置された第１絶縁層のみに半導体チップが内蔵されており、他方の側は絶縁層と配線層の積層体から構成され半導体チップは内蔵されていない。このような構造から、従来の半導体パッケージでは反りの問題が発生していた。
より詳しく説明すると、半導体チップがシリコンを主成分とする場合、その熱膨張係数は３．４ｐｐｍ／℃程度、ヤング率は２００ＧＰａ程度である。一方、第１絶縁層や他の絶縁層がエポキシ系樹脂を主成分とする場合、その熱膨張係数は８〜１５０ｐｐｍ／℃程度であり、ヤング率は０．０３〜１３ＧＰａ程度である。又、第１配線層や他の配線層が銅を主成分とする場合、その熱膨張係数は１７．２ｐｐｍ／℃程度であり、ヤング率は１１８ＧＰａ程度である。
このような物性値（熱膨張係数やヤング率）の相違により、半導体チップが内蔵されている第１絶縁層側（半導体パッケージの一方の側）は熱応力等により変形し難いが、半導体チップが内蔵されていない他方の側は熱応力等により変形し易い。その結果、例えば、半導体パッケージに、半導体チップが内蔵されている第１絶縁層側が凸となる傾向の反りが発生する問題があった。
本発明は、上記の点に鑑みてなされたものであり、反りを低減可能な半導体パッケージ、及びその製造方法を提供することを課題とする。
本半導体パッケージは、半導体チップの回路形成面及び側面を封止する第１最外絶縁層と、前記第１最外絶縁層の前記回路形成面側の面である第１面上に交互に所定数積層された配線層及び絶縁層と、前記第１面上に最後に積層された絶縁層上に形成された最外配線層と、前記最後に積層された絶縁層上に形成され、前記最外配線層を選択的に被覆する第２最外絶縁層と、を有し、前記最外配線層は、補強用配線パターンと、前記補強用配線パターンと電気的に接続されたビア配線と、を含み、前記ビア配線は、前記補強用配線パターン及び前記最後に積層された絶縁層を貫通するように設けられ、前記補強用配線パターンよりも前記半導体チップ側に配置された配線層と電気的に接続されており、前記補強用配線パターンの主成分の熱膨張係数は、前記配線層の主成分の熱膨張係数と前記半導体チップの主成分の熱膨張係数との間の値とされていることを要件とする。
本半導体パッケージの製造方法は、支持体の一方の面に半導体チップを回路形成面を上にして配置する工程と、前記半導体チップの回路形成面及び側面を封止するように、前記支持体の一方の面に第１最外絶縁層を形成する工程と、前記第１最外絶縁層の前記回路形成面側の面である第１面上に、配線層及び絶縁層を交互に所定数積層する工程と、前記第１面上に最後に積層された絶縁層上に、補強用配線パターンと、前記補強用配線パターンと電気的に接続されたビア配線と、を含む最外配線層を形成する工程と、前記最後に積層された絶縁層上に、前記最外配線層を選択的に被覆する第２最外絶縁層を形成する工程と、を有し、前記最外配線層を形成する工程は、前記補強用配線パターン及び前記最後に積層された絶縁層を貫通し、前記補強用配線パターンよりも前記半導体チップ側に配置された配線層の上面を露出する貫通孔を形成する工程と、前記貫通孔内に前記ビア配線を形成する工程と、を含み、前記補強用配線パターンの主成分の熱膨張係数は、前記配線層の主成分の熱膨張係数と前記半導体チップの主成分の熱膨張係数との間の値とされていることを要件とする。
開示の技術によれば、反りを低減可能な半導体パッケージ、及びその製造方法を提供できる。
第１の実施の形態に係る半導体パッケージを例示する断面図である。 比較例に係る半導体パッケージを例示する断面図である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態の変形例１に係る半導体パッケージを例示する断面図である。 第１の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
図１は、第１の実施の形態に係る半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ１０は、半導体チップ２０と、配線層３０と、絶縁層３３と、配線層３４と、絶縁層３５と、配線層３６と、絶縁層３７と、配線層４０と、ソルダーレジスト層４８と、外部接続端子４９とを有する。
なお、半導体パッケージ１０において、便宜上、図１における絶縁層３３側を下（下面）、ソルダーレジスト層４８側を上（上面）として説明を行う。
半導体パッケージ１０の平面形状は例えば矩形状であり、その寸法は、例えば幅１２ｍｍ×奥行き１２ｍｍ×厚さ０．４ｍｍ程度とすることができる。以下、半導体パッケージ１０を構成する半導体チップ２０等について詳説する。
半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有する。半導体チップ２０の平面形状は例えば矩形状であり、その寸法は、例えば幅８ｍｍ×奥行き８ｍｍ×厚さ７５μｍ程度とすることができる。
半導体基板２１は、例えばシリコン（Ｓｉ）を主成分とする基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２は、半導体基板２１の回路形成面側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。電極パッド２２の材料としては、例えばアルミニウム（Ａｌ）等を用いることができる。電極パッド２２の材料として、銅（Ｃｕ）とアルミニウム（Ａｌ）をこの順番で積層したもの、銅（Ｃｕ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）をこの順番で積層したもの等を用いても構わない。
突起電極２３は電極パッド２２上に形成されている。突起電極２３としては、例えば円柱形状の銅（Ｃｕ）ポスト等を用いることができる。突起電極２３の直径は、例えば５０μｍ程度とすることができる。突起電極２３の高さは、例えば５〜１０μｍ程度とすることができる。隣接する突起電極２３のピッチは、例えば１００μｍ程度とすることができる。なお、電極パッド２２上に突起電極２３を設けなくてもよい。この場合には、電極パッド２２自体が配線層３４と電気的に接続される電極となる。
以降、半導体チップ２０において、回路形成面とは反対側に位置する回路形成面と略平行な面を背面と称する場合がある。又、半導体チップ２０において、回路形成面及び背面と略垂直な面を側面と称する場合がある。
半導体チップ２０の回路形成面及び側面は絶縁層３３に封止されており、背面は絶縁層３３から露出している。半導体チップ２０の背面は、絶縁層３３の下面と略面一とされている。半導体パッケージ１０の製造工程で半導体チップ２０の背面に貼り付けられたダイアタッチフィルム等の接着層は、プラズマ処理等により除去されている。
なお、半導体パッケージ１０の製造工程で半導体チップ２０の背面に貼り付けられた接着層を除去しない場合もあり、この場合には、半導体チップ２０の背面に貼り付けられた接着層が絶縁層３３の下面から露出する。但し、接着層の厚さは数１０μｍ程度であるから、この場合も、半導体チップ２０の背面は絶縁層３３の下面と略面一であると考えて構わない。
配線層３０は、第１層３１及び第２層３２を有する。第１層３１としては、例えば金（Ａｕ）膜、パラジウム（Ｐｄ）膜、ニッケル（Ｎｉ）膜を、金（Ａｕ）膜が半導体パッケージ１０の外部に露出するように、この順番で順次積層した導電層を用いることができる。第１層３１として、例えば金（Ａｕ）膜とニッケル（Ｎｉ）膜を、金（Ａｕ）膜が半導体パッケージ１０の外部に露出するように、この順番で順次積層した導電層を用いても良い。第２層３２としては、例えば銅（Ｃｕ）層等を含む導電層を用いることができる。配線層３０の厚さは、例えば１０〜２０μｍ程度とすることができる。
配線層３０の一部（第１層３１の下面）は絶縁層３３から露出しており、絶縁層３３の下面及び半導体チップ２０の背面と略面一とされている。配線層３０の一部（第１層３１の下面）は、他の半導体パッケージや半導体チップ、或いは電子部品等（図示せず）と電気的に接続される電極パッドとして機能する。以降、絶縁層３３から露出する配線層３０を第１電極パッド３０と称する場合がある。
なお、図１では、第１電極パッド３０は図面を簡略化するために数量を減らして描かれているが、実際には、例えば、複数列の第１電極パッド３０が、平面視において半導体チップ２０の背面を額縁状に取り囲むように設けられている。第１電極パッド３０の平面形状は例えば円形であり、その直径は例えば１００〜３５０μｍ程度とすることができる。第１電極パッド３０のピッチは、例えば４００〜５００μｍ程度とすることができる。
絶縁層３３は、配線層３０の上面及び側面、並びに、半導体チップ２０の回路形成面及び側面を封止し、配線層３０の下面及び半導体チップ２０の背面（又は、背面に貼り付けられた接着層）を露出するように形成されている。なお、絶縁層３３は、本発明に係る第１最外絶縁層の代表的な一例である。
絶縁層３３の材料としては、例えばエポキシ系樹脂やフェノール系樹脂等を主成分とする熱硬化性の絶縁性樹脂を用いることができる。絶縁層３３の厚さは、例えば１２０μｍ程度とすることができる。絶縁層３３は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。なお、絶縁層３３の上面（半導体チップ２０の回路形成面側の面）を第１面、第１面の反対面（半導体チップ２０の背面側の面）を第２面と称する場合がある。
絶縁層３３には、絶縁層３３を貫通し配線層３０の上面を露出するビアホール３３ｘ、及び絶縁層３３を貫通し突起電極２３の上面を露出するビアホール３３ｙが形成されている。ビアホール３３ｘは、絶縁層３５側に開口されている開口部の径が配線層３０の上面によって形成された開口部の底面の径よりも大となる円錐台状の凹部となっている。ビアホール３３ｘの開口部の径は、例えば１５０μｍ程度とすることができる。
ビアホール３３ｙは、絶縁層３５側に開口されている開口部の径が突起電極２３の上面によって形成された開口部の底面の径よりも大となる円錐台状の凹部となっている。ビアホール３３ｙの開口部の径は、例えば３０μｍ程度とすることができる。
配線層３４は、絶縁層３３上に形成されている。配線層３４は、ビアホール３３ｘ内に充填されたビア配線、ビアホール３３ｙ内に充填されたビア配線、及び絶縁層３３上に形成された配線パターンを含んでいる。配線層３４は、ビアホール３３ｘの底部に露出した配線層３０、及びビアホール３３ｙの底部に露出した突起電極２３と電気的に接続されている。配線層３４の材料としては、例えば銅（Ｃｕ）等を用いることができる。配線層３４を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。
絶縁層３５は、絶縁層３３上に、配線層３４を覆うように形成されている。絶縁層３５の材料としては、絶縁層３３と同様の絶縁性樹脂を用いることができる。絶縁層３５の厚さは、例えば１５〜６０μｍ程度とすることができる。絶縁層３５は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層３６は、絶縁層３５上に形成されている。配線層３６は、絶縁層３５を貫通し配線層３４の上面を露出するビアホール３５ｘ内に充填されたビア配線、及び絶縁層３５上に形成された配線パターンを含んで構成されている。ビアホール３５ｘは、絶縁層３７側に開口されている開口部の径が配線層３４の上面によって形成された開口部の底面の径よりも大となる円錐台状の凹部となっている。
配線層３６は、ビアホール３５ｘの底部に露出した配線層３４と電気的に接続されている。配線層３６の材料としては、例えば銅（Ｃｕ）等を用いることができる。配線層３６を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。
絶縁層３７は、絶縁層３５上に、配線層３６を覆うように形成されている。絶縁層３７の材料としては、絶縁層３３と同様の絶縁性樹脂を用いることができる。絶縁層３７の厚さは、例えば１５〜６０μｍ程度とすることができる。絶縁層３７は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
なお、配線層３４、絶縁層３５、配線層３６、及び絶縁層３７は、本発明に係る絶縁層３３の第１面上に交互に所定数積層された配線層及び絶縁層の代表的な一例である。但し、所定数は、任意に決定することができる。又、絶縁層３７は、本発明に係る第１面上に最後に積層された絶縁層の代表的な一例である。
配線層４０は、配線パターン４１と、配線パターン４１と電気的に接続されたビア配線４４とを有する。なお、配線層４０は、本発明に係る最外配線層の代表的な一例である。又、配線パターン４１は、本発明に係る補強用配線パターンの代表的な一例である。
配線パターン４１は、絶縁層３７上に形成されている。配線パターン４１は、第１層４２と、第１層４２の上面及び下面を被覆する第２層４３とを有する。第１層４２の材料としては、例えば、４２アロイ（鉄にニッケルを加えた合金）等を用いることができる。第１層４２の厚さは、例えば、３０〜８０μｍ程度とすることができる。
第２層４３の材料としては、例えば、銅（Ｃｕ）等を用いることができる。第２層４３の厚さは、例えば、数μｍ程度とすることができる。但し、第２層４３は必ずしも形成しなくてもよい。すなわち、配線パターン４１を第１層４２のみから構成してもよい。
配線パターン４１及び絶縁層３７には、配線パターン４１及び絶縁層３７を連続的に貫通し配線層３６の上面を露出するビアホール３７ｘが形成されている。ビアホール３７ｘは、ソルダーレジスト層４８側に開口されている開口部の径が配線層３６の上面によって形成された開口部の底面の径よりも大となる円錐台状の凹部となっている。ビアホール３７ｘの開口部の径は、例えば３０μｍ程度とすることができる。
ビアホール３７ｘ内には、ビア配線４４が充填されている。配線パターン４１は、ビア配線４４を介して、ビアホール３７ｘの底部に露出した配線層３６と電気的に接続されている。ビア配線４４の上面は、第１層４２の上面を被覆する第２層３２の上面と略面一とされている。ビア配線４４の材料としては、例えば銅（Ｃｕ）等を用いることができる。
配線パターン４１の主成分の熱膨張係数は、他の配線層（配線層３６等）の主成分の熱膨張係数と半導体チップ２０の主成分の熱膨張係数との間の値とされている。ここで、主成分とは、その部材を構成する最も多い成分を意味する。
配線パターン４１は、第１層４２及び第２層４３を有するが、第１層４２を構成する成分は第２層４３を構成する成分よりも多いため、第１層４２を構成する成分が配線パターン４１の主成分となる。つまり、第１層４２を構成する成分の熱膨張係数が、他の配線層（配線層３６等）の主成分の熱膨張係数と半導体チップ２０の主成分の熱膨張係数との間の値とされている。
例えば、他の配線層（配線層３６等）の主成分が銅（Ｃｕ）であれば、その熱膨張係数は１７．２ｐｐｍ／℃程度であり、半導体チップ２０の主成分がシリコンであれば、その熱膨張係数は３．４ｐｐｍ／℃程度である。この場合、第１層４２を構成する材料の熱膨張係数（配線パターン４１の主成分の熱膨張係数）は、３．４ｐｐｍ／℃〜１７．２ｐｐｍ／℃の間の値とすることができる。
例えば、４２アロイの熱膨張係数は４．５ｐｐｍ／℃程度であるから、前述のように、第１層４２を構成する材料として４２アロイを選択することができる。又、第１層４２を構成する材料として、熱膨張係数が５．２ｐｐｍ／℃程度であるコバール（鉄にニッケルとコバルトを加えた合金）等を選択してもよい。
ソルダーレジスト層４８は、絶縁層３７上に、配線層４０を選択的に被覆するように形成された絶縁層である。具体的には、ソルダーレジスト層４８は開口部４８ｘを有し、開口部４８ｘの底部には配線層４０の一部が露出している。ソルダーレジスト層４８の厚さは、例えば５０〜１００μｍ程度とすることができる。ソルダーレジスト層４８は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
必要に応じ、開口部４８ｘの底部に露出する配線層４０上に、金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。なお、ソルダーレジスト層４８は、本発明に係る第２最外絶縁層の代表的な一例である。
外部接続端子４９は、開口部４８ｘの底部に露出する配線層４０上に（配線層４０上に金属層が形成されている場合には、金属層上に）形成されている。外部接続端子４９は、マザーボード等の実装基板や他の半導体パッケージ等（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。外部接続端子４９を形成しない場合には、開口部４８ｘの底部に露出する配線層４０（配線層４０上に金属層が形成されている場合には、金属層）自体が外部接続端子となる。このように、必要なときに外部接続端子４９を形成できるように配線層４０の一部がソルダーレジスト層４８から露出していれば十分である。以降、開口部４８ｘの底部に露出する配線層４０を第２電極パッド４０と称する場合がある。
なお、図１では、第２電極パッド４０は図面を簡略化するために数量を減らして描かれているが、実際には、例えば、多数の第２電極パッド４０がエリアアレイ状に設けられている。第２電極パッド４０の平面形状は例えば円形であり、その直径は例えば１００〜３５０μｍ程度とすることができる。第２の電極パッド４０のピッチは、例えば４００〜５００μｍ程度とすることができる。
ここで、半導体パッケージ１０に配線パターン４１を設けた技術的な意義について説明する。前述のように、厚さ方向の一方の側のみに半導体チップが内蔵されていると、半導体パッケージに反りが発生する問題がある。つまり、半導体パッケージ１０において、絶縁層３３側には半導体チップ２０が内蔵されているが、絶縁層３７側には半導体チップは内蔵されていない。そのため、何の対策も講じないと、半導体チップ２０を内蔵する絶縁層３３側と半導体チップ２０を内蔵しない絶縁層３７側との物性値（熱膨張係数やヤング率）の相違により、半導体パッケージ１０に反りが発生するおそれがある。
反りを改善するためには、絶縁層３７側にも半導体チップ２０に近い物性値を有する部材を配置すればよい。そこで、本実施の形態では、絶縁層３７上に配線パターン４１を配置している。前述のように、配線パターン４１の主成分の熱膨張係数は、他の配線層（配線層３６等）の主成分の熱膨張係数と半導体チップ２０の主成分の熱膨張係数との間の値とされている。
つまり、従来は、絶縁層３７上に他の配線層と同一成分（同一材料）からなる配線パターンを配置していたが、本実施の形態では、他の配線層の主成分の熱膨張係数より半導体チップ２０の熱膨張係数に近い材料を主成分とする配線パターン４１を配置している。
具体的には、他の配線層の主成分である銅の熱膨張係数と半導体チップ２０の主成分であるシリコンの熱膨張係数との間の熱膨張係数を有する４２アロイ等を主成分とする配線パターン４１を配置している。なお、前述のように、銅の熱膨張係数は１７．２ｐｐｍ／℃程度、シリコンの熱膨張係数は３．４ｐｐｍ／℃程度、４２アロイの熱膨張係数はその間の４．５ｐｐｍ／℃程度である。
このように、４２アロイ等を主成分とする配線パターン４１を絶縁層３７上に配置することにより、絶縁層３７側の熱膨張係数を半導体チップ２０を内蔵する絶縁層３３側の熱膨張係数に近づけることができる。その結果、半導体パッケージ１０の上下の物性値のバランスが取れるため、半導体パッケージ１０が熱応力等により反ることを防止できる。
又、半導体チップ２０の主成分であるシリコンのヤング率は２００ＧＰａ程度であり、他の配線層（配線層３６等）の主成分である銅のヤング率は１１８ＧＰａ程度である。一方、４２アロイのヤング率は１４５ＧＰａ程度である。このように、配線パターン４１の主成分のヤング率を、他の配線層（配線層３６等）の主成分のヤング率と半導体チップ２０の主成分のヤング率との間の値とすることにより、半導体パッケージ１０全体の剛性を向上できる。
なお、配線パターン４１の厚さが厚いほど、半導体パッケージ１０の反りの低減や剛性の向上に寄与する程度が大きくなる。又、絶縁層３７上に占める配線パターン４１の面積が広いほど、半導体パッケージ１０の反りや剛性の向上に寄与する程度が大きくなる。又、配線パターン４１の主成分の熱膨張係数やヤング率が、半導体チップ２０の主成分の熱膨張係数やヤング率に近いほど、半導体パッケージ１０の反りや剛性の向上に寄与する程度が大きくなる。
しかしながら、配線パターン４１の厚さを厚くすると半導体パッケージ１０の厚さが厚くなり、配線パターン４１の面積を広くすると半導体パッケージ１０の幅が広くなる。そこで、半導体パッケージ１０の反りの低減や剛性の向上と、半導体パッケージ１０に要求される寸法等の仕様を比較考量し、配線パターン４１の厚さや面積を適宜決定することが好ましい。
ところで、半導体パッケージ１０の反りの低減や剛性の向上のためにスティフナを設けることも考えられる。図２は、比較例に係る半導体パッケージを例示する断面図である。図２を参照するに、比較例に係る半導体パッケージ１００は、配線層４０が配線層１１０に置換された点、配線層１１０を被覆する絶縁層１２０が追加され絶縁層１２０上にスティフナ１３０が配置された点が半導体パッケージ１０（図１参照）と相違する。
配線層１１０は他の配線層（配線層３６等）と同一材料から構成されている。絶縁層１２０は、絶縁層３７上に、配線層１１０を覆うように形成されている。絶縁層１２０の材料としては、絶縁層３３と同様の絶縁性樹脂を用いることができる。絶縁層１２０の厚さは、例えば１５〜６０μｍ程度とすることができる。絶縁層１２０は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
スティフナ１３０は、板状体１４０の表面に金属層１５０が形成された補強部材である。スティフナ１３０には、開口部１３０ｘが形成されている。スティフナ１３０は、ソルダーレジスト層４８に被覆されている。板状体１４０の材料としては、例えば、４２アロイ等を用いることができる。板状体１４０の厚さは、例えば、３０〜８０μｍ程度とすることができる。金属層１５０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。金属層１５０の厚さは、例えば、数μｍ程度とすることができる。
スティフナ１３０を設けたことにより、配線層１１０の表面とソルダーレジスト層４８の表面との距離が、半導体パッケージ１０の配線層４０の表面とソルダーレジスト層４８の表面との距離より長くなっている。つまり、開口部４８ｘの深さが、半導体パッケージ１０の場合より深くなっている。
そのため、ソルダーレジスト層４８の表面からの外部接続端子４９の突起量を半導体パッケージ１０と同等にするためには、半導体パッケージ１０の場合より開口部４８ｘの径を大きくし、外部接続端子４９として大径のはんだボールを搭載する必要が生じる。これにより、外部接続端子４９の狭ピッチ化に対応することが困難となる。又、スティフナ１３０と外部接続端子４９がショートするおそれがある。
一方、本実施の形態に係る半導体パッケージ１０では、このような問題点を解決すると共に、半導体パッケージ１０の反りの低減や剛性の向上を実現できる。
［第１の実施の形態に係る半導体パッケージの製造方法］
次に、第１の実施の形態に係る半導体パッケージの製造方法について説明する。図３〜図５は、第１の実施の形態に係る半導体パッケージの製造工程を例示する図である。
まず、図３（ａ）に示す工程では、支持体５１を準備する。支持体５１としては、シリコン板、ガラス板、金属板、金属箔等を用いることができるが、本実施の形態では、支持体５１として銅箔を用いる。電解めっきを行う際の給電層として利用でき、後述する図５（ｃ）に示す工程において容易にエッチングで除去可能だからである。支持体５１の厚さは、例えば３５〜１００μｍ程度とすることができる。
次に、支持体５１の一方の面に、配線層３０に対応する開口部５２ｘを有するレジスト層５２を形成する。具体的には、支持体５１の一方の面に、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、支持体５１の一方の面に、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジスト（例えば、ドライフィルムレジスト等）をラミネートする。
そして、塗布又はラミネートしたレジストを露光及び現像することで開口部５２ｘを形成する。これにより、開口部５２ｘを有するレジスト層５２が形成される。なお、予め開口部５２ｘを形成したフィルム状のレジストを支持体５１の一方の面にラミネートしても構わない。開口部５２ｘは、図１に示す配線層３０に対応する位置に形成される。開口部５２ｘの平面形状は、例えば円形であり、その直径は例えば１００〜３５０μｍ程度とすることができる。
次に、支持体５１をめっき給電層に利用する電解めっき法等により、支持体５１の一方の面の開口部５２ｘ内に、第１層３１及び第２層３２から構成される配線層３０を形成する。第１層３１は、例えば金（Ａｕ）膜、パラジウム（Ｐｄ）膜、ニッケル（Ｎｉ）膜をこの順番で順次積層した構造を有する。
よって、配線層３０を形成するには、まず、支持体５１をめっき給電層に利用する電解めっき法等により、金（Ａｕ）膜、パラジウム（Ｐｄ）膜、ニッケル（Ｎｉ）膜を順にめっきして第１層３１を形成する。そして、支持体５１をめっき給電層に利用する電解めっき法により、第１層３１上に銅（Ｃｕ）等からなる第２層３２を形成する。なお、第１層３１は、金（Ａｕ）膜とニッケル（Ｎｉ）膜をこの順番で順次積層した構造としても良い。
次に、図３（ｂ）に示す工程では、半導体チップ２０を準備する。半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有し、電極パッド２２及び突起電極２３は半導体チップ２０の回路形成面側に形成されている。又、半導体チップ２０は、例えば７５μｍ程度に薄型化されている。そして、図３（ａ）に示すレジスト層５２を除去した後、支持体５１の一方の面に、ダイアタッチフィルム等の接着層（図示せず）を介して、半導体チップ２０をフェイスアップの状態（回路形成面を上にした状態）で配置する。
次に、図３（ｃ）に示す工程では、半導体チップ２０の回路形成面及び側面、並びに、配線層３０の上面及び側面を封止するように、支持体５１の一方の面に絶縁層３３を形成する。絶縁層３３の材料としては、例えばエポキシ系樹脂やフェノール系樹脂等を主成分とする熱硬化性の絶縁性樹脂を用いることができる。絶縁層３３の厚さは、例えば１２０μｍ程度とすることができる。絶縁層３３は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
絶縁層３３の材料として、例えば熱硬化性を有するフィルム状のエポキシ系樹脂やフェノール系樹脂等を主成分とする絶縁性樹脂を用いた場合には、以下のようにすることができる。すなわち、半導体チップ２０の回路形成面及び側面、並びに、配線層３０の上面及び側面を封止するように、支持体５１の一方の面にフィルム状の絶縁層３３をラミネートする。そして、ラミネートした絶縁層３３を押圧しつつ、絶縁層３３を硬化温度以上に加熱して硬化させる。なお、絶縁層３３を真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止できる。
絶縁層３３の材料として、例えば熱硬化性を有する液状又はペースト状のエポキシ系樹脂やフェノール系樹脂等を主成分とする絶縁性樹脂を用いた場合には、以下のようにすることができる。すなわち、半導体チップ２０の回路形成面及び側面、並びに、配線層３０の上面及び側面を封止するように、支持体５１の一方の面に液状又はペースト状の絶縁層３３を例えばロールコート法等により塗布する。そして、塗布した絶縁層３３を硬化温度以上に加熱して硬化させる。
そして、硬化させた絶縁層３３に、絶縁層３３を貫通し配線層３０の上面を露出させるビアホール３３ｘ、及び絶縁層３３を貫通し突起電極２３の上面を露出するビアホール３３ｙを形成する。ビアホール３３ｘ及びビアホール３３ｙは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。
レーザ加工法により形成したビアホール３３ｘは、絶縁層３３の第１面側に開口されている開口部の径が配線層３０の上面によって形成された開口部の底面の径よりも大となる円錐台状の凹部となる。ビアホール３３ｘの開口部の径は、例えば１５０μｍ程度とすることができる。
又、レーザ加工法により形成したビアホール３３ｙは、絶縁層３３の第１面側に開口されている開口部の径が突起電極２３の上面によって形成された開口部の底面の径よりも大となる円錐台状の凹部となる。ビアホール３３ｙの開口部の径は、例えば３０μｍ程度とすることができる。
なお、ビアホール３３ｘ及びビアホール３３ｙをレーザ加工法により形成した場合には、図３（ｃ）に示す工程後にデスミア処理を行うことが好ましい。デスミア処理を行うことにより、ビアホール３３ｘの底部に露出する配線層３０の上面、及びビアホール３３ｙの底部に露出する突起電極２３の上面に付着した絶縁層３３の樹脂残渣を除去できる。
次に、図４（ａ）に示す工程では、絶縁層３３上に配線層３４、絶縁層３５、配線層３６、及び絶縁層３７を順次積層する。まず、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて、ビアホール３３ｘ内に充填されたビア配線、ビアホール３３ｙ内に充填されたビア配線、及び絶縁層３３上に形成された配線パターンを含む配線層３４を形成する。配線層３４の材料としては、例えば銅（Ｃｕ）等を用いることができる。配線層３４を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。
なお、例えば、絶縁層３３の厚さを１２０μｍ、配線層３０の厚さを１０μｍとすれば、ビアホール３３ｘの深さは１１０μｍとなり、ビア配線をビアホール３３ｘ内に充填することは困難である。そのため、ビア配線は、ビアホール３３ｘ内に充填せず、ビアホール３３ｘの側壁及び配線層３０の上面のみに膜状に形成してもよい。
次に、絶縁層３３上に配線層３４を被覆する絶縁層３５を形成し硬化させた後に、硬化した絶縁層３５を貫通し配線層３４の上面を露出するビアホール３５ｘを形成する。絶縁層３５の材料としては、絶縁層３３と同様の絶縁性樹脂を用いることができる。絶縁層３５の厚さは、例えば１５〜６０μｍ程度とすることができる。絶縁層３５は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
更に、絶縁層３５上に、ビアホール３５ｘを介して配線層３４に接続される配線層３６を形成する。配線層３６は、ビアホール３５ｘ内を充填するビア配線、及び絶縁層３５上に形成された配線パターンを含んで構成されている。配線層３６は、ビアホール３５ｘの底部に露出した配線層３４と電気的に接続される。配線層３６の材料としては、例えば銅（Ｃｕ）等を用いることができる。配線層３６は、例えばセミアディティブ法により形成できる。配線層３６を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。
次に、絶縁層３５上に配線層３６を被覆する絶縁層３７を形成する。絶縁層３７の材料としては、絶縁層３３と同様の絶縁性樹脂を用いることができる。絶縁層３７の厚さは、例えば１５〜６０μｍ程度とすることができる。絶縁層３７は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。但し、絶縁層３７は、この時点では硬化させず、Ｂステージ状態（半硬化状態）としておく。
次に、図４（ｂ）〜図５（ｂ）に示す工程では、配線層４０を形成する。まず、図４（ｂ）に示す工程において、板状体４２０の表面に金属層４３０が形成された導電性の部材４１０を準備する。板状体４２０の材料としては、例えば、４２アロイ等を用いることができる。板状体４２０の厚さは、例えば、３０〜８０μｍ程度とすることができる。
金属層４３０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。金属層４３０の厚さは、例えば、数μｍ程度とすることができる。なお、板状体４２０は配線パターン４１の第１層４２となる部分、金属層４３０は配線パターン４１の第２層４３となる部分である。
次に、準備した部材４１０をＢステージ状態（半硬化状態）の絶縁層３７上に配置する。そして、部材４１０を絶縁層３７側に押圧しつつ、絶縁層３７を硬化温度以上に加熱して硬化させる。これにより、部材４１０は絶縁層３７上に固着される。なお、表面に金属層４３０が形成されていない板状体４２０のみからなる部材４１０を用いてもよい。但し、表面に銅（Ｃｕ）等の金属層４３０が形成されると、絶縁層３７との密着性が向上する点で好適である。
次に、図４（ｃ）に示す工程において、部材４１０をパターニングして補強用配線パターン４１を形成する。具体的には、部材４１０上にレジスト層（図示せず）を形成し、フォトリソグラフィ法により配線パターン４１を形成する部分以外のレジスト層（図示せず）を除去する。
そして、レジスト層（図示せず）をマスクにして、レジスト層（図示せず）に覆われていない部分の部材４１０をエッチングにより除去する。その後、レジスト層（図示せず）を除去することにより、第１層４２と、第１層４２の上面及び下面を被覆する第２層４３とを有する配線パターン４１が形成される。配線パターン４１は、例えば、エリアアレイ状に形成できる。但し、配線パターン４１は、所定の平面形状に引き回しても良い。
なお、部材４１０を除去するには、板状体４２０及び金属層４３０を同時に除去できるエッチング液を用いることができる。但し、板状体４２０及び金属層４３０の材料の組み合わせによっては、同時に除去できるエッチング液が存在しない場合もある。その場合には、まず、金属層４３０を除去できるエッチング液を用いて板状体４２０の上面に形成された金属層４３０を除去する。そして、板状体４２０を除去できるエッチング液を用いて板状体４２０を除去し、更に、金属層４３０を除去できるエッチング液を用いて板状体４２０の下面に形成されていた金属層４３０を除去すればよい。
次に、図５（ａ）に示す工程では、配線パターン４１及び絶縁層３７を貫通し配線層３６の上面を露出するビアホール３７ｘ（貫通孔）を形成する。ビアホール３７ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。レーザ加工法により形成したビアホール３７ｘは、ソルダーレジスト層４８が形成される側に開口されている開口部の径が配線層３６の上面によって形成された開口部の底面の径よりも大となる円錐台状の凹部となる。ビアホール３７ｘの開口部の径は、例えば３０μｍ程度とすることができる。
次に、図５（ｂ）に示す工程では、ビアホール３７ｘを充填するビア配線４４を形成する。ビア配線４４を形成するには、例えば、ビアホール３７ｘの内壁面及びビアホール３７ｘ内に露出する配線層３６の上面を被覆する銅（Ｃｕ）等からなる金属層を無電解めっき法等により形成する。
そして、金属層を給電層とする電解めっき法により、ビアホール３７ｘ内を銅（Ｃｕ）等により充填する。これにより、ビアホール３７ｘはビア配線４４で充填され、配線パターン４１と、配線パターン４１と電気的に接続されたビア配線４４とを含む配線層４０が形成される。配線パターン４１は、ビア配線４４を介して、配線層３６と電気的に接続される。
次に、図５（ｃ）に示す工程では、絶縁層３７上に、配線層４０の一部を露出する開口部４８ｘを有するソルダーレジスト層４８を形成する。ソルダーレジスト層４８は、例えば液状又はペースト状の感光性のエポキシ系やアクリル系の絶縁性樹脂を、配線層４０を被覆するように絶縁層３７上にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えばフィルム状の感光性のエポキシ系やアクリル系の絶縁性樹脂を、配線層４０を被覆するように絶縁層３７上にラミネートすることにより形成してもよい。
開口部４８ｘは、塗布又はラミネートした絶縁性樹脂を露光及び現像することすることにより形成できる（フォトリソグラフィ法）。予め開口部４８ｘを形成したフィルム状の絶縁性樹脂を、配線層４０を被覆するように絶縁層３７上にラミネートしても構わない。なお、ソルダーレジスト層４８の材料として、非感光性の絶縁性樹脂を用いてもよい。この場合には、絶縁層３７上にソルダーレジスト層４８を形成して硬化させた後、例えばＣＯ２レーザ等を用いたレーザ加工法や、アルミナ砥粒等の研磨剤を用いたブラスト処理により開口部４８ｘを形成すればよい。
図５（ｃ）に示す工程により、開口部４８ｘを有するソルダーレジスト層４８が形成され、配線層４０の一部が開口部４８ｘ内に露出する。必要に応じ、開口部４８ｘの底部に露出する配線層４０上に、例えば無電解めっき法等により金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
次に、支持体５１を除去する。銅箔から構成されている支持体５１は、例えば塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液、塩化アンモニウム銅水溶液、過酸化水素水・硫酸系のエッチング液等を用いたウェットエッチングにより除去できる。
この際、絶縁層３３から露出する配線層３０の最表層は金（Ａｕ）膜等であるため、銅箔から構成されている支持体５１のみを選択的にエッチングできる。但し、配線層４０の表面が銅（Ｃｕ）から構成されている場合には、開口部４８ｘの底部に露出する配線層４０が支持体５１とともにエッチングされることを防止するため、開口部４８ｘの底部に露出する配線層４０をマスクする必要がある。なお、支持体５１を除去後、半導体チップ２０の背面に貼り付けられたダイアタッチフィルム等の接着層をプラズマ処理等により除去してもよい。
次に、図５（ｃ）に示す工程の後、開口部４８ｘの底部に露出する配線層４０上に（配線層４０上に金属層が形成されている場合には、金属層の上に）外部接続端子４９を形成することにより、図１に示す半導体パッケージ１０が完成する。外部接続端子４９は、マザーボード等の実装基板や他の半導体パッケージ等（図示せず）に設けられたパッドと電気的に接続される端子として機能する。
外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
外部接続端子４９は、例えば開口部４８ｘの底部に露出する配線層４０上に（配線層４０上に金属層が形成されている場合には、金属層の上に）、表面処理剤としてのフラックスを塗布する。そして、はんだボールを搭載し、２４０℃〜２６０℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより形成できる。
或いは、ソルダーレジスト層４８上に、外部接続端子４９を形成する領域を露出するレジスト層を形成し、レジスト層から露出する領域にはんだペーストを印刷する。そして、２４０℃〜２６０℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより外部接続端子４９を形成してもよい。なお、外部接続端子４９として、リードピン等を用いても構わない。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。外部接続端子４９を形成しない場合には、開口部４８ｘの底部に露出する配線層４０（配線層４０上に金属層が形成されている場合には、金属層）自体が外部接続端子となる。このように、必要なときに外部接続端子４９を形成できるように配線層４０の一部がソルダーレジスト層４８から露出していれば十分である。
なお、図３〜図５では、支持体５１上に１個の半導体パッケージ１０を作製する例を示したが、支持体５１上に複数の半導体パッケージ１０となる部材を作製する工程としても構わない。この場合には、支持体５１を除去して外部接続端子４９を形成後、それをダイシング等によって切断して個片化し、複数の半導体パッケージ１０を得ることができる。又、個片化の際に、複数の半導体チップ２０を有するように切断しても構わない。この場合には、複数の半導体チップ２０を有する半導体パッケージが作製される。
このように、第１の実施の形態では、半導体パッケージ１０において、半導体チップ２０を内蔵した絶縁層３３とは厚さ方向の反対側（ソルダーレジスト層４８側）に半導体チップ２０に近い物性値を有する材料からなる配線パターン４１を配置する。
この際、配線パターン４１の主成分の熱膨張係数を、他の配線層（配線層３６等）の主成分の熱膨張係数と半導体チップ２０の主成分の熱膨張係数との間の値とする。これにより、ソルダーレジスト層４８側の熱膨張係数を半導体チップ２０を内蔵する絶縁層３３側の熱膨張係数に近づけることができ、半導体パッケージ１０の上下の物性値のバランスが取れるため、半導体パッケージ１０が熱応力等により反ることを防止できる。
又、配線パターン４１の主成分のヤング率を、他の配線層（配線層３６等）の主成分のヤング率と半導体チップ２０の主成分のヤング率との間の値とすることにより、半導体パッケージ１０全体の剛性を向上できる。
〈第１の実施の形態の変形例１〉
第１の実施の形態の変形例１では、補強用配線パターンをソルダーレジスト層４８側の最外配線層の一部にのみ設ける例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図６は、第１の実施の形態の変形例１に係る半導体パッケージを例示する断面図である。図６を参照するに、半導体パッケージ１０Ａは、配線層４０が配線層６０に置換された点が、半導体パッケージ１０（図１参照）と相違する。
配線層６０は、第１層４２並びに第１層４２の上面及び下面を被覆する第２層４３を有する配線パターン４１と、ビア配線４４と、配線パターン６１と、ビア配線６３とを含んでいる。配線パターン４１は、平面視において、絶縁層３７の中央部近傍（半導体チップ２０が内蔵されている領域の上方）に配置され、配線パターン６１は、平面視において、配線パターン４１の周囲に配置されている（絶縁層３７の周辺部に配置されている）。
ビア配線６３は、絶縁層３７を貫通し配線層３６の上面を露出するビアホール３７ｙ内に、配線パターン６１と一体に形成されている。配線パターン６１は、ビア配線６３を介して、配線層３６と電気的に接続されている。配線パターン６１及びビア配線６３の材料は、配線層３６等の材料と同様とされている。つまり、配線層３６等の材料が銅（Ｃｕ）であれば、配線パターン６１及びビア配線６３の材料も銅（Ｃｕ）である。なお、配線パターン６１の厚さは、配線パターン４１の厚さと同一としなくても構わない。
配線層６０を形成するには、図４（ｂ）及び図４（ｃ）に示す工程と同様にして、図６に示す配線パターン４１の部分を作製する。そして、図５（ａ）に示す工程と同様にして、配線パターン４１及び絶縁層３７を貫通し配線層３６の上面を露出するビアホール３７ｘを形成する。又、絶縁層３７を貫通し配線層３６の上面を露出するビアホール３７ｙを形成する。
そして、図５（ｂ）に示す工程と同様にして、ビアホール３７ｘを充填するビア配線４４を形成する。又、ビアホール３７ｙを充填するビア配線６３及び絶縁層３７上の配線パターン６１を一体に形成する。このようにして、配線層６０を形成できる。なお、配線層６０は、本発明に係る最外配線層の代表的な一例である。
このように、配線パターン４１を、平面視において、絶縁層３７の中央部近傍（半導体チップ２０が内蔵されている領域の上方）のみに配置すると、半導体チップ２０と配線パターン４１とが略上下対称位置に配置される。これにより、半導体パッケージ１０Ａの上下の物性値のバランスが取れるため、半導体パッケージ１０Ａが熱応力等により反ることを防止できる。又、半導体パッケージ１０Ａ全体の剛性を向上できる。
〈第１の実施の形態の変形例２〉
第１の実施の形態の変形例２では、半導体チップ２０側に露出する第１電極パッドの主成分の熱膨張係数を、配線層３６等の主成分の熱膨張係数と半導体チップ２０の主成分の熱膨張係数との間の値にする例を示す。なお、第１の実施の形態の変形例２において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図７は、第１の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。図７を参照するに、半導体パッケージ１０Ｂは、配線層３０が配線層７０に置換された点が、半導体パッケージ１０（図１参照）と相違する。
配線層７０は、第１層７２と、第１層７２の上面及び下面を被覆する第２層７３とを有する。配線層７０の主成分の熱膨張係数は、他の配線層（配線層３６等）の主成分の熱膨張係数と半導体チップ２０の主成分の熱膨張係数との間の値とされている。配線層７０の第１層７２及び第２層７３の材料は、各々配線層４０の第１層４２及び第２層４３の材料と同様とすることができる。配線層７０の厚さは、例えば、配線層４０の厚さと同様とすることができる。
配線層７０の一部（第１層７２の下面を被覆する第２層７３の下面）は絶縁層３３から露出しており、絶縁層３３の下面及び半導体チップ２０の背面と略面一とされている。配線層７０の一部（第１層７２の下面を被覆する第２層７３の下面）は、他の半導体パッケージや半導体チップ、或いは電子部品等（図示せず）と電気的に接続される電極パッドとして機能する。以降、絶縁層３３から露出する配線層７０を第１電極パッド７０と称する場合がある。
なお、図７では、第１電極パッド７０は図面を簡略化するために数量を減らして描かれているが、実際には、例えば、複数列の第１電極パッド７０が、平面視において半導体チップ２０の背面を額縁状に取り囲むように設けられている。第１電極パッド７０の平面形状は例えば円形であり、その直径は例えば１００〜３５０μｍ程度とすることができる。第１電極パッド７０のピッチは、例えば４００〜５００μｍ程度とすることができる。
配線層７０を形成するには、例えば、支持体５１の一方の面に、接着層を介して、図４（ｂ）に示す部材４１０と同様の部材を固着し、図４（ｃ）に示す工程と同様にしてパターニングすればよい。なお、第１層７２の下面を被覆する第２層７３の下面は接着層により被覆されているため、第２層７３が支持体５１と同一材料であったとしても、図５（ｃ）に示す工程で、支持体５１と共に第１層７２の下面を被覆する第２層７３が除去されることはない。但し、支持体５１を除去後に、第２層７３の下面を被覆する接着層をプラズマ処理等により除去する必要がある。
このように、半導体チップ２０側に露出する第１電極パッド７０の主成分の熱膨張係数を、配線層３６等の主成分の熱膨張係数と半導体チップ２０の主成分の熱膨張係数との間の値にする。これにより、半導体チップ２０と半導体チップ２０上方の配線パターン４１とが略上下対称位置に配置され、第１電極パッド７０と第１電極パッド７０上方の配線パターン４１とが略上下対称位置に配置される。その結果、半導体パッケージ１０Ｂの上下の物性値のバランスが取れるため、半導体パッケージ１０Ｂが熱応力等により反ることを防止できる。又、半導体パッケージ１０Ｂ全体の剛性を向上できる。特に、半導体パッケージ１０Ｂの外周側の反りを低減できる。
〈反りのシミュレーション〉
図１において配線層３４と絶縁層３５との間に、更に絶縁層と配線層を交互に１層ずつ挿入し、全部で４つの配線層及び５つの絶縁層（１つのソルダーレジスト層を含む）を有する半導体パッケージについて、反りのシミュレーションを実行した。但し、配線パターン４１の材料は４２アロイとした。このパッケージを、便宜上、半導体パッケージ１０Ｃとする。
又、比較のため、半導体パッケージ１０Ｃの配線パターン４１の材料を銅とした場合について反りのシミュレーションを実行した。このパッケージを、便宜上、半導体パッケージ１０Ｄとする。
シミュレーション条件としては、半導体パッケージ１０Ｃ及び１０Ｄの平面形状を各々１２ｍｍ×１２ｍｍの矩形状とし、半導体パッケージ１０Ｃ及び１０Ｄの総厚を４００μｍとした。又、絶縁層３３に内蔵された半導体チップ２０の平面形状を８ｍｍ×８ｍｍの矩形状とし、半導体チップ２０の総厚を７５μｍとした。又、半導体チップ２０の材料をシリコン、各絶縁層の材料をエポキシ系樹脂、配線層４０の配線パターン４１を除く各配線層の材料を銅とした。
又、各層の厚さ（最も厚い部分の厚さ）は、以下の通りとした。絶縁層３３が１２０μｍ、絶縁層３５が４５μｍ、新たに挿入した絶縁層が４５μｍ、絶縁層３７が５５μｍ、ソルダーレジスト層４８が５１μｍ、配線層４０を除く各配線層の配線パターンが１５μｍ、配線パターン４１が３０μｍである。
半導体チップ２０の背面側が凸状に反った場合の反りをプラスとし、半導体チップ２０の背面側が凹状に反った場合の反りをマイナスとして、表１にシミュレーション結果を示す。
表１に示すように、配線パターン４１の主成分を４２アロイとした半導体パッケージ１
０Ｃは、配線パターン４１の主成分を銅とした半導体パッケージ１０Ｄと比べて、パッケージ全体及びチップ搭載エリアの何れにおいても、反りを低減できることが確認された。又、配線パターン４１の厚さが３０μｍでも反りを低減できることが確認された。配線パターン４１の厚さを３０μｍよりも厚くすることにより、更に反りを低減できることが予想される。なお、表１の反りのイメージにおいて、色の濃い部分が大きく反っている部分である。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、第１の実施の形態において、第１電極パッド３０を設けなくてもよい。つまり、複数の半導体パッケージを積層する必要がない場合には、電極パッドを一方の側のみに設ければよい。
１０、１０Ａ、１０Ｂ 半導体パッケージ
２０ 半導体チップ
２１ 半導体基板
２２ 電極パッド
２３ 突起電極
３０、３４、３６、４０、６０、７０ 配線層
３１、４２、７２ 第１層
３２、４３、７３ 第２層
３３、３５、３７ 絶縁層
３３ｘ、３３ｙ、３５ｘ、３７ｘ、３７ｙ ビアホール
４１、６１ 配線パターン
４４、６３ ビア配線
４８ ソルダーレジスト層
４８ｘ、５２ｘ 開口部
４９ 外部接続端子
５１ 支持体
５２ レジスト層
４１０ 部材
４２０ 板状体
４３０ 金属層

Claims (8)

  1. 半導体チップの回路形成面及び側面を封止する第１最外絶縁層と、
    前記第１最外絶縁層の前記回路形成面側の面である第１面上に交互に所定数積層された配線層及び絶縁層と、
    前記第１面上に最後に積層された絶縁層上に形成された最外配線層と、
    前記最後に積層された絶縁層上に形成され、前記最外配線層を選択的に被覆する第２最外絶縁層と、を有し、
    前記最外配線層は、補強用配線パターンと、前記補強用配線パターンと電気的に接続されたビア配線と、を含み、
    前記ビア配線は、前記補強用配線パターン及び前記最後に積層された絶縁層を貫通するように設けられ、前記補強用配線パターンよりも前記半導体チップ側に配置された配線層と電気的に接続されており、
    前記補強用配線パターンの主成分の熱膨張係数は、前記配線層の主成分の熱膨張係数と前記半導体チップの主成分の熱膨張係数との間の値とされている半導体パッケージ。
  2. 前記補強用配線パターンは、第１層と、前記第１層の上面及び下面を被覆する第２層と、を有し、
    前記第１層を構成する成分の熱膨張係数は、前記配線層の主成分の熱膨張係数と前記半導体チップの主成分の熱膨張係数との間の値とされており、
    前記第２層は、前記第１層とは異なる成分を含む請求項１記載の半導体パッケージ。
  3. 前記第２層の主成分は、前記配線層の主成分と同一である請求項２記載の半導体パッケージ。
  4. 前記最外配線層は、前記補強用配線パターンの周囲に配置された配線パターンを含み、
    前記配線パターンの主成分は、前記配線層の主成分と同一である請求項１乃至３の何れか一項記載の半導体パッケージ。
  5. 前記第１最外絶縁層の第１面の反対面である第２面から露出する電極パッドを有し、
    前記電極パッドの主成分の熱膨張係数は、前記配線層の主成分の熱膨張係数と前記半導体チップの主成分の熱膨張係数との間の値とされている請求項１乃至４の何れか一項記載の半導体パッケージ。
  6. 前記補強用配線パターンの主成分のヤング率は、前記配線層の主成分のヤング率と前記半導体チップの主成分のヤング率との間の値とされている請求項１乃至５の何れか一項記載の半導体パッケージ。
  7. 支持体の一方の面に半導体チップを回路形成面を上にして配置する工程と、
    前記半導体チップの回路形成面及び側面を封止するように、前記支持体の一方の面に第１最外絶縁層を形成する工程と、
    前記第１最外絶縁層の前記回路形成面側の面である第１面上に、配線層及び絶縁層を交互に所定数積層する工程と、
    前記第１面上に最後に積層された絶縁層上に、補強用配線パターンと、前記補強用配線パターンと電気的に接続されたビア配線と、を含む最外配線層を形成する工程と、
    前記最後に積層された絶縁層上に、前記最外配線層を選択的に被覆する第２最外絶縁層を形成する工程と、を有し、
    前記最外配線層を形成する工程は、
    前記補強用配線パターン及び前記最後に積層された絶縁層を貫通し、前記補強用配線パターンよりも前記半導体チップ側に配置された配線層の上面を露出する貫通孔を形成する工程と、
    前記貫通孔内に前記ビア配線を形成する工程と、を含み、
    前記補強用配線パターンの主成分の熱膨張係数は、前記配線層の主成分の熱膨張係数と前記半導体チップの主成分の熱膨張係数との間の値とされている半導体パッケージの製造方法。
  8. 前記最外配線層を形成する工程は、
    前記最後に積層された絶縁層を硬化する前に、前記最後に積層された絶縁層上に前記補強用配線パターンとなる部材を配置する工程と、
    前記最後に積層された絶縁層を硬化させると共に、前記部材を前記最後に積層された絶縁層上に固着する工程と、
    前記部材をパターニングして前記補強用配線パターンを形成する工程と、を含む請求項７記載の半導体パッケージの製造方法。
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