JPWO2010052942A1 - 電子部品内蔵配線板及びその製造方法 - Google Patents
電子部品内蔵配線板及びその製造方法 Download PDFInfo
- Publication number
- JPWO2010052942A1 JPWO2010052942A1 JP2010536708A JP2010536708A JPWO2010052942A1 JP WO2010052942 A1 JPWO2010052942 A1 JP WO2010052942A1 JP 2010536708 A JP2010536708 A JP 2010536708A JP 2010536708 A JP2010536708 A JP 2010536708A JP WO2010052942 A1 JPWO2010052942 A1 JP WO2010052942A1
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- wiring board
- conductor pattern
- layer
- built
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
- H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
- H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82009—Pre-treatment of the connector or the bonding area
- H01L2224/8203—Reshaping, e.g. forming vias
- H01L2224/82035—Reshaping, e.g. forming vias by heating means
- H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82009—Pre-treatment of the connector or the bonding area
- H01L2224/8203—Reshaping, e.g. forming vias
- H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09909—Special local insulating pattern, e.g. as dam around component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
- H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49133—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49204—Contact or terminal manufacturing
Abstract
この電子部品内蔵配線板(1)は、導体パターン層(40)と、導体パターン層(40)に設けられ、フリップチップ実装する電子部品(2)と電気的に接合する接続端子(80)と、導体パターン層(40)上に形成されたソルダーレジスト層(112)と、を備える。そして、このソルダーレジスト層(112)は、導体パターン層(40)上における接続端子(80)の周囲に形成され、導体パターン層(40)上におけるその他の少なくとも一部の領域には形成されていない。このため、接続端子(80)が保護され、導体間の絶縁性が確保される。さらに、ソルダーレジスト層(112)が導体パターン層(40)上の全面に形成されていないため、基板の反りを低減させることが可能となる。
Description
本発明は、半導体素子等の電子部品を内部に収容した電子部品内蔵配線板に関する。
近年、電子機器の高性能化、小型化が進展し、それと共に、電子機器の内部に実装される配線板の高機能化、高集積化の要請は益々高くなってきている。
これに対し、ICチップ等の電子部品を配線板内に収容する(内蔵する)技術が種々提案されている(例えば、特許文献1で開示される多層配線基板など)。
特許文献1で開示されるように、電子部品を配線板に内蔵することにより、多層配線板の高機能化と高密度化とが可能となる。つまり、電子部品を内部に収納することで、表層の実装領域に他の電子部品等を実装することが可能となり、高機能化が可能となる。
また、電子部品を内蔵することにより、多層配線板自体を小さくすることも可能となり、従来の多層配線板と比較して、回路を高密度化することができる。さらに、配線長を減少させ得るため、性能向上も期待できる。
特開2004−7006号公報
ところで、配線板の製造プロセスにおいて、半田の付着防止、導体間の絶縁性の維持、導体の保護などの目的から、形成した導体パターン上にソルダーレジストをコーティングすることは周知である。特に、ファインピッチ化のため、内蔵される電子部品と電気的に接続させるための接続端子を含む導体パターン層は、ソルダーレジストで保護されるのが望ましい。
一方、ソルダーレジストを構成する材料(絶縁性樹脂)の熱膨張率は、導体パターンを構成する金属の熱膨張率より高い。したがって、上記の接続端子が形成された導体パターン層において、全面にソルダーレジストが形成されると、両者の熱膨張率の違いから配線板に反りが発生してしまうおそれがある。
本発明は、上記従来の問題に鑑みてなされたものであり、ファインピッチ化が図れると共に、反りの発生を防止でき、接続信頼性等の品質に優れる電子部品内蔵配線板及びその製造方法を提供することを目的とする。
本発明に係る電子部品内蔵配線板は、
電子部品をフリップチップ実装にて内蔵した電子部品内蔵配線板であって、
導体パターン層と、
該導体パターン層に設けられ、前記電子部品と電気的に接合する接続端子と、
前記導体パターン層上に形成されたソルダーレジスト層と、を備え、
前記ソルダーレジスト層は、前記導体パターン層上における前記接続端子の周囲に形成され、前記導体パターン層上におけるその他の少なくとも一部の領域には、形成されていない、ことを特徴とする。
電子部品をフリップチップ実装にて内蔵した電子部品内蔵配線板であって、
導体パターン層と、
該導体パターン層に設けられ、前記電子部品と電気的に接合する接続端子と、
前記導体パターン層上に形成されたソルダーレジスト層と、を備え、
前記ソルダーレジスト層は、前記導体パターン層上における前記接続端子の周囲に形成され、前記導体パターン層上におけるその他の少なくとも一部の領域には、形成されていない、ことを特徴とする。
好ましくは、前記接続端子は、前記導体パターン層と異なる金属で前記導体パターン層上に形成される接合層を含む。
前記接合層は半田で構成されていてもよい。
好ましくは、前記ソルダーレジスト層は、前記導体パターン層における前記接続端子の形成領域の少なくとも一部分を覆っている。
好ましくは、前記電子部品は絶縁材で覆われており、該絶縁材にはスルーホール導体が形成されている。
この場合、前記導体パターン層は、前記絶縁材の表面から突出しない状態で形成されていてもよい。
前記導体パターン層の表面が粗化されていてもよい。
また、本発明に係る電子部品内蔵配線板の製造方法は、
支持体上に金属箔が配置された積層基材における前記金属箔上に、導体パターン層を形成する工程と、
前記導体パターン層上の一部の領域に、所定の開口部を設けたソルダーレジスト層を形成する工程と、
前記ソルダーレジスト層の開口部に対応する前記導体パターン層上に接合層を設けることで、接続端子を形成する工程と、
前記積層基材上に、前記電子部品を該電子部品の回路形成面と前記接続端子の形成面とが向かい合うように配置し、前記電子部品と前記接続端子とを電気的に接続する工程と、
前記実装後の電子部品を絶縁材で被覆する工程と、
前記支持体を除去する工程と、
露出している前記金属箔を除去する工程と、を有する、ことを特徴とする。
支持体上に金属箔が配置された積層基材における前記金属箔上に、導体パターン層を形成する工程と、
前記導体パターン層上の一部の領域に、所定の開口部を設けたソルダーレジスト層を形成する工程と、
前記ソルダーレジスト層の開口部に対応する前記導体パターン層上に接合層を設けることで、接続端子を形成する工程と、
前記積層基材上に、前記電子部品を該電子部品の回路形成面と前記接続端子の形成面とが向かい合うように配置し、前記電子部品と前記接続端子とを電気的に接続する工程と、
前記実装後の電子部品を絶縁材で被覆する工程と、
前記支持体を除去する工程と、
露出している前記金属箔を除去する工程と、を有する、ことを特徴とする。
前記接合層は前記導体パターン層と異なる金属からなるのが好ましい。
この場合、前記接合層を半田で形成してもよい。
前記電子部品を前記絶縁材で被覆した後、前記絶縁材に貫通孔を設け、スルーホール導体を形成する工程をさらに有してもよい。
前記導体パターン層を電解めっきで形成してもよい。
前記導体パターン層の形成後、前記ソルダーレジスト層を形成する前に、前記導体パターン層の表面を粗化する工程をさらに有してもよい。
前記電子部品の実装後、前記接続端子の周りに絶縁性樹脂を充填する工程をさらに有してもよい。
また、上記両発明において、前記電子部品には、前記接続端子と接合させるためのバンプが形成されていることが望ましい。その場合、前記バンプは、回路形成面に格子状に配置(いわゆる、エリアアレイ型)されていてもよいし、回路形成面の端部に配置(いわゆる、ペリフェラル型)されていてもよい。
本発明によれば、ファインピッチ化が図れると共に、反りの発生を防止でき、接続信頼性等の品質に優れる電子部品内蔵配線板を提供できる。
1 電子部品内蔵配線板
2 電子部品
3 絶縁材
4 アンダーフィル材
5 充填樹脂
20 バンプ
40、50、60、70 導体パターン
80 接続端子
81 パッド
82 接合層
90 スルーホール導体
91 第1の内層のスルーホールランド
92 第2の内層のスルーホールランド
93 第1の外層のスルーホールランド
94 第2の外層のスルーホールランド
112 ソルダーレジスト層
2 電子部品
3 絶縁材
4 アンダーフィル材
5 充填樹脂
20 バンプ
40、50、60、70 導体パターン
80 接続端子
81 パッド
82 接合層
90 スルーホール導体
91 第1の内層のスルーホールランド
92 第2の内層のスルーホールランド
93 第1の外層のスルーホールランド
94 第2の外層のスルーホールランド
112 ソルダーレジスト層
以下、本発明の実施形態に係る電子部品内蔵配線板及びその製造方法について、図面を参照して説明する。
図4Fは、本実施形態に係る電子部品内蔵配線板1の概略断面図である。この電子部品内蔵配線板1は、例えば、多層プリント配線板のコア基板等として使用される。
電子部品内蔵配線板1は、電子部品2と、絶縁材3と、アンダーフィル材4と、充填樹脂5と、内層の導体パターン40、50と、ソルダーレジスト層112と、外層の導体パターン60、70と、接続端子80と、スルーホール導体90と、からなる。
電子部品2は、フリップチップであり、エリアアレイ型に配列した複数のバンプ20を有している。バンプ20は、例えば、厚さ約30μmの金スタッドバンプである。
絶縁材3は、ガラス繊維、アラミド繊維等の補強材にエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、ビスマレイミド‐トリアジン樹脂(BT樹脂)、フェノール樹脂等の樹脂を含浸させてなる板材であり、本実施形態では、プリプレグで構成される。
アンダーフィル材4は、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂であり、電子部品2の固定強度を確保すると共に、電子部品2と絶縁材(例えば、絶縁材3や充填樹脂5)との熱膨張率のギャップによって発生する歪みを吸収する役割を担う。 アンダーフィル材4は、熱硬化性樹脂と40〜90wt%の無機フィラーからなることが好ましい。また、フィラーのサイズ(平均粒径)は0.1〜3.0μmであることが好ましい。
充填樹脂5は、熱硬化性樹脂と無機フィラーとからなることが好ましい。無機フィラーには、たとえば、Al2O3、MgO、BN、AlNまたはSiO2などを用いることができる。熱硬化性樹脂には、たとえば、耐熱性が高いエポキシ樹脂、フェノール樹脂またはシアネート樹脂が好ましく、この中でも、耐熱性が優れるエポキシ樹脂が特に好ましい。
ソルダーレジスト層112は、例えば、アクリル−エポキシ系樹脂を用いた感光性樹脂、エポキシ樹脂を主体とした熱硬化性樹脂、紫外線硬化型の樹脂等を材料として、スクリーン印刷、スプレーコーティング、ロールコーティング等で形成することができる。あるいは、アクリル−エポキシ系樹脂を用いた感光性ドライフィルムを真空ラミネート等することで形成してもよい。
アンダーフィル材4は、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂であり、電子部品2の固定強度を確保すると共に、電子部品2と絶縁材(例えば、絶縁材3や充填樹脂5)との熱膨張率のギャップによって発生する歪みを吸収する役割を担う。 アンダーフィル材4は、熱硬化性樹脂と40〜90wt%の無機フィラーからなることが好ましい。また、フィラーのサイズ(平均粒径)は0.1〜3.0μmであることが好ましい。
充填樹脂5は、熱硬化性樹脂と無機フィラーとからなることが好ましい。無機フィラーには、たとえば、Al2O3、MgO、BN、AlNまたはSiO2などを用いることができる。熱硬化性樹脂には、たとえば、耐熱性が高いエポキシ樹脂、フェノール樹脂またはシアネート樹脂が好ましく、この中でも、耐熱性が優れるエポキシ樹脂が特に好ましい。
ソルダーレジスト層112は、例えば、アクリル−エポキシ系樹脂を用いた感光性樹脂、エポキシ樹脂を主体とした熱硬化性樹脂、紫外線硬化型の樹脂等を材料として、スクリーン印刷、スプレーコーティング、ロールコーティング等で形成することができる。あるいは、アクリル−エポキシ系樹脂を用いた感光性ドライフィルムを真空ラミネート等することで形成してもよい。
銅等からなる導体パターン40は、電子部品内蔵配線板1の第1面側(電子部品2の回路形成面と対向する側)の内部(以下、第1の内層という。)に形成されている。導体パターン40の厚みは約15μmである。導体パターン40の一部は、接続端子80を構成するパッド81やスルーホール導体90に接続している第1の内層のスルーホールランド91として使用される。
銅等からなる導体パターン50は、電子部品内蔵配線板1の第2面(第1面と反対側の主面)の内側(以下、第2の内層という。)に形成され、その一部が、スルーホール導体90に接続している第2の内層のスルーホールランド92となる。導体パターン50の厚さは、約15μmである。第1の内層のスルーホールランド91と第2の内層のスルーホールランド92は、スルーホール導体90を介して電気的に接続している。
銅等からなる導体パターン60は、電子部品内蔵配線板1の第1面上(以下、第1の外層という。)に形成されていて、その一部が、スルーホール導体90に接続している第1の外層のスルーホールランド93となる。導体パターン60の厚さは、約20μmである。
銅等からなる導体パターン70は、電子部品内蔵配線板1の第2面上(以下、第2の外層という。)に形成されていて、その一部が、スルーホール導体90に接続している第2の外層のスルーホールランド94となる。導体パターン70の厚さは、約20μmである。
接続端子80は、電子部品2のバンプ20と電気的に接続するための端子であり、パッド81と、接合層82とから構成される。パッド81の厚さは約15μmであり、接合層82の厚さは約15μmである。
接合層82は、パッド81上(即ち、導体パターン40上)にパッド81とは異なる金属で形成される。例えば、半田、錫、ニッケル、金などの金属、あるいは、それらの合金などを用いた電解めっき等により接合層82を形成してもよいし、半田ペーストを印刷し、リフローを行うことで形成してもよい。あるいは、これらを組み合わせることで、接合層82を複数の層で構成してもよい。但し、接合層82の最表層部は半田からなることが好ましい。
接合層82は、パッド81上(即ち、導体パターン40上)にパッド81とは異なる金属で形成される。例えば、半田、錫、ニッケル、金などの金属、あるいは、それらの合金などを用いた電解めっき等により接合層82を形成してもよいし、半田ペーストを印刷し、リフローを行うことで形成してもよい。あるいは、これらを組み合わせることで、接合層82を複数の層で構成してもよい。但し、接合層82の最表層部は半田からなることが好ましい。
以上にように構成される電子部品内蔵配線板1は、ソルダーレジスト層112が導体パターン層の全面ではなく部分的に形成されている点に特徴を有する。以下、図1A〜図4Eを参照して、電子部品内蔵配線板1の製造方法を説明する。
(1)接続端子80の形成工程(図1A〜図1H)
先ず、図1Aに示す支持基材100を準備する。支持基材100は、銅箔101と、銅からなるキャリア102とを接着剤(剥離層)を使って剥離(分離)可能に接着した、いわゆるキャリア付き銅箔である。ここで、銅箔101の厚さは、約5μmであり、キャリア102の厚さは、約70μmである。なお、キャリア102として、銅に限らず、絶縁材なども採用できる。
先ず、図1Aに示す支持基材100を準備する。支持基材100は、銅箔101と、銅からなるキャリア102とを接着剤(剥離層)を使って剥離(分離)可能に接着した、いわゆるキャリア付き銅箔である。ここで、銅箔101の厚さは、約5μmであり、キャリア102の厚さは、約70μmである。なお、キャリア102として、銅に限らず、絶縁材なども採用できる。
次に、支持基材100の銅箔101上に、電子部品2を実装するための接続端子80をアディティブ法を用いて形成する。
なお、接続端子80をアディティブ法で形成する前に、図1Bに示すように、第1の下地層110として、ニッケル等の金属を、無電解めっき、電解めっき、スパッタリング等の方法で支持基材100の銅箔101上の全面に厚さが約1μmとなるように形成する。 これによって、エッチングによる侵食を防止でき、ファインパターンを形成することができる。
なお、接続端子80をアディティブ法で形成する前に、図1Bに示すように、第1の下地層110として、ニッケル等の金属を、無電解めっき、電解めっき、スパッタリング等の方法で支持基材100の銅箔101上の全面に厚さが約1μmとなるように形成する。 これによって、エッチングによる侵食を防止でき、ファインパターンを形成することができる。
また、本実施形態のように、ソルダーレジスト層112を形成する場合には、図1Bに示すように、第2の下地層111として、チタン等の金属を、無電解めっき、スパッタリング等の方法で第1の下地層110上の全面に厚さが約0.1μmとなるように形成する。これによってソルダーレジスト層112との密着性が向上するという効果が得られる。
ここで、アディティブ法とは、めっきレジストパターンの非形成部分にめっきを成長させた後、めっきレジストを除去することにより導体パターンを形成する手法をいう。
以下、このアディティブ法を用いた接続端子80の形成について、具体的に説明する。
ここで、アディティブ法とは、めっきレジストパターンの非形成部分にめっきを成長させた後、めっきレジストを除去することにより導体パターンを形成する手法をいう。
以下、このアディティブ法を用いた接続端子80の形成について、具体的に説明する。
図1Bの基板の第2の下地層111上にドライフィルム状の感光性レジスト103をラミネートする(図1C参照)。そして、ラミネートした感光性レジスト103にマスクフィルムを密着させ、紫外線で露光し、アルカリ水溶液で現像する。その結果、導体パターン40に相当する部分のみが開口しためっきレジスト層104が形成される(図1D参照)。
続いて、図1Dの基板を水洗し、乾燥させた後、電解銅めっきを行い、厚さ約15μmの銅めっき層105を形成する(図1E参照)。
そして、めっきレジスト層104を剥離することで、導体パターン40及びパッド81が形成された基板(図1F参照)が得られる。
それから、図1Fの基板表面に、液状又はドライフィルム状の感光性レジスト(ソルダーレジスト)を塗布又はラミネートして、厚さ約20μmのソルダーレジスト層を形成する。そして、所定のパターンが形成されたマスクフィルムをソルダーレジスト層の表面に密着させ、紫外線で露光し、アルカリ水溶液で現像する。
そして、めっきレジスト層104を剥離することで、導体パターン40及びパッド81が形成された基板(図1F参照)が得られる。
それから、図1Fの基板表面に、液状又はドライフィルム状の感光性レジスト(ソルダーレジスト)を塗布又はラミネートして、厚さ約20μmのソルダーレジスト層を形成する。そして、所定のパターンが形成されたマスクフィルムをソルダーレジスト層の表面に密着させ、紫外線で露光し、アルカリ水溶液で現像する。
その結果、図1Fの基板表面にソルダーレジスト層112が形成される(図1G参照)。図6は、図1Gの基板の一部分を示す平面図である。図6に示すように、ソルダーレジスト層112は、図1Gの基板表面における電子部品2の回路形成面に対応する領域に形成される。そして、ソルダーレジスト層112には、各パッド81の表面を露出させるための開口部61が複数設けられている。より厳密には、ソルダーレジスト層112の開口部61によって各パッド81の表面全域は露出されず、各パッド81上の少なくとも一部は、ソルダーレジスト層112で覆われている。
続いて、パッド81上に接合層82を形成する(図1H参照)。本実施形態では、接合層82は、半田ペーストを印刷し、リフローを行うことで形成される。
この際、上述したように、ソルダーレジスト層112がパッド81の周りに形成されているため、パッド81以外の部分への半田の流出を防止でき、パッド81上に均一で嵩高い接合層82を形成することが容易となる。
以上のようにして、電子部品2のバンブ20と接合させるための接続端子80が得られる。
この際、上述したように、ソルダーレジスト層112がパッド81の周りに形成されているため、パッド81以外の部分への半田の流出を防止でき、パッド81上に均一で嵩高い接合層82を形成することが容易となる。
以上のようにして、電子部品2のバンブ20と接合させるための接続端子80が得られる。
(2)電子部品2の実装工程(図2A、図2B)
続いて、図1Hの基板上に電子部品2をフェースダウン方式にて載置し、電子部品2のバンプ20と接続端子80とを接合して、実装する(図2A参照)。
上述したように、接合層82は、均一かつ嵩高く形成されているため、電子部品2のバンプ20と接続端子80との接続信頼性が確保できる。
電子部品2の実装後、電子部品2と基板との間に生じる空隙に、アンダーフィル材4を充填する(図2B参照)。
アンダーフィル材4は、上述したように、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂である。
続いて、図1Hの基板上に電子部品2をフェースダウン方式にて載置し、電子部品2のバンプ20と接続端子80とを接合して、実装する(図2A参照)。
上述したように、接合層82は、均一かつ嵩高く形成されているため、電子部品2のバンプ20と接続端子80との接続信頼性が確保できる。
電子部品2の実装後、電子部品2と基板との間に生じる空隙に、アンダーフィル材4を充填する(図2B参照)。
アンダーフィル材4は、上述したように、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂である。
(3)積層工程(図3A〜図3C)
続いて、絶縁材30aと、絶縁材30bとを図2Bの基板における電子部品2の実装面上に載置する(図3A参照)。絶縁材30a、30bは、ガラス布等の補強材に樹脂を含浸させてなる板材(本実施形態では、プリプレグ)である。絶縁材30aは、電子部品2の形状に合わせてくり貫き加工が施されており、電子部品2をその実装面に対して平行な方向で囲むような態様で載置される。くり貫き加工には、打ち抜き加工法(パンチング)が好適である。尚、メカニカルドリルやレーザ等を用いてもよい。
一方、絶縁材30bは、くり貫き加工が施されておらずシート状であり、絶縁材30a上及び電子部品2のバンプ20形成面と反対面上に載置される。
続いて、絶縁材30aと、絶縁材30bとを図2Bの基板における電子部品2の実装面上に載置する(図3A参照)。絶縁材30a、30bは、ガラス布等の補強材に樹脂を含浸させてなる板材(本実施形態では、プリプレグ)である。絶縁材30aは、電子部品2の形状に合わせてくり貫き加工が施されており、電子部品2をその実装面に対して平行な方向で囲むような態様で載置される。くり貫き加工には、打ち抜き加工法(パンチング)が好適である。尚、メカニカルドリルやレーザ等を用いてもよい。
一方、絶縁材30bは、くり貫き加工が施されておらずシート状であり、絶縁材30a上及び電子部品2のバンプ20形成面と反対面上に載置される。
絶縁材30a、30bの載置後、絶縁材30b上に、導体パターン50が形成された基板500を、導体パターン50の形成面を絶縁材30b側に向けて積層する(図3B、図3C参照)。この積層方式として、例えば、オートクレーブ方式やハイドロプレス方式等を用いることができる。
基板500の製造方法について簡単に説明する。先ず、支持基材100と同様の構成の支持基材(厚さ約5μmの銅箔501と、厚さ約70μmのキャリア502とから構成される。)を準備する。そして、かかる支持基材上にドライフィルム状の感光性レジストをラミネートする。それから、ラミネートした感光性レジストに所定のパターンが形成されたマスクフィルムを密着させ、露光・現像することで、導体パターン50に相当する部分のみが開口しためっきレジスト層が形成される。
そして、めっきレジスト層形成後の基板を水洗乾燥した後、電解ニッケルめっき等を行って、厚さ約1μmの下地層503を形成する。それから、さらに電解銅めっきを行い、下地層503上に、厚さ約15μmの銅めっき層を形成する。そして、めっきレジスト層を除去し、水洗乾燥すると、導体パターン50が形成された基板500が得られる。
そして、めっきレジスト層形成後の基板を水洗乾燥した後、電解ニッケルめっき等を行って、厚さ約1μmの下地層503を形成する。それから、さらに電解銅めっきを行い、下地層503上に、厚さ約15μmの銅めっき層を形成する。そして、めっきレジスト層を除去し、水洗乾燥すると、導体パターン50が形成された基板500が得られる。
上記積層の際、加圧されることで、絶縁材30aと、絶縁材30bとが融合し、図3Cに示すように、絶縁材3が形成される。また、その際、絶縁材30a、30bから樹脂成分が流出し、電子部品2と、絶縁材30a、30bとの間に生じる空隙部が、充填樹脂5で充填される。
(4)後工程(図4A〜図4E)
続いて、図3Cの基板からキャリア102と、キャリア502とを剥離(分離)し、図4Aの基板を得る。そして、メカニカルドリル等を用いた既知の穴あけ工法により、図4Aの基板に貫通孔106をあける(図4B参照)。貫通孔106の形成後、図4Bの基板に無電解銅めっきを施し、両主面上および貫通孔106の内壁に銅めっき層113を形成する(図4C参照)。
そして、図4Cの基板の両主面上に、ドライフィルム状の感光性レジストをラミネートし、該感光性レジストにマスクフィルムを密着させ、露光・現像を行う。そうすると、導体パターン60に相当する部分のみが開口しためっきレジスト層107と、導体パターン70に相当する部分のみが開口しためっきレジスト層108が形成される(図4D参照)。
続いて、図3Cの基板からキャリア102と、キャリア502とを剥離(分離)し、図4Aの基板を得る。そして、メカニカルドリル等を用いた既知の穴あけ工法により、図4Aの基板に貫通孔106をあける(図4B参照)。貫通孔106の形成後、図4Bの基板に無電解銅めっきを施し、両主面上および貫通孔106の内壁に銅めっき層113を形成する(図4C参照)。
そして、図4Cの基板の両主面上に、ドライフィルム状の感光性レジストをラミネートし、該感光性レジストにマスクフィルムを密着させ、露光・現像を行う。そうすると、導体パターン60に相当する部分のみが開口しためっきレジスト層107と、導体パターン70に相当する部分のみが開口しためっきレジスト層108が形成される(図4D参照)。
次に、図4Dの基板を水洗し、乾燥させた後、電解銅めっきを行い、めっきレジスト層107及び108を除去する。すると、図4Eに示すように、銅めっき膜109と、スルーホール導体90が形成される。そして、図4Eの基板の両主面上の不要な銅めっき層113、銅箔101及び銅箔501を銅を選択的にエッチングできるエッチング液を用いて除去する。続いて、ニッケル、チタン等の銅とは異なる金属を選択的にエッチングできるエッチング液を用いて、第1の下地層110及び第2の下地層111を除去する。
これにより、導体パターン60(第1の外層のスルーホールランド93)と、導体パターン70(第2の外層のスルーホールランド94)とが形成された図4Fに示す電子部品内蔵配線板1が得られる。
第1の下地層110及び第2の下地層111のエッチング除去の際、銅とは異なる金属を選択的にエッチングできるエッチング液を用いるため、導体パターン40はエッチングの影響を受けず保護される。
さらに、パッド81は、ソルダーレジスト層112に埋設され、その表面から突出していないので、エッチング時のパターン細りが起きにくく、ファインパターンが維持できる。
これにより、導体パターン60(第1の外層のスルーホールランド93)と、導体パターン70(第2の外層のスルーホールランド94)とが形成された図4Fに示す電子部品内蔵配線板1が得られる。
第1の下地層110及び第2の下地層111のエッチング除去の際、銅とは異なる金属を選択的にエッチングできるエッチング液を用いるため、導体パターン40はエッチングの影響を受けず保護される。
さらに、パッド81は、ソルダーレジスト層112に埋設され、その表面から突出していないので、エッチング時のパターン細りが起きにくく、ファインパターンが維持できる。
以上のようにして製造された電子部品内蔵配線板1は、以下のような優れた特徴を有する。
(1)電子部品2を収容(内蔵)しているため、表層の実装領域に他の電子部品等を実装することが可能となり、高機能化が可能となる。また、内蔵する電子部品をフリップチップ実装することで、薄型化(小型化)が図れる。
(2)また、(a)予め、支持基材100上に電子部品実装用の接続端子80を形成しておくこと、(b)支持基材100の厚みが大きい(約75μm)こと、(c)導体パターン40及び接続端子80をアディティブ法にて形成すること、等により、導体パターン40及び接続端子80をファインピッチ(例えば、50μm)で形成することが可能となる。また、支持基材100のキャリア102は、剥離により容易に除去されるため、不要の金属層を除去する際、接続端子80に加わるおそれのあるダメージを極力低減できる。さらに、形成した接続端子80及び導体パターン40は、後工程においてエッチング等されないため、形成時のパターン形状が保持される。したがって、パターン精度の向上が図れる。
(3)また、収容される電子部品2は、アンダーフィル材4、絶縁材3により、被覆され、封止されているため、固定強度が高い。このため、電子部品内蔵配線板1をコア基板としたビルトアップ等の多層化工程において、ハンドリングが容易となり、また、エッチング等が行われても、電子部品2に与える影響を極力防止できる。
(4)また、電子部品内蔵配線板1は、絶縁材料(アンダーフィル材4及び絶縁材3)が、電子部品2をその実装面における下方向及び上方向で挟み込んだ態様の構造(対称構造)を有している。かかる対称構造にすると、ストレス(熱、振動衝撃、落下衝撃等)による応力が緩和でき、反りに対する耐性が確保できる。
さらに、電子部品内蔵配線板1の第1面上及び第2面上に、それぞれ、導体パターン60及び導体パターン70が形成されているため、反りに対する耐性はより一層高いものとなる。
さらに、電子部品内蔵配線板1の第1面上及び第2面上に、それぞれ、導体パターン60及び導体パターン70が形成されているため、反りに対する耐性はより一層高いものとなる。
(5)また、導体パターン40の形成層において、接続端子80の周りをソルダーレジスト層112でコーティングしているため、不必要な部分に半田が付かず、接続端子80が保護され、導体間の絶縁性が確保される。さらに、導体パターン40の形成層において、ソルダーレジスト層112が全面に形成されておらず、非形成部が設けられている。つまり、熱膨張率の高いソルダーレジストの形成領域を必要不可欠な領域のみに制限している。このため、基板の反りを低減させることが可能となる。
図5Fは、図4Fの電子部品内蔵配線板1をコア基板として使用した多層配線板600の概略断面図である。この多層配線板600の製造方法について、図5A〜図5Eを参照して簡単に説明する。
先ず、図4Fの電子部品内蔵配線板1の両主面上(第1面及び第2面上)に、ガラス布等の補強材に樹脂を含浸させてなるシート状の板材(本実施形態では、プリプレグ)を載置し、さらに、その上に圧延銅箔あるいは電解銅箔を載置し、加熱圧着する。その結果、厚さ約40μmの絶縁層601、602と、厚さ約12μmの銅箔610、611が形成される(図5A参照)。
その際、第1の外層のスルーホールランド93及び第2の外層のスルーホールランド94によって押し退けられる樹脂量と、スルーホール導体90の内部(空洞)に入り込む樹脂量とが相殺される。したがって、絶縁層601及び602の表面は平坦化される。
その際、第1の外層のスルーホールランド93及び第2の外層のスルーホールランド94によって押し退けられる樹脂量と、スルーホール導体90の内部(空洞)に入り込む樹脂量とが相殺される。したがって、絶縁層601及び602の表面は平坦化される。
続いて、炭酸ガス(CO2)レーザやUV−YAGレーザ等により、図5Aの基板の両主面の所定箇所にレーザバイア(ブラインドホール)612、613を形成する(図5B参照)。
そして、図5Bの基板において、全面に無電解銅めっきを行って、両主面上並びにレーザバイア612及び613の内面に銅めっき層620を形成する(図5C参照)。
それから、めっきレジスト層621、622を形成した後(図5D参照)、電解銅めっきを行い、バイア603、604と、銅めっき層614、615を形成する(図5E参照)。
そして、図5Eの基板において、めっきレジスト層621、622を除去し、両主面上の不要な銅箔610、611と、銅めっき層620をエッチングして除去すると、導体パターン605、606が形成された多層配線板600が得られる(図5F参照)。
そして、図5Bの基板において、全面に無電解銅めっきを行って、両主面上並びにレーザバイア612及び613の内面に銅めっき層620を形成する(図5C参照)。
それから、めっきレジスト層621、622を形成した後(図5D参照)、電解銅めっきを行い、バイア603、604と、銅めっき層614、615を形成する(図5E参照)。
そして、図5Eの基板において、めっきレジスト層621、622を除去し、両主面上の不要な銅箔610、611と、銅めっき層620をエッチングして除去すると、導体パターン605、606が形成された多層配線板600が得られる(図5F参照)。
尚、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
例えば、ソルダーレジスト層112の形成態様は、図6に示すものに限られない。例えば、電子部品2のバンプ20が、ペリフェラル型に配列されている場合では、図7に示すように、ソルダーレジスト層112の開口部61を矩形枠状にしてもよい。
この場合、図8に示すように、各パッド81間の領域をソルダーレジスト層112で覆ってもよいし、図9に示すように、電子部品2の回路形成面に対応する領域の中央部に非形成領域を設けてもよい。
また、ソルダーレジスト層と導体パターン層との密着性を向上させるために、ソルダーレジスト層の形成前に、導体パターン層の表面を黒化処理、化学エッチング処理(CZ処理)等の表面粗化法によって、粗化してもよい。
また、上記実施形態の多層配線板600は、電子部品内蔵配線板1の両主面に、絶縁層601、602と導体パターン605、606からなる層をそれぞれ1層ずつ積層しているが、かかる構成に限定されない。即ち、2層以上積層しても構わないし、両主面において、積層数が異なっていてもよい。さらには、片側の主面のみに積層してもよい。
本出願は、2008年11月6日にされた、米国仮特許出願61/112035に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照して取り込むものとする。
本発明に係る技術は、電子部品を内部に収容する配線板に広く適用可能である。
Claims (18)
- 電子部品をフリップチップ実装にて内蔵した電子部品内蔵配線板であって、
導体パターン層と、
該導体パターン層に設けられ、前記電子部品と電気的に接合する接続端子と、
前記導体パターン層上に形成されたソルダーレジスト層と、を備え、
前記ソルダーレジスト層は、前記導体パターン層上における前記接続端子の周囲に形成され、前記導体パターン層上におけるその他の少なくとも一部の領域には、形成されていない、
ことを特徴とする電子部品内蔵配線板。 - 前記接続端子は、前記導体パターン層と異なる金属で前記導体パターン層上に形成される接合層を含む、
ことを特徴とする請求項1に記載の電子部品内蔵配線板。 - 前記接合層は半田からなる、
ことを特徴とする請求項2に記載の電子部品内蔵配線板。 - 前記ソルダーレジスト層は、前記導体パターン層における前記接続端子の形成領域の少なくとも一部分を覆っている、
ことを特徴とする請求項1に記載の電子部品内蔵配線板。 - 前記電子部品は絶縁材で覆われており、該絶縁材にはスルーホール導体が形成されている、
ことを特徴とする請求項1に記載の電子部品内蔵配線板。 - 前記導体パターン層は、前記絶縁材の表面から突出していない、
ことを特徴とする請求項5に記載の電子部品内蔵配線板。 - 前記電子部品には、前記接続端子と接合させるためのバンプが形成されている、
ことを特徴とする請求項1に記載の電子部品内蔵配線板。 - 前記導体パターン層の表面が粗化されている、
ことを特徴とする請求項1に記載の電子部品内蔵配線板。 - 前記電子部品のバンプは、回路形成面の端部に配置されている、
ことを特徴とする請求項7に記載の電子部品内蔵配線板。 - 支持体上に金属箔が配置された積層基材における前記金属箔上に、導体パターン層を形成する工程と、
前記導体パターン層上の一部の領域に、所定の開口部を設けたソルダーレジスト層を形成する工程と、
前記ソルダーレジスト層の開口部に対応する前記導体パターン層上に接合層を設けることで、接続端子を形成する工程と、
前記積層基材上に、前記電子部品を該電子部品の回路形成面と前記接続端子の形成面とが向かい合うように配置し、前記電子部品と前記接続端子とを電気的に接続する工程と、
前記実装後の電子部品を絶縁材で被覆する工程と、
前記支持体を除去する工程と、
露出している前記金属箔を除去する工程と、を有する、
ことを特徴とする電子部品内蔵配線板の製造方法。 - 前記接合層は前記導体パターン層と異なる金属からなる、
ことを特徴とする請求項10に記載の電子部品内蔵配線板の製造方法。 - 前記接合層は半田からなる、
ことを特徴とする請求項11に記載の電子部品内蔵配線板の製造方法。 - 前記電子部品を前記絶縁材で被覆した後、前記絶縁材に貫通孔を設け、スルーホール導体を形成する工程をさらに有する、
ことを特徴とする請求項10に記載の電子部品内蔵配線板の製造方法。 - 前記導体パターン層は、電解めっきにより形成される、
ことを特徴とする請求項10に記載の電子部品内蔵配線板の製造方法。 - 前記電子部品には、前記接続端子と接合させるためのバンプが形成されている、
ことを特徴とする請求項10に記載の電子部品内蔵配線板の製造方法。 - 前記導体パターン層の形成後、前記ソルダーレジスト層を形成する前に、前記導体パターン層の表面を粗化する工程をさらに有する、
ことを特徴とする請求項10に記載の電子部品内蔵配線板の製造方法。 - 前記電子部品の実装後、前記接続端子の周りに絶縁性樹脂を充填する工程をさらに有する、
ことを特徴とする請求項10に記載の電子部品内蔵配線板の製造方法。 - 前記電子部品のバンプは、回路形成面の端部に配置されている、
ことを特徴とする請求項15に記載の電子部品内蔵配線板の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11203508P | 2008-11-06 | 2008-11-06 | |
US61/112,035 | 2008-11-06 | ||
PCT/JP2009/054585 WO2010052942A1 (ja) | 2008-11-06 | 2009-03-10 | 電子部品内蔵配線板及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2010052942A1 true JPWO2010052942A1 (ja) | 2012-04-05 |
Family
ID=42130045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010536708A Pending JPWO2010052942A1 (ja) | 2008-11-06 | 2009-03-10 | 電子部品内蔵配線板及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20100108371A1 (ja) |
JP (1) | JPWO2010052942A1 (ja) |
CN (1) | CN102132639A (ja) |
WO (1) | WO2010052942A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009032895B4 (de) | 2009-07-10 | 2016-06-23 | Chevita Tierarzneimittel-Gesellschaft M.B.H. | Zusammensetzung und Verfahren zur Prävention und Behandlung von Feuerbrand |
US9570376B2 (en) | 2010-06-29 | 2017-02-14 | General Electric Company | Electrical interconnect for an integrated circuit package and method of making same |
US8653670B2 (en) * | 2010-06-29 | 2014-02-18 | General Electric Company | Electrical interconnect for an integrated circuit package and method of making same |
US8643154B2 (en) * | 2011-01-31 | 2014-02-04 | Ibiden Co., Ltd. | Semiconductor mounting device having multiple substrates connected via bumps |
KR101144610B1 (ko) * | 2011-08-02 | 2012-05-11 | 한국기계연구원 | 투명 전극의 전도성 메쉬 매설 방법 |
US8946072B2 (en) * | 2012-02-02 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | No-flow underfill for package with interposer frame |
JP5998792B2 (ja) * | 2012-09-21 | 2016-09-28 | Tdk株式会社 | 半導体ic内蔵基板及びその製造方法 |
US8766461B1 (en) * | 2013-01-16 | 2014-07-01 | Texas Instruments Incorporated | Substrate with bond fingers |
WO2014118917A1 (ja) * | 2013-01-30 | 2014-08-07 | 株式会社メイコー | 部品内蔵基板の製造方法 |
US9659891B2 (en) | 2013-09-09 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having a boundary structure, a package on package structure, and a method of making |
US9198278B2 (en) * | 2014-02-25 | 2015-11-24 | Motorola Solutions, Inc. | Apparatus and method of miniaturizing the size of a printed circuit board |
US10037941B2 (en) * | 2014-12-12 | 2018-07-31 | Qualcomm Incorporated | Integrated device package comprising photo sensitive fill between a substrate and a die |
WO2017171893A1 (en) * | 2016-04-02 | 2017-10-05 | Intel Corporation | Systems, methods, and apparatuses for implementing an organic stiffener with an emi shield for rf integration |
WO2019154822A1 (en) | 2018-02-06 | 2019-08-15 | Bjoersell Sten | Manufacture of electronic circuits |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58148434A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 電気部品実装基板の製造方法 |
JPS61127671U (ja) * | 1985-01-29 | 1986-08-11 | ||
JPH0247087U (ja) * | 1988-09-27 | 1990-03-30 | ||
JPH0268474U (ja) * | 1988-11-15 | 1990-05-24 | ||
JP2002261449A (ja) * | 2000-12-27 | 2002-09-13 | Matsushita Electric Ind Co Ltd | 部品内蔵モジュール及びその製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08242064A (ja) * | 1995-03-01 | 1996-09-17 | Ibiden Co Ltd | プリント配線板 |
KR100855529B1 (ko) * | 1998-09-03 | 2008-09-01 | 이비덴 가부시키가이샤 | 다층프린트배선판 및 그 제조방법 |
EP1990833A3 (en) * | 2000-02-25 | 2010-09-29 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
JP3916854B2 (ja) * | 2000-06-28 | 2007-05-23 | シャープ株式会社 | 配線基板、半導体装置およびパッケージスタック半導体装置 |
JP3553043B2 (ja) * | 2001-01-19 | 2004-08-11 | 松下電器産業株式会社 | 部品内蔵モジュールとその製造方法 |
JP2002237682A (ja) * | 2001-02-08 | 2002-08-23 | Cmk Corp | 部品実装用凹部を備えた多層プリント配線板及びその製造方法 |
JP3709882B2 (ja) * | 2003-07-22 | 2005-10-26 | 松下電器産業株式会社 | 回路モジュールとその製造方法 |
JP2005129663A (ja) * | 2003-10-22 | 2005-05-19 | Internatl Business Mach Corp <Ibm> | 多層配線基板 |
JP2006310421A (ja) * | 2005-04-27 | 2006-11-09 | Cmk Corp | 部品内蔵型プリント配線板とその製造方法 |
US7640655B2 (en) * | 2005-09-13 | 2010-01-05 | Shinko Electric Industries Co., Ltd. | Electronic component embedded board and its manufacturing method |
KR100935139B1 (ko) * | 2005-09-20 | 2010-01-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 부품 내장 모듈의 제조 방법 및 부품 내장 모듈 |
JP2007214230A (ja) * | 2006-02-08 | 2007-08-23 | Cmk Corp | プリント配線板 |
-
2009
- 2009-03-10 JP JP2010536708A patent/JPWO2010052942A1/ja active Pending
- 2009-03-10 CN CN2009801326496A patent/CN102132639A/zh active Pending
- 2009-03-10 WO PCT/JP2009/054585 patent/WO2010052942A1/ja active Application Filing
- 2009-06-19 US US12/488,177 patent/US20100108371A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58148434A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 電気部品実装基板の製造方法 |
JPS61127671U (ja) * | 1985-01-29 | 1986-08-11 | ||
JPH0247087U (ja) * | 1988-09-27 | 1990-03-30 | ||
JPH0268474U (ja) * | 1988-11-15 | 1990-05-24 | ||
JP2002261449A (ja) * | 2000-12-27 | 2002-09-13 | Matsushita Electric Ind Co Ltd | 部品内蔵モジュール及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN102132639A (zh) | 2011-07-20 |
US20100108371A1 (en) | 2010-05-06 |
WO2010052942A1 (ja) | 2010-05-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010052942A1 (ja) | 電子部品内蔵配線板及びその製造方法 | |
JP4361826B2 (ja) | 半導体装置 | |
JP5649490B2 (ja) | 配線基板及びその製造方法 | |
WO2009118925A1 (ja) | 電子部品内蔵配線板及びその製造方法 | |
US8067695B2 (en) | Wiring board and method of manufacturing the same | |
JP5886617B2 (ja) | 配線基板及びその製造方法、半導体パッケージ | |
JP4057589B2 (ja) | 電子部品搭載基板の製造方法 | |
WO2010038489A1 (ja) | 電子部品内蔵配線板及びその製造方法 | |
JPWO2007126090A1 (ja) | 回路基板、電子デバイス装置及び回路基板の製造方法 | |
US20100139962A1 (en) | Wiring board and method of manufacturing the same | |
US8236690B2 (en) | Method for fabricating semiconductor package substrate having different thicknesses between wire bonding pad and ball pad | |
JPH11233678A (ja) | Icパッケージの製造方法 | |
US20100252304A1 (en) | Wiring board and method of manufacturing the same | |
JP2008300507A (ja) | 配線基板とその製造方法 | |
JP2017108019A (ja) | 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法 | |
JP2011142286A (ja) | 電子部品内蔵型プリント基板およびその製造方法 | |
JP2016063130A (ja) | プリント配線板および半導体パッケージ | |
KR20160032985A (ko) | 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지 | |
JP2007318090A (ja) | 配線基板の製造方法 | |
JP2008124247A (ja) | 部品内蔵基板及びその製造方法 | |
JP2010226075A (ja) | 配線板及びその製造方法 | |
JP5176676B2 (ja) | 部品内蔵基板の製造方法 | |
JP6105316B2 (ja) | 電子装置 | |
KR100908986B1 (ko) | 코어리스 패키지 기판 및 제조 방법 | |
JP2005243850A (ja) | 多層プリント配線基板及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120522 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120723 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130129 |