DE112010004534B4 - Transistor mit body-kontakt und verringerter parasitärer kapazität und verfahren zur herstellung - Google Patents

Transistor mit body-kontakt und verringerter parasitärer kapazität und verfahren zur herstellung Download PDF

Info

Publication number
DE112010004534B4
DE112010004534B4 DE112010004534.8T DE112010004534T DE112010004534B4 DE 112010004534 B4 DE112010004534 B4 DE 112010004534B4 DE 112010004534 T DE112010004534 T DE 112010004534T DE 112010004534 B4 DE112010004534 B4 DE 112010004534B4
Authority
DE
Germany
Prior art keywords
zone
stack
gate
semiconductor
body contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112010004534.8T
Other languages
English (en)
Other versions
DE112010004534T5 (de
Inventor
Antonio L.P. Rotondaro
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112010004534T5 publication Critical patent/DE112010004534T5/de
Application granted granted Critical
Publication of DE112010004534B4 publication Critical patent/DE112010004534B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact

Abstract

Halbleiterstruktur, welche das Folgende umfasst: ein Halbleiter-auf-Isolator-Substrat (12), welches eine Halbleiterschicht umfasst, in der mindestens eine Einheitszone (22) und mindestens eine Body-Kontaktzone (24) angeordnet sind; einen ersten Materialstapel, der in der mindestens einen Einheitszone (22) angeordnet ist, wobei der erste Materialstapel von unten nach oben ein Gate-Dielektrikum (28), eine Metall-Gate-Zone (30) und eine dotierte siliciumhaltige Schicht umfasst, wobei ein metallisches Gate der Metall-Gate-Zone an das Gate-Dielektrikum angrenzt; einen Transistor, der in der mindestens einen Einheitszone angeordnet ist und den ersten Materialstapel umfasst; und einen zweiten Materialstapel, der in der mindestens einen Body-Kontaktzone (24) angeordnet ist, wobei der zweite Materialstapel einen Abschnitt des Gate-Dielektrikums des ersten Materialstapels, der auf einer oberen Fläche der Halbleiterschicht (18) angeordnet ist, und einen Abschnitt des dotierten siliciumhaltigen Materials (34) des ersten Materialstapels in direktem Kontakt mit einer oberen Fläche des Abschnitts des Gate-Dielektrikums umfasst, der sich in der mindestens einen Body-Kontaktzone (24) befindet, wobei ein spezifischer Kapazitätswert des zweiten Materialstapels wenigstens 30% geringer ist als ein spezifischer Kapazitätswert des ersten Materialstapels.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft eine Halbleiterstruktur und ein Verfahren zum Herstellen derselben. Insbesondere betrifft die vorliegende Erfindung einen Halbleiter-auf-Isolator(Silicon-on-Insulator, SOI)-Transistor mit Body-Kontakt und Metall-Gate-Zone, der eine verringerte parasitäre Gate-Kapazität aufweist, und ein Verfahren zur Herstellung desselben.
  • Ein herkömmlicher Transistor weist eine Source-Zone und eine Drain-Zone auf, welche durch eine dazwischen angeordnete Body-Zone getrennt sind. Alle diese Zonen sind eben, und der Betrieb des Transistors wird durch eine Gate-Zone gesteuert. Die Body-Zone ist der Bereich, in welchem Elektron-Defektelektron-Paare erzeugt werden, welche ermöglichen, dass zwischen der Source-Zone und der Drain-Zone unterhalb einer Gate-Zone Strom fließt. Durch Kontaktieren der Body-Zone kann eine Ladung aufgebracht werden, welche die Spannungen verändert, bei welchen der Transistor eingeschaltet wird. Dies wird oft als Einstellung der Schwellenspannung bezeichnet, da mit dieser Technik die Einschaltspannung der Einheit eingestellt wird.
  • Bei der Halbleiter-auf-Isolator(SOI)-Technologie wird eine Schicht eines Halbleitermaterials, typischerweise Silicium, eingesetzt, welche über einer Isolierungsschicht auf einem tragenden Wafer angeordnet ist. Typischerweise umfasst die SOI-Struktur eine Dünnschicht aus kristallinem Silicium auf einer vergrabenen Siliciumoxidschicht auf einem kristallinen Siliciumsubstrat. Die SOI-Technologie ermöglicht bestimmte Leistungsvorteile, wie zum Beispiel die Verringerung der parasitären Kapazität, welche in der Halbleiterindustrie von Vorteil ist.
  • In einem Nicht-SOI-Transistor ist die Body-Zone automatisch kontaktiert, weil sie einen Teil desselben Halbleiter-Wafers bildet, auf welchem alle Einheiten angeordnet sind, und ist entweder durch einen Kontakt zur Rückseite des Chips geerdet, so dass die Body-Zonen aller Einheiten geerdet sind, oder über eine N-Wanne mit der Spannungsversorgung verbunden. In einem SOI-Wafer ist die Body-Zone des Transistors jedoch durch die vergrabene Isolierungsschicht von allen Einheiten getrennt, die separat mit dem Wafer verbunden sein können. Bei einer SOI-Technologie, bei welcher die Body-Zone mit nichts verbunden ist, z. B. eine Einheit mit schwebender Body-Zone, kann das Problem der Hysterese auftreten; die Body-Zone bleibt geladen, und einige der elektrischen Eigenschaften der letzten Verwendung des Transistors stören die folgende Verwendung der Einheit.
  • Durch Verwendung eines Body-Kontakts in der SOI-Technologie wird dieses Problem angegangen und werden außerdem andere Möglichkeiten geschaffen. Zum Beispiel ermöglichen Body-Kontakte, dass die Schwellenspannung verändert wird, so dass der Standby-Strom für Niedrigstromanwendungen verringert werden kann. Body-Kontakte in der SOI-Technologie sind bequem hergestellt worden, indem eine T-förmige Struktur auf der Diffusionszone erzeugt wurde, wodurch drei getrennte Zonen erzeugt wurden; eine Source-Zone, eine Drain-Zone und eine Body-Kontaktzone. Dieser Ansatz kann dadurch zu einer verringerten Leistungsfähigkeit führen, dass er eine deutlich erhöhte Gate-Kapazität im Vergleich zu einer herkömmlichen Halbleitereinheit mit sich bringt, was oft zu einer sehr schlechten Leistungsfähigkeit führt. Deswegen besteht ein Bedarf für einen Body-Kontakt in SOI-Verfahren, welcher eine genaue Steuerung des Body-Zonen-Potentials ermöglicht, aber nicht zu der schlechten Leistungsfähigkeit führt, die in der hohen Gate-Kapazität begründet ist.
  • Eine Lösung des Standes der Technik für dieses Problem der parasitären Kapazität bei SOI-Einheiten mit Body-Kontakt ist gewesen, den aktiven und den Body-Kontaktbereich des Transistors zu isolieren. Ein anderer Ansatz des Standes der Technik zur Verringerung der parasitären Kapazität der Gate-Zone von SOI-Einheiten mit Body-Kontakt ist die Verwendung eines dickeren Gate-Oxids unterhalb der Body-Zone oder die Implantation von Halogenteilchen in der Body-Zone gewesen.
  • Die US 6100564 A offenbart eine SOI Gate-Nebenschluss-Störungslösung für einen N-Type MOSFET, wobei ein Widerstand ein Gate mit einem Body des Transistors verbindet, um Störung zu beseitigen.
  • KURZDARSTELLUNG
  • Die vorliegende Erfindung stellt einen Halbleiter-auf-Isolator(SOI)-Transistor mit Body-Kontakt und Metall-Gate-Zone bereit, der eine verringerte parasitäre Gate-Kapazität aufweist. In der vorliegenden Erfindung ist der Metallabschnitt eines Gate-Stapels über einer Body-Kontaktzone eines SOI-Substrats entfernt, und es ist ein siliciumhaltiges Material ausgebildet, welches das Gate-Dielektrikum in der Body-Kontaktzone des SOI-Substrats kontaktiert. Hierdurch wird eine Erhöhung der effektiven Dicke des Gate-Dielektrikums auf der Body-Kontaktzone um mehr als 0,5 nm bewirkt. Dies führt zu einer geringeren parasitären Kapazität in der Body-Kontaktzone. In einigen Ausführungsformen kann bei Anwendung des Verfahrens der vorliegenden Erfindung eine Verringerung der parasitären Kapazität von mehr als 30%, typischerweise mehr als 35%, erreicht werden.
  • Das zum Bilden des SOI-Transistors mit Body-Kontakt und Metall-Gate-Zone, der eine verringerte parasitäre Kapazität in der Body-Kontaktzone aufweist, angewendete Verfahren kann einfach in bestehende Metall-Gate-Zonen-Verfahrensabläufe integriert werden. Überdies stellt das Verfahren eine steuerbare Verringerung der parasitären Gate-Kapazität der SOI-Transistoren mit Body-Kontakt und Metall-Gate-Zone bereit.
  • In einer Erscheinungsform der Erfindung wird eine Halbleiterstruktur bereitgestellt, welche einen SOI-Transistor mit Body-Kontakt und Metall-Gate-Zone umfasst. Die Halbleiterstruktur umfasst ein Halbleiter-auf-Isolator-Substrat, welches von unten nach oben eine untere Halbleiterschicht, eine vergrabene Isolatorschicht und eine obere Halbleiterschicht umfasst. In der oberen Halbleiterschicht des SOI-Substrats sind mindestens eine Einheitszone und mindestens eine Body-Kontaktzone angeordnet. In der mindestens einen Einheitszone befindet sich ein erster Materialstapel, welcher von unten nach oben ein Gate-Dielektrikum, eine Metall-Gate-Zone und eine dotierte siliciumhaltige Schicht umfasst. In der mindestens einen Body-Kontaktzone befindet sich ein zweiter Materialstapel, welcher einen Abschnitt des Gate-Dielektrikums des ersten Materialstapels, der auf einer oberen Fläche der oberen Halbleiterschicht angeordnet ist, und einen Abschnitt des dotierten siliciumhaltigen Materials des ersten Materials in direktem Kontakt mit einer oberen Fläche des Abschnitts des Gate-Dielektrikums umfasst, der sich innerhalb der mindestens einen Body-Kontaktzone befindet.
  • Speziell wird eine Halbleiterstruktur bereitgestellt, welche ein Halbleiter-auf-Isolator-Substrat umfasst, welches von unten nach oben eine untere Halbleiterschicht, eine vergrabene Isolatorschicht und eine obere Halbleiterschicht umfasst, wobei in der oberen Halbleiterschicht mindestens eine Einheitszone und mindestens eine Body-Kontaktzone angeordnet sind. In der mindestens einen Einheitszone ist ein Transistor angeordnet. Der Transistor umfasst von unten nach oben ein Gate-Dielektrikum, eine Metall-Gate-Zone und eine dotierte siliciumhaltige Schicht. In der mindestens einen Body-Kontaktzone ist ein Materialstapel angeordnet, welcher keine Metall-Gate-Zone umfasst. Der Materialstapel umfasst einen Abschnitt des Gate-Dielektrikums des Transistors, der auf einer oberen Fläche der oberen Halbleiterschicht angeordnet ist, und einen Abschnitt des dotierten siliciumhaltigen Materials des Transistors in direktem Kontakt mit einer oberen Fläche des Abschnitts des Gate-Dielektrikums, der sich innerhalb der mindestens einen Body-Kontaktzone befindet.
  • In einer anderen Erscheinungsform der Erfindung wird ein Verfahren zur Herstellung der oben beschriebenen Halbleiterstruktur bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Halbleiter-auf-Isolator(SOI)-Substrats, welches von unten nach oben eine untere Halbleiterschicht, eine vergrabene Isolatorschicht und eine obere Halbleiterschicht umfasst. In der oberen Halbleiterschicht sind mindestens eine Einheitszone und mindestens eine Body-Kontaktzone angeordnet. In der mindestens einen Einheitszone und der mindestens einen Body-Kontaktzone wird ein erster Gate-Stapel gebildet. Der Gate-Stapel umfasst von unten nach oben ein Gate-Dielektrikum und eine Metall-Gate-Zone. Auf der Metall-Gate-Zone in der mindestens einen Einheitszone wird eine strukturierte Maske gebildet, während die Metall-Gate-Zone in der mindestens einen Body-Kontaktzone frei gelassen wird. Die frei liegende Metall-Gate-Zone wird von innerhalb der mindestens einen Body-Kontaktzone entfernt, um eine obere Fläche des Gate-Dielektrikums in der mindestens einen Body-Kontaktzone frei zu legen. In der mindestens einen Einheitszone und der mindestens einen Body-Kontaktzone wird ein dotiertes siliciumhaltiges Material gebildet, wobei sich ein erster Abschnitt des dotierten siliciumhaltigen Materials in der mindestens einen Einheitszone auf der Metall-Gate-Zone befindet und wobei ein zweiter Abschnitt des dotierten siliciumhaltigen Materials in der mindestens einen Body-Kontaktzone in direktem Kontakt zu der frei liegenden Fläche des Gate-Dielektrikums steht.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • 1 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche eine anfängliche Struktur veranschaulicht, die in einer Ausführungsform der Erfindung verwendet werden kann.
  • 2 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 1 nach dem Bilden eines Gate-Stapels, der ein Gate-Dielektrikum und eine Metall-Gate-Zone umfasst, auf einer Fläche der anfänglichen Struktur veranschaulicht.
  • 3 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 2 nach dem Bilden einer strukturierten Maske auf einem Abschnitt des Gate-Stapels veranschaulicht.
  • 4 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 3 nach dem Entfernen frei liegender Abschnitte der Metall-Gate-Zone veranschaulicht, die nicht durch die strukturierte Maske geschützt sind.
  • 5 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 4 nach dem Bilden eines siliciumhaltigen Materials darauf veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung sind zahlreiche spezielle Einzelheiten, z. B. spezielle Strukturen, Komponenten, Materialien, Abmessungen, Verarbeitungsschritte und Techniken, ausgeführt, um einige Erscheinungsformen der vorliegenden Erfindung verständlich zu machen. Der Fachmann erkennt jedoch, dass die Erfindung ohne diese speziellen Einzelheiten ausgeführt werden kann. In anderen Fällen sind wohlbekannte Strukturen oder Verarbeitungsschritte nicht detailliert beschrieben worden, um zu vermeiden, dass die Erfindung unverständlich wird.
  • Es versteht sich, dass, wenn ein Element, z. B. eine Schicht, eine Zone oder ein Substrat, als „auf” oder „über” einem anderen Element befindlich bezeichnet wird, es sich direkt auf dem anderen Element befinden kann, oder dazwischen angeordnete Elemente vorliegen können. Wenn im Gegensatz dazu ein Element als „direkt auf” oder „direkt über” einem anderen Element befindlich bezeichnet wird, liegen keine dazwischen angeordneten Elemente vor. Es versteht sich auch, dass, wenn ein Element als „unter” einem anderen Element oder „unterhalb” eines anderen Elements befindlich bezeichnet wird, es sich direkt unter dem anderen Element oder unterhalb des anderen Elements befinden kann, oder dazwischen angeordnete Elemente vorliegen können. Wenn im Gegensatz dazu ein Element als „direkt unter” einem anderen Element oder „direkt unterhalb” eines anderen Elements befindlich bezeichnet wird, liegen keine dazwischen angeordneten Elemente vor.
  • Es werden nun Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, wobei auf die folgende Beschreibung und die folgenden begleitenden Zeichnungen der vorliegenden Patentanmeldung Bezug genommen wird. Die Zeichnungen der vorliegenden Patentanmeldung, auf welche nachstehend noch detaillierter Bezug genommen wird, dienen Zwecken der Veranschaulichung und sind daher nicht maßstabsgetreu.
  • Wie oben erwähnt, stellt die vorliegende Erfindung einen Halbleiter-auf-Isolator(SOI)-Transistor mit Body-Kontakt und Metall-Gate-Zone, welcher eine verringerte parasitäre Gate-Kapazität aufweist, und ein Verfahren zur Herstellung desselben bereit. Es wird zunächst auf 1 Bezug genommen, welche eine anfängliche Struktur 10 veranschaulicht, die in einer Ausführungsform der vorliegenden Erfindung eingesetzt werden kann. Die anfängliche Struktur 10 umfasst ein Halbleiter-auf-Isolator(SOI)-Substrat 12, welches so verarbeitet worden ist, dass es mindestens eine Isolierungszone 20 in einer oberen Halbleiterschicht 18 des SOI-Substrats 12 umfasst. Die obere Halbleiterschicht 18, welche als SOI-Schicht bezeichnet werden kann, ist auf einer oberen Fläche einer vergrabenen Isolatorschicht 16 angeordnet. Die vergrabene Isolatorschicht 16 ist auf einer oberen Fläche einer unteren Halbleiterschicht 14 angeordnet, welche auch als Trägersubstrat bezeichnet werden kann. Außer mindestens einer Grabenisolationszone 20 umfasst das SOI-Substrat 12 auch eine Transistorzone 22 und eine Body-Kontaktzone 24 in der oberen Halbleiterschicht 18.
  • Die in 1 veranschaulichte anfängliche Struktur 10 besteht aus Materialien, die dem Fachmann wohlbekannt sind. Auch wird die anfängliche Struktur 10 unter Anwendung von Techniken hergestellt, die dem Fachmann bekannt sind. Das SOI-Substrat 12 kann unter Anwendung eines Schichtübertragungsverfahrens gebildet werden, bei welchem ein Bonding-Verfahren angewendet wird, um zwei Wafer miteinander zu verbinden, wobei mindestens einer der Wafer die vergrabene Isolatorschicht umfasst. Die Verbindung wird erreicht, indem die beiden Wafer in engen Kontakt zueinander gebracht werden, gegebenenfalls eine äußere Kraft angewendet wird und die beiden in Kontakt stehenden Wafer anschließend unter Bedingungen erwärmt werden, durch welche die beiden Wafer miteinander verbunden werden können. Die Temperatur des Erwärmungsschritts kann variieren. In einer Ausführungsform beträgt die Temperatur des Erwärmungsschritts 200°C bis 1.050°C. Es können auch andere Bonding-Temperaturen angewendet werden, sofern die beiden Wafer durch die Temperaturen miteinander verbunden werden können. In einigen Ausführungsformen der Erfindung können einige Materialschichten der verbundenen Wafer unter Anwendung von Techniken entfernt werden, die dem Fachmann wohlbekannt sind.
  • Eine andere Technik, die bei der Bildung des SOI-Substrats 12 angewendet werden kann, ist ein Ionenimplantationsverfahren, das als SIMOX (Separation by Ion Implantation of Oxygen, Trennung durch Ionenimplantation von Sauerstoff) bezeichnet wird. In solch einem Verfahren werden zunächst Ionen in einen massiven Halbleiter-Wafer implantiert, um eine beschädigte Zone in dem Wafer zu bilden. Es wird ein Erwärmungsschritt ausgeführt, um die beschädigte Zone in eine vergrabene dielektrische Schicht umzuwandeln. Die Bedingungen für ein solches Ionenimplantationsverfahren sind dem Fachmann wohlbekannt und werden daher hierin nicht beschrieben.
  • Die untere Halbleiterschicht 14 des SOI-Substrats 12 umfasst ein erstes Halbleitermaterial, welches, ohne darauf beschränkt zu sein, aus Silicium, Germanium, Silicium-Germanium-Legierung, Silicium-Kohlenstoff-Legierung, Silicium-Germanium-Kohlenstoff-Legierung, Galliumarsenid, Indiumarsenid, Indiumphosphid, III/V-Verbindungs-Halbleitermaterialien, II/VI-Verbindungs-Halbleitermaterialien, organischen Halbleitermaterialien und anderen Verbindungs-Halbleitermaterialien ausgewählt sein kann. Ferner kann es sich bei dem Halbleitermaterial der unteren Halbleiterschicht 14 um ein monokristallines, d. h. epitaxiales, Halbleitermaterial handeln. Zum Beispiel kann es sich bei der unteren Halbleiterschicht 14 um ein monokristallines Siliciummaterial handeln. Die gesamte untere Halbleiterschicht 14 oder Abschnitte derselben können dotiert sein, um mindestens eine (nicht dargestellte) global oder örtlich leitfähige Zone bereitzustellen, die unterhalb der Grenzfläche zwischen der unteren Halbleiterschicht 14 und der vergrabenen Isolatorschicht 16 angeordnet ist. Die Dotierstoffkonzentration in den dotierten Zonen der unteren Halbleiterschicht 14 kann für die Leistungsfähigkeit der Einheit optimiert sein. Die Dicke der unteren Halbleiterschicht 14 des SOI-Substrats 12 kann variieren und ist für die vorliegende Erfindung unerheblich. Typischerweise beträgt die Dicke der unteren Halbleiterschicht 14 50 Mikrometer bis 1 mm.
  • Bei der vergrabenen Isolatorschicht 16 des SOI-Substrats 12 handelt es sich um eine Schicht eines dielektrischen Materials, wie z. B. eines Halbleiteroxids, eines Halbleiternitrids, eines Halbleiteroxynitrids, oder um mehrschichtige Stapel derselben. In einer Ausführungsform der Erfindung besteht die vergrabene Isolatorschicht 16 des SOI-Substrats 12 aus einem vergrabenen Halbleiteroxid wie zum Beispiel Siliciumoxid. Wie dargestellt, ist eine untere Fläche der vergrabenen Isolatorschicht 16 auf einer oberen Fläche der Halbleiterschicht 14 angeordnet. Die vergrabene Isolatorschicht 16 weist typischerweise eine Dicke von 10 nm bis 100 nm auf, wobei eine Dicke von 20 nm bis 40 nm noch typischer ist. Die Dicke der vergrabenen Isolatorschicht 16 kann einheitlich sein, mit wenig oder keiner Schwankung der Dicke über das Substrat hinweg. Die vergrabene Isolatorschicht 16 kann kontinuierlich sein, oder sie kann strukturiert sein.
  • Die obere Halbleiterschicht 18 des SOI-Substrats 12 umfasst ein zweites Halbleitermaterial, welches aus den oben für die untere Halbleiterschicht 14 angegebenen Halbleitermaterialien ausgewählt sein kann. In einer Ausführungsform besteht die obere Halbleiterschicht 18 aus einem anderen Halbleitermaterial als die untere Halbleiterschicht 14. In einer anderen Ausführungsform bestehen die obere und untere Halbleiterschicht aus demselben Halbleitermaterial. Die gesamte obere Halbleiterschicht 18 oder Abschnitte derselben können nach Bedarf örtlich oder global mit Dotierstoffen des p-Typs oder des n-Typs dotiert sein. Wie dargestellt, ist eine untere Fläche der oberen Halbleitermaterialschicht 18 auf einer oberen Fläche der vergrabenen Isolatorschicht 16 angeordnet. Die Dicke der oberen Halbleiterschicht 18 kann 10 nm bis 50 nm betragen, obwohl auch geringere und größere Dicken eingesetzt werden können.
  • Nach dem Bereitstellen des SOI-Substrats 12 wird in dem SOI-Substrat 12, typischerweise durch die obere Halbleiterschicht 18 hindurch, mindestens eine Grabenisolierungszone 20 gebildet, welche an einer oberen Fläche der vergrabenen Isolatorschicht 16 endet. Die mindestens eine Grabenisolierungszone 20 kann gebildet werden, indem in dem SOI-Substrat 12 durch Lithographie und Ätzen ein Graben gebildet wird. Anschließend wird der Graben mit einem Grabendielektrikumsmaterial gefüllt. Gegebenenfalls kann vor dem Füllen des Grabens eine Auskleidung in dem Graben gebildet werden, und gegebenenfalls kann ein Verdichtungsschritt durchgeführt werden, um das Grabendielektrikumsmaterial zu verdichten. Typischerweise wird ein Planarisierungsverfahren durchgeführt, um Grabendielektrikumsmaterial zu entfernen, welches über die obere Fläche des Grabens hinweg ragt. In einigen Ausführungsformen ist die obere Fläche der mindestens einen Grabenisolierungszone 20 mit der oberen Fläche der oberen Halbleiterschicht 18 koplanar. In anderen Ausführungsformen kann sich die obere Fläche der mindestens einen Grabenisolierungszone 20 in gewissem Maße oberhalb oder unterhalb der oberen Fläche der oberen Halbleiterschicht 18 erstrecken.
  • Wie oben erwähnt, umfasst die obere Halbleiterschicht 18 mindestens eine Einheitszone 22, in welcher mindestens ein Transistor ausgebildet sein kann, und mindestens eine Body-Kontaktzone 24. Der Begriff „Body-Kontaktzone” wird in der vorliegenden Patentanmeldung verwendet, um die Zone zu bezeichnen, wo die Body-Zone der Einheit kontaktiert werden kann. Die mindestens eine Einheitszone 22 und die mindestens eine Body-Kontaktzone 24 können dotiert sein, wie oben angegeben.
  • In 2 ist die anfängliche Struktur der 1 nach dem Bilden eines Gate-Stapels 26 auf einer oberen frei liegenden Fläche derselben veranschaulicht. Der Gate-Stapel 26 umfasst von unten nach oben ein Gate-Dielektrikum 28 und eine Metall-Gate-Zone 30. Andere Materialschichten, z. B. eine Schicht eines Schwellenspannungs-Einstellungsmaterials, können in dem Gate-Stapel 26 ebenfalls vorliegen.
  • Das Gate-Dielektrikum 28 des Gate-Stapels 26 umfasst ein beliebiges Gate-Isoliermaterial, welches zum Beispiel ein Oxid, ein Nitrid, ein Oxynitrid oder einen mehrschichtigen Stapel daraus umfasst. In einer Ausführungsform der Erfindung handelt es sich bei dem Gate-Dielektrikum 28 um ein Halbleiteroxid, ein Halbleiternitrid oder ein Halbleiteroxynitrid. In einer anderen Ausführungsform der Erfindung umfasst das Gate-Dielektrikum 28 ein dielektrisches Metalloxid mit einer Dielektrizitätskonstante, die größer ist als die Dielektrizitätskonstante von Siliciumoxid, z. B. 3,9. Typischerweise weist das eingesetzte Gate-Dielektrikum 28 eine Dielektrizitätskonstante, die größer als 4,0 ist, wobei eine Dielektrizitätskonstante von mehr als 8,0 noch typischer ist. Solche dielektrischen Materialien werden hierin als High-k-Dielektrika bezeichnet. Beispielhafte High-k-Dielektrika sind, ohne darauf beschränkt zu sein, HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, YOxNy, ein Silicat derselben und eine Legierung derselben. Mehrschichtige Stapel dieser High-k-Materialien können ebenfalls als Gate-Dielektrikum 28 verwendet werden. Der Wert für x beträgt jeweils unabhängig 0,5 bis 3, und der Wert für y beträgt jeweils unabhängig 0 bis 2.
  • Die Dicke des Gate-Dielektrikums 28 kann in Abhängigkeit von der Technik variieren, die zum Bilden desselben angewendet wird. Typischerweise weist das Gate-Dielektrikum 28 eine Dicke von 1 nm bis 20 nm auf, wobei eine Dicke von 2 nm bis 10 nm noch typischer ist. Wenn ein Gate-Dielektrikum mit hoher Dielektrizitätskonstante k als Gate-Dielektrikum 28 verwendet wird, kann das Gate-Dielektrikum mit hoher Dielektrizitätskonstante k eine effektive Oxiddicke in der Größenordnung von 1 nm oder von weniger als 1 nm aufweisen.
  • Das Gate-Dielektrikum 28 kann durch Verfahren gebildet werden, die auf dem Fachgebiet wohlbekannt sind. In einer Ausführungsform der Erfindung kann das Gate-Dielektrikum 28 durch ein Abscheidungsverfahren, wie zum Beispiel die chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), die physikalische Abscheidung aus der Gasphase (Physical Vapor Deposition, PVD), die Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), die gepulste Laserabscheidung (Pulsed Laser Deposition, PLD), die chemische Abscheidung einer vernebelten flüssigen Quelle (Liquid Source Misted Chemical Deposition, LSMCD) und die Atomschichtabscheidung (Atomic Layer Deposition, ALD), gebildet werden. Alternativ kann das Gate-Dielektrikum 28 durch ein thermisches Verfahren gebildet werden, zum Bespiel durch thermische Oxidation und/oder thermische Nitridierung.
  • In Abhängigkeit von der Technik, die zum Bilden des Gate-Dielektrikums 28 angewendet wird, kann sich das Gate-Dielektrikum 28 auf und über eine obere Fläche der mindestens einen Grabenisolierungszone 20 erstrecken sowie in den Zonen 22 und 24 vorliegen. Alternativ und wie in 2 dargestellt, ist das Gate-Dielektrikum 28 nur auf der oberen Fläche der oberen Halbleiterschicht 18 in den Zonen 22 und 24 ausgebildet. Die alternative Ausführungsform wird typischerweise erreicht, wenn ein Thermisches Verfahren angewendet wird, um das Gate-Dielektrikum 28 zu bilden.
  • Eine Metall-Gate-Zone 30 ist auf dem Gate-Dielektrikum 28 und gegebenenfalls auf dem Grabendielektrikum der mindestens einen Grabenisolierungszone 20 ausgebildet, wenn auf der oberen Fläche der Grabenisolierungszone kein Gate-Dielektrikum vorliegt. Die Metall-Gate-Zone 30 umfasst ein elementares Metall (z. B. Wolfram, Titan, Tantal, Aluminium, Nickel, Ruthenium, Palladium und Platin), eine Legierung mit mindestens einem elementaren Metall, ein elementares Metallnitrid (z. B. Wolframnitrid, Aluminiumnitrid und Titannitrid), ein elementares Metallsilicid (z. B. Wolframsilicid, Nickelsilicid und Titansilicid) oder mehreren Schichten dieser. In einer Ausführungsform besteht die Metall-Gate-Zone aus einem elementaren Metall.
  • Die Metall-Gate-Zone 30 kann unter Anwendung eines herkömmlichen Abscheidungsverfahrens gebildet werden, zum Beispiel durch chemische Abscheidung aus der Gasphase (CVD), plasmaunterstützte chemische Abscheidung aus der Gasphase (Plasma Enhanced CVD, PECVD), Aufdampfen, physikalische Abscheidung aus der Gasphase (PVD), Sputtern, chemische Abscheidung aus einer Lösung, Atomschichtabscheidung (ALD) oder andere ähnliche Abscheidungsverfahren. Wenn ein Metallsilicid gebildet wird, wird ein herkömmliches Silicidierungsverfahren angewendet. Die Metall-Gate-Zone weist nach der Abscheidung typischerweise eine Dicke von 10 nm bis 100 nm auf, wobei eine Dicke von 20 nm bis 50 nm noch typischer ist.
  • In 3 ist die Struktur der 2 nach dem Bilden einer strukturierten Maske 32 auf einem Abschnitt des Gate-Stapels 26 veranschaulicht, der sich in der mindestens einen Einheitszone 22 befindet. Die strukturierte Maske 32 schützt den Gate-Stapel 26 in der mindestens einen Einheitszone 22, während der Gate-Stapel 26 über der mindestens einen Grabenisolierungszone 20 und in der mindestens einen Body-Kontaktzone 24 frei bleibt. Die strukturierte Maske 32 kann aus einer Hartmaske, einem Photoresist oder einer Kombination dieser bestehen. In Ausführungsformen, bei denen die strukturierte Maske 32 aus einer Hartmaske besteht, kann die Hartmaske ein beliebiges herkömmliches Hartmaskenmaterial umfassen, z. B., ohne darauf beschränkt zu sein, Siliciumoxid und/oder Siliciumnitrid. Wenn die strukturierte Maske 32 aus einem Photoresist besteht, kann in der vorliegenden Erfindung ein beliebiges herkömmliches Photoresistmaterial eingesetzt werden, welches als Blockmaske dienen kann. In einigen Ausführungsformen wird bevorzugt, eine Hartmaske als Maskenmaterial zu verwenden.
  • Die strukturierte Maske 32 kann durch Techniken gebildet werden, die dem Fachmann wohlbekannt sind. In einer Ausführungsform kann die strukturierte Maske 32 durch überdeckende Abscheidung einer Schicht eines Maskenmaterials über die obere Fläche der Metall-Gate-Zone 30 gebildet werden. Das Abscheiden der Schicht des Maskenmaterials umfasst ein beliebiges bekanntes Abscheidungsverfahren, zum Beispiel die chemische Abscheidung aus der Gasphase (CVD), plasmaunterstützte chemische Abscheidung aus der Gasphase (PECVD), die Atomschichtabscheidung (ALD), die physikalische Abscheidung aus der Gasphase (PVD), die chemische Abscheidung aus einer Lösung und das Aufschleudern. In einigen Ausführungsformen kann beim Bilden der überdeckenden Schicht des Maskenmaterials eine Technik des thermischen Anwachsens angewendet werden, z. B. Oxidation und/oder Nitridierung.
  • Nach dem Abscheiden wird die überdeckende Schicht des Maskenmaterials zu der strukturierten Maske 32 strukturiert. Das Strukturieren kann die Lithographie allein oder ein kombiniertes Verfahren der Lithografie und des Ätzens umfassen. Die Lithographie allein wird typischerweise angewendet, wenn die strukturierte Maske 32 nur aus einem Photoresistmaterial besteht. Wenn die strukturierte Maske 32 ein Hartmaskenmaterial umfasst, wird typischerweise ein kombiniertes Verfahren der Lithografie und des Ätzens angewendet. Der Begriff „Lithographie” wird hierin verwendet, um ein Verfahren des Bestrahlens eines Photoresistmaterials mit einem gewünschten Strahlungsmuster und des anschließenden Entwickelns des bestrahlten Resistmaterials zu bezeichnen. Der Ätzschritt, der bei der Strukturierung der überdeckenden Schicht des ersten Blockmaskenmaterials angewendet wird, umfasst das Trockenätzen, das Nassätzen oder eine Kombination aus Trockenätzen und Nassätzen. Das Trockenätzen umfasst eines aus reaktivem Ionenätzen (Reactive Ion Etching, RIE), Plasmaätzen, Ionenstrahlätzen und Laserablation. Das Nassätzen umfasst die Verwendung eines chemischen Ätzmittels.
  • Die Dicke der strukturierten Maske 32 kann in Abhängigkeit von der Art des eingesetzten Maskenmaterials, der Anzahl der Schichten in der strukturierten Maske 32 und der Abscheidungstechnik variieren, die bei ihrer Bildung angewendet wird. Typischerweise weist die strukturierte Maske 32 eine Dicke von 3 nm bis 300 nm auf, wobei eine Dicke von 10 nm bis 150 nm noch typischer ist.
  • In 4 ist die Struktur der 3 nach dem Entfernen von Abschnitten der Metall-Gate-Zone 30 veranschaulicht, die nicht durch die strukturierte Maske 32 geschützt sind. Das heißt, 4 veranschaulicht die Struktur, nachdem die Metall-Gate-Zone 30 aus dem Bereich auf der mindestens einen Grabenisolierungszone 20 und auf dem Gate-Dielektrikum 28 in der mindestens einen Body-Kontaktzone 24 entfernt worden ist, während die Metall-Gate-Zone 30 in der mindestens einen Einheitszone 22 belassen worden ist. Das Entfernen der frei liegenden Abschnitte der Metall-Gate-Zone 30 erfolgt unter Anwendung eines herkömmlichen Ätzverfahrens, z. B. Trockenätzen und/oder Nassätzen. Die strukturierte Maske 32 dient als Ätzmaske. Wenn beim Entfernen der frei liegenden Abschnitte der Metall-Gate-Zone 30 ein Trockenätzverfahren angewendet wird, umfasst das Trockenätzverfahren das reaktive Ionenätzen, das Plasmaätzen, das Ionenstrahlätzen oder die Laserablation. Wenn ein Nassätzverfahren angewendet wird, wird ein chemisches Ätzmittel verwendet. In dem Ätzverfahren wird der frei liegende Abschnitt der Metall-Gate-Zone 30 selektiv gegenüber der strukturierten Maske 32, dem darunter angeordneten Gate-Dielektrikum 28 und gegebenenfalls der darunter angeordneten Grabenisolierungszone 20 entfernt.
  • Die strukturierte Maske 32 wird typischerweise, aber nicht notwendigerweise immer, aus der Struktur entfernt, nachdem die frei liegende Metall-Gate-Zone 30 selektiv entfernt worden ist. Das Entfernen der strukturierten Maske 32 kann unter Anwendung eines herkömmlichen Verfahrens erfolgen, z. B., ohne darauf beschränkt zu sein, Resistentfernung, Nassätzen, chemisch-mechanisches Polieren (CMP), Schleifen oder eine Kombination aus CMP und Schleifen. In einigen Ausführungsformen kann die strukturierte Maske 32 in der Struktur verbleiben.
  • In 5 ist die Struktur der 4 nach dem Entfernen der strukturierten Maske 32 und dem Bilden eines Si-haltigen Materials 34 auf allen frei liegenden Flächen veranschaulicht, welches leitfähig ist. Die strukturierte Maske 32 wird entfernt, wie oben beschrieben. Das gebildete siliciumhaltige Material 34 kann ein amorphes oder polykristallines Material umfassen, welches dotiertes Silicium umfasst. Beispiele für siliciumhaltige Materialien, die in der vorliegenden Erfindung verwendet werden können, sind Si und/oder SiGe. Das siliciumhaltige Material 34 kann in situ während der Abscheidung des Materials oder ex situ nach der Abscheidung dotiert werden, wobei zum Beispiel ein Verfahren der Ionenimplantations- oder Gasphasendotierung angewendet wird. Auch wenn eine Dotierung des siliciumhaltigen Materials 34 erfolgt, kann das Abscheiden des siliciumhaltigen Materials 34, ohne darauf beschränkt zu sein, die CVD, die PECVD, das Aufdampfen, die chemische Abscheidung aus einer Lösung und die PVD umfassen.
  • Es sei angemerkt, dass durch das Verfahren der vorliegenden Erfindung eine von oben betrachtet T-förmige Gate-Zone bereitgestellt wird.
  • Auch wenn dies nicht beschrieben oder veranschaulicht wurde, kann das oben beschriebene Verfahren auch weitere FET-Verarbeitungsschritte umfassen, z. B., ohne darauf beschränkt zu sein, die Bildung einer Erweiterungszone, die Bildung von Abstandhaltern um den FET-Gate-Stapel herum, die Bildung von Source/Drain-Zonen und die Bildung von Metall-Halbleiter-Legierungs-Kontakten auf mindestens einer der Source/Drain-Zonen. In einigen Ausführungsformen der Erfindung können auf dem Gate-Stapel in der mindestens einen Einheitszone Metall-Halbleiter-Legierungs-Kontakte gebildet werden. Diese FET-Verarbeitungsschritte erfolgen typischerweise, aber nicht notwendigerweise immer, nachdem die in 5 dargestellte Struktur gebildet ist.
  • Die Erweiterungszonen werden unter Anwendung eines beliebigen bekannten Erweiterungs-Ionenimplantationsverfahrens gebildet. Nach der Erweiterungs-Ionenimplantation kann ein Temperverfahren durchgeführt werden, um die implantierten Erweiterungsionen zu aktivieren. Der Abstandhalter wird unter Anwendung eines beliebigen bekannten Verfahrens gebildet, z. B. durch Abscheiden eines Abstandhaltermaterials und anschließendes Ätzen. Typische Abstandhaltermaterialien sind z. B. ein Oxid und/oder ein Nitrid. Nach dem Bilden des Abstandhalters werden in einer oberen frei liegenden Fläche des Substrats an der Stellfläche jeder der strukturierten Gate-Stapel Source/Drain-Zonen gebildet. Die Source/Drain-Zonen werden unter Anwendung eines Source/Drain-Ionenimplantationsverfahrens und eines anschließenden Temperverfahrens gebildet. Die Metall-Halbleiter-Legierungs-Kontakte werden unter Anwendung eines beliebigen Verfahrens gebildet, mit welchem eine Metall-Halbleiter-Legierung auf einem Halbleitermaterial gebildet werden kann. In einer Ausführungsform der Erfindung werden die Metall-Halbleiter-Legierungs-Kontakte unter Anwendung eines Silicidverfahrens gebildet. Das Silicidverfahren kann an dem äußeren Rand des Abstandhalters selbstausgerichtet sein. Das Silicidverfahren umfasst das Bilden eines Metalls, welches eine Metall-Halbleiter-Legierung bilden kann, wenn es mit einem Halbleitermaterial umgesetzt wird. Das zum Bilden des Metall-Halbleiter-Legierungs-Kontakts verwendete Metall kann, ohne darauf beschränkt zu sein, Tantal, Titan, Wolfram, Ruthenium, Kobalt, Nickel, Platin oder eine beliebige geeignete Kombination dieser Materialien umfassen. Auf dem Metall kann eine Diffusionsbarriere, wie z. B. Titannitrid oder Tantalnitrid, gebildet werden. Es wird eine Temperbehandlung durchgeführt, welche eine Reaktion zwischen dem Metall und dem darunter angeordneten Halbleitermaterial bewirkt, wodurch Metall-Halbleiter-Legierungs-Zonen gebildet werden. Typischerweise erfolgt die Temperbehandlung bei einer Temperatur von mindestens 250°C oder mehr. Es können ein einziger Temperschritt oder mehrere Temperschritte ausgeführt werden. Nach der Temperbehandlung werden das gesamte nicht umgesetzte Metall und die gegebenenfalls vorhandene Diffusionsbarriere entfernt.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung findet ihre industrielle Anwendung in der Konstruktion und Herstellung von Hochleistungs-Halbleiter-Feldeffekttransistor(FET)-Einheiten, die in Chips mit integrierten Schaltungen eingebaut werden, welche in einer großen Vielfalt elektronischer und elektrischer Vorrichtungen Anwendung finden.

Claims (16)

  1. Halbleiterstruktur, welche das Folgende umfasst: ein Halbleiter-auf-Isolator-Substrat (12), welches eine Halbleiterschicht umfasst, in der mindestens eine Einheitszone (22) und mindestens eine Body-Kontaktzone (24) angeordnet sind; einen ersten Materialstapel, der in der mindestens einen Einheitszone (22) angeordnet ist, wobei der erste Materialstapel von unten nach oben ein Gate-Dielektrikum (28), eine Metall-Gate-Zone (30) und eine dotierte siliciumhaltige Schicht umfasst, wobei ein metallisches Gate der Metall-Gate-Zone an das Gate-Dielektrikum angrenzt; einen Transistor, der in der mindestens einen Einheitszone angeordnet ist und den ersten Materialstapel umfasst; und einen zweiten Materialstapel, der in der mindestens einen Body-Kontaktzone (24) angeordnet ist, wobei der zweite Materialstapel einen Abschnitt des Gate-Dielektrikums des ersten Materialstapels, der auf einer oberen Fläche der Halbleiterschicht (18) angeordnet ist, und einen Abschnitt des dotierten siliciumhaltigen Materials (34) des ersten Materialstapels in direktem Kontakt mit einer oberen Fläche des Abschnitts des Gate-Dielektrikums umfasst, der sich in der mindestens einen Body-Kontaktzone (24) befindet, wobei ein spezifischer Kapazitätswert des zweiten Materialstapels wenigstens 30% geringer ist als ein spezifischer Kapazitätswert des ersten Materialstapels.
  2. Halbleiterstruktur nach Anspruch 1, welche ferner mindestens eine Isolierungszone umfasst, die in der Halbleiterschicht des Halbleiter-auf-Isolator-Substrats angeordnet ist, wobei ein anderer Abschnitt des dotierten siliciumhaltigen Materials auf der mindestens einen Isolierungszone angeordnet ist.
  3. Halbleiterstruktur nach Anspruch 1, wobei das Gate-Dielektrikum ein Gate-Isolierungsmaterial umfasst, welches aus einem Oxid, einem Nitrid, einem Oxynitrid und einem Mehrfachstapel aus diesen ausgewählt ist.
  4. Halbleiterstruktur nach Anspruch 1, wobei die Metall-Gate-Zone ein elementares Metall, eine Legierung mit mindestens einem elementaren Metall, ein elementares Metallnitrid, ein elementares Metallsilicid oder Mehrfachschichten aus diesen umfasst.
  5. Halbleiterstruktur nach Anspruch 1, wobei das dotierte siliciumhaltige Material amorph oder polykristallin ist.
  6. Halbleiterstruktur nach Anspruch 1, wobei das dotierte siliciumhaltige Material Silicium oder Siliciumgermanium umfasst.
  7. Halbleiterstruktur nach Anspruch 1, wobei die Halbleiterschicht des Halbleiter-auf-Isolator-Substrats dotiert ist.
  8. Verfahren zur Herstellung einer Halbleiterstruktur, welches das Folgende umfasst: Bereitstellen eines Halbleiter-auf-Isolator(SOI)-Substrats (12), welches eine Halbleiterschicht umfasst, in der mindestens eine Einheitszone (22) und mindestens eine Body-Kontaktzone (24) angeordnet sind; Bilden eines Gate-Stapels (26) in der mindestens einen Einheitszone und der mindestens einen Body-Kontaktzone, wobei der Gate-Stapel von unten nach oben ein Gate-Dielektrikum (28) und eine Metall-Gate-Zone (30) umfasst, wobei ein metallisches Gate der Metall-Gate-Zone an das Gate-Dielektrikum angrenzt; Bilden einer strukturierten Maske (32) auf der Metall-Gate-Zone in der mindestens einen Einheitszone, während die Metall-Gate-Zone in der mindestens einen Body-Kontaktzone frei gelassen wird; Entfernen der frei liegenden Metall-Gate-Zone in der mindestens einen Body-Kontaktzone, um eine obere Fläche des Gate-Dielektrikums frei zu legen; Bilden eines Transistors, der in der mindestens einen Einheitszone angeordnet ist und den Gate-Stapel umfasst; und Bilden eines dotierten siliciumhaltigen Materials (34) sowohl in der mindestens einen Einheitszone als auch in der mindestens einen Body-Kontaktzone, wobei sich ein erster Abschnitt des dotierten siliciumhaltigen Materials in der mindestens einen Einheitszone auf der Metall-Gate-Zone befindet und wobei ein zweiter Abschnitt des dotierten siliciumhaltigen Materials in der mindestens einen Body-Kontaktzone mit der frei liegenden Fläche des Gate-Dielektrikums in direktem Kontakt steht, wobei ein spezifischer Kapazitätswert eines den zweiten Abschnitt und entsprechende Abschnitte des Gate-Dielektrikums und der Halbleiterschicht umfassenden Stapels wenigstens 30% geringer ist als ein spezifischer Kapazitätswert des Gate-Stapels.
  9. Verfahren nach Anspruch 8, wobei das Bereitstellen des SOI-Substrats ein Schichtübertragungsverfahren oder ein Ionenimplantationsverfahren umfasst.
  10. Verfahren nach Anspruch 9, wobei das Bereitstellen des SOI-Substrats ferner das Bilden mindestens einer Grabenisolierung in der Halbleiterschicht umfasst.
  11. Verfahren nach Anspruch 9, wobei die strukturierte Maske (32) durch Abscheiden eines Maskenmaterials, Lithographie und gegebenenfalls Ätzen gebildet wird.
  12. Verfahren nach Anspruch 9, wobei das Entfernen der frei liegenden Metall-Gate-Zone ein Ätzverfahren umfasst, durch welches die Metall-Gate-Zone selektiv gegenüber der strukturierten Maske und den darunter angeordneten dielektrischen oder isolierenden Materialien entfernt wird.
  13. Verfahren nach Anspruch 12, wobei das Ätzverfahren Trockenätzen, Nassätzen oder eine Kombination daraus umfasst.
  14. Verfahren nach Anspruch 9, wobei das dotierte siliciumhaltige Material durch ein Abscheidungsverfahren mit In-situ-Dotierung oder durch Abscheidung und anschließendes Dotieren gebildet wird.
  15. Verfahren nach Anspruch 9, welches ferner das Entfernen der strukturierten Maske nach dem Entfernen der frei liegenden Metall-Gate-Zone und vor dem Bilden des dotierten siliciumhaltigen Materials umfasst.
  16. Verfahren nach Anspruch 9, wobei das Bereitstellen des SOI-Substrats das Dotieren der Halbleiterschicht in der mindestens einen Einheitszone und der mindestens einen Body-Kontaktzone umfasst.
DE112010004534.8T 2010-01-05 2010-12-14 Transistor mit body-kontakt und verringerter parasitärer kapazität und verfahren zur herstellung Active DE112010004534B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/652,364 US8441071B2 (en) 2010-01-05 2010-01-05 Body contacted transistor with reduced parasitic capacitance
US12/652,364 2010-01-05
PCT/US2010/060179 WO2011084397A2 (en) 2010-01-05 2010-12-14 Body contacted transistor with reduced parasitic capacitance

Publications (2)

Publication Number Publication Date
DE112010004534T5 DE112010004534T5 (de) 2012-09-13
DE112010004534B4 true DE112010004534B4 (de) 2015-08-27

Family

ID=44224204

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112010004534.8T Active DE112010004534B4 (de) 2010-01-05 2010-12-14 Transistor mit body-kontakt und verringerter parasitärer kapazität und verfahren zur herstellung

Country Status (6)

Country Link
US (2) US8441071B2 (de)
JP (1) JP5719381B2 (de)
CN (1) CN102725850B (de)
DE (1) DE112010004534B4 (de)
GB (1) GB2489882B (de)
WO (1) WO2011084397A2 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8829616B2 (en) 2012-10-25 2014-09-09 International Business Machines Corporation Method and structure for body contacted FET with reduced body resistance and source to drain contact leakage
KR102111747B1 (ko) 2014-02-25 2020-05-18 삼성디스플레이 주식회사 유기전계발광 표시장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100564A (en) * 1998-09-30 2000-08-08 International Business Machines Corporation SOI pass-gate disturb solution

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5215931A (en) * 1989-06-13 1993-06-01 Texas Instruments Incorporated Method of making extended body contact for semiconductor over insulator transistor
US5185280A (en) * 1991-01-29 1993-02-09 Texas Instruments Incorporated Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact
AU688550B2 (en) 1994-09-19 1998-03-12 Sega Enterprises, Ltd. Game apparatus using an object of which movement determines a result of a game
JPH10150204A (ja) * 1996-09-19 1998-06-02 Toshiba Corp 半導体装置およびその製造方法
EP0867919B1 (de) * 1997-03-26 2004-09-08 Canon Kabushiki Kaisha Halbleitersubstrat und Verfahren zu dessen Herstellung
JPH10294464A (ja) * 1997-04-17 1998-11-04 Fujitsu Ltd 絶縁ゲート型電界効果トランジスタ
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US6518106B2 (en) 2001-05-26 2003-02-11 Motorola, Inc. Semiconductor device and a method therefor
US6677645B2 (en) * 2002-01-31 2004-01-13 International Business Machines Corporation Body contact MOSFET
JP2003318405A (ja) * 2002-04-25 2003-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004303911A (ja) * 2003-03-31 2004-10-28 Nec Corp Ｍｉｓｆｅｔ
US6953738B2 (en) 2003-12-12 2005-10-11 Freescale Semiconductor, Inc. Method and apparatus for forming an SOI body-contacted transistor
US7453121B2 (en) * 2003-12-22 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Body contact formation in partially depleted silicon on insulator device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100564A (en) * 1998-09-30 2000-08-08 International Business Machines Corporation SOI pass-gate disturb solution

Also Published As

Publication number Publication date
US20110163382A1 (en) 2011-07-07
US9269783B2 (en) 2016-02-23
DE112010004534T5 (de) 2012-09-13
US20120171841A1 (en) 2012-07-05
GB2489882B (en) 2013-12-11
CN102725850A (zh) 2012-10-10
GB2489882A (en) 2012-10-10
GB201213597D0 (en) 2012-09-12
CN102725850B (zh) 2014-12-24
WO2011084397A2 (en) 2011-07-14
JP2013516762A (ja) 2013-05-13
WO2011084397A3 (en) 2011-10-20
JP5719381B2 (ja) 2015-05-20
US8441071B2 (en) 2013-05-14

Similar Documents

Publication Publication Date Title
DE112012004824B4 (de) Verfahren und Struktur zum Bilden von ETSOI-Kondensatoren, -Dioden, -Widerständen und -Back-Gate-Kontakten
DE102012206478B4 (de) Extrem-dünner-Halbleiter-auf-Isolator(ETSOI)-FET mit einem Rück-Gate und verringerter Parasitärkapazität sowie Verfahren zu dessen Herstellung
DE102009021485B4 (de) Halbleiterbauelement mit Metallgate und einem siliziumenthaltenden Widerstand, der auf einer Isolationsstruktur gebildet ist sowie Verfahren zu dessen Herstellung
DE112012002700B4 (de) Verfahren für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate
DE112020000199B4 (de) Herstellungsverfahren für einen Transistorkanal mit vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102011088717B4 (de) FINFET mit erhöhter Effizienz und Herstellverfahren
DE102008045037B4 (de) Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
DE102008046400B4 (de) Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE102011090163B4 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind und Herstellungsverfahren dafür
DE102009055437B4 (de) Halbleiterwiderstände, die in einem Halbleiterbauelement mit Metallgatestrukturen auf einer geringeren Höhe hergestellt sind und Verfahren zur Herstellung der Halbleiterwiderstände
DE102010001406B4 (de) Austausch-Gate-Verfahren auf der Grundlage eines früh aufgebrachten Austrittsarbeitsmetalls
DE112012005166T5 (de) Verfahren und Struktur zum Bilden von On-Chip-Kondensatoren hoher Qualität mit ETSOI-Transistoren
DE112020000212B4 (de) Verfahren zur herstellung eines transistorkanals mit vertikal gestapelten nanoschichten, die durch finnenförmige brückenzonen verbunden sind
DE112012001220T5 (de) Lokale, zu einer Gate-Struktur selbstjustierte Zwischenverbindungsstruktur
DE102006015076B4 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
DE102009043328B4 (de) Herstellung von Halbleiterwiderständen in einem Halbleiterbauelement mit Metallgatestrukturen durch Erhöhen der Ätzwiderstandsfähigkeit der Widerstände
DE112018000689T5 (de) Dual-kanal-cmos mit gemeinsamen gate-stapeln
DE102015106185B4 (de) Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers
DE112007000964B4 (de) Verfahren zur Herstellung einer Halbleiterkomponente mit einem Kondensator mit hoher Kapazität pro Flächeneinheit
DE112020005273T5 (de) Nanosheet-transistor mit selbstausgerichteter dielektrischer säule
EP1552561B1 (de) Integrierte schaltungsanordnung mit kondensatoren und mit vorzugsweise planaren transistoren und herstellungsverfahren
EP1187191A2 (de) SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren
DE102011080439B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102011080438B3 (de) Herstellverfahren für einen N-Kanaltransistor mit einer Metallgateelektrodenstruktur mit großem ε und einem reduzierten Reihenwiderstand durch epitaktisch hergestelltes Halbleitermaterial in den Drain- und Sourcebereichen und N-Kanaltransistor

Legal Events

Date Code Title Description
R012 Request for examination validly filed

Effective date: 20120620

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final