JPH10294464A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH10294464A JPH10294464A JP9100063A JP10006397A JPH10294464A JP H10294464 A JPH10294464 A JP H10294464A JP 9100063 A JP9100063 A JP 9100063A JP 10006397 A JP10006397 A JP 10006397A JP H10294464 A JPH10294464 A JP H10294464A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】本発明は、ゲート電極と接触し、チャネル領域
下のバックゲートとなる半導体層にバックバイアスを与
えるバックゲート電極を有する絶縁ゲート型トランジス
タに関し、チップ面積の増大を抑えつつ、負荷駆動電力
を高めることができる。 【構成】絶縁層２１上に形成された一導電型の半導体層
にチャネル領域ＣＨＲを挟んで形成された反対導電型の
ソース拡散領域２２ｃ及びドレイン拡散領域２２ｄと、
チャネル領域ＣＨＲ上にゲート絶縁膜２４を介して形成
されたゲート電極２５と、チャネル領域ＣＨＲの外側の
一導電型の半導体層に形成された、チャネル領域ＣＨＲ
の半導体層２２ａの抵抗率よりも低い抵抗率を有する低
抵抗率領域２２ｂと、周辺の層間絶縁膜２７よりも薄い
膜厚の絶縁膜２７ａを介して低抵抗領域２２ｂ上に形成
されたバックゲート電極２９とを有する。
下のバックゲートとなる半導体層にバックバイアスを与
えるバックゲート電極を有する絶縁ゲート型トランジス
タに関し、チップ面積の増大を抑えつつ、負荷駆動電力
を高めることができる。 【構成】絶縁層２１上に形成された一導電型の半導体層
にチャネル領域ＣＨＲを挟んで形成された反対導電型の
ソース拡散領域２２ｃ及びドレイン拡散領域２２ｄと、
チャネル領域ＣＨＲ上にゲート絶縁膜２４を介して形成
されたゲート電極２５と、チャネル領域ＣＨＲの外側の
一導電型の半導体層に形成された、チャネル領域ＣＨＲ
の半導体層２２ａの抵抗率よりも低い抵抗率を有する低
抵抗率領域２２ｂと、周辺の層間絶縁膜２７よりも薄い
膜厚の絶縁膜２７ａを介して低抵抗領域２２ｂ上に形成
されたバックゲート電極２９とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタに関し、より詳しくは、ゲート電極と
接触し、チャネル領域下のバックゲートとなる半導体層
に電位を付与するバックゲート電極を有する絶縁ゲート
型トランジスタに関する。
効果トランジスタに関し、より詳しくは、ゲート電極と
接触し、チャネル領域下のバックゲートとなる半導体層
に電位を付与するバックゲート電極を有する絶縁ゲート
型トランジスタに関する。
【０００２】
【従来の技術】近年、半導体装置においては、リーク電
流や浮遊容量の低減等が要望されるに伴い、基板張合わ
せ技術やＣＭＰ（Chemical mecanical Polishing）技術
等の進展と相まって、半導体集積回路装置の基板として
ＳＯＩ（Semiconductor On Insulator）基板が用いられ
るようになっている。
流や浮遊容量の低減等が要望されるに伴い、基板張合わ
せ技術やＣＭＰ（Chemical mecanical Polishing）技術
等の進展と相まって、半導体集積回路装置の基板として
ＳＯＩ（Semiconductor On Insulator）基板が用いられ
るようになっている。
【０００３】また、低消費電力化のため、閾値電圧が１
Ｖ以下であるような低電圧で動作させる絶縁ゲート型電
界効果トランジスタ（ＭＯＳＦＥＴ）が開発され、この
ようなＭＯＳＦＥＴがＳＯＩ基板に形成されている。と
ころで、ＳＯＩ基板を用いたＭＯＳＦＥＴでは、チャネ
ルフローティングによって閾値電圧の変動やキンク効果
が引き起こされ易い。それらの問題を避けるための一つ
の方法として、チャネル領域下のバックゲートにゲート
電極と同じ電位を付与するような構造が提案されてい
る。いわゆるＤＴ−ＭＯＳ（Dynamic Threshold-MOS ）
と呼ばれる。
Ｖ以下であるような低電圧で動作させる絶縁ゲート型電
界効果トランジスタ（ＭＯＳＦＥＴ）が開発され、この
ようなＭＯＳＦＥＴがＳＯＩ基板に形成されている。と
ころで、ＳＯＩ基板を用いたＭＯＳＦＥＴでは、チャネ
ルフローティングによって閾値電圧の変動やキンク効果
が引き起こされ易い。それらの問題を避けるための一つ
の方法として、チャネル領域下のバックゲートにゲート
電極と同じ電位を付与するような構造が提案されてい
る。いわゆるＤＴ−ＭＯＳ（Dynamic Threshold-MOS ）
と呼ばれる。
【０００４】図７（ａ）は、従来例に係るＳＯＩ基板を
用いたＤＴ−ＭＯＳの構造を示す平面図であり、図７
（ｂ）はそのＩ−Ｉ線断面図であり、図７（ｃ）はII−
II線断面図であり、図７（ｃ）はＩ−II線断面図であ
る。図７（ａ）〜（ｄ）に示すように、絶縁基板１上に
半導体層２が形成され、ソース拡散領域２ｃとドレイン
拡散領域２ｄがチャネル領域を挟んで形成されている。
チャネル領域上に形成されたゲート絶縁膜４の上にゲー
ト電極５が形成されている。
用いたＤＴ−ＭＯＳの構造を示す平面図であり、図７
（ｂ）はそのＩ−Ｉ線断面図であり、図７（ｃ）はII−
II線断面図であり、図７（ｃ）はＩ−II線断面図であ
る。図７（ａ）〜（ｄ）に示すように、絶縁基板１上に
半導体層２が形成され、ソース拡散領域２ｃとドレイン
拡散領域２ｄがチャネル領域を挟んで形成されている。
チャネル領域上に形成されたゲート絶縁膜４の上にゲー
ト電極５が形成されている。
【０００５】また、絶縁膜７のビアホール８ａを通して
ゲート電極５と接触するバックゲート電極９が設けられ
ており、そのバックゲート電極９は絶縁膜７のコンタク
トホール８ｂを通して半導体層２のｐ+ 領域２ｂと接触
してチャネル領域に接するバックゲートとなる半導体層
２ａにゲート電極５への印加電圧と同じ電位を付与して
いる。
ゲート電極５と接触するバックゲート電極９が設けられ
ており、そのバックゲート電極９は絶縁膜７のコンタク
トホール８ｂを通して半導体層２のｐ+ 領域２ｂと接触
してチャネル領域に接するバックゲートとなる半導体層
２ａにゲート電極５への印加電圧と同じ電位を付与して
いる。
【０００６】なお、図７（ａ）〜（ｄ）において、３は
半導体層２を囲む絶縁膜である。６ａとゲート電極５の
表面に形成されたシリサイド層、６ｂはコンタクトホー
ル８ｂ内のｐ+ 領域２ｂの表面に形成されたシリサイド
層、６ｃ，６ｄはそれぞれソース拡散領域２ｃとドレイ
ン拡散領域２ｄの表面に形成されたシリサイド層であ
る。また、１０ａ，１０ｂはそれぞれソース拡散領域２
ｃとドレイン拡散領域２ｄと接続するソース電極とドレ
イン電極である。
半導体層２を囲む絶縁膜である。６ａとゲート電極５の
表面に形成されたシリサイド層、６ｂはコンタクトホー
ル８ｂ内のｐ+ 領域２ｂの表面に形成されたシリサイド
層、６ｃ，６ｄはそれぞれソース拡散領域２ｃとドレイ
ン拡散領域２ｄの表面に形成されたシリサイド層であ
る。また、１０ａ，１０ｂはそれぞれソース拡散領域２
ｃとドレイン拡散領域２ｄと接続するソース電極とドレ
イン電極である。
【０００７】上記のＭＯＳＦＥＴを動作させる場合、ゲ
ート電極５への印加電圧よりも大きい電圧をドレイン電
極１０ｂに印加して、ゲート電極５に正の電圧を印加し
ていき、ドレイン拡散領域２ｄから空乏層を広げてソー
ス拡散領域２ｃの空乏層と繋げる。この状態でさらにゲ
ート電極５を増加させると、チャネル領域とゲート電極
５の間及びチャネル領域とバックゲートの間に電圧が印
加されるようになり、チャネルが反転する。これにより
チャネルが開き、ドレインからソースへ電流が流れる。
ート電極５への印加電圧よりも大きい電圧をドレイン電
極１０ｂに印加して、ゲート電極５に正の電圧を印加し
ていき、ドレイン拡散領域２ｄから空乏層を広げてソー
ス拡散領域２ｃの空乏層と繋げる。この状態でさらにゲ
ート電極５を増加させると、チャネル領域とゲート電極
５の間及びチャネル領域とバックゲートの間に電圧が印
加されるようになり、チャネルが反転する。これにより
チャネルが開き、ドレインからソースへ電流が流れる。
【０００８】上記で、バックゲートとなる半導体層２ａ
の電位はゲート電極５の電位に従って変化するため、ゲ
ート電極５に電圧を印加していくとき、チャネル領域と
ゲート電極５の間及びチャネル領域とバックゲートの半
導体層２ａの間には印加電圧がそのままかかるようにな
り、このため、閾値電圧の変動やキンク効果が抑制され
る。
の電位はゲート電極５の電位に従って変化するため、ゲ
ート電極５に電圧を印加していくとき、チャネル領域と
ゲート電極５の間及びチャネル領域とバックゲートの半
導体層２ａの間には印加電圧がそのままかかるようにな
り、このため、閾値電圧の変動やキンク効果が抑制され
る。
【０００９】
【発明が解決しようとする課題】ところで、上記のＤＴ
−ＭＯＳでは、負荷駆動電力を高めるため、１Ｖ以上の
電源電圧が要望されている。しかしながら、この場合、
半導体層２ａとソース拡散領域２ｃ間のｐｎ接合には順
方向の電圧がかかるため、ｐｎ接合の拡散電位であるほ
ぼ０．７Ｖを越えると、ゲート電極５に電流が流れ始
め、ゲート電極５にはそれ以上の電圧がかからなくなる
か、或いは大電流のため素子が破壊してしまうという問
題がある。
−ＭＯＳでは、負荷駆動電力を高めるため、１Ｖ以上の
電源電圧が要望されている。しかしながら、この場合、
半導体層２ａとソース拡散領域２ｃ間のｐｎ接合には順
方向の電圧がかかるため、ｐｎ接合の拡散電位であるほ
ぼ０．７Ｖを越えると、ゲート電極５に電流が流れ始
め、ゲート電極５にはそれ以上の電圧がかからなくなる
か、或いは大電流のため素子が破壊してしまうという問
題がある。
【００１０】この問題を解決するため、ゲート電極５と
バックゲート電極９の間に大きな抵抗を挿入する方法が
あるが、基板上に抵抗を設置するための領域が必要とな
る。これは、チップ面積の増大を招くため、実用的でな
い。本発明は、上記の従来例の問題点に鑑みて創作され
たものであり、チップ面積の増大を抑えつつ、負荷駆動
電力を高めることができるＤＴ−ＭＯＳに係る絶縁ゲー
ト型電界効果トランジスタを提供するものである。
バックゲート電極９の間に大きな抵抗を挿入する方法が
あるが、基板上に抵抗を設置するための領域が必要とな
る。これは、チップ面積の増大を招くため、実用的でな
い。本発明は、上記の従来例の問題点に鑑みて創作され
たものであり、チップ面積の増大を抑えつつ、負荷駆動
電力を高めることができるＤＴ−ＭＯＳに係る絶縁ゲー
ト型電界効果トランジスタを提供するものである。
【００１１】
【課題を解決するための手段】上記課題は、第１の発明
である、絶縁層上に形成された一導電型の半導体層と、
前記半導体層にチャネル領域を挟んで形成された反対導
電型のソース拡散領域及びドレイン拡散領域と、前記チ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記チャネル領域の外側の一導電型の半導体層
に形成された、前記チャネル領域の半導体層の抵抗率よ
りも低い抵抗率を有する低抵抗率領域と、前記ソース拡
散領域、前記ドレイン拡散領域及び前記ゲート電極を被
覆する層間絶縁膜と、前記層間絶縁膜の開口部を通して
前記ソース拡散領域及び前記ドレイン拡散領域とそれぞ
れ接続し、前記層間絶縁膜上に形成された配線と、前記
層間絶縁膜よりも薄い膜厚の絶縁膜を介して前記低抵抗
領域上に形成され、前記絶縁膜及び半導体層を通して前
記チャネル領域にバックバイアスを与えるバックゲート
電極とを有する絶縁ゲート型トランジスタによって解決
され、第２の発明である、前記バックゲート電極は前記
ゲート電極と接続されていることを特徴とする第１の発
明に記載の絶縁ゲート型電界効果トランジスタによって
解決される。
である、絶縁層上に形成された一導電型の半導体層と、
前記半導体層にチャネル領域を挟んで形成された反対導
電型のソース拡散領域及びドレイン拡散領域と、前記チ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記チャネル領域の外側の一導電型の半導体層
に形成された、前記チャネル領域の半導体層の抵抗率よ
りも低い抵抗率を有する低抵抗率領域と、前記ソース拡
散領域、前記ドレイン拡散領域及び前記ゲート電極を被
覆する層間絶縁膜と、前記層間絶縁膜の開口部を通して
前記ソース拡散領域及び前記ドレイン拡散領域とそれぞ
れ接続し、前記層間絶縁膜上に形成された配線と、前記
層間絶縁膜よりも薄い膜厚の絶縁膜を介して前記低抵抗
領域上に形成され、前記絶縁膜及び半導体層を通して前
記チャネル領域にバックバイアスを与えるバックゲート
電極とを有する絶縁ゲート型トランジスタによって解決
され、第２の発明である、前記バックゲート電極は前記
ゲート電極と接続されていることを特徴とする第１の発
明に記載の絶縁ゲート型電界効果トランジスタによって
解決される。
【００１２】本発明は、いわゆるＳＯＩ型の絶縁ゲート
電界効果トランジスタの製造方法に関し、バックゲート
電極を半導体層と直接接触させないで、絶縁膜を通して
半導体層と容量結合させている。このため、ソース拡散
領域又はドレイン拡散領域と半導体層との間のｐｎ接合
に対して順方向電圧となるような電圧がソース電極又は
ドレイン電極とバックゲート電極との間に印加されて
も、それらの電極間に電流が流れず、各部分の容量値に
従って各部分に電圧がかかる。この場合、最大でバック
ゲート電極と半導体層間に介在する絶縁膜の絶縁破壊電
圧の大きさまで印加することができ、その絶縁膜の膜厚
調整により動作可能電圧１Ｖ以上を得ることは容易であ
る。従って、負荷駆動電力を高めることができる。
電界効果トランジスタの製造方法に関し、バックゲート
電極を半導体層と直接接触させないで、絶縁膜を通して
半導体層と容量結合させている。このため、ソース拡散
領域又はドレイン拡散領域と半導体層との間のｐｎ接合
に対して順方向電圧となるような電圧がソース電極又は
ドレイン電極とバックゲート電極との間に印加されて
も、それらの電極間に電流が流れず、各部分の容量値に
従って各部分に電圧がかかる。この場合、最大でバック
ゲート電極と半導体層間に介在する絶縁膜の絶縁破壊電
圧の大きさまで印加することができ、その絶縁膜の膜厚
調整により動作可能電圧１Ｖ以上を得ることは容易であ
る。従って、負荷駆動電力を高めることができる。
【００１３】更に、バックゲート電極の下の半導体層の
抵抗率をチャネル領域の抵抗率よりも低くしているの
で、半導体層は空乏化又は反転せず、バックゲート電極
の電圧を効率よく半導体層に印加することができる。こ
れにより、閾値電圧が高くなるのを抑制することができ
る。また、ゲート電極を流れるリーク電流がほとんどな
いので、電流の抑制のための内部抵抗も必要ない。この
ため、小さいチップ面積を確保することが容易である。
抵抗率をチャネル領域の抵抗率よりも低くしているの
で、半導体層は空乏化又は反転せず、バックゲート電極
の電圧を効率よく半導体層に印加することができる。こ
れにより、閾値電圧が高くなるのを抑制することができ
る。また、ゲート電極を流れるリーク電流がほとんどな
いので、電流の抑制のための内部抵抗も必要ない。この
ため、小さいチップ面積を確保することが容易である。
【００１４】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１〜図５は、第１の実施の形態に係るＤＴ−ＭＯＳの
製造方法について示す上面図及び断面図である。
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１〜図５は、第１の実施の形態に係るＤＴ−ＭＯＳの
製造方法について示す上面図及び断面図である。
【００１５】図１（ａ），図２（ａ），図３（ａ），図
４（ａ）は上面図、図１（ｂ），図２（ｂ），図３
（ｂ），図４（ｂ）は各上面図のIII-III 線断面図、図
１（ｃ），図２（ｃ），図３（ｃ），図４（ｃ）は各上
面図のIV-IV 線断面図である。また、図５（ａ）は図４
（ａ）で代用する上面図のIII-III 線断面図、図５
（ｂ）は図４（ａ）で代用する上面図のIV-IV 線断面
図、図５（ｃ）は図４（ａ）で代用する上面図のIII-IV
線断面図である。
４（ａ）は上面図、図１（ｂ），図２（ｂ），図３
（ｂ），図４（ｂ）は各上面図のIII-III 線断面図、図
１（ｃ），図２（ｃ），図３（ｃ），図４（ｃ）は各上
面図のIV-IV 線断面図である。また、図５（ａ）は図４
（ａ）で代用する上面図のIII-III 線断面図、図５
（ｂ）は図４（ａ）で代用する上面図のIV-IV 線断面
図、図５（ｃ）は図４（ａ）で代用する上面図のIII-IV
線断面図である。
【００１６】まず、図１（ａ）〜（ｃ）に示すように、
よく知られた基板張合わせ技術及びＣＭＰ技術により、
酸化シリコンからなる絶縁性基板２１上にｐ型の単結晶
シリコンからなる半導体層２２を形成する。半導体層２
２は、不純物濃度約１×１０ 15ｃｍ-3，膜厚約１μｍを
有する。次いで、ＬＯＣＯＳ法（選択酸化法）により、
半導体層２２の全膜厚にわたって酸化シリコンからなる
素子分離絶縁膜２３を形成する。これにより、半導体層
２２は側部を素子分離絶縁膜２３により、また下部を絶
縁性基板２１によって囲まれる。半導体層２２は、トラ
ンジスタの形成領域（ＭＯＳ−ＦＲ）と、バックゲート
電極の接続領域（ＢＧ−ＣＲ）と、これらの間を繋ぐ幅
の狭い帯状の領域（Ｍ−ＣＲ）とからなる。なお、図示
しないが、同じ絶縁性基板２１上、他所にも、側部及び
下部が絶縁体により囲まれた同じ平面形状の半導体層の
領域が形成されている。
よく知られた基板張合わせ技術及びＣＭＰ技術により、
酸化シリコンからなる絶縁性基板２１上にｐ型の単結晶
シリコンからなる半導体層２２を形成する。半導体層２
２は、不純物濃度約１×１０ 15ｃｍ-3，膜厚約１μｍを
有する。次いで、ＬＯＣＯＳ法（選択酸化法）により、
半導体層２２の全膜厚にわたって酸化シリコンからなる
素子分離絶縁膜２３を形成する。これにより、半導体層
２２は側部を素子分離絶縁膜２３により、また下部を絶
縁性基板２１によって囲まれる。半導体層２２は、トラ
ンジスタの形成領域（ＭＯＳ−ＦＲ）と、バックゲート
電極の接続領域（ＢＧ−ＣＲ）と、これらの間を繋ぐ幅
の狭い帯状の領域（Ｍ−ＣＲ）とからなる。なお、図示
しないが、同じ絶縁性基板２１上、他所にも、側部及び
下部が絶縁体により囲まれた同じ平面形状の半導体層の
領域が形成されている。
【００１７】次に、図２（ａ）〜（ｃ）に示すように、
熱酸化により半導体層２２上にゲート絶縁膜となる膜厚
約２．５ｎｍのシリコン酸化膜２４を形成する。続い
て、閾値調整のため、半導体層２２にｐ型不純物をイオ
ン注入し、表面から１００ｎｍの深さのところで凡そ１
×１０18ｃｍ-3のピーク値が得られるように分布させ
る。
熱酸化により半導体層２２上にゲート絶縁膜となる膜厚
約２．５ｎｍのシリコン酸化膜２４を形成する。続い
て、閾値調整のため、半導体層２２にｐ型不純物をイオ
ン注入し、表面から１００ｎｍの深さのところで凡そ１
×１０18ｃｍ-3のピーク値が得られるように分布させ
る。
【００１８】次いで、熱ＣＶＤ法等により膜厚約１５０
ｎｍのポリシリコン膜２５を形成した後、イオン注入に
よりポリシリコン膜２５に濃度約１×１０20ｃｍ-3のｎ
型不純物を導入して低抵抗化する。次に、ポリシリコン
膜２５をパターニングしてゲート電極２５を形成する。
このとき、ゲート電極２５は、素子分離絶縁膜２３上の
ゲート電極とバックゲート電極との接続領域（Ｇ／ＢＧ
−ＣＲ）から、トランジスタの形成領域（ＭＯＳ−Ｆ
Ｒ）を横断するチャネル領域上を経て、トランジスタの
形成領域（ＭＯＳ−ＦＲ）とバックゲート電極の接続領
域（ＢＧ−ＣＲ）とを繋ぐ幅の狭い帯状の領域（Ｍ−Ｃ
Ｒ）まで細長い帯状に形成される。なお、幅の狭い帯状
の領域（Ｍ−ＣＲ）では、帯状の領域を幅方向に跨ぐよ
うにポリシリコン膜２５を残す。この様にするのは、後
の図３（ａ）〜（ｃ）に示すシリサイド層の形成のとき
にシリサイド層を通してトランジスタの形成領域（ＭＯ
Ｓ−ＦＲ）とバックゲート電極の接続領域（ＢＧ−Ｃ
Ｒ）とが電気的にショートしないようにするためであ
る。
ｎｍのポリシリコン膜２５を形成した後、イオン注入に
よりポリシリコン膜２５に濃度約１×１０20ｃｍ-3のｎ
型不純物を導入して低抵抗化する。次に、ポリシリコン
膜２５をパターニングしてゲート電極２５を形成する。
このとき、ゲート電極２５は、素子分離絶縁膜２３上の
ゲート電極とバックゲート電極との接続領域（Ｇ／ＢＧ
−ＣＲ）から、トランジスタの形成領域（ＭＯＳ−Ｆ
Ｒ）を横断するチャネル領域上を経て、トランジスタの
形成領域（ＭＯＳ−ＦＲ）とバックゲート電極の接続領
域（ＢＧ−ＣＲ）とを繋ぐ幅の狭い帯状の領域（Ｍ−Ｃ
Ｒ）まで細長い帯状に形成される。なお、幅の狭い帯状
の領域（Ｍ−ＣＲ）では、帯状の領域を幅方向に跨ぐよ
うにポリシリコン膜２５を残す。この様にするのは、後
の図３（ａ）〜（ｃ）に示すシリサイド層の形成のとき
にシリサイド層を通してトランジスタの形成領域（ＭＯ
Ｓ−ＦＲ）とバックゲート電極の接続領域（ＢＧ−Ｃ
Ｒ）とが電気的にショートしないようにするためであ
る。
【００１９】次いで、図３（ａ）〜（ｃ）に示すよう
に、トランジスタの形成領域（ＭＯＳ−ＦＲ）以外の領
域をレジスト膜等で被覆した後、ｎ型不純物をイオン注
入し、ゲート電極２５の両側の半導体層２２に濃度約１
×１０20ｃｍ-3を有するソース拡散領域２２ｃ及びドレ
イン拡散領域２２ｄを形成する。続いて、バックゲート
電極の接続領域（ＢＧ−ＣＲ）以外の領域をレジスト膜
等で被覆した後、ｐ型不純物をイオン注入し、その領域
の半導体層２２を低抵抗化して、ｐ+ 型の低抵抗領域２
２ｂを形成する。
に、トランジスタの形成領域（ＭＯＳ−ＦＲ）以外の領
域をレジスト膜等で被覆した後、ｎ型不純物をイオン注
入し、ゲート電極２５の両側の半導体層２２に濃度約１
×１０20ｃｍ-3を有するソース拡散領域２２ｃ及びドレ
イン拡散領域２２ｄを形成する。続いて、バックゲート
電極の接続領域（ＢＧ−ＣＲ）以外の領域をレジスト膜
等で被覆した後、ｐ型不純物をイオン注入し、その領域
の半導体層２２を低抵抗化して、ｐ+ 型の低抵抗領域２
２ｂを形成する。
【００２０】このとき、低抵抗領域２２ｂの不純物濃度
は、後にこの上に形成されるバックゲート電極２９にゲ
ート電圧と同じ電圧を印加したときバックゲート電極２
９と容量結合させる低抵抗領域２２ｂが空乏化又は反転
しないようなものとする。ここでは、バックゲート電極
２９と低抵抗領域２２ｂの間に介在させる絶縁膜２７ａ
の膜厚を考慮して約１×１０20ｃｍ-3とする。
は、後にこの上に形成されるバックゲート電極２９にゲ
ート電圧と同じ電圧を印加したときバックゲート電極２
９と容量結合させる低抵抗領域２２ｂが空乏化又は反転
しないようなものとする。ここでは、バックゲート電極
２９と低抵抗領域２２ｂの間に介在させる絶縁膜２７ａ
の膜厚を考慮して約１×１０20ｃｍ-3とする。
【００２１】次に、フッ素系のガスを用いたドライエッ
チング等によりゲート電極２５で覆われていない領域の
シリコン酸化膜２４を除去する。続いて、スパッタ法に
より、コバルトやタングステン等を全面に形成した後、
加熱して、露出する全シリコン表面にシリサイド層を形
成する。ゲート電極２５の表面にはシリサイド層２６ａ
が、ソース拡散領域２２ｃの表面にはシリサイド層２６
ｃが、ドレイン拡散領域２２ｄの表面にはシリサイド層
２２ｄが、バックゲート電極の接続領域（ＢＧ−ＣＲ）
２２ｂの表面にはシリサイド層２６ｂが、トランジスタ
の形成領域（ＭＯＳ−ＦＲ）とバックゲート電極の接続
領域（ＢＧ−ＣＲ）とを繋ぐ幅の狭い帯状の領域（Ｍ−
ＣＲ）の表面にはシリサイド層２６ｂがそれぞれ形成さ
れる。
チング等によりゲート電極２５で覆われていない領域の
シリコン酸化膜２４を除去する。続いて、スパッタ法に
より、コバルトやタングステン等を全面に形成した後、
加熱して、露出する全シリコン表面にシリサイド層を形
成する。ゲート電極２５の表面にはシリサイド層２６ａ
が、ソース拡散領域２２ｃの表面にはシリサイド層２６
ｃが、ドレイン拡散領域２２ｄの表面にはシリサイド層
２２ｄが、バックゲート電極の接続領域（ＢＧ−ＣＲ）
２２ｂの表面にはシリサイド層２６ｂが、トランジスタ
の形成領域（ＭＯＳ−ＦＲ）とバックゲート電極の接続
領域（ＢＧ−ＣＲ）とを繋ぐ幅の狭い帯状の領域（Ｍ−
ＣＲ）の表面にはシリサイド層２６ｂがそれぞれ形成さ
れる。
【００２２】次に、図４（ａ）〜（ｃ）に示すように、
熱ＣＶＤ法により、全面に膜厚約２００ｎｍのシリコン
酸化膜２７を形成した後、パターニングし、ゲート電極
とバックゲート電極との接続領域（Ｇ／ＢＧ−ＣＲ）に
開口部２８ａを、ソース拡散領域２２ｃに開口部２８ｃ
を、ドレイン拡散領域２２ｄに開口部２８ｄをそれぞれ
形成する。続いて、再度パターニングを行い、バックゲ
ート電極の接続領域（ＢＧ−ＣＲ）に開口部２８ｂを形
成する。このとき、バックゲート電極の接続領域（ＢＧ
−ＣＲ）の開口部２８ｂの底部には半導体層２２上に膜
厚約１０ｎｍのシリコン酸化膜２７が残るようにエッチ
ングを行う。
熱ＣＶＤ法により、全面に膜厚約２００ｎｍのシリコン
酸化膜２７を形成した後、パターニングし、ゲート電極
とバックゲート電極との接続領域（Ｇ／ＢＧ−ＣＲ）に
開口部２８ａを、ソース拡散領域２２ｃに開口部２８ｃ
を、ドレイン拡散領域２２ｄに開口部２８ｄをそれぞれ
形成する。続いて、再度パターニングを行い、バックゲ
ート電極の接続領域（ＢＧ−ＣＲ）に開口部２８ｂを形
成する。このとき、バックゲート電極の接続領域（ＢＧ
−ＣＲ）の開口部２８ｂの底部には半導体層２２上に膜
厚約１０ｎｍのシリコン酸化膜２７が残るようにエッチ
ングを行う。
【００２３】次に、図５（ａ）〜（ｃ）に示すように、
全面にアルミニウム膜を形成した後、パターニングし、
一端が開口部２８ａを通してゲート電極２５と接触し、
かつ他端がバックゲート電極の接続領域（ＢＧ−ＣＲ）
の開口部２８ｂの底部に達するバックゲート電極２９
と、開口部２８ｃ，２８ｄを通してソース拡散領域２２
ｃ及びドレイン拡散領域２２ｄと接続するソース電極３
０ａ及びドレイン電極３０ｂとを形成し、ＤＴ−ＭＯＳ
が完成する。
全面にアルミニウム膜を形成した後、パターニングし、
一端が開口部２８ａを通してゲート電極２５と接触し、
かつ他端がバックゲート電極の接続領域（ＢＧ−ＣＲ）
の開口部２８ｂの底部に達するバックゲート電極２９
と、開口部２８ｃ，２８ｄを通してソース拡散領域２２
ｃ及びドレイン拡散領域２２ｄと接続するソース電極３
０ａ及びドレイン電極３０ｂとを形成し、ＤＴ−ＭＯＳ
が完成する。
【００２４】このとき、バックゲート電極２９の他端
は、ゲート電極２５に電圧を印加したとき空乏化又は反
転しないような半導体層２２の低抵抗領域２２ｂ及び絶
縁膜２７ａの膜厚の領域を通して半導体層２２ｂと容量
結合する。従って、バックゲート電極２９とソース電極
３０ａ又はドレイン電極３０ｂとの間に介在する容量部
分の数を最小限度に抑えられるため、バックゲート電極
２９の電圧を効率よく半導体層２２ｂに印加することが
できる。これにより、閾値電圧が高くなるのを抑制する
ことができる。
は、ゲート電極２５に電圧を印加したとき空乏化又は反
転しないような半導体層２２の低抵抗領域２２ｂ及び絶
縁膜２７ａの膜厚の領域を通して半導体層２２ｂと容量
結合する。従って、バックゲート電極２９とソース電極
３０ａ又はドレイン電極３０ｂとの間に介在する容量部
分の数を最小限度に抑えられるため、バックゲート電極
２９の電圧を効率よく半導体層２２ｂに印加することが
できる。これにより、閾値電圧が高くなるのを抑制する
ことができる。
【００２５】次に、上記のようにして作成されたＤＴ−
ＭＯＳの動作について図５（ａ）〜（ｃ）を参照しなが
ら説明する。ソース電極３０ａを接地し、ゲート電極２
５に正の電圧を印加するとともに、ドレイン電極３０ｂ
に正の電圧を印加する。これにより、バックゲート電極
２９とソース電極３０ａの間、及びバックゲート電極２
９とドレイン電極３０ｂの間に、絶縁膜２７ａと半導体
層２２ｂと２２ａを通して電圧がかかる。ドレイン電極
３０ｂの正の電圧がゲート電極２５の正の電圧よりも大
きくなると、ドレイン拡散領域２２ｄのｐｎ接合から空
乏層が広がり、所定の電圧でソース拡散領域２２ｃのｐ
ｎ接合と繋がる。
ＭＯＳの動作について図５（ａ）〜（ｃ）を参照しなが
ら説明する。ソース電極３０ａを接地し、ゲート電極２
５に正の電圧を印加するとともに、ドレイン電極３０ｂ
に正の電圧を印加する。これにより、バックゲート電極
２９とソース電極３０ａの間、及びバックゲート電極２
９とドレイン電極３０ｂの間に、絶縁膜２７ａと半導体
層２２ｂと２２ａを通して電圧がかかる。ドレイン電極
３０ｂの正の電圧がゲート電極２５の正の電圧よりも大
きくなると、ドレイン拡散領域２２ｄのｐｎ接合から空
乏層が広がり、所定の電圧でソース拡散領域２２ｃのｐ
ｎ接合と繋がる。
【００２６】空乏層が互いに繋がった後はチャネル領域
（ＣＨＲ）と半導体層２２ａの間及びチャネル領域（Ｃ
ＨＲ）とゲート電極２５の間にそれぞれ電圧がかかって
くる。さらにゲート電極２５の正の電圧を増大させる
と、チャネル領域（ＣＨＲ）が反転して電子が発生しは
じめる。これにより、チャネルが開いて、ドレイン電極
３０ｂとソース電極３０ａの間に電流が流れはじめる。
（ＣＨＲ）と半導体層２２ａの間及びチャネル領域（Ｃ
ＨＲ）とゲート電極２５の間にそれぞれ電圧がかかって
くる。さらにゲート電極２５の正の電圧を増大させる
と、チャネル領域（ＣＨＲ）が反転して電子が発生しは
じめる。これにより、チャネルが開いて、ドレイン電極
３０ｂとソース電極３０ａの間に電流が流れはじめる。
【００２７】このように、バックゲート（ＢＧＲ）とな
る半導体層２２ａの電位がゲート電圧と同じ電位に固定
されるため、チャネル領域（ＣＨＲ）と半導体層２２ａ
の間及びチャネル領域（ＣＨＲ）とゲート電極２５の間
にそれぞれ電圧がかかるようになり、閾値電圧の変動や
キンク効果が抑制される。以上のように、第１の実施の
形態のＤＴ−ＭＯＳにおいては、バックゲート電極２９
を半導体層２２ｂと直接接触させないで、シリコン酸化
膜２７ａを通して半導体層２２ａと容量結合させてい
る。
る半導体層２２ａの電位がゲート電圧と同じ電位に固定
されるため、チャネル領域（ＣＨＲ）と半導体層２２ａ
の間及びチャネル領域（ＣＨＲ）とゲート電極２５の間
にそれぞれ電圧がかかるようになり、閾値電圧の変動や
キンク効果が抑制される。以上のように、第１の実施の
形態のＤＴ−ＭＯＳにおいては、バックゲート電極２９
を半導体層２２ｂと直接接触させないで、シリコン酸化
膜２７ａを通して半導体層２２ａと容量結合させてい
る。
【００２８】このため、ソース拡散領域２２ｃのｐｎ接
合に対して順方向電圧となるような電圧がソース電極３
０ａとバックゲート電極２９の間に印加されても、それ
らの電極間に電流が流れず、各部分の容量値に従って各
部分に電圧がかかる。この場合、最大でシリコン酸化膜
２７ａの絶縁破壊電圧の大きさまで印加することがで
き、シリコン酸化膜２７ａの膜厚調整により動作可能電
圧１Ｖ以上を得ることは容易である。さらに、空乏化又
は反転を防止してバックゲート電極２９の電圧を効率よ
く印加することができる。従って、負荷駆動電力を高
め、かつ高効率を得ることができる。
合に対して順方向電圧となるような電圧がソース電極３
０ａとバックゲート電極２９の間に印加されても、それ
らの電極間に電流が流れず、各部分の容量値に従って各
部分に電圧がかかる。この場合、最大でシリコン酸化膜
２７ａの絶縁破壊電圧の大きさまで印加することがで
き、シリコン酸化膜２７ａの膜厚調整により動作可能電
圧１Ｖ以上を得ることは容易である。さらに、空乏化又
は反転を防止してバックゲート電極２９の電圧を効率よ
く印加することができる。従って、負荷駆動電力を高
め、かつ高効率を得ることができる。
【００２９】また、ゲート電極２５を流れるリーク電流
がほとんどないので、電流の抑制のための内部抵抗も必
要ない。このため、小さいチップ面積を確保することが
容易である。なお、上記では、シリコン酸化膜２７ａの
膜厚を１０ｎｍとしているが、必要な駆動電圧によって
膜厚を調整することが可能である。この場合、シリコン
酸化膜２７ａの膜厚をあまり厚くすると、シリコン酸化
膜２７ａの方に大きな電圧がかかって半導体層２２ａ自
体に電圧がかかりにくくなるため、膜厚の最適値を選ぶ
必要がある。
がほとんどないので、電流の抑制のための内部抵抗も必
要ない。このため、小さいチップ面積を確保することが
容易である。なお、上記では、シリコン酸化膜２７ａの
膜厚を１０ｎｍとしているが、必要な駆動電圧によって
膜厚を調整することが可能である。この場合、シリコン
酸化膜２７ａの膜厚をあまり厚くすると、シリコン酸化
膜２７ａの方に大きな電圧がかかって半導体層２２ａ自
体に電圧がかかりにくくなるため、膜厚の最適値を選ぶ
必要がある。
【００３０】また、ｐ型の半導体層２２に形成されたｎ
チャネルの絶縁ゲート型電界効果トランジスタに本発明
を適用しているが、導電型が全て逆の、ｎ型の半導体層
に形成されたｐチャネルの絶縁ゲート型電界効果トラン
ジスタに適用することも可能である。 （２）第２の実施の形態 図６は、第２の実施の形態に係るＤＴ−ＭＯＳについて
示す断面図である。
チャネルの絶縁ゲート型電界効果トランジスタに本発明
を適用しているが、導電型が全て逆の、ｎ型の半導体層
に形成されたｐチャネルの絶縁ゲート型電界効果トラン
ジスタに適用することも可能である。 （２）第２の実施の形態 図６は、第２の実施の形態に係るＤＴ−ＭＯＳについて
示す断面図である。
【００３１】第２の実施の形態において、第１の実施の
形態と異なるところは、図６に示すように、バックゲー
ト電極の接続領域（ＢＧ−ＣＲ）の近くのゲート電極２
５の先端部で、ゲート電極２５とバックゲート電極２９
とを接触させていることである。なお、図６において、
図１〜図５と同じ符号で示すものは、図１〜図５と同じ
ものを示す。
形態と異なるところは、図６に示すように、バックゲー
ト電極の接続領域（ＢＧ−ＣＲ）の近くのゲート電極２
５の先端部で、ゲート電極２５とバックゲート電極２９
とを接触させていることである。なお、図６において、
図１〜図５と同じ符号で示すものは、図１〜図５と同じ
ものを示す。
【００３２】上記第２の実施の形態の場合も、第１の実
施の形態と同様に、バックゲート電極２９を半導体層２
２ｂと直接接触させないで、絶縁膜２７ａを通して半導
体層２２ａと容量結合させている。このため、ソース電
極３０ａ又はドレイン電極３０ｂとバックゲート電極２
９との間に大きな電圧を印加することができ、絶縁膜２
７ａの膜厚調整により１Ｖ以上を得ることは容易であ
る。このため、負荷駆動電力を高めることができる。
施の形態と同様に、バックゲート電極２９を半導体層２
２ｂと直接接触させないで、絶縁膜２７ａを通して半導
体層２２ａと容量結合させている。このため、ソース電
極３０ａ又はドレイン電極３０ｂとバックゲート電極２
９との間に大きな電圧を印加することができ、絶縁膜２
７ａの膜厚調整により１Ｖ以上を得ることは容易であ
る。このため、負荷駆動電力を高めることができる。
【００３３】また、ゲート電極２５を流れるリーク電流
がほとんどないので、電流の抑制のための内部抵抗も必
要ない。このため、小さいチップ面積を確保することが
容易である。
がほとんどないので、電流の抑制のための内部抵抗も必
要ない。このため、小さいチップ面積を確保することが
容易である。
【００３４】
【発明の効果】以上のように、本発明によれば、バック
ゲート電極を半導体層と直接接触させないで、絶縁膜を
介して半導体層と容量結合させている。このため、ソー
ス電極又はドレイン電極とバックゲート電極との間に大
きな電圧を印加することができ、絶縁膜の膜厚調整によ
り動作可能電圧１Ｖ以上を得ることは容易である。従っ
て、負荷駆動電力を高めることができる。
ゲート電極を半導体層と直接接触させないで、絶縁膜を
介して半導体層と容量結合させている。このため、ソー
ス電極又はドレイン電極とバックゲート電極との間に大
きな電圧を印加することができ、絶縁膜の膜厚調整によ
り動作可能電圧１Ｖ以上を得ることは容易である。従っ
て、負荷駆動電力を高めることができる。
【００３５】また、ゲート電極を流れるリーク電流がほ
とんどないので、電流の抑制のための内部抵抗が必要で
ない。このため、小さいチップ面積を確保することが容
易である。
とんどないので、電流の抑制のための内部抵抗が必要で
ない。このため、小さいチップ面積を確保することが容
易である。
【図１】図１（ａ）は、本発明の第１の実施の形態に係
るＤＴ−ＭＯＳの作成方法について示す上面図（その
１）である。図１（ｂ）は図１（ａ）のIII-III 線断面
図であり、図１（ｃ）は図１（ａ）のIV-IV 線断面図で
ある。
るＤＴ−ＭＯＳの作成方法について示す上面図（その
１）である。図１（ｂ）は図１（ａ）のIII-III 線断面
図であり、図１（ｃ）は図１（ａ）のIV-IV 線断面図で
ある。
【図２】図２（ａ）は、本発明の第１の実施の形態に係
るＤＴ−ＭＯＳの作成方法について示す上面図（その
２）である。図２（ｂ）は図２（ａ）のIII-III 線断面
図であり、図２（ｃ）は図２（ａ）のIV-IV 線断面図で
ある。
るＤＴ−ＭＯＳの作成方法について示す上面図（その
２）である。図２（ｂ）は図２（ａ）のIII-III 線断面
図であり、図２（ｃ）は図２（ａ）のIV-IV 線断面図で
ある。
【図３】図３（ａ）は、本発明の第１の実施の形態に係
るＤＴ−ＭＯＳの作成方法について示す上面図（その
３）である。図３（ｂ）は図３（ａ）のIII-III 線断面
図であり、図３（ｃ）は図３（ａ）のIV-IV 線断面図で
ある。
るＤＴ−ＭＯＳの作成方法について示す上面図（その
３）である。図３（ｂ）は図３（ａ）のIII-III 線断面
図であり、図３（ｃ）は図３（ａ）のIV-IV 線断面図で
ある。
【図４】図４（ａ）は、本発明の第１の実施の形態に係
るＤＴ−ＭＯＳの作成方法について示す上面図（その
４）である。図４（ｂ）は図４（ａ）のIII-III 線断面
図であり、図４（ｃ）は図４（ａ）のIV-IV 線断面図で
ある。
るＤＴ−ＭＯＳの作成方法について示す上面図（その
４）である。図４（ｂ）は図４（ａ）のIII-III 線断面
図であり、図４（ｃ）は図４（ａ）のIV-IV 線断面図で
ある。
【図５】図５（ａ）は、本発明の第１の実施の形態に係
るＤＴ−ＭＯＳの作成方法について示す図４（ａ）のII
I-III 線断面図（その５）であり、図５（ｂ）は図４
（ａ）のIV-IV 線断面図であり、図５（ｃ）は図４
（ａ）のIII-IV線断面図である。
るＤＴ−ＭＯＳの作成方法について示す図４（ａ）のII
I-III 線断面図（その５）であり、図５（ｂ）は図４
（ａ）のIV-IV 線断面図であり、図５（ｃ）は図４
（ａ）のIII-IV線断面図である。
【図６】図６は、本発明の第２の実施の形態に係るＤＴ
−ＭＯＳの作成方法について示す断面図である。
−ＭＯＳの作成方法について示す断面図である。
【図７】図７（ａ）は、従来例に係るＤＴ−ＭＯＳの作
成方法について示す上面図である。図７（ｂ）は図７
（ａ）のＩ−Ｉ線断面図であり、図７（ｃ）は図７
（ａ）のII-II 線断面図であり、図７（ｄ）は図７
（ａ）のＩ−II線断面図である。
成方法について示す上面図である。図７（ｂ）は図７
（ａ）のＩ−Ｉ線断面図であり、図７（ｃ）は図７
（ａ）のII-II 線断面図であり、図７（ｄ）は図７
（ａ）のＩ−II線断面図である。
２１ 絶縁性基板、 ２２，２２ａ 半導体層、 ２２ｂ 低抵抗領域、 ２２ｃ ソース拡散領域、 ２２ｄ ドレイン拡散領域、 ２３ 素子分離絶縁膜、 ２４ ゲート絶縁膜、 ２５ ポリシリコン膜（ゲート電極）、 ２６ａ〜２６ｄ シリサイド層、 ２７，２７ａ シリコン酸化膜、 ２８ａ〜２８ｄ 開口部、 ２９ バックゲート電極、 ３０ａ ソース電極、 ３０ｂ ドレイン電極。
Claims (2)
- 【請求項１】 絶縁層上に形成された一導電型の半導体
層と、 前記半導体層にチャネル領域を挟んで形成された反対導
電型のソース拡散領域及びドレイン拡散領域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記チャネル領域の外側の一導電型の半導体層に形成さ
れた、前記チャネル領域の半導体層の抵抗率よりも低い
抵抗率を有する低抵抗率領域と、 前記ソース拡散領域、前記ドレイン拡散領域及び前記ゲ
ート電極を被覆する層間絶縁膜と、 前記層間絶縁膜の開口部を通して前記ソース拡散領域及
び前記ドレイン拡散領域とそれぞれ接続し、前記層間絶
縁膜上に形成された配線と、 前記層間絶縁膜よりも薄い膜厚の絶縁膜を介して前記低
抵抗領域上に形成され、前記絶縁膜及び半導体層を通し
て前記チャネル領域にバックバイアスを与えるバックゲ
ート電極とを有する絶縁ゲート型トランジスタ。 - 【請求項２】 前記バックゲート電極は前記ゲート電極
と接続されていることを特徴とする請求項１に記載の絶
縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100063A JPH10294464A (ja) | 1997-04-17 | 1997-04-17 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100063A JPH10294464A (ja) | 1997-04-17 | 1997-04-17 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294464A true JPH10294464A (ja) | 1998-11-04 |
Family
ID=14264018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9100063A Withdrawn JPH10294464A (ja) | 1997-04-17 | 1997-04-17 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168337A (ja) * | 1999-10-25 | 2001-06-22 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路及びその製造方法 |
| JP2013516762A (ja) * | 2010-01-05 | 2013-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低寄生容量ボディ・コンタクト・トランジスタ |
-
1997
- 1997-04-17 JP JP9100063A patent/JPH10294464A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168337A (ja) * | 1999-10-25 | 2001-06-22 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路及びその製造方法 |
| JP2013516762A (ja) * | 2010-01-05 | 2013-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低寄生容量ボディ・コンタクト・トランジスタ |
| US9269783B2 (en) | 2010-01-05 | 2016-02-23 | International Business Machines Corporation | Body contacted transistor with reduced parasitic capacitance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |