JPH08236770A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPH08236770A JPH08236770A JP8049138A JP4913896A JPH08236770A JP H08236770 A JPH08236770 A JP H08236770A JP 8049138 A JP8049138 A JP 8049138A JP 4913896 A JP4913896 A JP 4913896A JP H08236770 A JPH08236770 A JP H08236770A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000000758 substrate Substances 0.000 claims description 21
- 230000003071 parasitic effect Effects 0.000 abstract description 26
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000002161 passivation Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910004337 Ti-Ni Inorganic materials 0.000 description 1
- 229910011209 Ti—Ni Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- KHYBPSFKEHXSLX-UHFFFAOYSA-N iminotitanium Chemical compound [Ti]=N KHYBPSFKEHXSLX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
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Abstract
(57)【要約】
【課題】 リーク電流の発生を抑制すると共に、耐圧を
向上する。 【解決手段】 主電流部とエミュレーション電流部とに
跨がるゲート電極の下方に位置する第１導電型の第１半
導体層に、第２導電型の第４半導体層を形成する。
向上する。 【解決手段】 主電流部とエミュレーション電流部とに
跨がるゲート電極の下方に位置する第１導電型の第１半
導体層に、第２導電型の第４半導体層を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、主電流部及びこ
の主電流部の電流に追従するエミュレーション電流部を
有する電力用半導体素子に関するものである。
の主電流部の電流に追従するエミュレーション電流部を
有する電力用半導体素子に関するものである。
【０００２】
【従来の技術】電力用半導体素子の電流を制限するため
には、素子の電流レベルを感知しなければならない。素
子の電流レベルを検出する方法としては、例えば、特開
昭６０−９４７７２号公報やＵＳＰ４５５３０８４に示
されている。この方法によれば、主電流部及びエミュレ
ーション電流部が、電気的・熱的に緊密に結合され、か
つこれらの電流部が同じ製造工程で形成されているため
エミュレーション電流部の電流レベルは素子の主電流部
の電流レベルにほぼ正確に比例するというものである。
には、素子の電流レベルを感知しなければならない。素
子の電流レベルを検出する方法としては、例えば、特開
昭６０−９４７７２号公報やＵＳＰ４５５３０８４に示
されている。この方法によれば、主電流部及びエミュレ
ーション電流部が、電気的・熱的に緊密に結合され、か
つこれらの電流部が同じ製造工程で形成されているため
エミュレーション電流部の電流レベルは素子の主電流部
の電流レベルにほぼ正確に比例するというものである。
【０００３】
【発明が解決しようとする課題】ところが、このような
構造を有する半導体素子は、図７に示すように、主電流
部１とエミュレーション電流部２との間に寄生トランジ
スタが存在し（図７では寄生トランジスタのチャネル部
３を示す）、その寄生トランジスタは図８に示すように
電気接続されている（この関係の文献として、ＩＥＥ
Ｅ、ＩＥＤＭ８３、１６・６を挙げておく）。そして、
このチャネル部３を通ってリーク電流が流れるため素子
電流検出精度が劣化するという問題がある。又、主電流
部１とエミュレーション電流部２とに跨がるゲート電極
の長さが長くなると耐圧の低下を招き易いという問題も
ある。
構造を有する半導体素子は、図７に示すように、主電流
部１とエミュレーション電流部２との間に寄生トランジ
スタが存在し（図７では寄生トランジスタのチャネル部
３を示す）、その寄生トランジスタは図８に示すように
電気接続されている（この関係の文献として、ＩＥＥ
Ｅ、ＩＥＤＭ８３、１６・６を挙げておく）。そして、
このチャネル部３を通ってリーク電流が流れるため素子
電流検出精度が劣化するという問題がある。又、主電流
部１とエミュレーション電流部２とに跨がるゲート電極
の長さが長くなると耐圧の低下を招き易いという問題も
ある。
【０００４】この発明の目的は、そのようなリーク電流
の発生を抑制すると共に、耐圧を向上できる電力用半導
体素子を提供することにある。
の発生を抑制すると共に、耐圧を向上できる電力用半導
体素子を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の電力用半導体素子は、一方の主面側に第１
導電型の第１半導体層が形成された半導体基板と、前記
第１半導体層の表面の複数領域に接合が終端するように
形成された複数の第２導電型の第２半導体層と、前記複
数ある第２半導体層の各第２半導体層の表面においてそ
の接合が終端するように形成された第１導電型の第３半
導体層と、少なくとも前記第１半導体層と前記第３半導
体層との間の前記第２半導体層表面上にゲート絶縁膜を
介して形成されたゲート電極と、前記複数ある第２半導
体層のうち少なくとも１つを主電流部として、その前記
第３半導体層と電気接続する主電流部第１電極と、前記
複数ある第２半導体層のうち他をエミュレーション電流
部として、その前記第３半導体層と電気接続するエミュ
レーション電流部第１電極と、前記半導体基板の他方の
主面側に形成された共通の第２電極と、前記エミュレー
ション電流部としての第２半導体層と前記主電流部とし
ての第２半導体層との間において、該両電流部を跨がる
前記ゲート電極の直下の前記第１半導体層表面上に形成
された第２の絶縁膜と、前記第２の絶縁膜下方に位置す
る前記第１半導体層に形成された、第２導電型の第４半
導体層と第４半導体層とを備える。
めに本発明の電力用半導体素子は、一方の主面側に第１
導電型の第１半導体層が形成された半導体基板と、前記
第１半導体層の表面の複数領域に接合が終端するように
形成された複数の第２導電型の第２半導体層と、前記複
数ある第２半導体層の各第２半導体層の表面においてそ
の接合が終端するように形成された第１導電型の第３半
導体層と、少なくとも前記第１半導体層と前記第３半導
体層との間の前記第２半導体層表面上にゲート絶縁膜を
介して形成されたゲート電極と、前記複数ある第２半導
体層のうち少なくとも１つを主電流部として、その前記
第３半導体層と電気接続する主電流部第１電極と、前記
複数ある第２半導体層のうち他をエミュレーション電流
部として、その前記第３半導体層と電気接続するエミュ
レーション電流部第１電極と、前記半導体基板の他方の
主面側に形成された共通の第２電極と、前記エミュレー
ション電流部としての第２半導体層と前記主電流部とし
ての第２半導体層との間において、該両電流部を跨がる
前記ゲート電極の直下の前記第１半導体層表面上に形成
された第２の絶縁膜と、前記第２の絶縁膜下方に位置す
る前記第１半導体層に形成された、第２導電型の第４半
導体層と第４半導体層とを備える。
【０００６】
【作用及び発明の効果】そして、本発明は前記の手段に
より、隣接する主電流部とエミュレーション電流部との
間の寄生トランジスタは第４半導体層により分離される
ことになり、その動作を防止することができ、リーク電
流の発生を抑制できる。又、第１半導体層と第４半導体
層との間のＰ−Ｎ複合と空乏層が形成され、これが電界
集中を緩和するように作用するので耐圧を向上できると
いう効果がある。
より、隣接する主電流部とエミュレーション電流部との
間の寄生トランジスタは第４半導体層により分離される
ことになり、その動作を防止することができ、リーク電
流の発生を抑制できる。又、第１半導体層と第４半導体
層との間のＰ−Ｎ複合と空乏層が形成され、これが電界
集中を緩和するように作用するので耐圧を向上できると
いう効果がある。
【０００７】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図２には電力用半導体素子の簡略断
面図を示し、シリコン基板９は能動領域１０と終端領域
１１とに区画される。図１は図２の能動領域１０の一部
を拡大した図である。
に従って説明する。図２には電力用半導体素子の簡略断
面図を示し、シリコン基板９は能動領域１０と終端領域
１１とに区画される。図１は図２の能動領域１０の一部
を拡大した図である。
【０００８】図１において、シリコン基板９には多数の
縦型Ｄ−ＭＯＳトランジスタセル１２，１３，１４が配
置されている。このＭＯＳトランジスタセル１２，１
３，１４にて複数の能動領域セルが形成され、能動領域
セルの内の少なくとも１つを主電流部とするとともに、
能動領域セルのうち別の１つをエミュレーション電流部
としている。このような構造ではＭＯＳトランジスタセ
ル１２，１４にて主電流部が形成されるとともにＭＯＳ
トランジスタセル１３にてエミュレーション電流部が形
成されている。
縦型Ｄ−ＭＯＳトランジスタセル１２，１３，１４が配
置されている。このＭＯＳトランジスタセル１２，１
３，１４にて複数の能動領域セルが形成され、能動領域
セルの内の少なくとも１つを主電流部とするとともに、
能動領域セルのうち別の１つをエミュレーション電流部
としている。このような構造ではＭＯＳトランジスタセ
ル１２，１４にて主電流部が形成されるとともにＭＯＳ
トランジスタセル１３にてエミュレーション電流部が形
成されている。
【０００９】以下に具体的構成を詳細に説明していく。
高濃度にドープされたＮ導電型領域１５上に低濃度にド
ープされたＮ導電型領域１６が形成されている。この領
域１６はＮ導電型領域１５の上にエピタキシャル成長さ
せたものである。又、Ｎ導電型領域１６にはＰ導電型領
域１７が配設され、この領域１７は２つの相異なる抵抗
率の部分１７ａ，１７ｂを有している。Ｐ導電型領域１
７内には高濃度にドープされたＮ導電型領域１８が配設
されている。Ｐ導電型領域１７は、上から見た場合、例
えば矩形又は円形の境界を持つように形成され、Ｎ導電
型領域１８は、上から見た場合、例えばＰ導電型領域１
７に矩形又は円形のループとして形成される。
高濃度にドープされたＮ導電型領域１５上に低濃度にド
ープされたＮ導電型領域１６が形成されている。この領
域１６はＮ導電型領域１５の上にエピタキシャル成長さ
せたものである。又、Ｎ導電型領域１６にはＰ導電型領
域１７が配設され、この領域１７は２つの相異なる抵抗
率の部分１７ａ，１７ｂを有している。Ｐ導電型領域１
７内には高濃度にドープされたＮ導電型領域１８が配設
されている。Ｐ導電型領域１７は、上から見た場合、例
えば矩形又は円形の境界を持つように形成され、Ｎ導電
型領域１８は、上から見た場合、例えばＰ導電型領域１
７に矩形又は円形のループとして形成される。
【００１０】ゲート電極１９はＮ型導電性ポリシリコン
で形成され、各セル１２，１３，１４に対し共通のゲー
トとなっている。このゲート電極１９は二酸化シリコン
層等の絶縁膜２０によってシリコン基板９の上面から隔
てられている。又、ゲート電極１９の上部及び側部は絶
縁膜２１により覆われている。そして、図２においてＡ
部に示すように、ゲート電極１９の一部は金属の外部接
続用端子３２に接触し、この端子３２は酸化物等の絶縁
層２１によってシリコン基板９から分離されている。
尚、ゲート電極１９をＭｏ，Ｗ等耐熱導電性材料で形成
してもよい。
で形成され、各セル１２，１３，１４に対し共通のゲー
トとなっている。このゲート電極１９は二酸化シリコン
層等の絶縁膜２０によってシリコン基板９の上面から隔
てられている。又、ゲート電極１９の上部及び側部は絶
縁膜２１により覆われている。そして、図２においてＡ
部に示すように、ゲート電極１９の一部は金属の外部接
続用端子３２に接触し、この端子３２は酸化物等の絶縁
層２１によってシリコン基板９から分離されている。
尚、ゲート電極１９をＭｏ，Ｗ等耐熱導電性材料で形成
してもよい。
【００１１】シリコン基板９の下側にはドレイン電極２
２が形成され、このドレイン電極２２はＴｉ−Ｎｉのよ
うな被着された金属で形成され、各セル１２，１３，１
４に対して共通のドレインを構成する。主電流部ソース
電極２３は主電流部のＭＯＳトランジスタセル１２，１
４と接触し、エミュレーション電流部ソース電極２４は
エミュレーション電流部のＭＯＳトランジスタセル１３
と接触している。この主電流部ソース電極２３は絶縁層
２１によってシリコン基板９から分離され、外部接続用
端子（図示しない）に接続されている。尚、ソース電極
２３は直接フィールドリング２５（図２参照）と接触し
てもよく、この場合フィールドリング２５はソース電極
２３と同じ電圧になる。
２が形成され、このドレイン電極２２はＴｉ−Ｎｉのよ
うな被着された金属で形成され、各セル１２，１３，１
４に対して共通のドレインを構成する。主電流部ソース
電極２３は主電流部のＭＯＳトランジスタセル１２，１
４と接触し、エミュレーション電流部ソース電極２４は
エミュレーション電流部のＭＯＳトランジスタセル１３
と接触している。この主電流部ソース電極２３は絶縁層
２１によってシリコン基板９から分離され、外部接続用
端子（図示しない）に接続されている。尚、ソース電極
２３は直接フィールドリング２５（図２参照）と接触し
てもよく、この場合フィールドリング２５はソース電極
２３と同じ電圧になる。
【００１２】そして、このような構造では主電流部とエ
ミュレーション電流部との境界線におけるゲート電極１
９の下側には、酸化膜等で形成される寄生トランジスタ
防止のための絶縁膜２６が配設されている。この絶縁膜
２６の膜厚はＭＯＳトランジスタセル１２，１３，１４
のゲート電極１９下の絶縁膜２０よりも膜厚が厚くなっ
ている。より具体的には、通常使用電圧５Ｖをゲート〜
ドレイン間に印加しても第７図に示すチャネル部３をも
つ寄生ラテラルトランジスタがオンしない絶縁膜厚とし
て、３０００
ミュレーション電流部との境界線におけるゲート電極１
９の下側には、酸化膜等で形成される寄生トランジスタ
防止のための絶縁膜２６が配設されている。この絶縁膜
２６の膜厚はＭＯＳトランジスタセル１２，１３，１４
のゲート電極１９下の絶縁膜２０よりも膜厚が厚くなっ
ている。より具体的には、通常使用電圧５Ｖをゲート〜
ドレイン間に印加しても第７図に示すチャネル部３をも
つ寄生ラテラルトランジスタがオンしない絶縁膜厚とし
て、３０００
【００１３】
【外１】
【００１４】以上である。この絶縁膜２６の膜厚及び材
質は酸化膜等で形成されるフィールド絶縁膜２７（図２
参照）と同じであることが望ましく、シリコン基板９上
にフィールド絶縁膜２７を形成する時にフィールド絶縁
膜２７の形成用マスク（図示せず）を変更することによ
って容易に達成することができ、これによって絶縁膜２
６及びフィールド絶縁膜２７を同時に形成することがで
きる。
質は酸化膜等で形成されるフィールド絶縁膜２７（図２
参照）と同じであることが望ましく、シリコン基板９上
にフィールド絶縁膜２７を形成する時にフィールド絶縁
膜２７の形成用マスク（図示せず）を変更することによ
って容易に達成することができ、これによって絶縁膜２
６及びフィールド絶縁膜２７を同時に形成することがで
きる。
【００１５】寄生トランジスタは、主電流部とエミュレ
ーション電流部のＰ導電型領域１７及びＮ導電型領域１
６及びゲート絶縁膜２０、ゲート電極１９から形成され
るＭＯＳ形トランジスタである。そして、図８におい
て、ドレイン電圧にゲート電圧によって寄生トランジス
タがオン・オフして主電流部ソースとエミュレーション
電流部ソースとの間が導通したり切れたりする。この寄
生トランジスタがオンするような条件下で、主電流部ソ
ース電極２３とエミュレーション電流部ソース電極２４
との間に電圧差が生じると、寄生トランジスタに電流が
流れ、電力用素子の素子電流を高精度に検出することが
できなくなる。
ーション電流部のＰ導電型領域１７及びＮ導電型領域１
６及びゲート絶縁膜２０、ゲート電極１９から形成され
るＭＯＳ形トランジスタである。そして、図８におい
て、ドレイン電圧にゲート電圧によって寄生トランジス
タがオン・オフして主電流部ソースとエミュレーション
電流部ソースとの間が導通したり切れたりする。この寄
生トランジスタがオンするような条件下で、主電流部ソ
ース電極２３とエミュレーション電流部ソース電極２４
との間に電圧差が生じると、寄生トランジスタに電流が
流れ、電力用素子の素子電流を高精度に検出することが
できなくなる。
【００１６】さらに、寄生トランジスタがエンハンスメ
ントタイプになっているときは、主トランジスタがオン
のときに、寄生トランジスタがオフのため、オンからオ
フの過渡時に寄生トランジスタがオンするか、又は高温
で寄生トランジスタのリークが増えた時等、影響は限定
される。しかし、寄生トランジスタがディプレッション
タイプになっていると、通常動作時に常に寄生トランジ
スタがオンしバイパス電流が流れ精度に影響してしま
う。本実施例のＮポリシリゲートでＮチャンネルのＤ−
ＭＯＳにおいては基板濃度（Ｎ導電型領域１６の濃度）
が界面電荷の影響を考慮して１０16atms/cc 以下でスレ
ッショルド電圧は１Ｖ以下となっているが、１０15atms
/cc 以下ではディプレッションタイプになりやすい。そ
のため、基板濃度（Ｎ導電型領域１６の濃度）の低い１
０15atms/cc 近辺以下を使用する高耐圧素子では絶縁膜
２６によるスレッショルド電圧を上げる効果は大きい。
ントタイプになっているときは、主トランジスタがオン
のときに、寄生トランジスタがオフのため、オンからオ
フの過渡時に寄生トランジスタがオンするか、又は高温
で寄生トランジスタのリークが増えた時等、影響は限定
される。しかし、寄生トランジスタがディプレッション
タイプになっていると、通常動作時に常に寄生トランジ
スタがオンしバイパス電流が流れ精度に影響してしま
う。本実施例のＮポリシリゲートでＮチャンネルのＤ−
ＭＯＳにおいては基板濃度（Ｎ導電型領域１６の濃度）
が界面電荷の影響を考慮して１０16atms/cc 以下でスレ
ッショルド電圧は１Ｖ以下となっているが、１０15atms
/cc 以下ではディプレッションタイプになりやすい。そ
のため、基板濃度（Ｎ導電型領域１６の濃度）の低い１
０15atms/cc 近辺以下を使用する高耐圧素子では絶縁膜
２６によるスレッショルド電圧を上げる効果は大きい。
【００１７】このように図１、図２の構造は、ＭＯＳト
ランジスタセル１２，１３，１４（絶縁ゲート形のトラ
ンジスタセル）にて複数の能動領域セルを形成し、能動
領域セルの内の少なくても１つを主電流部とするととも
に、能動領域セルのうち別の１つをエミュレーション電
流部とし、主電流部及びエミュレーション電流部に接触
する共通のドレインを形成するとともに主電流部とエミ
ュレーション電流部にそれぞれ接触する個別のソースを
形成し、主電流部とエミュレーション電流部との間（寄
生トランジスタのチャンネル部３上）にＭＯＳトランジ
スタセル１２，１３，１４のゲート絶縁膜２０よりも膜
厚が厚い絶縁膜２６を形成した。その結果、寄生トラン
ジスタのスレッショルド電圧を上げ寄生トランジスタが
オンしない構造とすることができる。よって、素子の誤
動作や素子電流レベル検出精度の低下を防止し、信頼性
の高いものとすることができる。
ランジスタセル１２，１３，１４（絶縁ゲート形のトラ
ンジスタセル）にて複数の能動領域セルを形成し、能動
領域セルの内の少なくても１つを主電流部とするととも
に、能動領域セルのうち別の１つをエミュレーション電
流部とし、主電流部及びエミュレーション電流部に接触
する共通のドレインを形成するとともに主電流部とエミ
ュレーション電流部にそれぞれ接触する個別のソースを
形成し、主電流部とエミュレーション電流部との間（寄
生トランジスタのチャンネル部３上）にＭＯＳトランジ
スタセル１２，１３，１４のゲート絶縁膜２０よりも膜
厚が厚い絶縁膜２６を形成した。その結果、寄生トラン
ジスタのスレッショルド電圧を上げ寄生トランジスタが
オンしない構造とすることができる。よって、素子の誤
動作や素子電流レベル検出精度の低下を防止し、信頼性
の高いものとすることができる。
【００１８】尚、このような構造の他の例として、例え
ば、ＩＧＢＴやＧＴＯにてセルを形成してもよい。この
ＩＧＢＴ及びＧＴＯを使用する場合、実施例のドレイン
は「アノード」を、ソースは「カソード」を意味する。
ここで、上記の構造では、寄生トランジスタ防止のため
の絶縁膜２６を設けるために主電流部とエミュレーショ
ン電流部との間隔が長くなり主電流部及びエミュレーシ
ョン電流部のドレイン〜ソース間耐圧の低下を招き易
い。このような問題を解決するために、本実施例では図
３に示すように絶縁膜２６の下にＰ導電型領域２８（ソ
ースと逆導電型の拡散層）を配設しており、これにより
耐圧の低下を防止している。つまり、Ｐ導電型領域２８
によりドレイン〜ソース間に高電圧が印加されたとき
に、空乏層を繋ぐようにしている（電界緩和）。
ば、ＩＧＢＴやＧＴＯにてセルを形成してもよい。この
ＩＧＢＴ及びＧＴＯを使用する場合、実施例のドレイン
は「アノード」を、ソースは「カソード」を意味する。
ここで、上記の構造では、寄生トランジスタ防止のため
の絶縁膜２６を設けるために主電流部とエミュレーショ
ン電流部との間隔が長くなり主電流部及びエミュレーシ
ョン電流部のドレイン〜ソース間耐圧の低下を招き易
い。このような問題を解決するために、本実施例では図
３に示すように絶縁膜２６の下にＰ導電型領域２８（ソ
ースと逆導電型の拡散層）を配設しており、これにより
耐圧の低下を防止している。つまり、Ｐ導電型領域２８
によりドレイン〜ソース間に高電圧が印加されたとき
に、空乏層を繋ぐようにしている（電界緩和）。
【００１９】又、Ｐ導電型領域２８により、図７で説明
したような寄生トランジスタを分離できるので、その動
作を防止することができ、リーク電流の発生を抑制でき
る。尚、Ｐ導電型領域２８は上から見て、絶縁膜２６の
エッジよりも内側に形成する必要がある。即ち、図３で
は距離
したような寄生トランジスタを分離できるので、その動
作を防止することができ、リーク電流の発生を抑制でき
る。尚、Ｐ導電型領域２８は上から見て、絶縁膜２６の
エッジよりも内側に形成する必要がある。即ち、図３で
は距離
【００２０】
【外２】
【００２１】だけ内側に配置して、寄生トランジスタの
チャネルが繋がらないようにしている。又、Ｐ導電型領
域２８は、ＭＯＳトランジスタセル１２，１３，１４の
Ｐ導電型領域１７及びフィールドリング（Ｐ領域）２５
を形成する時、同時に形成される。つまり、シリコン基
板９にＰ導電型領域１７ａ，２５を形成する時に、Ｐ導
電型領域１７ａ，２５の形成マスクを変更することによ
って容易に達成することができ、これによってＰ導電型
領域２８とＰ導電型領域１７ａ，２５を同時に形成する
ことができる。
チャネルが繋がらないようにしている。又、Ｐ導電型領
域２８は、ＭＯＳトランジスタセル１２，１３，１４の
Ｐ導電型領域１７及びフィールドリング（Ｐ領域）２５
を形成する時、同時に形成される。つまり、シリコン基
板９にＰ導電型領域１７ａ，２５を形成する時に、Ｐ導
電型領域１７ａ，２５の形成マスクを変更することによ
って容易に達成することができ、これによってＰ導電型
領域２８とＰ導電型領域１７ａ，２５を同時に形成する
ことができる。
【００２２】即ち、図４（ａ）に示すように、シリコン
基板９にＰ導電型領域１７ａ，２５，２８を同時に形成
した後、膜厚が厚い絶縁膜２６，２７を形成し（図４
（ｂ））、薄い絶縁膜２０を形成する（図４（ｃ））。
そして、図４（ｄ）に示すように、Ｐ導電型領域１７ｂ
を形成した後に絶縁膜２０上にポリシリコンよりなるゲ
ート電極１９を形成し、引き続き、Ｎ導電形領域１８を
形成し絶縁層２１を配置して（図４（ｅ）、ソース電極
２３，２４を配置する（図４（ｆ））。
基板９にＰ導電型領域１７ａ，２５，２８を同時に形成
した後、膜厚が厚い絶縁膜２６，２７を形成し（図４
（ｂ））、薄い絶縁膜２０を形成する（図４（ｃ））。
そして、図４（ｄ）に示すように、Ｐ導電型領域１７ｂ
を形成した後に絶縁膜２０上にポリシリコンよりなるゲ
ート電極１９を形成し、引き続き、Ｎ導電形領域１８を
形成し絶縁層２１を配置して（図４（ｅ）、ソース電極
２３，２４を配置する（図４（ｆ））。
【００２３】このため、製造工程の数は増加せず、従っ
て本実施例による電力用半導体素子は従来の素子よりも
コストが僅かに増加するだけである。又、半導体素子の
問題点の一つとしてパッシベーションクラックがある。
これはチップを樹脂モールドパッケージする際に、モー
ルド樹脂とシリコンチップ間の線膨張係数の差により、
パッシベーションにクラックが発生するものである。こ
のパッシベーションクラックはチップの中心よりも中心
から離れた箇所に起こりやすく、又、図５に示すよう
に、基板上のアルミに発生するクラックＣの発生箇所の
大きさを測定すると、図６に示すようにアルミ配線の幅
が５０μｍ以上となると、クラック発生部の最大長さＬ
max は非常に大きくなりパッシベーションクラックが入
りやすいことが確認できている。
て本実施例による電力用半導体素子は従来の素子よりも
コストが僅かに増加するだけである。又、半導体素子の
問題点の一つとしてパッシベーションクラックがある。
これはチップを樹脂モールドパッケージする際に、モー
ルド樹脂とシリコンチップ間の線膨張係数の差により、
パッシベーションにクラックが発生するものである。こ
のパッシベーションクラックはチップの中心よりも中心
から離れた箇所に起こりやすく、又、図５に示すよう
に、基板上のアルミに発生するクラックＣの発生箇所の
大きさを測定すると、図６に示すようにアルミ配線の幅
が５０μｍ以上となると、クラック発生部の最大長さＬ
max は非常に大きくなりパッシベーションクラックが入
りやすいことが確認できている。
【００２４】本実施例では、主電流部ソース電極２３及
びエミュレーション電流部ソース電極２４は、アルミニ
ウムのような被着された金属で構成されており、特に、
主電流部ソース電極２３は多数のＭＯＳトランジスタセ
ル１２、１４と接触しており、セルを上面から広範囲に
全面に覆うように配設されている。又、主電流部ソース
電極２３はアルミ幅が大きく、そのエッジはチップ端部
に配されているためにこのエッジ部はパッシベーション
クラックの入りやすい部分となっており、エミュレーシ
ョン電流部との境界の主電流部ソース電極２３のエッジ
下はＭＯＳトランジスタセルの活性層（空乏層の延在す
る領域）があり、その部分にパッシベーションクラック
が発生すると、素子の電気的リークの発生や最悪の場合
は破壊に至る。
びエミュレーション電流部ソース電極２４は、アルミニ
ウムのような被着された金属で構成されており、特に、
主電流部ソース電極２３は多数のＭＯＳトランジスタセ
ル１２、１４と接触しており、セルを上面から広範囲に
全面に覆うように配設されている。又、主電流部ソース
電極２３はアルミ幅が大きく、そのエッジはチップ端部
に配されているためにこのエッジ部はパッシベーション
クラックの入りやすい部分となっており、エミュレーシ
ョン電流部との境界の主電流部ソース電極２３のエッジ
下はＭＯＳトランジスタセルの活性層（空乏層の延在す
る領域）があり、その部分にパッシベーションクラック
が発生すると、素子の電気的リークの発生や最悪の場合
は破壊に至る。
【００２５】この問題に対しては、図３に示すように、
膜厚の厚い絶縁膜２６の上方に主電流部ソース電極２３
のエッジを配設することにより、その部分にパッシベー
ションクラックが入っても絶縁膜２６にてそのクラック
は止まりやすく、シリコン基板９の活性層までは達し難
い。又、図２に示すように、膜厚の厚いフィールド絶縁
膜２７の上方に主電流部ソース電極２３のエッジを位置
させることにより、その部分にパッシベーションクラッ
クが入っても絶縁膜２７にてそのクラックは止まりやす
くすることができる。尚、図３において、エミュレーシ
ョン電流部ソース電極２４はその幅が３０μｍ程度であ
り、このソース電極２４のエッジにはパッシベーション
クラックは発生しにくくなっている。
膜厚の厚い絶縁膜２６の上方に主電流部ソース電極２３
のエッジを配設することにより、その部分にパッシベー
ションクラックが入っても絶縁膜２６にてそのクラック
は止まりやすく、シリコン基板９の活性層までは達し難
い。又、図２に示すように、膜厚の厚いフィールド絶縁
膜２７の上方に主電流部ソース電極２３のエッジを位置
させることにより、その部分にパッシベーションクラッ
クが入っても絶縁膜２７にてそのクラックは止まりやす
くすることができる。尚、図３において、エミュレーシ
ョン電流部ソース電極２４はその幅が３０μｍ程度であ
り、このソース電極２４のエッジにはパッシベーション
クラックは発生しにくくなっている。
【００２６】さらに、図２に示すように、フィールドリ
ング（Ｐ導電型領域）２５上に主電流部ソース電極２３
のエッジが配置されている。その結果、従来実施例では
ＵＳＰ４，５３２，５３４のＦｉｇ．１に示すように幅
の広いアルミニウム電極のエッジがドレインの
ング（Ｐ導電型領域）２５上に主電流部ソース電極２３
のエッジが配置されている。その結果、従来実施例では
ＵＳＰ４，５３２，５３４のＦｉｇ．１に示すように幅
の広いアルミニウム電極のエッジがドレインの
【００２７】
【外３】
【００２８】領域上にあるときは、このエッジ部分にク
ラックが発生しシリコン基板にまで達したときに、クラ
ックがドレインの
ラックが発生しシリコン基板にまで達したときに、クラ
ックがドレインの
【００２９】
【外４】
【００３０】層（Ｎ導電型領域）に発生するとドレイン
〜ソース間に逆バイアスがかけられたときにドレイン〜
ソースのリークが発生するが、本実施例ではクラックが
フィールドリング（Ｐ導電型領域）２５に達しても、ド
レイン〜ソースのリークを抑制することができる。同様
に、図３に示すように、Ｐ導電型領域２８の上方に主電
流部ソース電極２３のエッジを配設することにより、こ
の部分にクラックが発生しシリコン基板９にまで達して
もドレイン〜ソースのリークを抑制することができる。
〜ソース間に逆バイアスがかけられたときにドレイン〜
ソースのリークが発生するが、本実施例ではクラックが
フィールドリング（Ｐ導電型領域）２５に達しても、ド
レイン〜ソースのリークを抑制することができる。同様
に、図３に示すように、Ｐ導電型領域２８の上方に主電
流部ソース電極２３のエッジを配設することにより、こ
の部分にクラックが発生しシリコン基板９にまで達して
もドレイン〜ソースのリークを抑制することができる。
【図１】電力用半導体素子の拡大断面図である。
【図２】電力用半導体素子の断面図である。
【図３】実施例の電力用半導体素子の断面図である。
【図４】（ａ）製造工程を説明するための断面図であ
る。 （ｂ）製造工程を説明するための断面図である。 （ｃ）製造工程を説明するための断面図である。 （ｄ）製造工程を説明するための断面図である。 （ｅ）製造工程を説明するための断面図である。 （ｆ）製造工程を説明するための断面図である。
る。 （ｂ）製造工程を説明するための断面図である。 （ｃ）製造工程を説明するための断面図である。 （ｄ）製造工程を説明するための断面図である。 （ｅ）製造工程を説明するための断面図である。 （ｆ）製造工程を説明するための断面図である。
【図５】基板の平面図である。
【図６】アルミ配線幅と最大クラック長さの関係を示す
図である。
図である。
【図７】従来技術を説明するための電力用半導体素子の
断面図である。
断面図である。
【図８】寄生トランジスタを説明するための回路図であ
る。
る。
１２ ＭＯＳトランジスタセル １３ ＭＯＳトランジスタセル １４ ＭＯＳトランジスタセル １９ ゲート電極 ２０ ゲート絶縁膜 ２２ ドレイン電極 ２３ 主電流部ソース電極 ２４ エミュレーション電流部ソース電極 ２６ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 裕 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 山岡 正美 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (3)
- 【請求項１】 一方の主面側に第１導電型の第１半導体
層が形成された半導体基板と、 前記第１半導体層の表面の複数領域に接合が終端するよ
うに形成された複数の第２導電型の第２半導体層と、 前記複数ある第２半導体層の各第２半導体層の表面にお
いてその接合が終端するように形成された第１導電型の
第３半導体層と、 少なくとも前記第１半導体層と前記第３半導体層との間
の前記第２半導体層表面上にゲート絶縁膜を介して形成
されたゲート電極と、 前記複数ある第２半導体層のうち少なくとも１つを主電
流部として、その前記第３半導体層と電気接続する主電
流部第１電極と、 前記複数ある第２半導体層のうち他をエミュレーション
電流部として、その前記第３半導体層と電気接続するエ
ミュレーション電流部第１電極と、 前記半導体基板の他方の主面側に形成された共通の第２
電極と、 前記エミュレーション電流部としての第２半導体層と前
記主電流部としての第２半導体層との間において、該両
電流部を跨がる前記ゲート電極の直下の前記第１半導体
層表面上に形成された第２の絶縁膜と、 前記第２の絶縁膜下方に位置する前記第１半導体層に形
成された、第２導電型の第４半導体層とを備えることを
特徴とする電力用半導体素子。 - 【請求項２】 前記第２の絶縁膜は前記ゲート絶縁膜よ
り厚い膜厚を有するものである請求項１記載の電力用半
導体素子。 - 【請求項３】 前記第４半導体層は前記第２の絶縁膜の
エッジよりも内側に形成されている請求項１および２の
いずれかに記載された電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049138A JP2785792B2 (ja) | 1996-03-06 | 1996-03-06 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049138A JP2785792B2 (ja) | 1996-03-06 | 1996-03-06 | 電力用半導体素子 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106553A Division JP2550702B2 (ja) | 1989-04-26 | 1989-04-26 | 電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236770A true JPH08236770A (ja) | 1996-09-13 |
| JP2785792B2 JP2785792B2 (ja) | 1998-08-13 |
Family
ID=12822722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8049138A Expired - Lifetime JP2785792B2 (ja) | 1996-03-06 | 1996-03-06 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785792B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011161721A1 (ja) * | 2010-06-24 | 2011-12-29 | 三菱電機株式会社 | 電力用半導体装置 |
| KR101369973B1 (ko) * | 2013-03-28 | 2014-03-06 | 메이플세미컨덕터(주) | 전력용 센스 모스펫 제조 방법 |
-
1996
- 1996-03-06 JP JP8049138A patent/JP2785792B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011161721A1 (ja) * | 2010-06-24 | 2011-12-29 | 三菱電機株式会社 | 電力用半導体装置 |
| JP5606529B2 (ja) * | 2010-06-24 | 2014-10-15 | 三菱電機株式会社 | 電力用半導体装置 |
| US9293572B2 (en) | 2010-06-24 | 2016-03-22 | Mitsubishi Electric Corporation | Power semiconductor device |
| KR101369973B1 (ko) * | 2013-03-28 | 2014-03-06 | 메이플세미컨덕터(주) | 전력용 센스 모스펫 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2785792B2 (ja) | 1998-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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