JP3349029B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3349029B2 JP3349029B2 JP00505796A JP505796A JP3349029B2 JP 3349029 B2 JP3349029 B2 JP 3349029B2 JP 00505796 A JP00505796 A JP 00505796A JP 505796 A JP505796 A JP 505796A JP 3349029 B2 JP3349029 B2 JP 3349029B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- main current
- conductivity type
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000001514 detection method Methods 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 14
- 210000004027 cell Anatomy 0.000 description 21
- 230000003071 parasitic effect Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 210000001744 T-lymphocyte Anatomy 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチゲート構
造を有する、電流検出機能付きＭＯＳ型半導体装置に関
するもので、特に耐圧特性を改善した半導体装置に関す
る。
造を有する、電流検出機能付きＭＯＳ型半導体装置に関
するもので、特に耐圧特性を改善した半導体装置に関す
る。
【０００２】
【従来の技術】図９、図１０は、従来のトレンチゲート
電流検出機能付きＮチャネル型ＭＯＳＦＥＴの主電流領
域と電流検出素子領域の境界部分の構造を示す。図９
は、平面パターン図であり、図１０は、図９中の１０−
１０線に沿った境界部分の断面構造を示す。
電流検出機能付きＮチャネル型ＭＯＳＦＥＴの主電流領
域と電流検出素子領域の境界部分の構造を示す。図９
は、平面パターン図であり、図１０は、図９中の１０−
１０線に沿った境界部分の断面構造を示す。
【０００３】主電流領域は、トレンチゲート構造を有す
る複数の縦型ＭＯＳＦＥＴが並列に接続されることで構
成されている。縦型ＭＯＳＦＥＴは、ドレイン電極１と
接続されるＮ型半導体基板２、この基板２中に耐圧に応
じた不純物濃度と厚さで形成されたＮ型のドリフト領域
３、Ｎ型のドリフト領域３中に所定の深さで選択的に形
成されたＰ型のベース領域４ａ、ベース領域中に所定の
深さで選択的に形成されたＮ型のソース領域５、ソース
領域５およびベース領域４を貫通してドリフト領域３に
達する深さで形成された溝内に絶縁膜６を介して形成さ
れたゲート電極７より構成される。さらに、各々の主電
流セルのベース領域およびソース領域にコンタクト開口
１２を介して複数の縦型ＭＯＳＦＥＴに共通の主電流電
極８が接続される。
る複数の縦型ＭＯＳＦＥＴが並列に接続されることで構
成されている。縦型ＭＯＳＦＥＴは、ドレイン電極１と
接続されるＮ型半導体基板２、この基板２中に耐圧に応
じた不純物濃度と厚さで形成されたＮ型のドリフト領域
３、Ｎ型のドリフト領域３中に所定の深さで選択的に形
成されたＰ型のベース領域４ａ、ベース領域中に所定の
深さで選択的に形成されたＮ型のソース領域５、ソース
領域５およびベース領域４を貫通してドリフト領域３に
達する深さで形成された溝内に絶縁膜６を介して形成さ
れたゲート電極７より構成される。さらに、各々の主電
流セルのベース領域およびソース領域にコンタクト開口
１２を介して複数の縦型ＭＯＳＦＥＴに共通の主電流電
極８が接続される。
【０００４】電流検出素子領域は、主電流領域とは異な
るベース領域内に形成された１ないし２以上の縦型ＭＯ
ＳＦＥＴより構成され、各ＭＯＳＦＥＴのソース領域お
よびベース領域に共通の電流検出電極９が接続される。
るベース領域内に形成された１ないし２以上の縦型ＭＯ
ＳＦＥＴより構成され、各ＭＯＳＦＥＴのソース領域お
よびベース領域に共通の電流検出電極９が接続される。
【０００５】図９に示すように、主電流領域のトレンチ
ゲート電極および電流検出領域のトレンチゲート電極は
ゲート配線電極１０に接続される。図中で４ａは主電流
セルのベース領域、４ｂは電流検出セルのベース領域、
１１ａ，１１ｂはトレンチゲート領域、１３は絶縁膜を
表す。
ゲート電極および電流検出領域のトレンチゲート電極は
ゲート配線電極１０に接続される。図中で４ａは主電流
セルのベース領域、４ｂは電流検出セルのベース領域、
１１ａ，１１ｂはトレンチゲート領域、１３は絶縁膜を
表す。
【０００６】電流の検出は、ゲート電極７に電圧を加え
ることで電流検出領域の素子をＯＮにし、電流検出電極
９に図示せぬ外部抵抗を接続し、その外部抵抗の他端を
接地して、その間の電位差を検出する方法で行われるの
が一般的である。その際、主電流電極も接地される。
ることで電流検出領域の素子をＯＮにし、電流検出電極
９に図示せぬ外部抵抗を接続し、その外部抵抗の他端を
接地して、その間の電位差を検出する方法で行われるの
が一般的である。その際、主電流電極も接地される。
【０００７】
【発明が解決しようとする課題】一般に主電流セルと電
流検出セルは隣接して配置されており、通常の電流検出
状態であるＭＯＳゲートのチャネルが開いた状態では、
電流検出セルと主電流セルがドリフト領域を介して接続
された状態になっている。このため、本来外部抵抗に流
れるべき電流の一部が内部の寄生抵抗を介して主電流セ
ルへ流れてしまっている。この寄生抵抗はシリコンで形
成されたバルク抵抗であるため温度特性を持っており、
温度が高くなると抵抗値が大きくなる。このため、外部
抵抗に流れる電流は温度上昇に伴い大きくなり検出電圧
が大きくなる問題があった。
流検出セルは隣接して配置されており、通常の電流検出
状態であるＭＯＳゲートのチャネルが開いた状態では、
電流検出セルと主電流セルがドリフト領域を介して接続
された状態になっている。このため、本来外部抵抗に流
れるべき電流の一部が内部の寄生抵抗を介して主電流セ
ルへ流れてしまっている。この寄生抵抗はシリコンで形
成されたバルク抵抗であるため温度特性を持っており、
温度が高くなると抵抗値が大きくなる。このため、外部
抵抗に流れる電流は温度上昇に伴い大きくなり検出電圧
が大きくなる問題があった。
【０００８】この問題を改善するためには寄生抵抗値を
外部抵抗値よりも大きくして、寄生抵抗の温度特性によ
る影響を緩和することが考えられる。寄生抵抗を大きく
するには、主電流セルと電流検出セルの間隔を広くする
ことが効果的である。しかし、ベース領域の間隔を広げ
ると、空乏層の曲率半径が小さくなって電界集中が起こ
り、耐圧値が低下するという問題があった。そのため
に、従来の構造では主電流領域と電流検出領域との間隔
を、両領域を電気的に分離するのに必要最低限の距離と
耐圧が低下する距離との間に設定する必要があった。そ
の場合、従来の構造では電流検出素子の温度特性と耐圧
特性の両立が難しかった。
外部抵抗値よりも大きくして、寄生抵抗の温度特性によ
る影響を緩和することが考えられる。寄生抵抗を大きく
するには、主電流セルと電流検出セルの間隔を広くする
ことが効果的である。しかし、ベース領域の間隔を広げ
ると、空乏層の曲率半径が小さくなって電界集中が起こ
り、耐圧値が低下するという問題があった。そのため
に、従来の構造では主電流領域と電流検出領域との間隔
を、両領域を電気的に分離するのに必要最低限の距離と
耐圧が低下する距離との間に設定する必要があった。そ
の場合、従来の構造では電流検出素子の温度特性と耐圧
特性の両立が難しかった。
【０００９】本発明は、上記課題に鑑み、トレンチゲー
ト構造を有する、電流検出機能付きＭＯＳ型半導体装置
において、電流検出素子の温度特性と耐圧特性を両立さ
せ、高い量産性を得られる新規な構造を提供することを
目的とする。
ト構造を有する、電流検出機能付きＭＯＳ型半導体装置
において、電流検出素子の温度特性と耐圧特性を両立さ
せ、高い量産性を得られる新規な構造を提供することを
目的とする。
【００１０】
【課題を解決するための手段】主電流素子と電流検出素
子の間の、ベース領域としての第２の領域が分離され、
これら第２の領域の相互間に位置するドリフト領域とし
ての第１の領域の表面に絶縁膜を介して第２の制御電極
を形成する。この第２の制御電極は第１の制御電極に接
続されている。導電体である第２の制御電極が存在する
ことでフィールドプレート効果が生じ、第２の領域相互
間に空乏層が広がりやすくなるため、第２の領域の間隔
が離れていても耐圧低下が起こりにくくなる。そのた
め、従来よりも主電流領域と電流検出領域との間隔を広
くして寄生抵抗を外部抵抗値よりも大きくして、寄生抵
抗の温度特性の影響を緩和することができる。
子の間の、ベース領域としての第２の領域が分離され、
これら第２の領域の相互間に位置するドリフト領域とし
ての第１の領域の表面に絶縁膜を介して第２の制御電極
を形成する。この第２の制御電極は第１の制御電極に接
続されている。導電体である第２の制御電極が存在する
ことでフィールドプレート効果が生じ、第２の領域相互
間に空乏層が広がりやすくなるため、第２の領域の間隔
が離れていても耐圧低下が起こりにくくなる。そのた
め、従来よりも主電流領域と電流検出領域との間隔を広
くして寄生抵抗を外部抵抗値よりも大きくして、寄生抵
抗の温度特性の影響を緩和することができる。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。図１、図２は、Ｎチャネル型Ｍ
ＯＳＦＥＴにおける本発明の第１の実施例である。トレ
ンチ型電流検出機能付きＭＯＳＦＥＴの主電流セルと電
流検出セルの接続部の構造を示す。図１は、その平面パ
ターン図であり、図２は、図１中の２−２線に沿った境
界部分の断面図である。図２において、縦型ＭＯＳＦＥ
Ｔセルにより構成される主電流領域と電流検出領域、主
電流電極８、および電流検出電極９は図９、図１０と同
様である。本発明では、電流検出セルのベース領域と主
電流セルのベース領域は寄生抵抗値が外部抵抗値と比べ
て充分大きくなるように分離されており、その分離され
た領域１４の表面にはすべてゲート絶縁膜６を介して、
トレンチゲート領域１１ａ，１１ｂのゲート電極７と接
続されるゲート電極１０が形成されている。本発明の第
１の実施例では、電流検出セルのトレンチゲート領域１
１ｂと主電流セルのトレンチゲート領域１１ａとの間は
すべてゲート電極１０で覆われている。
施例を詳細に説明する。図１、図２は、Ｎチャネル型Ｍ
ＯＳＦＥＴにおける本発明の第１の実施例である。トレ
ンチ型電流検出機能付きＭＯＳＦＥＴの主電流セルと電
流検出セルの接続部の構造を示す。図１は、その平面パ
ターン図であり、図２は、図１中の２−２線に沿った境
界部分の断面図である。図２において、縦型ＭＯＳＦＥ
Ｔセルにより構成される主電流領域と電流検出領域、主
電流電極８、および電流検出電極９は図９、図１０と同
様である。本発明では、電流検出セルのベース領域と主
電流セルのベース領域は寄生抵抗値が外部抵抗値と比べ
て充分大きくなるように分離されており、その分離され
た領域１４の表面にはすべてゲート絶縁膜６を介して、
トレンチゲート領域１１ａ，１１ｂのゲート電極７と接
続されるゲート電極１０が形成されている。本発明の第
１の実施例では、電流検出セルのトレンチゲート領域１
１ｂと主電流セルのトレンチゲート領域１１ａとの間は
すべてゲート電極１０で覆われている。
【００１２】本発明において、主電流素子のベース領域
と電流検出素子のベース領域が分離された領域１４上に
導体であるゲート電極１０が存在するので、フィールド
プレート効果が生じ、主電流検出素子のベース領域と主
電流素子のベース領域との間に空乏層が広がりやすくな
るため、ベース領域の間隔が離れていても耐圧低下が起
こりにくくなる。そのため、従来よりも主電流領域と電
流検出領域との間隔を広くして寄生抵抗を外部抵抗値よ
りも大きくし、寄生抵抗の温度特性の影響を緩和するこ
とができる。
と電流検出素子のベース領域が分離された領域１４上に
導体であるゲート電極１０が存在するので、フィールド
プレート効果が生じ、主電流検出素子のベース領域と主
電流素子のベース領域との間に空乏層が広がりやすくな
るため、ベース領域の間隔が離れていても耐圧低下が起
こりにくくなる。そのため、従来よりも主電流領域と電
流検出領域との間隔を広くして寄生抵抗を外部抵抗値よ
りも大きくし、寄生抵抗の温度特性の影響を緩和するこ
とができる。
【００１３】図３、図４は、本発明の第２の実施例を示
し、第１の実施例と同一部分には同符号を付す。図３は
平面パターン図であり、図４は図３中の４−４線に沿っ
た断面図である。第１の実施例に対して、本実施例で
は、ドリフト領域３の表面でベース領域の形成されてい
ない部分１４の上には必ずゲート電極１０を形成し、素
子領域として動作可能な部分１５の上のゲート電極は除
去し、ベース領域４、ソース領域５と主電流電極８ある
いは電流検出電極９とを接続したものである。
し、第１の実施例と同一部分には同符号を付す。図３は
平面パターン図であり、図４は図３中の４−４線に沿っ
た断面図である。第１の実施例に対して、本実施例で
は、ドリフト領域３の表面でベース領域の形成されてい
ない部分１４の上には必ずゲート電極１０を形成し、素
子領域として動作可能な部分１５の上のゲート電極は除
去し、ベース領域４、ソース領域５と主電流電極８ある
いは電流検出電極９とを接続したものである。
【００１４】また、図５は、本発明の第３の実施例であ
り、図３、図４と同一部分には同一符号を付す。この実
施例は、トレンチゲート型電流検出機能付きＩＧＢＴセ
ルの主電流セルと電流検出セルの接続部の構造を示す。
Ｐ型半導体基板を用いＰ型コレクタ領域１６を形成し、
その上にＮ型ドリフト領域３、Ｐ型ベース領域４、Ｎ型
ソース領域５を形成し、トレンチゲート領域１１を作成
して、Ｎチャネル型ＩＧＢＴとしたものに本発明を適用
したものである。基板の裏面にはコレクタ電極１７が形
成される。
り、図３、図４と同一部分には同一符号を付す。この実
施例は、トレンチゲート型電流検出機能付きＩＧＢＴセ
ルの主電流セルと電流検出セルの接続部の構造を示す。
Ｐ型半導体基板を用いＰ型コレクタ領域１６を形成し、
その上にＮ型ドリフト領域３、Ｐ型ベース領域４、Ｎ型
ソース領域５を形成し、トレンチゲート領域１１を作成
して、Ｎチャネル型ＩＧＢＴとしたものに本発明を適用
したものである。基板の裏面にはコレクタ電極１７が形
成される。
【００１５】さらに、図６は、本発明の第４の実施例を
示すものであり、図５と同一部分には同一符号を付す。
本実施例は、図５の実施例においてＰ型半導体基板１６
とＮ型ドリフト領域３の間にＮ型バッファ層１８を形成
したＩＧＢＴ構造に本発明を適用したものである。
示すものであり、図５と同一部分には同一符号を付す。
本実施例は、図５の実施例においてＰ型半導体基板１６
とＮ型ドリフト領域３の間にＮ型バッファ層１８を形成
したＩＧＢＴ構造に本発明を適用したものである。
【００１６】以上の実施例では、Ｎチャネル型について
述べたが、導電型を逆にすることでＰチャネル型にも本
発明を適用できることはもちろんである。本発明の効果
を図７および図８に示す。図７は、本発明の構造と従来
の構造における耐圧とベース間隔の関係を表す。図８
は、本発明の構造と従来の構造における検出電圧の温度
特性を示す。図８において、検出電圧変化量比は、２５
℃のときの検出電圧を基準とした電圧の変化量比を表
す。図７から、ドリフト領域上に導体であるゲート電極
が存在すると、フィールドプレート効果が生じて、ドリ
フト領域に空乏層が広がりやすくなり、その結果、ベー
ス領域の間隔が離れていても耐圧低下が起こりにくくな
っていることがわかる。従って、従来よりも主電流領域
と電流検出領域との間隔を広くして寄生抵抗を外部抵抗
値よりも大きくし、図８に示すように寄生抵抗の温度特
性の影響を緩和することができる。このように、本発明
の構造では、検出電流の温度特性と耐圧特性を両立させ
ることができる。
述べたが、導電型を逆にすることでＰチャネル型にも本
発明を適用できることはもちろんである。本発明の効果
を図７および図８に示す。図７は、本発明の構造と従来
の構造における耐圧とベース間隔の関係を表す。図８
は、本発明の構造と従来の構造における検出電圧の温度
特性を示す。図８において、検出電圧変化量比は、２５
℃のときの検出電圧を基準とした電圧の変化量比を表
す。図７から、ドリフト領域上に導体であるゲート電極
が存在すると、フィールドプレート効果が生じて、ドリ
フト領域に空乏層が広がりやすくなり、その結果、ベー
ス領域の間隔が離れていても耐圧低下が起こりにくくな
っていることがわかる。従って、従来よりも主電流領域
と電流検出領域との間隔を広くして寄生抵抗を外部抵抗
値よりも大きくし、図８に示すように寄生抵抗の温度特
性の影響を緩和することができる。このように、本発明
の構造では、検出電流の温度特性と耐圧特性を両立させ
ることができる。
【００１７】また、以上の実施例では、電流検出素子と
主電流素子間にある基板表面に露出されたすべてのドリ
フト領域上に電極が形成されていたが、このドリフト領
域の幅が一定ではない場合、狭い部分の上には電極を形
成するが、本発明の効果を必要としないような広い部分
には電極を形成しないことも可能である。また、電流検
出素子が端部に形成されているため、ある方向には隣接
する主電流素子が存在しない場合、その方向に存するド
リフト領域上には電極を形成しなくてもよいことは当然
である。
主電流素子間にある基板表面に露出されたすべてのドリ
フト領域上に電極が形成されていたが、このドリフト領
域の幅が一定ではない場合、狭い部分の上には電極を形
成するが、本発明の効果を必要としないような広い部分
には電極を形成しないことも可能である。また、電流検
出素子が端部に形成されているため、ある方向には隣接
する主電流素子が存在しない場合、その方向に存するド
リフト領域上には電極を形成しなくてもよいことは当然
である。
【００１８】
【発明の効果】本発明において、主電流セルのベース領
域と電流検出セルのベース領域を寄生抵抗値が外部抵抗
値より充分大きくなるように分離することで、検出電流
の温度特性が良好になる。また、ベース領域が分離され
ている領域の表面にゲート電極を形成することで、ゲー
ト電極のフィールドプレート効果によってベース領域の
間隔が離れていても空乏層が広がりやすくなるため、耐
圧低下も起こりにくくなる。これらは、従来と同様の製
造方法で実現できる。
域と電流検出セルのベース領域を寄生抵抗値が外部抵抗
値より充分大きくなるように分離することで、検出電流
の温度特性が良好になる。また、ベース領域が分離され
ている領域の表面にゲート電極を形成することで、ゲー
ト電極のフィールドプレート効果によってベース領域の
間隔が離れていても空乏層が広がりやすくなるため、耐
圧低下も起こりにくくなる。これらは、従来と同様の製
造方法で実現できる。
【図１】本発明の第１の実施例の平面パターン図。
【図２】図１の実施例の断面図。
【図３】本発明の第２の実施例の平面パターン図。
【図４】図３の実施例の断面図。
【図５】本発明の第３の実施例の断面図。
【図６】本発明の第４の実施例の断面図。
【図７】本発明の効果を示す図。
【図８】本発明の効果を示す図。
【図９】従来例の平面パターン図。
【図１０】図９の従来例の断面図。
１…ドレイン電極、 ２…Ｎ型半導体基板、 ３…Ｎ型ドリフト領域、 ４…Ｐ型ベース領域、 ５…Ｎ型ソース領域、 ６…絶縁膜、 ７…トレンチゲート電極、 ８…主電流電極、 ９…電流検出電極、 １０…ゲート配線電極、 １１…トレンチゲート領域、 １６…Ｐ型コレクタ領域、 １７…コレクタ電極、 １８…Ｎ型バッファ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５５ Ｈ０１Ｌ 29/78 ６５５Ｆ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (7)
- 【請求項１】 半導体基板の第１の主面内に形成された
第１導電型の第１の領域と、 前記第１の領域内の一部に表面より所定の深さに形成さ
れた第２導電型の第２の領域と、 前記第２の領域内の一部に表面より所定の深さに形成さ
れた第１導電型の第３の領域と、 前記第２の領域と前記第３の領域を貫いて第１の領域に
達する溝の中に絶縁膜を介して形成された第１の制御電
極と、 前記第２の領域と前記第３の領域に接続された第１の電
極とを有するＭＯＳ構造をユニットセルとし、 前記ユニットセルにより構成される主電流素子と、前記主電流素子と隣接して配置され、 前記ユニットセル
により構成され、前記第１導電型の第１の領域を共通と
し、第２の領域が前記主電流素子の第２の領域と所定間
隔離間して配置された検出素子とを備え、少なくとも 前記検出素子領域の第２の領域と前記主電流
素子領域の第２の領域との間の前記半導体基板の第１の
主面上に、絶縁膜を介して形成された前記第１の制御電
極と接続された第２の制御電極を具備することを特徴と
する半導体装置。 - 【請求項２】 前記検出素子の第２導電型の第２の領域
は、主電流素子の第２導電型の第２の領域に周辺を囲ま
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２の制御電極は、前記検出素子領
域の第２の領域および前記主電流素子領域の第２の領域
で基板表面に露出している領域上にも形成されているこ
とを特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記第２の制御電極は、前記検出素子領
域の第３の領域および前記主電流素子領域の第３の領域
で基板表面に露出している領域上にも形成されているこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記半導体基板は第１導電型であること
を特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記半導体基板は第２導電型であること
を特徴とする請求項１記載の半導体装置。 - 【請求項７】 前記第２導電型の半導体基板と前記第１
の領域との間に第１導電型のバッファ層を有することを
特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00505796A JP3349029B2 (ja) | 1996-01-16 | 1996-01-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00505796A JP3349029B2 (ja) | 1996-01-16 | 1996-01-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199715A JPH09199715A (ja) | 1997-07-31 |
| JP3349029B2 true JP3349029B2 (ja) | 2002-11-20 |
Family
ID=11600780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00505796A Expired - Fee Related JP3349029B2 (ja) | 1996-01-16 | 1996-01-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3349029B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3924975B2 (ja) * | 1999-02-05 | 2007-06-06 | 富士電機デバイステクノロジー株式会社 | トレンチ型絶縁ゲートバイポーラトランジスタ |
| JP2009536454A (ja) * | 2006-05-08 | 2009-10-08 | エヌエックスピー ビー ヴィ | 絶縁したトレンチゲートおよび絶縁分離領域を有する半導体デバイス |
| JP5147203B2 (ja) * | 2006-06-30 | 2013-02-20 | オンセミコンダクター・トレーディング・リミテッド | 絶縁ゲート型半導体装置 |
| JP5157217B2 (ja) * | 2007-03-29 | 2013-03-06 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| CN104714073B (zh) * | 2013-12-17 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 用ldmos器件实现的电流采样电路 |
| JP6320808B2 (ja) * | 2014-03-19 | 2018-05-09 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
| CN113990922B (zh) * | 2021-10-18 | 2023-12-08 | 深圳市威兆半导体股份有限公司 | 一种半导体纵向器件及其生产方法 |
-
1996
- 1996-01-16 JP JP00505796A patent/JP3349029B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09199715A (ja) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3400237B2 (ja) | 半導体装置 | |
| US4053916A (en) | Silicon on sapphire MOS transistor | |
| US5589405A (en) | Method for fabricating VDMOS transistor with improved breakdown characteristics | |
| US4686551A (en) | MOS transistor | |
| US4908682A (en) | Power MOSFET having a current sensing element of high accuracy | |
| JPH1027853A (ja) | レベルシフト操作を有し、金属クロスオーバを有しない高電圧電力用集積回路 | |
| JPH04361571A (ja) | Ｍｏｓ型半導体装置 | |
| US6060744A (en) | Semiconductor device with a main current cell region and a current detecting cell region | |
| US5410171A (en) | Vertical type semiconductor with main current section and emulation current section | |
| US5381031A (en) | Semiconductor device with reduced high voltage termination area and high breakdown voltage | |
| US5498899A (en) | Spiral resistor integrated on a semiconductor substrate | |
| JPS63266882A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
| JP3349029B2 (ja) | 半導体装置 | |
| JP3489404B2 (ja) | 絶縁ゲート型半導体装置 | |
| US4990984A (en) | Semiconductor device having protective element | |
| JP3749191B2 (ja) | 高耐圧半導体装置 | |
| JPH11135795A (ja) | 電界効果型トランジスタ | |
| US20020105038A1 (en) | Mos-transistor for a photo cell | |
| JPH04363069A (ja) | 縦型半導体装置 | |
| JP2002305300A (ja) | パワーｍｏｓトランジスタ | |
| JPH05218438A (ja) | 電力スイッチング用ｍｏｓトランジスタ | |
| JPH0855960A (ja) | 絶縁ゲート型半導体装置 | |
| JP2001515662A (ja) | Ｓｏｉ−ｉｇｂｔ | |
| US5270566A (en) | Insulated gate semiconductor device | |
| JP2608976B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070913 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110913 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110913 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120913 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120913 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130913 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |