JP3400237B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
Description
【０００１】
【発明の属する技術分野】この発明は、たとえばトレン
チゲート構造を有する縦型ＭＯＳ（Metal OxideSemicon
ductor ）構造の半導体装置に関するもので、特に、複
数の主電流セルと少なくとも１つの電流検出セルとを有
してなる電流検出機能付きのＭＯＳ型半導体装置に用い
られるものである。
チゲート構造を有する縦型ＭＯＳ（Metal OxideSemicon
ductor ）構造の半導体装置に関するもので、特に、複
数の主電流セルと少なくとも１つの電流検出セルとを有
してなる電流検出機能付きのＭＯＳ型半導体装置に用い
られるものである。
【０００２】
【従来の技術】近年、電流検出機能付きのＭＯＳ型半導
体装置として、たとえば、トレンチゲート構造を有する
ＭＯＳＦＥＴ（Field Effect Transistor ）やＩＧＢＴ
（Insulated Gate Bipolar Transistor ）が開発されて
いる。
体装置として、たとえば、トレンチゲート構造を有する
ＭＯＳＦＥＴ（Field Effect Transistor ）やＩＧＢＴ
（Insulated Gate Bipolar Transistor ）が開発されて
いる。
【０００３】この種の、トレンチゲート構造を有する電
流検出機能付きのＭＯＳ型半導体装置では、主電極と検
出電極との間に外部抵抗を接続し、その間の電位差を検
出することによって電流検出を行う方法が一般的となっ
ている。
流検出機能付きのＭＯＳ型半導体装置では、主電極と検
出電極との間に外部抵抗を接続し、その間の電位差を検
出することによって電流検出を行う方法が一般的となっ
ている。
【０００４】図７は、トレンチゲート構造を有する電流
検出機能付きのＭＯＳ型半導体装置を、Ｎチャネル型の
ＭＯＳＦＥＴを例に示すものである。このＭＯＳＦＥＴ
においては、たとえば、Ｎ型ドリフト領域１０１の表面
に、Ｐ型ベース領域１０２が選択的に形成されている。
各Ｐ型ベース領域１０２の表面には、Ｎ型ソース領域１
０３が選択的に設けられている。
検出機能付きのＭＯＳ型半導体装置を、Ｎチャネル型の
ＭＯＳＦＥＴを例に示すものである。このＭＯＳＦＥＴ
においては、たとえば、Ｎ型ドリフト領域１０１の表面
に、Ｐ型ベース領域１０２が選択的に形成されている。
各Ｐ型ベース領域１０２の表面には、Ｎ型ソース領域１
０３が選択的に設けられている。
【０００５】そして、Ｎ型ソース領域１０３およびＰ型
ベース領域１０２の一部をそれぞれ貫通して上記ドリフ
ト領域１０１に達する深さで溝１０４が形成され、この
溝１０４内にゲート絶縁膜１０５を介して電極材料１０
６が埋め込まれて、図示せぬゲート電極に接続される複
数のトレンチゲート１０７が形成されている。
ベース領域１０２の一部をそれぞれ貫通して上記ドリフ
ト領域１０１に達する深さで溝１０４が形成され、この
溝１０４内にゲート絶縁膜１０５を介して電極材料１０
６が埋め込まれて、図示せぬゲート電極に接続される複
数のトレンチゲート１０７が形成されている。
【０００６】また、上記Ｎ型ドリフト領域１０１の裏面
側には、ドレイン領域となるＮ型半導体層１０８が設け
られている。さらに、そのＮ型半導体層１０８を介し
て、ドレイン電極１０９が設けられている。
側には、ドレイン領域となるＮ型半導体層１０８が設け
られている。さらに、そのＮ型半導体層１０８を介し
て、ドレイン電極１０９が設けられている。
【０００７】そして、上記各ゲート１０７の表面を覆う
ようにして設けられた層間絶縁膜１１０、および、上記
ドリフト領域１０１の表面を覆うようにして設けられた
層間絶縁膜１１１を介して、上記Ｐ型ベース領域１０２
の表面上に、主電極（ソース電極）１１２と電流検出電
極１１３とがそれぞれ形成されることにより、主電流セ
ル領域（主電流素子）１１４と電流検出セル領域（電流
検出素子）１１５とが電気的に分離されて配設されてな
る構成となっている。
ようにして設けられた層間絶縁膜１１０、および、上記
ドリフト領域１０１の表面を覆うようにして設けられた
層間絶縁膜１１１を介して、上記Ｐ型ベース領域１０２
の表面上に、主電極（ソース電極）１１２と電流検出電
極１１３とがそれぞれ形成されることにより、主電流セ
ル領域（主電流素子）１１４と電流検出セル領域（電流
検出素子）１１５とが電気的に分離されて配設されてな
る構成となっている。
【０００８】このＭＯＳＦＥＴの場合、複数の主電流セ
ル領域１１４に対して、少なくとも１つの電流検出セル
領域１１５が隣接して設けられてなる構成とされてい
る。さて、このような構成のＭＯＳＦＥＴにおいては、
通常の電流検出状態であるＭＯＳゲートのチャネルが開
いた状態では、隣接する主電流セル領域１１４と電流検
出セル領域１１５とが、Ｎ型ドリフト領域１０１を介し
て接続された状態になっている。
ル領域１１４に対して、少なくとも１つの電流検出セル
領域１１５が隣接して設けられてなる構成とされてい
る。さて、このような構成のＭＯＳＦＥＴにおいては、
通常の電流検出状態であるＭＯＳゲートのチャネルが開
いた状態では、隣接する主電流セル領域１１４と電流検
出セル領域１１５とが、Ｎ型ドリフト領域１０１を介し
て接続された状態になっている。
【０００９】このため、本来、外部抵抗（図示していな
い）に流れるべき電流検出セル領域１１５側の電流の一
部が、内部の寄生抵抗を介して、主電流セル領域１１４
に流れ込んでいる。
い）に流れるべき電流検出セル領域１１５側の電流の一
部が、内部の寄生抵抗を介して、主電流セル領域１１４
に流れ込んでいる。
【００１０】ここで、上記寄生抵抗は、シリコンで形成
されるバルク抵抗である。このため、寄生抵抗は温度特
性をもっており、温度が高くなると抵抗値が大きくな
る。したがって、このような構成のＭＯＳＦＥＴでは、
温度の上昇にともなって外部抵抗に流れる電流が増加
し、検出電圧（外部抵抗間の電位差）が大きくなるとい
う問題があった。
されるバルク抵抗である。このため、寄生抵抗は温度特
性をもっており、温度が高くなると抵抗値が大きくな
る。したがって、このような構成のＭＯＳＦＥＴでは、
温度の上昇にともなって外部抵抗に流れる電流が増加
し、検出電圧（外部抵抗間の電位差）が大きくなるとい
う問題があった。
【００１１】このような検出精度の低下を解決する方法
としては、たとえば、寄生抵抗の抵抗値をあらかじめ外
部抵抗よりも大きくして、寄生抵抗の温度特性による影
響を緩和することが考えられる。
としては、たとえば、寄生抵抗の抵抗値をあらかじめ外
部抵抗よりも大きくして、寄生抵抗の温度特性による影
響を緩和することが考えられる。
【００１２】寄生抵抗の抵抗値を大きくするには、主電
流セル領域１１４と電流検出セル領域１１５との間隔を
拡くすることが効果的である。しかしながら、隣接する
主電流セル領域１１４と電流検出セル領域１１５とを接
続するＮ型ドリフト領域１０１の幅を拡張することによ
って、寄生抵抗の抵抗値を大きくすることは、Ｐ型ベー
ス領域１０２の間隔も拡がるため、そこでの空乏層の曲
率がきつくなって電界を集中させる結果、耐圧の劣化を
招くという欠点がある。
流セル領域１１４と電流検出セル領域１１５との間隔を
拡くすることが効果的である。しかしながら、隣接する
主電流セル領域１１４と電流検出セル領域１１５とを接
続するＮ型ドリフト領域１０１の幅を拡張することによ
って、寄生抵抗の抵抗値を大きくすることは、Ｐ型ベー
ス領域１０２の間隔も拡がるため、そこでの空乏層の曲
率がきつくなって電界を集中させる結果、耐圧の劣化を
招くという欠点がある。
【００１３】このため、従来では、主電流セル領域１１
４と電流検出セル領域１１５との間隔を、相互を電気的
に分離するのに必要な最低限の距離と、耐圧が低下する
限界の距離との間に制御する必要があり、素子の温度特
性と耐圧特性との両方を同時に満足させるのが難しいと
いう問題があった。
４と電流検出セル領域１１５との間隔を、相互を電気的
に分離するのに必要な最低限の距離と、耐圧が低下する
限界の距離との間に制御する必要があり、素子の温度特
性と耐圧特性との両方を同時に満足させるのが難しいと
いう問題があった。
【００１４】なお、このような問題は上記したＭＯＳＦ
ＥＴのみでなく、トレンチゲート構造を有する電流検出
機能付きのＩＧＢＴにおいても同様な問題があった。ま
た、トレンチゲート構造を有する電流検出機能付きのＩ
ＧＢＴにおいては、さらに、主電流と検出電流とのリニ
アリティーの悪化が、電流検出の精度を低下させるとい
う問題があった。
ＥＴのみでなく、トレンチゲート構造を有する電流検出
機能付きのＩＧＢＴにおいても同様な問題があった。ま
た、トレンチゲート構造を有する電流検出機能付きのＩ
ＧＢＴにおいては、さらに、主電流と検出電流とのリニ
アリティーの悪化が、電流検出の精度を低下させるとい
う問題があった。
【００１５】図８は、トレンチゲート構造を有する電流
検出機能付きのＭＯＳ型半導体装置を、Ｎチャネル型の
ＩＧＢＴを例に示すものである。このＩＧＢＴにおいて
は、たとえば、Ｎ型ドリフト領域２０１の表面に、Ｐ型
ベース領域２０２が選択的に形成されている。各Ｐ型ベ
ース領域２０２の表面には、Ｎ型ソース領域２０３が選
択的に設けられている。
検出機能付きのＭＯＳ型半導体装置を、Ｎチャネル型の
ＩＧＢＴを例に示すものである。このＩＧＢＴにおいて
は、たとえば、Ｎ型ドリフト領域２０１の表面に、Ｐ型
ベース領域２０２が選択的に形成されている。各Ｐ型ベ
ース領域２０２の表面には、Ｎ型ソース領域２０３が選
択的に設けられている。
【００１６】そして、Ｎ型ソース領域２０３およびＰ型
ベース領域２０２の一部をそれぞれ貫通して上記ドリフ
ト領域２０１に達する深さで溝２０４が形成され、この
溝２０４内にゲート絶縁膜２０５を介して電極材料２０
６が埋め込まれて、図示せぬゲート電極に接続される複
数のトレンチゲート２０７が形成されている。
ベース領域２０２の一部をそれぞれ貫通して上記ドリフ
ト領域２０１に達する深さで溝２０４が形成され、この
溝２０４内にゲート絶縁膜２０５を介して電極材料２０
６が埋め込まれて、図示せぬゲート電極に接続される複
数のトレンチゲート２０７が形成されている。
【００１７】また、上記Ｎ型ドリフト領域２０１の裏面
側には、コレクタ領域となるＰ型半導体層２０８が設け
られている。さらに、そのＰ型半導体層２０８を介し
て、コレクタ電極２０９が設けられている。
側には、コレクタ領域となるＰ型半導体層２０８が設け
られている。さらに、そのＰ型半導体層２０８を介し
て、コレクタ電極２０９が設けられている。
【００１８】そして、上記各ゲート２０７の表面を覆う
ようにして設けられた層間絶縁膜２１０、および、上記
ドリフト領域２０１の表面を覆うようにして設けられた
層間絶縁膜２１１を介して、上記Ｐ型ベース領域２０２
の表面上に、主電極（ソース電極）２１２と電流検出電
極２１３とがそれぞれ形成されることにより、主電流セ
ル領域（主電流素子）２１４と電流検出セル領域（電流
検出素子）２１５とが電気的に分離されて配設されてな
る構成となっている。
ようにして設けられた層間絶縁膜２１０、および、上記
ドリフト領域２０１の表面を覆うようにして設けられた
層間絶縁膜２１１を介して、上記Ｐ型ベース領域２０２
の表面上に、主電極（ソース電極）２１２と電流検出電
極２１３とがそれぞれ形成されることにより、主電流セ
ル領域（主電流素子）２１４と電流検出セル領域（電流
検出素子）２１５とが電気的に分離されて配設されてな
る構成となっている。
【００１９】このＩＧＢＴの場合、複数の主電流セル領
域２１４に対して、少なくとも１つの電流検出セル領域
２１５が隣接して設けられてなる構成とされている。さ
て、このような構成の上記ＩＧＢＴにおいては、各トレ
ンチゲート２０７間のＰ型ベース領域２０２の直下がキ
ャリア蓄積層として機能するようになっており、そこに
蓄積されるキャリアの量によってオン電圧やスイッチン
グ特性が変化する。
域２１４に対して、少なくとも１つの電流検出セル領域
２１５が隣接して設けられてなる構成とされている。さ
て、このような構成の上記ＩＧＢＴにおいては、各トレ
ンチゲート２０７間のＰ型ベース領域２０２の直下がキ
ャリア蓄積層として機能するようになっており、そこに
蓄積されるキャリアの量によってオン電圧やスイッチン
グ特性が変化する。
【００２０】そのため、ＩＧＢＴの終端部におけるユニ
ットセルは電流のバランスが崩れてしまっている。これ
は通常のＩＧＢＴでは問題とならないレベルだが、この
ようなセルを電流検出セルとして用いるようにした場
合、電流検出セルはセル数が少ないので、セル間の動作
のアンバランスが主電流と検出電流とのリニアリティー
を悪化させ、結果的に電流検出の精度を低下させるとい
う問題があった。
ットセルは電流のバランスが崩れてしまっている。これ
は通常のＩＧＢＴでは問題とならないレベルだが、この
ようなセルを電流検出セルとして用いるようにした場
合、電流検出セルはセル数が少ないので、セル間の動作
のアンバランスが主電流と検出電流とのリニアリティー
を悪化させ、結果的に電流検出の精度を低下させるとい
う問題があった。
【００２１】
【発明が解決しようとする課題】上記したように、従来
においては、温度特性と耐圧特性との両方を同時に満足
させるのが難しいなど、電流検出の精度が悪いという問
題があった。そこで、この発明は、検出電流の温度特性
や主電流と検出電流とのリニアリティーを改善でき、電
流検出の精度を向上することが可能な半導体装置を提供
することを目的としている。
においては、温度特性と耐圧特性との両方を同時に満足
させるのが難しいなど、電流検出の精度が悪いという問
題があった。そこで、この発明は、検出電流の温度特性
や主電流と検出電流とのリニアリティーを改善でき、電
流検出の精度を向上することが可能な半導体装置を提供
することを目的としている。
【００２２】
【課題を解決するための手段】この発明の半導体装置
は、第１導電型の半導体領域と、前記半導体領域の表面
に形成された第２の導電型の第１の領域と、前記第１の
領域内に選択的に形成された第１導電型の第２の領域
と、前記第２の領域と前記第１の領域を貫いて前記半導
体領域に達する溝の中に絶縁膜を介して形成されたトレ
ンチゲート電極と、前記第１の領域と前記第２の領域に
接続された取り出し電極とを有するＭＯＳ構造をユニッ
トセルとし、複数の前記ユニットセルにより構成される
主電流セルと、前記半導体領域を共通として少なくとも
１つの前記ユニットセルにより構成され、第１の領域が
前記主電流セルの第１の領域と所定間隔離間して配置さ
れた電流検出セルとを備え、前記主電流セルの端部にお
ける前記トレンチゲート電極と前記電流検出セルの端部
における前記トレンチゲート電極の少なくとも対向する
側面には、前記第２の領域が形成されていないことを特
徴とする。
は、第１導電型の半導体領域と、前記半導体領域の表面
に形成された第２の導電型の第１の領域と、前記第１の
領域内に選択的に形成された第１導電型の第２の領域
と、前記第２の領域と前記第１の領域を貫いて前記半導
体領域に達する溝の中に絶縁膜を介して形成されたトレ
ンチゲート電極と、前記第１の領域と前記第２の領域に
接続された取り出し電極とを有するＭＯＳ構造をユニッ
トセルとし、複数の前記ユニットセルにより構成される
主電流セルと、前記半導体領域を共通として少なくとも
１つの前記ユニットセルにより構成され、第１の領域が
前記主電流セルの第１の領域と所定間隔離間して配置さ
れた電流検出セルとを備え、前記主電流セルの端部にお
ける前記トレンチゲート電極と前記電流検出セルの端部
における前記トレンチゲート電極の少なくとも対向する
側面には、前記第２の領域が形成されていないことを特
徴とする。
【００２３】
【００２４】この発明の半導体装置によれば、耐圧の劣
化を招いたりすることなしに、寄生抵抗の抵抗値を外部
抵抗の抵抗値よりも十分に大きくでき、しかも、電流検
出セルのベース領域の直下のキャリア分布が主電流セル
でのキャリア分布とほぼ同様となるようにできる。これ
により、素子の温度特性と耐圧特性との両立とともに、
セル間の動作のアンバランスを是正することが可能とな
るものである。
化を招いたりすることなしに、寄生抵抗の抵抗値を外部
抵抗の抵抗値よりも十分に大きくでき、しかも、電流検
出セルのベース領域の直下のキャリア分布が主電流セル
でのキャリア分布とほぼ同様となるようにできる。これ
により、素子の温度特性と耐圧特性との両立とともに、
セル間の動作のアンバランスを是正することが可能とな
るものである。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
第１の形態にかかる、トレンチゲート構造を有する電流
検出機能付きＩＧＢＴの概略構成を示すものである。な
お、同図（ａ）はＮチャネル型のＩＧＢＴを例に示す要
部の断面図、同図（ｂ）はＩＧＢＴにおける基板表面で
の各領域のパターン配置を示す平面図である。
いて図面を参照して説明する。図１は、本発明の実施の
第１の形態にかかる、トレンチゲート構造を有する電流
検出機能付きＩＧＢＴの概略構成を示すものである。な
お、同図（ａ）はＮチャネル型のＩＧＢＴを例に示す要
部の断面図、同図（ｂ）はＩＧＢＴにおける基板表面で
の各領域のパターン配置を示す平面図である。
【００２６】このＩＧＢＴにおいては、たとえば、Ｐ型
（第２導電型）の半導体層１０上に、耐圧系に応じた不
純物濃度と厚さとを有して設けられたＮ型ドリフト領域
（第１導電型の半導体基板）１１の表面に、所定の深さ
のＰ型ベース領域（第１の領域）１２が選択的に形成さ
れている。各Ｐ型ベース領域１２の表面には、所定の深
さのＮ型ソース領域（第２の領域）１３が選択的に設け
られている。
（第２導電型）の半導体層１０上に、耐圧系に応じた不
純物濃度と厚さとを有して設けられたＮ型ドリフト領域
（第１導電型の半導体基板）１１の表面に、所定の深さ
のＰ型ベース領域（第１の領域）１２が選択的に形成さ
れている。各Ｐ型ベース領域１２の表面には、所定の深
さのＮ型ソース領域（第２の領域）１３が選択的に設け
られている。
【００２７】そして、Ｎ型ソース領域１３およびＰ型ベ
ース領域１２の一部をそれぞれ貫通して上記ドリフト領
域１１に達する深さで溝１４が形成され、この溝１４内
にゲート絶縁膜１５を介して電極材料１６が埋め込まれ
て、図示せぬゲート電極に接続される複数のトレンチゲ
ート１７が形成されている。
ース領域１２の一部をそれぞれ貫通して上記ドリフト領
域１１に達する深さで溝１４が形成され、この溝１４内
にゲート絶縁膜１５を介して電極材料１６が埋め込まれ
て、図示せぬゲート電極に接続される複数のトレンチゲ
ート１７が形成されている。
【００２８】また、上記各ベース領域１２の端部には、
その外側の側面に、上記ソース領域１３が形成されてい
ないトレンチゲート１８がそれぞれ設けられている。一
方、上記ドリフト領域１１の裏面（下面）に設けられ
た、上記半導体層１０の他面側にはコレクタ電極１９が
設けられている。
その外側の側面に、上記ソース領域１３が形成されてい
ないトレンチゲート１８がそれぞれ設けられている。一
方、上記ドリフト領域１１の裏面（下面）に設けられ
た、上記半導体層１０の他面側にはコレクタ電極１９が
設けられている。
【００２９】そして、上記各ゲート１７，１８の表面を
覆うようにして設けられた層間絶縁膜２０、および、上
記ドリフト領域１１の表面を覆うようにして設けられた
層間絶縁膜２１を介して、上記ベース領域１２および上
記ソース領域１３の表面上に、それぞれ取り出し電極と
なる主電極（ソース電極）２２と電流検出電極２３とが
形成されている。
覆うようにして設けられた層間絶縁膜２０、および、上
記ドリフト領域１１の表面を覆うようにして設けられた
層間絶縁膜２１を介して、上記ベース領域１２および上
記ソース領域１３の表面上に、それぞれ取り出し電極と
なる主電極（ソース電極）２２と電流検出電極２３とが
形成されている。
【００３０】これにより、主電流セル領域（主電流素
子）２４と電流検出セル領域（電流検出素子）２５と
が、上記ベース領域１２の相互が電気的に分離されて、
上記ドリフト領域１１上に配設されてなる構成となって
いる。
子）２４と電流検出セル領域（電流検出素子）２５と
が、上記ベース領域１２の相互が電気的に分離されて、
上記ドリフト領域１１上に配設されてなる構成となって
いる。
【００３１】このＩＧＢＴの場合、上記主電極２２に共
通に接続される複数の主電流セル領域２４に対して、少
なくとも１つの電流検出セル領域２５が隣接して設けら
れてなる構成とされている。
通に接続される複数の主電流セル領域２４に対して、少
なくとも１つの電流検出セル領域２５が隣接して設けら
れてなる構成とされている。
【００３２】このような構成のＩＧＢＴによれば、上記
主電流セル領域２４および上記電流検出セル領域２５の
端部における各トレンチゲート１８の外側の側面にはソ
ース領域１３が形成されていないため、主電流セル領域
２４と電流検出セル領域２５との対向するチャネル面に
はチャネルが形成されない。
主電流セル領域２４および上記電流検出セル領域２５の
端部における各トレンチゲート１８の外側の側面にはソ
ース領域１３が形成されていないため、主電流セル領域
２４と電流検出セル領域２５との対向するチャネル面に
はチャネルが形成されない。
【００３３】これにより、主電流セル領域２４と電流検
出セル領域２５とを接続するＮ型ドリフト領域１１の幅
を拡張することなく、実質的に、主電流セル領域２４と
電流検出セル領域２５との距離を拡張できる。
出セル領域２５とを接続するＮ型ドリフト領域１１の幅
を拡張することなく、実質的に、主電流セル領域２４と
電流検出セル領域２５との距離を拡張できる。
【００３４】したがって、Ｐ型ベース領域１２の間隔は
そのままで、寄生抵抗の抵抗値を外部抵抗よりも十分に
大きくすることが可能となるため、耐圧を劣化させず
に、検出電流の温度特性のみを良好にできる。
そのままで、寄生抵抗の抵抗値を外部抵抗よりも十分に
大きくすることが可能となるため、耐圧を劣化させず
に、検出電流の温度特性のみを良好にできる。
【００３５】また、電流検出セル領域２５の端部にそれ
ぞれトレンチゲート１８を形成することにより、電流検
出セル領域２５でのベース領域１２の直下のキャリア分
布が主電流セル領域２４とほぼ同様になるため、主電流
と検出電流とのリニアリティーを改善することが可能と
なる。
ぞれトレンチゲート１８を形成することにより、電流検
出セル領域２５でのベース領域１２の直下のキャリア分
布が主電流セル領域２４とほぼ同様になるため、主電流
と検出電流とのリニアリティーを改善することが可能と
なる。
【００３６】上記したように、耐圧の劣化を招いたりす
ることなしに、寄生抵抗の抵抗値を外部抵抗の抵抗値よ
りも十分に大きくでき、しかも、電流検出セル領域のベ
ース領域の直下のキャリア分布が主電流セル領域でのキ
ャリア分布とほぼ同様となるようにしている。
ることなしに、寄生抵抗の抵抗値を外部抵抗の抵抗値よ
りも十分に大きくでき、しかも、電流検出セル領域のベ
ース領域の直下のキャリア分布が主電流セル領域でのキ
ャリア分布とほぼ同様となるようにしている。
【００３７】すなわち、主電流セル領域および電流検出
セル領域の、各ベース領域の端部に、その外側の側面
に、ソース領域が形成されていないトレンチゲートをそ
れぞれ設けるようにしている。これにより、実質的に両
セル領域間の距離を拡張できるとともに、セル間の動作
のアンバランスを是正することが可能となる。したがっ
て、耐圧の劣化を招くことなく、寄生抵抗の抵抗値を外
部抵抗の抵抗値よりも十分に大きくでき、素子の温度特
性と耐圧特性との両方を同時に満足させることが可能と
なる。また、主電流と検出電流とのリニアリティーを改
善でき、電流検出の精度を大幅に向上できるようになる
ものである。
セル領域の、各ベース領域の端部に、その外側の側面
に、ソース領域が形成されていないトレンチゲートをそ
れぞれ設けるようにしている。これにより、実質的に両
セル領域間の距離を拡張できるとともに、セル間の動作
のアンバランスを是正することが可能となる。したがっ
て、耐圧の劣化を招くことなく、寄生抵抗の抵抗値を外
部抵抗の抵抗値よりも十分に大きくでき、素子の温度特
性と耐圧特性との両方を同時に満足させることが可能と
なる。また、主電流と検出電流とのリニアリティーを改
善でき、電流検出の精度を大幅に向上できるようになる
ものである。
【００３８】しかも、上記したＩＧＢＴは、たとえば、
ソース領域を形成するためのマスクパターンなどを変更
するのみで、従来のＩＧＢＴとほぼ同様のプロセスによ
り簡易に製造でき、量産性の確保が容易である。
ソース領域を形成するためのマスクパターンなどを変更
するのみで、従来のＩＧＢＴとほぼ同様のプロセスによ
り簡易に製造でき、量産性の確保が容易である。
【００３９】なお、上記した本発明の実施の第１の形態
においては、主電流セル領域および電流検出セル領域の
端部に、その外側の側面にのみ、ソース領域が形成され
ていないトレンチゲートをそれぞれ設けるようにした場
合について説明したが、これに限らず、たとえば図２に
示すように、主電流セル領域２４および電流検出セル領
域２５の端部に、その側面の両側に、ソース領域が形成
されていないトレンチゲート２８を形成するようにして
も良い。
においては、主電流セル領域および電流検出セル領域の
端部に、その外側の側面にのみ、ソース領域が形成され
ていないトレンチゲートをそれぞれ設けるようにした場
合について説明したが、これに限らず、たとえば図２に
示すように、主電流セル領域２４および電流検出セル領
域２５の端部に、その側面の両側に、ソース領域が形成
されていないトレンチゲート２８を形成するようにして
も良い。
【００４０】このＩＧＢＴ（本発明の実施の第２の形
態）の場合、主電流セル領域２４と電流検出セル領域２
５との実質的な距離をより拡げることができるため、検
出電流の温度特性に関して、さらなる効果が期待でき
る。
態）の場合、主電流セル領域２４と電流検出セル領域２
５との実質的な距離をより拡げることができるため、検
出電流の温度特性に関して、さらなる効果が期待でき
る。
【００４１】また、たとえば図３に示すように、主電流
セル領域２４および電流検出セル領域２５の端部を覆う
ようにして層間絶縁膜３１を設け、各ベース領域１２の
端部が、上記主電極２２および上記電流検出電極２３と
直に接続されないようにすることもできる。
セル領域２４および電流検出セル領域２５の端部を覆う
ようにして層間絶縁膜３１を設け、各ベース領域１２の
端部が、上記主電極２２および上記電流検出電極２３と
直に接続されないようにすることもできる。
【００４２】このＩＧＢＴ（本発明の実施の第３の形
態）の場合、主電流セル領域２４および電流検出セル領
域２５の端部における、各トレンチゲート２８の外側の
ベース領域１２からそれぞれの電極２２，２３に少数キ
ャリアが排出されるのを防ぐことが可能となる。
態）の場合、主電流セル領域２４および電流検出セル領
域２５の端部における、各トレンチゲート２８の外側の
ベース領域１２からそれぞれの電極２２，２３に少数キ
ャリアが排出されるのを防ぐことが可能となる。
【００４３】このため、ＭＯＳＦＥＴのようなユニポー
ラ型のデバイスでは問題とならない、少数キャリア分布
への影響を軽減できるようになる。しかも、電流検出セ
ル領域２５の端部に、その側面の両側に、ソース領域が
形成されていないトレンチゲート２８をそれぞれ形成す
るようにした場合、チャネルが形成されるトレンチゲー
ト１７の両側に、チャネルが形成されないトレンチゲー
ト２８が形成されることになる。
ラ型のデバイスでは問題とならない、少数キャリア分布
への影響を軽減できるようになる。しかも、電流検出セ
ル領域２５の端部に、その側面の両側に、ソース領域が
形成されていないトレンチゲート２８をそれぞれ形成す
るようにした場合、チャネルが形成されるトレンチゲー
ト１７の両側に、チャネルが形成されないトレンチゲー
ト２８が形成されることになる。
【００４４】したがって、その部分でのキャリア分布が
より主電流セル領域２４でのキャリア分布にちかいもの
となって、主電流と検出電流とのリニアリティーの、さ
らなる改善が期待できる。
より主電流セル領域２４でのキャリア分布にちかいもの
となって、主電流と検出電流とのリニアリティーの、さ
らなる改善が期待できる。
【００４５】図４は、上記した本発明の実施の第３の形
態にかかる構造のＩＧＢＴと従来構造のＩＧＢＴ（図８
参照）との、検出電流の温度特性を比較して示すもので
ある。
態にかかる構造のＩＧＢＴと従来構造のＩＧＢＴ（図８
参照）との、検出電流の温度特性を比較して示すもので
ある。
【００４６】この図からも明らかなように、本発明の実
施の第３の形態にかかる構造のＩＧＢＴの場合、温度
（℃）の変化に対する、検出電圧の依存性（変化の比率
（％））は極めて小さく、仮に装置の温度が上昇した場
合にも、検出電圧はほぼ一定となり、電流検出の温度特
性に優れた装置とすることができる。
施の第３の形態にかかる構造のＩＧＢＴの場合、温度
（℃）の変化に対する、検出電圧の依存性（変化の比率
（％））は極めて小さく、仮に装置の温度が上昇した場
合にも、検出電圧はほぼ一定となり、電流検出の温度特
性に優れた装置とすることができる。
【００４７】図５は、上記した本発明の実施の第３の形
態にかかる構造のＩＧＢＴと従来構造のＩＧＢＴ（図８
参照）との、主電流値に対する、主電流と検出電流との
比率を比較して示すものである。
態にかかる構造のＩＧＢＴと従来構造のＩＧＢＴ（図８
参照）との、主電流値に対する、主電流と検出電流との
比率を比較して示すものである。
【００４８】この図からも明らかなように、本発明の実
施の第３の形態にかかる構造のＩＧＢＴ（定格電流１５
Ａ品）の場合、たとえば、主電流値が３０Ａのときの、
主電流と検出電流との比率の変化率（％）は従来品の約
１／１０以下である。
施の第３の形態にかかる構造のＩＧＢＴ（定格電流１５
Ａ品）の場合、たとえば、主電流値が３０Ａのときの、
主電流と検出電流との比率の変化率（％）は従来品の約
１／１０以下である。
【００４９】このことからも、検出電流の温度特性およ
び主電流と検出電流とのリニアリティーが良好で、精度
の高い電流検出が実現可能なことが分かる。また、トレ
ンチゲート構造を有する電流検出機能付きのＩＧＢＴと
しては、たとえば図６に示すように、Ｐ型半導体層１０
とＮ型ドリフト領域１１との間に、さらに、Ｎ型バッフ
ァ領域６１を形成してなる構造のＩＧＢＴ（本発明の実
施の第４の形態）にも適用できる。
び主電流と検出電流とのリニアリティーが良好で、精度
の高い電流検出が実現可能なことが分かる。また、トレ
ンチゲート構造を有する電流検出機能付きのＩＧＢＴと
しては、たとえば図６に示すように、Ｐ型半導体層１０
とＮ型ドリフト領域１１との間に、さらに、Ｎ型バッフ
ァ領域６１を形成してなる構造のＩＧＢＴ（本発明の実
施の第４の形態）にも適用できる。
【００５０】なお、この図では、本発明の実施の第３の
形態にかかる構造のＩＧＢＴに適用した場合を例示して
いるが、上記した本発明の実施の第１，第２の形態にか
かる構造のＩＧＢＴとすることも可能である。
形態にかかる構造のＩＧＢＴに適用した場合を例示して
いるが、上記した本発明の実施の第１，第２の形態にか
かる構造のＩＧＢＴとすることも可能である。
【００５１】また、上記した本発明の実施のいずれの形
態においても、トレンチゲート構造を有する電流検出機
能付きのＩＧＢＴに限らず、たとえば、トレンチゲート
構造を有してなる電流検出機能付きの各種のＭＯＳ型半
導体装置に同様に適用可能である。
態においても、トレンチゲート構造を有する電流検出機
能付きのＩＧＢＴに限らず、たとえば、トレンチゲート
構造を有してなる電流検出機能付きの各種のＭＯＳ型半
導体装置に同様に適用可能である。
【００５２】さらには、Ｎチャネル型のＭＯＳ型半導体
装置に限らず、たとえば導電型を逆にすることで、Ｐチ
ャネル型のものにも同様に適用できる。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
装置に限らず、たとえば導電型を逆にすることで、Ｐチ
ャネル型のものにも同様に適用できる。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
【００５３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、検出電流の温度特性や主電流と検出電流とのリニア
リティーを改善でき、電流検出の精度を向上することが
可能な半導体装置を提供できる。
ば、検出電流の温度特性や主電流と検出電流とのリニア
リティーを改善でき、電流検出の精度を向上することが
可能な半導体装置を提供できる。
【図１】この発明の実施の第１の形態にかかる、トレン
チゲート構造を有する電流検出機能付きのＩＧＢＴを概
略的に示す構成図。
チゲート構造を有する電流検出機能付きのＩＧＢＴを概
略的に示す構成図。
【図２】この発明の実施の第２の形態にかかる、トレン
チゲート構造を有する電流検出機能付きのＩＧＢＴの概
略構成を示す断面図。
チゲート構造を有する電流検出機能付きのＩＧＢＴの概
略構成を示す断面図。
【図３】この発明の実施の第３の形態にかかる、トレン
チゲート構造を有する電流検出機能付きのＩＧＢＴの概
略構成を示す断面図。
チゲート構造を有する電流検出機能付きのＩＧＢＴの概
略構成を示す断面図。
【図４】本発明品と従来品との検出電流の温度特性を比
較して示す図。
較して示す図。
【図５】主電流値に対する、主電流と検出電流との比率
を、本発明品と従来品とを比較して示す図。
を、本発明品と従来品とを比較して示す図。
【図６】この発明の実施の第４の形態にかかる、トレン
チゲート構造を有する電流検出機能付きのＩＧＢＴの概
略構成を示す断面図。
チゲート構造を有する電流検出機能付きのＩＧＢＴの概
略構成を示す断面図。
【図７】従来技術とその問題点を説明するために示す、
トレンチゲート構造を有する電流検出機能付きのＭＯＳ
ＦＥＴの概略断面図。
トレンチゲート構造を有する電流検出機能付きのＭＯＳ
ＦＥＴの概略断面図。
【図８】同じく、従来のトレンチゲート構造を有する電
流検出機能付きのＩＧＢＴの概略断面図。
流検出機能付きのＩＧＢＴの概略断面図。
１０…Ｐ型半導体層
１１…Ｎ型ドリフト領域
１２…Ｐ型ベース領域
１３…Ｎ型ソース領域
１４…溝
１５…ゲート絶縁膜
１６…電極材料
１７，１８，２８…トレンチゲート
１９…コレクタ電極
２０，２１，３１…層間絶縁膜
２２…主電極
２３…電流検出電極
２４…主電流セル領域
２５…電流検出セル領域
６１…Ｎ型バッファ領域
Claims (6)
- 【請求項１】 第１導電型の半導体領域と、 前記半導体領域の表面に形成された第２の導電型の第１
の領域と、前記第１の領域内に選択的に形成された第１
導電型の第２の領域と、前記第２の領域と前記第１の領
域を貫いて前記半導体領域に達する溝の中に絶縁膜を介
して形成されたトレンチゲート電極と、前記第１の領域
と前記第２の領域に接続された取り出し電極とを有する
ＭＯＳ構造をユニットセルとし、 複数の前記ユニットセルにより構成される主電流セル
と、 前記半導体領域を共通として少なくとも１つの前記ユニ
ットセルにより構成され、第１の領域が前記主電流セル
の第１の領域と所定間隔離間して配置された電流検出セ
ルとを備え、 前記主電流セルの端部における前記トレンチゲート電極
と前記電流検出セルの端部における前記トレンチゲート
電極の少なくとも対向する側面には、前記第２の領域が
形成されていない ことを特徴とする半導体装置。 - 【請求項２】 前記主電流セルの端部における前記トレ
ンチゲート電極と前記電流検出セルの端部における前記
トレンチゲート電極は、前記第２の領域を持たないこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記主電流セルの端部に位置する前記第
１の領域は前記主電流セルの前記取り出し電極と接続さ
れず、前記電流検出セルの端部に位置する前記第１の領
域は前記電流検出セルの前記取り出し電極と接続されな
いことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記半導体領域の裏面に形成された第１
導電型の半導体層をさらに具備することを特徴とする請
求項１記載の半導体装置。 - 【請求項５】 前記半導体領域の裏面に形成された第２
導電型の半導体層をさらに具備することを特徴とする請
求項１記載の半導体装置。 - 【請求項６】 前記半導体領域と前記第２導電型の半導
体層との間に第１導電型のバッファ層をさらに具備する
ことを特徴とする請求項５記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10950696A JP3400237B2 (ja) | 1996-04-30 | 1996-04-30 | 半導体装置 |
| US08/840,931 US5821580A (en) | 1996-04-30 | 1997-04-25 | MOS device having a trench gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10950696A JP3400237B2 (ja) | 1996-04-30 | 1996-04-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298298A JPH09298298A (ja) | 1997-11-18 |
| JP3400237B2 true JP3400237B2 (ja) | 2003-04-28 |
Family
ID=14512000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10950696A Expired - Fee Related JP3400237B2 (ja) | 1996-04-30 | 1996-04-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5821580A (ja) |
| JP (1) | JP3400237B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385250B2 (en) | 2005-06-20 | 2008-06-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10132871A (ja) * | 1996-10-29 | 1998-05-22 | Toshiba Corp | 半導体装置 |
| US6180966B1 (en) * | 1997-03-25 | 2001-01-30 | Hitachi, Ltd. | Trench gate type semiconductor device with current sensing cell |
| JP3400348B2 (ja) * | 1998-05-19 | 2003-04-28 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
| JP3924975B2 (ja) * | 1999-02-05 | 2007-06-06 | 富士電機デバイステクノロジー株式会社 | トレンチ型絶縁ゲートバイポーラトランジスタ |
| JP2000269486A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置 |
| KR20010046141A (ko) * | 1999-11-10 | 2001-06-05 | 구본준 | 박막 트랜지스터 및 배선 제조방법 |
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