JP7176206B2 - 炭化珪素半導体装置および炭化珪素半導体回路装置 - Google Patents

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体回路装置に関する。
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）よりも絶縁破壊電界強度が高く、低損失パワーデバイスに最適な半導体材料として近年注目されている。また、炭化珪素は、珪素と同様に、半導体基板上に酸化膜（ＳｉＯ2膜）を形成することができるため、酸化膜をゲート絶縁膜として用いたパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）の開発が進められている。
従来のＭＯＳＦＥＴとして、端部を有する直線部を複数平行に並べてなるストライプ状のレイアウトに配置されたトレンチゲート構造と、トレンチゲート構造内のゲート電極に電気的に接続されたゲートパッド、ゲートフィンガーおよびゲートランナーのうちの少なくとも１つを有するゲートコネクタ構造と、ゲート電極を半導体本体から分離する、熱成長または蒸着された半導体酸化物であるゲート誘電体と、を備えた装置が提案されている（例えば、下記特許文献１（第００２８～００３０段落、第１Ａ，１Ｂ，２，５Ａ図）参照。）。
下記特許文献１では、ゲートコネクタ構造の垂直突起の外側のゲート誘電体の第１の部分を、ゲートコネクタ構造の垂直突起内のゲート誘電体の第２の部分よりも薄くすることで、装置全体の信頼性を向上させている。また、下記特許文献１には、半導体基板の主面に平行に直線状に延びるトレンチゲート構造の中央付近にコンタクトホールが設けられ、当該コンタクトホールを介してゲート電極とゲートフィンガーとが接続された構造が開示されている。
特開２０１６－１２９２２６号公報
しかしながら、ＭＯＳゲートを有するＭＯＳ型半導体装置では、炭化珪素を半導体材料として用いた場合、実使用時においてゲート電極にソース電極の電位に対して正電圧と負電圧を交互に印加しつづけることでゲート閾値電圧が変動することが知られている。具体的には、ゲート電極にソース電極の電位に対して正電圧が印加された場合、ゲート絶縁膜に電子が注入されることでゲート閾値電圧が変動する。ゲート電極にソース電極の電位に対して負電圧が印加された場合、ゲート絶縁膜に正孔（ホール）が注入されることでゲート閾値電圧が変動する。ゲート閾値電圧の変動とは、設計条件に基づいて決定された製品出荷時のゲート閾値電圧（基準値）からの変動である。これによって、ゲート電極への印加電圧の上限が、ゲート閾値電圧変動のない電圧範囲の上限に制限されてしまうという問題がある。
この発明は、上述した従来技術による問題点を解消するため、ゲート閾値電圧の変動を抑制することができる炭化珪素半導体装置および炭化珪素半導体回路装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明者らは、鋭意研究を重ねた結果、ソース・ゲート間電圧やリーク電流とゲート閾値電圧変動とが相関関係にあることを見出した。本発明は、このような知見に基づいてなされたものである。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１主面と第２主面を有する第１導電型半導体層の第１主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。第１導電型の第２半導体領域は、前記第１導電型半導体層の、前記第１半導体領域を除く部分である。前記第１半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。ゲート絶縁膜は、前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域との間の領域に接して設けられている。ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。第１電極は、前記第１半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記第２半導体領域に電気的に接続されている。前記ゲート絶縁膜は、堆積膜または当該堆積膜を１層とする積層膜である。前記ゲート電極は、前記第１導電型半導体層の第１主面に平行な第１方向に延在するストライプ状のレイアウトに配置されている。前記ゲート電極は、一方の端部がゲート電位に固定され、他方の端部がフローティング電位である。前記ゲート電極に前記第１電極の電位に対して負電圧を印加したときに流れるゲートリーク電流が２×１０-11Ａ未満に制限されている。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１主面と第２主面を有する第１導電型半導体層の第１主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。第１導電型の第２半導体領域は、前記第１導電型半導体層の、前記第１半導体領域を除く部分である。前記第１半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。ゲート絶縁膜は、前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域との間の領域に接して設けられている。ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。第１電極は、前記第１半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記第２半導体領域に電気的に接続されている。前記ゲート絶縁膜は、酸化シリコン膜のみの単層膜である。前記ゲート電極は、ポリシリコンからなる。前記ゲート絶縁膜の総面積が３．８６ｍｍ 2 未満である。前記第１電極に印加される正電圧を前記ゲート電極の電位に対して３Ｖ以下の高さに制限されている。前記ゲート絶縁膜の厚さが７２ｎｍよりも厚い。前記ゲート電極に前記第１電極の電位に対して負電圧を印加したときに流れるゲートリーク電流が２×１０ -11 Ａ未満に制限されている。また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲートリーク電流を３．７×１０-6Ａ／ｍ2未満に制限したことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜の総面積が３．８６ｍｍ2未満であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１電極に印加される正電圧を前記ゲート電極の電位に対して３Ｖ以下の高さに制限したことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１主面と第２主面を有する第１導電型半導体層の第１主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。第１導電型の第２半導体領域は、前記第１導電型半導体層の、前記第１半導体領域を除く部分である。前記第１半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。ゲート絶縁膜は、前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域との間の領域に接して設けられている。ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。第１電極は、前記第１半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記第２半導体領域に電気的に接続されている。前記ゲート絶縁膜は、堆積膜または当該堆積膜を１層とする積層膜である。前記ゲート電極は、前記第１導電型半導体層の第１主面に平行な第１方向に延在するストライプ状のレイアウトに配置されている。前記ゲート電極は、一方の端部がゲート電位に固定され、他方の端部がフローティング電位である。前記ゲート電極に印加される負電圧が前記第１電極の電位に対して－３Ｖ以上に制限されている。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１主面と第２主面を有する第１導電型半導体層の第１主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。第１導電型の第２半導体領域は、前記第１導電型半導体層の、前記第１半導体領域を除く部分である。前記第１半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。ゲート絶縁膜は、前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域との間の領域に接して設けられている。ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。第１電極は、前記第１半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記第２半導体領域に電気的に接続されている。前記ゲート絶縁膜は、酸化シリコン膜のみの単層膜である。前記ゲート電極は、ポリシリコンからなる。前記ゲート絶縁膜の厚さが７２ｎｍよりも厚い。前記ゲート電極に印加される負電圧が前記第１電極の電位に対して－３Ｖ以上に制限されている。また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜にかかる電界を０．４２ＭＶ／ｃｍ以下に制限したことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜の厚さが７２ｎｍよりも厚いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート電極は、前記第１導電型半導体層の第１主面に平行な第１方向に延在するストライプ状のレイアウトに配置されている。前記ゲート電極は、一方の端部がゲート電位に固定され、他方の端部がフローティング電位であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート電極は、前記第１方向と直交する第２方向に隣り合う一方の端部同士を連結し、かつ前記第２方向に隣り合う他方の端部同士を離して位置させたレイアウトに配置されていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記堆積膜は、高温酸化（ＨＴＯ）膜であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート電極は、ポリシリコンからなることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体回路装置は、上述した炭化珪素半導体装置を搭載し、前記ゲート電極に接続された負荷により前記ゲートリーク電流が制限されていることを特徴とする。
また、この発明にかかる炭化珪素半導体回路装置は、上述した発明において、前記負荷は、抵抗体、キャパシタまたはインダクタであることを特徴とする。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体回路装置によれば、ＦＮ電流が流れる前にゲート駆動させることができるため、ゲート閾値電圧の変動を抑制することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造の一例を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造の別の一例を示す断面図である。 実施の形態１にかかる炭化珪素半導体回路装置の回路構成の一例を示す回路図である。 実施の形態１にかかる炭化珪素半導体回路装置の回路構成の一例を示す回路図である。 実施の形態１にかかる炭化珪素半導体回路装置の回路構成の一例を示す回路図である。 実施の形態１にかかる炭化珪素半導体装置のソース・ゲート間電圧Ｖｓｇとゲートリーク電流Ｉｓｇとの関係を示す特性図である。 実施の形態１にかかる炭化珪素半導体装置のゲート・ソース間電圧Ｖｇｓとゲート閾値電圧の変動量ΔＶｔｈとの関係を示す特性図である。 実施の形態２にかかる炭化珪素半導体装置のゲート電極を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図８のゲート電極の一方の端部の構造を示す斜視図である。 図８のゲート電極の他方の端部の構造を示す斜視図である。 従来の炭化珪素半導体装置のゲート電極を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１１のゲート電極の端部の構造を示す斜視図である。 図１１のゲート電極の断線箇所の一例を示す平面図である。 図１１のゲート電極の断線箇所の一例を示す平面図である。 図１３の切断線Ａ－Ａ’における断面構造を示す断面図である。 図１３の切断線Ｂ－Ｂ’における断面構造を示す断面図である。 図１４の切断線Ｃ－Ｃ’における断面構造を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置のＭＯＳゲートを半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 実施の形態３にかかる炭化珪素半導体装置のＭＯＳゲートを半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 実施の形態３にかかる炭化珪素半導体装置のＭＯＳゲートを半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、ゲート電極にソースの電位に対して電圧を印加させるときには、正電圧であっても負電圧であってもＶｇｓの表記であるが、以下のＶｇｓとＶｓｇの表記はどの電位に対しているかを表しており、Ｖｓｇは、ソース電極にゲートの電位に対して電圧を印加している場合を示している。
（実施の形態１）
実施の形態１にかかる炭化珪素（ＳｉＣ）半導体装置の構造について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造の一例を示す断面図である。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１０のおもて面側にトレンチゲート構造のＭＯＳゲートを有する縦型ＭＯＳＦＥＴである。ＭＯＳゲートは、トレンチ６、ゲート絶縁膜７およびゲート電極８を有する。
半導体基板１０は、ｎ+型ドレイン領域１である炭化珪素からなるｎ+型出発基板のおもて面上にｎ-型ドリフト領域２およびｐ型ベース領域３となる各炭化珪素層を順にエピタキシャル成長させたエピタキシャル基板である。半導体基板１０は、ｐ型ベース領域３側の表面をおもて面とし、ｎ+型ドレイン領域１側の表面（すなわちｎ+型出発基板の裏面）を裏面とする。ｐ型ベース領域３の内部には、ｎ+型ソース領域４およびｐ+型コンタクト領域５がそれぞれ選択的に設けられている。
半導体基板１０のおもて面側において当該半導体基板１０を構成するｐ型炭化珪素層の、ｎ+型ソース領域４およびｐ+型コンタクト領域５以外の部分がｐ型ベース領域３である。トレンチ６は、半導体基板１０のおもて面からｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト領域２に達する。トレンチ６は、半導体基板１０のおもて面に平行な方向（以下、第１方向とする：図１の奥行き方向）Ｘに延在するストライプ状のレイアウトに配置されている。
トレンチ６は、半導体基板１０のおもて面に平行な方向で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに所定の間隔で活性領域に複数配置される。活性領域は、オン状態のときに電流が流れる領域である。１つのトレンチ６の内部に設けられた１つのＭＯＳゲートで１つのＭＯＳＦＥＴセル（単位セル：素子の構成単位）が構成される。トレンチ６の配置間隔は、ＭＯＳＦＥＴセルのセルピッチＰ１である。図１には、活性領域に配置された複数のＭＯＳＦＥＴセルのうちの２つのＭＯＳＦＥＴセルを示す。
ゲート絶縁膜７は、ｎ+型ソース領域４とｎ+型ドレイン領域１との間の半導体領域の表面に沿って設けられ、ゲート電極８と半導体領域とを電気的に絶縁する。具体的には、ゲート絶縁膜７は、トレンチ６の内壁（側壁および底面）に沿って設けられ、ｐ型ベース領域３の、ｎ-型ドリフト領域２とｎ+型ソース領域４との間の領域に接する。ゲート絶縁膜７は、トレンチ６の内壁にのみ設けられている。すなわち、ゲート絶縁膜７のソース電極１１側の端部は、トレンチ６の側壁上で終端しており、トレンチ６の側壁から半導体基板１０のおもて面へ延在していない。
ゲート電極８は、ｎ+型ソース領域４とｎ+型ドレイン領域１との間のキャリアの流れ（電流）を制御する制御電極である。ゲート電極８は、トレンチ６の内部においてゲート絶縁膜７上に設けられている。ゲート電極８は、トレンチ６の側壁において、ゲート絶縁膜７を挟んで、ｐ型ベース領域３の、ｎ-型ドリフト領域２とｎ+型ソース領域４との間の領域に対向する。ゲート電極８のソース電極１１側の端部は、トレンチ６の内部で終端している。
層間絶縁膜９は、半導体基板１０のおもて面上に設けられ、ゲート電極８を覆う。ソース電極１１は、層間絶縁膜９のコンタクトホールを介してｎ+型ソース領域４およびｐ+型コンタクト領域５に接し、これらｎ+型ソース領域４およびｐ+型コンタクト領域５に電気的に接続されている。ソース電極１１は、層間絶縁膜９によってゲート電極８と電気的に絶縁されている。ドレイン電極１２は、半導体基板１０の裏面全面に設けられ、ｎ+型ドレイン領域１に電気的に接続されている。
この図１に示す実施の形態１にかかる炭化珪素半導体装置は、ゲート電極８にソース電極１１の電位に対して負電圧Ｖｇｓを印加したときに流れるゲートリーク電流Ｉｓｇが２×１０-11Ａ未満に制限されている。ゲートリーク電流Ｉｓｇとは、ゲート絶縁膜７に高電界がかかったときに、電子がゲート電極８からゲート絶縁膜７を通り抜けてｎ-型ドリフト領域２へトンネルすることで、正孔がｎ-型ドリフト領域２からゲート絶縁膜７へ注入されゲート電極８へ向かって移動することで流れるＦＮ（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）電流である。また、ゲートリーク電流Ｉｓｇとは、ゲート絶縁膜７の絶縁性が失われた箇所を通ってｎ-型ドリフト領域２からゲート電極８へ向かって流れる電流である。
ゲート電極８にソース電極１１の電位に対して負電圧Ｖｇｓを印加したときに流れるゲートリーク電流Ｉｓｇを上記条件で制限するには、例えば、活性領域におけるゲート絶縁膜７の総面積を３．８６ｍｍ2未満に設定すればよい。活性領域におけるゲート絶縁膜７の総面積とは、ゲート絶縁膜７の、トレンチ６の両側壁に沿った略矩形状の部分の面積と、トレンチ６の底面に沿った略矩形状の部分の面積と、の総和である。このため、活性領域におけるゲート絶縁膜７の総面積は、トレンチ６の底面の第１，２方向Ｘ，Ｙの幅と、トレンチ６の深さｄ１と、に基づいて算出される。
例えば、略矩形状の平面形状の活性領域の表面積がＡ2ｍｍ2（≒Ａｍｍ×Ａｍｍ）であり、半導体基板１０のおもて面側から見てストライプ状のレイアウトに所定のセルピッチＰ１でＭＯＳＦＥＴセル（すなわちトレンチ６）が配置されるとする。この場合、トレンチ６の深さｄ１をＢμｍとし、トレンチ６の底面の第２方向Ｙの幅ｗ１をＣμｍとし、ゲート絶縁膜７の厚さｔ１を７２ｎｍとしたＭＯＳＦＥＴセルを、セルピッチＰ１をＤμｍとして最大（Ａ／Ｄ）個配置することができる。例えば、活性領域の表面積は半導体本体の９ｍｍ2の６０％～７０％程度であり、ｄ１は１μｍ～２μｍ程度であり、ｗ１は０．５μｍ～１μｍ程度であり、Ｐ１は４μｍ～６μｍ程度である。
すなわち、活性領域の表面積と、活性領域におけるゲート絶縁膜７の総面積の条件と、１つのＭＯＳＦＥＴセルにおけるゲート絶縁膜７の総面積と、から活性領域に配置可能なＭＯＳＦＥＴセルの個数（すなわちトレンチ６のストライプの本数）を算出することができる。具体的には、１つのＭＯＳＦＥＴセルにおいて、トレンチ６の両側壁におけるゲート絶縁膜７の長さ（＝ｄ１×２）と、トレンチ６の底面における第２方向Ｙのゲート絶縁膜７の長さ（＝ｗ１）と、の総長さ（＝２Ｂμｍ＋Ｃμｍ＝Ｅμｍ）を算出する。
トレンチ６の両側壁におけるゲート絶縁膜７の長さは、それぞれトレンチ６の深さｄ１である。トレンチ６の底面におけるゲート絶縁膜７の幅は、トレンチ６の底面の幅ｗ１と略同じである。ゲート絶縁膜７の底面の第１方向Ｘの幅は活性領域の１辺の幅と同じであることから、活性領域におけるゲート絶縁膜７の総面積の条件と、活性領域の第１方向Ｘの長さと、から活性領域におけるゲート絶縁膜７の第２方向Ｙの総長さの上限値（＝３．８６ｍｍ2／Ａｍｍ＝Ｆｍｍ）を算出する。
この活性領域におけるゲート絶縁膜７の第２方向Ｙの総長さの上限値（＝Ｆｍｍ）を、１つのＭＯＳＦＥＴセルにおけるゲート絶縁膜７の第２方向Ｙの総長さ（＝Ｅμｍ）で除算することで、活性領域に配置可能なＭＯＳＦＥＴセルの最大個数（＝Ｆμｍ／Ｅμｍ≒Ｇ個）が算出される。かつ、活性領域の第２方向Ｙの長さを、活性領域に配置可能なＭＯＳＦＥＴセルの最大個数で除算することで、ＭＯＳＦＥＴセルのセルピッチＰ１の最大値（＝Ａμｍ／Ｇ個＝Ｄμｍ）が算出される。
なお、活性領域の表面積、活性領域におけるゲート絶縁膜７の総面積の条件、ＭＯＳＦＥＴセルのセルピッチＰ１、および、活性領域に配置するＭＯＳＦＥＴセルの個数、からトレンチ６の深さｄ１およびトレンチ６の底面の幅ｗ１を算出してもよい。また、ゲート電極８にソース電極１１の電位に対して負電圧Ｖｇｓを印加したときに流れるゲートリーク電流Ｉｓｇは、活性領域の単位面積あたりに換算すると、ＭＯＳＦＥＴセルの１単位セルまたは当該ＭＯＳＦＥＴセルを搭載した電子回路において３．７×１０-6Ａ／ｍ2（＝２×１０-11Ａ／５．４２×１０-6ｍ2）未満に制限されればよい。
図２は、実施の形態１にかかる炭化珪素半導体装置の構造の別の一例を示す断面図である。図２に示す実施の形態１にかかる炭化珪素半導体装置が図１に示す実施の形態１にかかる炭化珪素半導体装置と異なる点は、ゲート電極８’がトレンチ６の内部から半導体基板１０のおもて面よりも外側へ突出し、ゲート電極８’のソース電極１１側の端部が半導体基板１０のおもて面上にまで延在している点である。この場合、ゲート絶縁膜７’は、半導体基板１０のおもて面とゲート電極８’との間にも配置される。すなわち、ゲート絶縁膜７’は、トレンチ６の側壁から半導体基板１０のおもて面上にまで延在する。
このようにゲート絶縁膜７’が半導体基板１０のおもて面上にまで延在している場合、活性領域におけるゲート絶縁膜７’の総面積は、ゲート絶縁膜７’の、トレンチ６の両側壁に沿った略矩形状の部分の面積と、トレンチ６の底面に沿った略矩形状の部分の面積と、半導体基板１０のおもて面上の部分と、の総和である。このため、活性領域におけるゲート絶縁膜７’の総面積は、トレンチ６の底面の第１，２方向Ｘ，Ｙの幅と、トレンチ６の深さｄ１と、ゲート絶縁膜７’の半導体基板１０のおもて面上の部分の第２方向Ｙの幅ｗ２と、に基づいて算出される。
活性領域におけるゲート絶縁膜の総表面積以外の条件は設計条件に合わせて種々変更可能である。また、図示省略するが、トレンチゲート構造に代えて、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造としてもよい。プレーナゲート構造とした場合、ゲート絶縁膜は、半導体基板のおもて面上にのみ、半導体基板のおもて面に沿って設けられる。ゲート絶縁膜は、半導体基板のおもて面側から見て略矩形状の平面形状を有する。このため、活性領域におけるゲート絶縁膜の総表面積は、すべてのＭＯＳＦＥＴセルの各ゲート絶縁膜の略矩形状の平面形状の表面積の総和となる。
また、ゲート電極８に印加される負電圧Ｖｇｓをソース電極１１の電位に対して-３Ｖ以上に制限することで、ゲート電極８にソース電極１１の電位に対して負電圧Ｖｇｓを印加したときに流れるゲートリーク電流Ｉｇｓを上記条件で制限してもよい。この場合、活性領域の単位面積あたりに換算すると、ＭＯＳＦＥＴセルの１単位セルまたは当該ＭＯＳＦＥＴセルを搭載した電子回路において３Ｖ以下に制限されていればよい。
ゲート絶縁膜７の厚さｔ１が７２ｎｍであるときに、ゲート電極８にソース電極１１の電位に対して３Ｖの負電圧Ｖｇｓが印加されたとすると、ゲート絶縁膜７にかかる電界は０．４２ＭＶ／ｃｍ（＝３Ｖ／７２ｎｍ）である（活性領域の単位面積あたりも同様）。このため、ゲート電極８に印加される負電圧Ｖｇｓを上記条件に制限することに代えて、ゲート絶縁膜７にかかる電界が０．４２ＭＶ／ｃｍ以下に制限されてもよい。ゲート絶縁膜７にかかる電界（ＭＶ／ｃｍ）、電流（Ａ）または電流密度（Ａ／ｃｍ2）を上記条件以下に制限する場合、ゲート絶縁膜７の厚さｔ１を７２ｎｍよりも厚く設定すればよい。
図３～５は、実施の形態１にかかる炭化珪素半導体回路装置の回路構成の一例を示す回路図である。ＭＯＳＦＥＴ２０のゲートに抵抗として機能する抵抗体、キャパシタまたはインダクタ等の負荷Ｒ１～Ｒ３（いわゆるゲート負荷）を接続することによっても、ＭＯＳＦＥＴ２０のゲートにソースの電位に対して負電圧Ｖｇｓを印加したときに流れるゲートリーク電流Ｉｓｇや、ＭＯＳＦＥＴ２０のゲートにソースの電位に対して印加される負電圧Ｖｇｓを、上記条件に制限可能である。図３～５に示す構成は、ＭＯＳＦＥＴ２０を搭載した電子回路に有用である。ＭＯＳＦＥＴ２０は一般的な構成であってもよい。
具体的には、実施の形態１にかかる炭化珪素半導体回路装置は、ＭＯＳＦＥＴ２０のゲートに負荷Ｒ１を直列に接続した構成としてもよいし（図３）、ＭＯＳＦＥＴ２０のゲート・ソース間に負荷Ｒ２を直列に接続した構成としてもよいし（図４）、ＭＯＳＦＥＴ２０のゲート・ドレイン間に負荷Ｒ３を直列に接続した構成としてもよい（図５）。ＭＯＳＦＥＴ２０のゲートに負荷Ｒ１～Ｒ３を接続し、ＭＯＳＦＥＴ２０のスイッチング速度を低下させることで、スイッチング過渡時期におけるゲートリーク電流Ｉｓｇの制御および電圧出力のリンギングを軽減させることができる。
（実施例）
次に、上述した実施の形態１にかかる炭化珪素半導体装置において、ソース電極１１にゲート電極８の電位に対して印加される正電圧（図６には「ソース・ゲート間電圧」と図示する）Ｖｓｇと、その時流れるゲートリーク電流Ｉｓｇと、の関係について検証した。図６は、実施の形態１にかかる炭化珪素半導体装置のソース・ゲート間電圧Ｖｓｇとゲートリーク電流Ｉｓｇとの関係を示す特性図である。
炭化珪素からなる一般的な構成のトレンチゲート型ＭＯＳＦＥＴ（以下、検証例とする）について、ソース電極にゲート電極の電位に対して印加される正電圧Ｖｓｇを種々変更してゲートリーク電流Ｉｓｇを測定した結果を図６に示す。図６には、検証例の複数の試料の測定結果を示す。これら検証例の複数の試料は、耐圧（耐電圧）を１２００Ｖクラスとし、アバランシェ耐量を１５００Ｖ～１６００Ｖの範囲内に設定した。
また、検証例の複数の試料は、ドレイン・ソース間電圧Ｖｄｓを１２００Ｖとし、ゲート電極を０Ｖとしたときのドレイン・ソース間リーク電流Ｉｄｓｓを０．０１μＡ～１ｍＡの範囲内に設定した。また、検証例の複数の試料は、ドレイン電極にソース電極の電位に対して印加される正電圧（ドレイン・ソース間電圧）Ｖｄｓを２０Ｖとし、かつドレイン電流Ｉｄｓを２５ｍＡとしたときのゲート閾値電圧（基準値）Ｖｔｈを４．５Ｖ～５．５Ｖの範囲内に設定した。
耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。アバランシェ耐量とは、定格ドレイン電流以下で、かつ定格チャネル温度以下であれば、ＭＯＳＦＥＴの起動時や遮断時等にＭＯＳＦＥＴに一時的に定格電圧を超える電圧がかかったとしても破壊に至らない許容エネルギー量である。
図６に示す結果から、検証例のいずれの試料においても、ソース電極にゲート電極の電位に対して印加される正電圧Ｖｓｇが３Ｖを超えると、ｎ-型ドリフト領域からゲート絶縁膜への正孔注入が開始され、当該正電圧Ｖｓｇの増加にともなってゲートリーク電流Ｉｓｇが増加することが確認された。すなわち、閾値変動に影響する電圧が３Ｖであり、その時のゲートリーク電流Ｉｓｇの立ち上がりの電流値は２×１０-11Ａであることが確認された。
すなわち、ソース電極にゲート電極の電位に対して印加される正電圧Ｖｓｇが３Ｖ以下であれば、ゲートリーク電流Ｉｓｇが流れないことが確認された。図６に示す結果において、ソース電極にゲート電極の電位に対して印加される正電圧Ｖｓｇが３Ｖ未満の電流波形は、測定装置の検出限界により発生する波形であり、ゲートリーク電流Ｉｓｇが０Ａであることに相当する。
次に、上述した実施の形態１にかかる炭化珪素半導体装置において、ゲート電極８にソース電極１１の電位に対して印加される負電圧（図７には「ゲート・ソース間電圧」と図示）Ｖｇｓと、ゲート閾値電圧Ｖｔｈの変動量ΔＶｔｈと、の関係について検証した。図７は、実施の形態１にかかる炭化珪素半導体装置のゲート・ソース間電圧Ｖｇｓとゲート閾値電圧の変動量ΔＶｔｈとの関係を示す特性図である。ゲート閾値電圧の変動とは、設計条件に基づいて決定された製品出荷時のゲート閾値電圧（基準値）からの変動である。
上述した検証例の複数の試料について、ゲート電極にソース電極の電位に対して印加される負電圧Ｖｇｓを種々変更してゲート閾値電圧Ｖｔｈを測定し、ゲート閾値電圧Ｖｔｈの変動量ΔＶｔｈを算出した結果を図７に示す。図７において、横軸は信頼性試験において上述した検証例に印加した試験電圧であり、縦軸は検証例のゲート閾値電圧Ｖｔｈの変動量ΔＶｔｈである。また、図７には、検証例の複数の試料におけるゲート閾値電圧Ｖｔｈの変動量ΔＶｔｈの平均値の近似直線を細かい破線で示す。
図７に示す結果から、ゲート電極に印加される負電圧Ｖｇｓがソース電極の電位に対して－３Ｖ未満であるときに、ゲート閾値電圧Ｖｔｈが変動することが確認された。また、ゲート電極にソース電極の電位に対して印加される負電圧Ｖｇｓの減少にともなって、ゲート閾値電圧Ｖｔｈの変動量ΔＶｔｈが増加することが確認された。一方、ゲート電極に印加される負電圧Ｖｇｓがソース電極の電位に対して－３Ｖ以上であれば、ゲート閾値電圧Ｖｔｈが変動しないことが確認された。
図７に示す結果においてゲート電極に印加される負電圧Ｖｇｓがソース電極の電位に対して－３Ｖ以上であるとは、ゲート電極に印加される正電圧Ｖｓｇがソース電極の電位に対して３Ｖ以下（粗い縦破線よりも右側の部分：ゲート絶縁膜７にかかる電界に換算すると０．４２ＭＶ／ｃｍ以下）であることと一致する。すなわち、図７に示す結果から、ゲート電極に印加される正電圧Ｖｓｇがソース電極の電位に対して３Ｖ以下に制限することで、ゲート閾値電圧Ｖｔｈの変動しないＭＯＳＦＥＴを提供可能であることがわかる。
また、図７において符号２２を付した円で囲む、ゲート電極に印加される負電圧Ｖｇｓがソース電極の電位に対して－３Ｖであり、かつゲート閾値電圧Ｖｔｈの変動量ΔＶｔｈがゼロである点は、図６において符号２１を付した円で囲む、ゲート電極に印加される正電圧Ｖｓｇがソース電極の電位に対して３Ｖであり、かつゲートリーク電流Ｉｓｇが２×１０-11Ａである点と一致する。したがって、図６，７に示す結果から、ゲートリーク電流Ｉｓｇを２×１０-11Ａ未満に制限することで、ゲート閾値電圧Ｖｔｈの変動しないＭＯＳＦＥＴを提供可能であることがわかる。
以上、説明したように、実施の形態１によれば、ゲート電極にソース電極の電位に対して負電圧Ｖｇｓを印加したときに流れるゲートリーク電流Ｉｓｇを上記条件に設定する、または、ゲート電極にソース電極の電位に対して印加される正電圧を上記条件に制限する。これにより、ＦＮ電流が流れる前にＭＯＳＦＥＴをゲート駆動させることができるため、ゲート閾値電圧の変動を抑制することができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置として、実施の形態１にかかる炭化珪素半導体装置のゲート電極の端部構造の一例について説明する。図８は、実施の形態２にかかる炭化珪素半導体装置のゲート電極を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８では、トレンチ６を太線で示し、トレンチ６の内部のゲート絶縁膜７およびゲート電極８を図示省略する。図９は、図８のゲート電極の一方の端部の構造を示す斜視図である。図１０は、図８のゲート電極の他方の端部の構造を示す斜視図である。図９には、ゲート電極８の、連結された端部３１付近の構造を示す。図１０には、ゲート電極８の、連結されていない端部３２付近の構造を示す。
図８に示す実施の形態２にかかる炭化珪素半導体装置は、第１方向Ｘに平行に延在する隣り合うゲート電極８を、第２方向Ｙに対向する一方の端部３１同士を連結し、かつ第２方向Ｙに対向する他方の端部３２同士を離して位置させたＵ字の平面形状とした構造を有する。具体的には、トレンチ６は、実施の形態１に記載したように第１方向Ｘに延在するストライプ状のレイアウトに配置されている。トレンチ６の端部は、例えばエッジ終端領域にまで延在している。第１方向Ｘに延在する直線状の隣り合う２つのトレンチ６は、第２方向Ｙに対向する一方の端部同士を連結し、かつ第２方向Ｙに対向する他方の端部同士を離して位置させたＵ字の平面形状をなす。
トレンチ６の内部には、ゲート絶縁膜７を介して例えばポリシリコン（ｐｏｌｙ－Ｓｉ）からなるゲート電極８が設けられている。トレンチ６の内部のゲート電極８同士は、自身が埋め込まれた当該２つのトレンチ６と同様に、第２方向Ｙに対向する一方の端部３１同士を連結し、かつ第２方向Ｙに対向する他方の端部３２同士を離して位置させたＵ字の平面形状をなす。ゲート電極８の、連結された端部３１は、ゲートランナー４１に接続されている。このため、ゲート電極８の、連結された端部３１からゲート電極８に外部からゲート電位が引き込まれる（図９）。ゲート電極８の、連結されていない端部３２は、ゲートランナー４１に接続されていない。ゲート電極８の、連結されていない端部３２からはゲート電位が引き込まれない（図１０）。
エッジ終端領域は、活性領域の周囲を囲む。すなわち、エッジ終端領域は、活性領域と半導体基板１０の側面との間の領域である。エッジ終端領域は、ｎ-型ドリフト領域２の、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。具体的には、エッジ終端領域には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、メサ構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、フィールドプレートなどの耐圧構造が配置される。また、エッジ終端領域には、ゲートパッドやゲートランナー４１が配置される。
ゲートランナー４１は、エッジ終端領域において半導体基板１０のおもて面上に層間絶縁膜９を介して設けられ、かつ図示省略するゲートパッドに電気的に接続されている。ゲートランナー４１は、ゲート電極８の、連結された端部３１と層間絶縁膜９を挟んで深さ方向Ｚに対向する。ゲートランナー４１は、層間絶縁膜９の図示省略するコンタクトホールを介して、ゲート電極８の、連結された端部３１と接続されている。ゲートランナー４１と、ゲート電極８の、連結されていない端部３２と、が電気的に絶縁されていればよく、ゲートランナー４１のレイアウトは種々変更可能である。ゲートランナー４１に代えて、後述するゲートフィンガーを配置してもよい。
例えば、ゲートランナー４１は、活性領域の周囲を囲む略矩形状のレイアウトに配置されてもよい。この場合、ゲートランナー４１と、ゲート電極８の、連結されていない端部３２と、の間にコンタクトホールを形成しないことで、ゲートランナー４１と、ゲート電極８の、連結されていない端部３２と、が層間絶縁膜９によって電気的に絶縁される。また、ゲートランナー４１は、ゲート電極８の、連結されていない端部３２と深さ方向Ｚに対向しない略Ｕ字状に活性領域の周囲を囲むレイアウトに配置されてもよいし、ゲート電極８の、連結された端部３１のみに深さ方向Ｚに対向する略直線状のレイアウトに配置されてもよい。
ゲート絶縁膜７は、例えば高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜等の堆積膜である。ゲート絶縁膜７は、堆積膜のみの単層膜であってもよいし、堆積膜を１層として含む積層膜であってもよい。ｎ+型ソース領域４は、トレンチ６の両側壁に接して設けられ、トレンチ６の両側壁に沿って第１方向Ｘに延在している。ｎ+型ソース領域４の端部は、例えば活性領域で終端しており、トレンチ６の両端部３１，３２には設けられていない。一方の端部を連結した２つのトレンチ６にそれぞれ接するｎ+型ソース領域４同士は、第２方向Ｙに対向する一方の端部同士を連結し、かつ第２方向Ｙに対向する他方の端部同士を連結した略矩形状の平面形状をなしてもよい。
ｐ+型コンタクト領域５は、隣り合うトレンチ６の間（メサ領域）に、第１方向Ｘに所定の間隔で複数設けられている。メサ領域のｎ+型ソース領域４およびｐ+型コンタクト領域５以外の部分は、ｐ型ベース領域３である。すなわち、同一のメサ領域において隣り合うｎ+型ソース領域４の間には、ｐ型ベース領域３とｐ+型コンタクト領域５とが第１方向Ｘに交互に繰り返し配置されている。異なるメサ領域に配置されたｐ+型コンタクト領域５同士は、トレンチ６を挟んで第２方向Ｙに対向する。また、ｐ+型コンタクト領域５は、同一のメサ領域に配置されたｎ+型ソース領域４に接し、当該ｎ+型ソース領域４よりもトレンチ６から離して配置されている。
上述したように、ゲート電極８の、連結された端部３１のみがゲートランナー４１に接続され、このゲート電極８の、連結された端部３１からのみゲート電極８にゲート電位が引き込まれる。このため、トレンチ６の形成不良等（図１６，１７参照）によりゲート電極８の１箇所が断線３３していた場合、ゲート電極８の、断線３３の箇所から連結されていない端部３２までの部分であって、当該断線３３によりゲートランナー４１に接続されていない状態となった部分３４がフローティング（浮遊）電位となる。これにより、ドレイン・ソース間に電圧が印加されたときに、ゲート電極８の、断線３３によりフローティング電位となった部分３４でリーク不良が生じるため、ゲート電極８の断線３３を検出可能である。
例えば、従来構造では、ゲート電極が一部で断線していた場合、次の問題が生じる。図１１は、従来の炭化珪素半導体装置のゲート電極を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１１では、トレンチ１０６を太線で示し、トレンチ１０６の内部のゲート絶縁膜１０７およびゲート電極１０８を図示省略する。図１２は、図１１のゲート電極の端部の構造を示す斜視図である。図１３，１４は、図１１のゲート電極の断線箇所の一例を示す平面図である。図１５は、図１３の切断線Ａ－Ａ’における断面構造を示す断面図である。図１６は、図１３の切断線Ｂ－Ｂ’における断面構造を示す断面図である。図１７は、図１４の切断線Ｃ－Ｃ’における断面構造を示す断面図である。
図１１，１２に示す従来の炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置と同様に、第１方向Ｘに延在するストライプ状のレイアウトに配置されたトレンチ１０６の内部にゲート絶縁膜１０７を介してゲート電極１０８を設けたトレンチゲート構造のＭＯＳゲートを有する縦型ＭＯＳＦＥＴである。図１１，１２において、符号１０２～１０５は、それぞれ、ｎ-型ドリフト領域、ｐ型ベース領域、ｎ+型ソース領域およびｐ+型コンタクト領域である。第１方向Ｘに延在する直線状の隣り合う２つのトレンチ１０６は、第２方向Ｙに対向する一方の端部同士を連結し、かつ第２方向Ｙに対向する他方の端部同士を連結した閉じた環状の平面形状をなす。
両端部を連結した２つのトレンチ１０６の内部にそれぞれゲート絶縁膜１０７を介して埋め込まれたゲート電極１０８同士は、自身が埋め込まれた当該２つのトレンチ１０６と同様に、第２方向Ｙに対向する一方の端部１２１同士を連結し、かつ第２方向Ｙに対向する他方の端部１２２同士を連結させた閉じた環状の平面形状をなす。ゲート電極１０８の、連結された両端部１２１，１２２ともに、層間絶縁膜１０９の図示省略するコンタクトホールを介してゲートランナー１３１に接続されている。すなわち、ゲート電極１０８の、連結された両端部１２１，１２２からそれぞれゲート電極１０８に外部からゲート電位が引き込まれる。
この図１１，１２に示す従来の炭化珪素半導体装置では、１本の環状の平面形状のゲート電極１０８の２箇所が断線１２３していた場合には、ゲート電極１０８の、断線１２３の箇所間の部分であって、当該断線１２３によりゲートランナー１３１に接続されていない状態となった部分１２４がフローティング電位となるため、ゲート電極１０８の断線１２３を検出可能である。一方、ゲート電極１０８の断線１２３’が１箇所のみである場合、ゲート電極１０８は一部が開いた環状の平面形状をなして連続しており、ゲート電極１０８全体がゲート電位となるため、ゲート電極１０８が断線１２３’していない場合と同様にデバイスが動作してしまう。
このように、従来の炭化珪素半導体装置では、ゲート電極１０８の断線１２３’が１箇所のみである場合、デバイス動作してしまうため、信頼性試験等によりゲート電極１０８の断線１２３’を検出することができない。このため、不良要因を有する信頼性に劣る状態で市場に流出してしまう。ゲート電極１０８の断線１２３，１２３’の要因として、トレンチ１０６の形成不良が挙げられる。トレンチ１０６の形成不良は、例えば、第１方向Ｘに直線状に延びるトレンチ１０６が一部形成されないことや（図１３，１６の符号１２３ａ）、第１方向Ｘに直線状に延びるトレンチ１０６が一部１０６’で浅くなっている（図１４，１７の符号１２３ｂ）こと等により生じるトレンチ１０６の形状異常である。
上述したトレンチ１０６の形状異常のうち、トレンチ１０６が一部１０６’で浅くなっている場合では、ゲート絶縁膜１０７を熱酸化で形成する場合には、トレンチ１０６に形状異常があれば、ゲート絶縁膜１０７も形状異常となる。このため、ゲート絶縁膜１０７のスクリーニング試験により、ゲート電極１０８の断線１２３ｂを検出可能である。一方、ゲート絶縁膜１０７をＨＴＯ膜等の堆積膜とした場合、トレンチ１０６に形状異常があったとしても、トレンチ１０６の内壁に沿って均一な厚さでゲート絶縁膜１０７が形成されるため、ゲート絶縁膜１０７のスクリーニング試験では、ゲート電極１０８の断線１２３ｂを検出することができない。
それに対して、本発明においては、ゲート絶縁膜７をＨＴＯ膜等の堆積膜とした場合においても、上述したようにトレンチ６の形成不良等によりゲート電極８の１箇所が断線３３していた場合には、ゲート電極８の一部分３４がフローティング電位となる。このため、ドレイン・ソース間に最大定格電圧を印加することで、ゲート電極８の、フローティング電位となった部分３４でパンチスルーが起きる。このとき、ドレイン・ソース間リーク電流Ｉｄｓｓが規定値を超えた場合をリーク不良とし、当該ＭＯＳＦＥＴを不良品と判定することができる。このようにしてゲート電極８の断線３３を検出可能であり、不良要因を有する信頼性に劣る状態で市場に流出することを防止することができる。
以上、説明したように、実施の形態２を実施の形態１に適用可能である。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置として、実施の形態２にかかる炭化珪素半導体装置のゲート電極８のレイアウトの一例について説明する。図１８，１９は、実施の形態３にかかる炭化珪素半導体装置のＭＯＳゲートを半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図１８，１９では、トレンチ６の内部のゲート絶縁膜７およびゲート電極８を図示省略する。図２０は、従来の炭化珪素半導体装置のＭＯＳゲートを半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図２０では、トレンチ１０６の内部のゲート絶縁膜およびゲート電極を図示省略する。図２０は、上記特許文献１の図２である。
図１８に示す実施の形態３にかかる炭化珪素半導体装置は、半導体基板１０のおもて面上に層間絶縁膜を介して設けられたゲートパッド４０およびゲートフィンガー４２を備える。ゲートパッド４０は、例えば略矩形状の平面形状を有する。ゲートフィンガー４２は、例えば半導体基板１０の略中央部に設けられ、第２方向Ｙに延在する直線状の平面形状を有する。ゲートフィンガー４２は、ゲートパッド４０に連結され、ゲート電位となっている。複数のトレンチ６は、第１方向Ｘに延在するストライプ状をなし、連結された端部をゲートパッド４０またはゲートフィンガー４２と深さ方向Ｚに対向させ、かつ連結されていない端部を半導体基板１０の側面側に位置させたレイアウトに配置されている。
トレンチ６の、ゲートパッド４０またはゲートフィンガー４２に深さ方向Ｚに対向する、連結された端部は、ゲート電極８（図９参照）とゲートパッド４０またはゲートフィンガー４２とのコンタクトをとるためのみの部分である。すなわち、トレンチ６の内部のゲート電極８の、連結された端部３１は、図示省略する層間絶縁膜のコンタクトホールを介してゲートパッド４０またはゲートフィンガー４２に接続されている。トレンチ６の、連結された端部にはｎ+型ソース領域４は配置されていない。このため、トレンチ６の、ゲートパッド４０またはゲートフィンガー４２に深さ方向Ｚに対向する、連結された端部付近はＭＯＳＦＥＴとして動作しない。ゲート電極８の、連結されていない端部３２は、ゲートパッド４０またはゲートフィンガー４２に接続されていない。
トレンチ６の配置は種々変更可能である。例えば、図１８に示すように、トレンチ６の、連結された端部同士を互いに離して、かつトレンチ６の、連結された端部同士がゲートパッド４０またはゲートフィンガー４２に深さ方向Ｚに対向する部分で第１方向Ｘに対向するように、第１方向Ｘに延在するトレンチ６が配置されてもよい。また、ゲート電極８の一方の端部３１’のみが図示省略する層間絶縁膜のコンタクトホールを介してゲートパッド４０またはゲートフィンガー４２に接続されていればよい。このため、図１９に示すように、トレンチ６は、第２方向Ｙに対向する一方の端部（ゲート電極８の一方の端部３１’）同士および第２方向Ｙに対向する他方の端部（ゲート電極８の他方の端部３２）同士ともに連結されていなくてもよい。この場合、活性領域の周囲を囲むようにゲートランナー４１が配置されていてもよい。
ゲートランナー４１が配置されている場合、トレンチ６は、一方の端部のみがゲートパッド４０、ゲートランナー４１またはゲートフィンガー４２に深さ方向Ｚに対向するように配置される。例えば、図１９に示すように、トレンチ６の一方の端部（ゲート電極８の一方の端部３１’）同士を互いに離して、かつトレンチ６の、当該一方端部同士がゲートフィンガー４２に深さ方向Ｚに対向する部分で第１方向Ｘに対向するように、第１方向Ｘに延在するトレンチ６が配置されてもよい。かつ、当該トレンチ６の他方の端部（ゲート電極８の他方の端部３２）と他のトレンチ６の他方の端部（ゲート電極８の他方の端部３２）とが第１方向Ｘに対向し、他のトレンチ６の一方の端部（ゲート電極８の一方の端部３１’）がゲートランナー４１に深さ方向Ｚに対向するように、第１方向Ｘに延在する当該他のトレンチ６が配置されてもよい。
一方、図２０に示す従来の炭化珪素半導体装置では、トレンチ１０６の、連結された両端部（ゲート電極１０８（図１２参照）の、連結された両端部１２１，１２２）が半導体基板１１０の対辺となる両側面付近に位置するように、第１方向Ｘに延在するトレンチ１０６が配置されている。ゲートパッド１３０またはゲートフィンガー１３２の配置は、図１８に示す実施の形態３にかかる炭化珪素半導体装置と同様である。すなわち、ゲートパッド１３０は、例えば略矩形状の平面形状を有する。ゲートフィンガー１３２は、例えば半導体基板１１０の略中央部に設けられ、第２方向Ｙに延在する直線状の平面形状を有する。ゲートフィンガー１３２は、ゲートパッド１３０に連結され、ゲート電位となっている。このため、トレンチ１０６は、両端部間の真ん中となる中央部でゲートパッド１３０またはゲートフィンガー１３２に深さ方向Ｚに対向する。
すなわち、従来構造では、トレンチ１０６の内部のゲート電極１０８は、トレンチ１０６の中央部で、図示省略する層間絶縁膜のコンタクトホールを介してゲートパッド１３０またはゲートフィンガー１３２に接続されている。トレンチ１０６の、連結された両端部以外の部分において、トレンチ１０６の側壁に沿ってｎ+型ソース領域１０４（図１２参照）が設けられている。このため、トレンチ１０６の中央部には、トレンチ１０６の側壁に沿ってｎ+型ソース領域１０４が配置されており、トレンチ１０６の、ゲートパッド１３０またはゲートフィンガー１３２に深さ方向Ｚに対向する中央部もＭＯＳＦＥＴとして動作する。したがって、従来構造では、ゲート電極１０８が１箇所で断線１２３’（図１１参照）していたとしても、ゲート電極１０８の一部をフローティング電位にすることができない。
以上、説明したように、実施の形態３を実施の形態１，２に適用可能である。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明しているが、トレンチゲート構造に代えてプレーナゲート構造とした場合や、ＭＯＳＦＥＴに代えてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置とした場合、縦型半導体装置に代えて横型半導体装置とした場合、においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体回路装置は、ＭＯＳゲートを有する半導体装置に有用である。
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型コンタクト領域
６ トレンチ
７， ７' ゲート絶縁膜
８，８' ゲート電極
９ 層間絶縁膜
１０ 半導体基板
１１ ソース電極
１２ ドレイン電極
２０ ＭＯＳＦＥＴ
３１ ゲート電極の、連結された端部
３１' ゲート電極の端部
３２ ゲート電極の、連結されていない端部
３３ ゲート電極の断線
３４ ゲート電極の、断線によりフローティング電位となった部分
４０ ゲートパッド
４１ ゲートランナー
４２ ゲートフィンガー
Ｐ１ ＭＯＳＦＥＴセルのセルピッチ
Ｒ１～Ｒ３ 負荷
ｄ１ トレンチの深さ
ｔ１ ゲート絶縁膜の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行で、かつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向
ｗ１ トレンチの底面の第２方向の幅
ｗ２ ゲート絶縁膜の半導体基板のおもて面上の部分の第２方向の幅

Claims (15)

  1. 第１主面と第２主面を有する第１導電型半導体層と、
    前記第１導電型半導体層の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１導電型半導体層の、前記第１半導体領域を除く部分である第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
    前記第２半導体領域に電気的に接続された第２電極と、
    を備え、
    前記ゲート絶縁膜は、堆積膜または当該堆積膜を１層とする積層膜であり、
    前記ゲート電極は、前記第１導電型半導体層の第１主面に平行な第１方向に延在するストライプ状のレイアウトに配置され、
    前記ゲート電極は、一方の端部がゲート電位に固定され、他方の端部がフローティング電位であり、
    前記ゲート電極に前記第１電極の電位に対して負電圧を印加したときに流れるゲートリーク電流を２×１０-11Ａ未満に制限したことを特徴とする炭化珪素半導体装置。
  2. 第１主面と第２主面を有する第１導電型半導体層と、
    前記第１導電型半導体層の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１導電型半導体層の、前記第１半導体領域を除く部分である第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
    前記第２半導体領域に電気的に接続された第２電極と、
    を備え、
    前記ゲート絶縁膜は、酸化シリコン膜のみの単層膜であり、
    前記ゲート電極は、ポリシリコンからなり、
    前記ゲート絶縁膜の総面積が３．８６ｍｍ2未満であり、
    前記第１電極に印加される正電圧を前記ゲート電極の電位に対して３Ｖ以下の高さに制限し、
    前記ゲート絶縁膜の厚さが７２ｎｍよりも厚く、
    前記ゲート電極に前記第１電極の電位に対して負電圧を印加したときに流れるゲートリーク電流を２×１０-11Ａ未満に制限したことを特徴とする炭化珪素半導体装置。
  3. 前記ゲートリーク電流を３．７×１０-6Ａ／ｍ2未満に制限したことを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記ゲート絶縁膜の総面積が３．８６ｍｍ2未満であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 前記第１電極に印加される正電圧を前記ゲート電極の電位に対して３Ｖ以下の高さに制限したことを特徴とする請求項１または４に記載の炭化珪素半導体装置。
  6. 第１主面と第２主面を有する第１導電型半導体層と、
    前記第１導電型半導体層の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１導電型半導体層の、前記第１半導体領域を除く部分である第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
    前記第２半導体領域に電気的に接続された第２電極と、
    を備え、
    前記ゲート絶縁膜は、堆積膜または当該堆積膜を１層とする積層膜であり、
    前記ゲート電極は、前記第１導電型半導体層の第１主面に平行な第１方向に延在するストライプ状のレイアウトに配置され、
    前記ゲート電極は、一方の端部がゲート電位に固定され、他方の端部がフローティング電位であり、
    前記ゲート電極に印加される負電圧を前記第１電極の電位に対して－３Ｖ以上に制限したことを特徴とする炭化珪素半導体装置。
  7. 第１主面と第２主面を有する第１導電型半導体層と、
    前記第１導電型半導体層の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１導電型半導体層の、前記第１半導体領域を除く部分である第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
    前記第２半導体領域に電気的に接続された第２電極と、
    を備え、
    前記ゲート絶縁膜は、酸化シリコン膜のみの単層膜であり、
    前記ゲート電極は、ポリシリコンからなり、
    前記ゲート絶縁膜の厚さが７２ｎｍよりも厚く、
    前記ゲート電極に印加される負電圧を前記第１電極の電位に対して－３Ｖ以上に制限したことを特徴とする炭化珪素半導体装置。
  8. 前記ゲート絶縁膜にかかる電界を０．４２ＭＶ／ｃｍ以下に制限したことを特徴とする請求項２、５、６、７のいずれか一つに記載の炭化珪素半導体装置。
  9. 前記ゲート絶縁膜の厚さが７２ｎｍよりも厚いことを特徴とする請求項５または６に記載の炭化珪素半導体装置。
  10. 前記ゲート電極は、前記第１導電型半導体層の第１主面に平行な第１方向に延在するストライプ状のレイアウトに配置され、
    前記ゲート電極は、一方の端部がゲート電位に固定され、他方の端部がフローティング電位であることを特徴とする請求項２または７に記載の炭化珪素半導体装置。
  11. 前記ゲート電極は、前記第１方向と直交する第２方向に隣り合う一方の端部同士を連結し、かつ前記第２方向に隣り合う他方の端部同士を離して位置させたレイアウトに配置されていることを特徴とする請求項１、４、５、６、９、１０のいずれか一つに記載の炭化珪素半導体装置。
  12. 前記堆積膜は、高温酸化（ＨＴＯ）膜であることを特徴とする請求項１、４、５、６、９のいずれか一つに記載の炭化珪素半導体装置。
  13. 前記ゲート電極は、ポリシリコンからなることを特徴とする請求項１、４、５、６、９、１０、１１のいずれか一つに記載の炭化珪素半導体装置。
  14. 請求項１～５のいずれか一つに記載の炭化珪素半導体装置を搭載し、
    前記ゲート電極に接続された負荷により前記ゲートリーク電流が制限されていることを特徴とする炭化珪素半導体回路装置。
  15. 前記負荷は、抵抗体、キャパシタまたはインダクタであることを特徴とする請求項１４に記載の炭化珪素半導体回路装置。
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