JP2550702B2 - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、主電流部及びこの主電流部の電流に追従
するエミュレーション電流部を有する電力用半導体素子
に関するものである。
するエミュレーション電流部を有する電力用半導体素子
に関するものである。
［従来技術］ 電力用半導体素子の電流を制限するためには、素子の
電流レベルを感知しなければならない。素子の電流レベ
ルを検出する方法としては、例えば、特開昭60−94772
号公報やUSP4553084に示されている。この方法によれ
ば、主電流部及びエミュレーション電流部が、電気的・
熱的に緊密に結合され、かつこれらの電流部が同じ製造
工程で形成されているためエミュレーション電流部の電
流レベルは素子の主電流部の電流レベルにほぼ正確に比
例するというものである。
電流レベルを感知しなければならない。素子の電流レベ
ルを検出する方法としては、例えば、特開昭60−94772
号公報やUSP4553084に示されている。この方法によれ
ば、主電流部及びエミュレーション電流部が、電気的・
熱的に緊密に結合され、かつこれらの電流部が同じ製造
工程で形成されているためエミュレーション電流部の電
流レベルは素子の主電流部の電流レベルにほぼ正確に比
例するというものである。
［発明が解決しようとする課題］ ところが、このような構造を有する半導体素子は、第
７図に示すように、主電流部１とエミュレーション電流
部２との間に寄生トランジスタが存在し（第７図では寄
生トランジスタのチャネル部３を示す）、その寄生トラ
ンジスタは第８図に示すように電気接続されている（こ
の関係の文献として、IEEE、IEDM83、16・６を挙げてお
く）。そして、この寄生トランジスタがオンする条件下
では、素子の誤動作の発生や素子電流検出精度が劣化す
る等の悪影響がある。
７図に示すように、主電流部１とエミュレーション電流
部２との間に寄生トランジスタが存在し（第７図では寄
生トランジスタのチャネル部３を示す）、その寄生トラ
ンジスタは第８図に示すように電気接続されている（こ
の関係の文献として、IEEE、IEDM83、16・６を挙げてお
く）。そして、この寄生トランジスタがオンする条件下
では、素子の誤動作の発生や素子電流検出精度が劣化す
る等の悪影響がある。
この発明の目的は、寄生トランジスタによる悪影響を
回避して信頼性の高い電力用半導体素子を提供すること
にある。
回避して信頼性の高い電力用半導体素子を提供すること
にある。
［課題を解決するための手段］ 請求項１の発明は、絶縁ゲート形のトランジスタセル
にて複数の能動領域セルを形成し、能動領域セルの内の
少なくとも１つを主電流部とするとともに、前記能動領
域セルのうち別の１つをエミュレーション電流部とし、
前記主電流部とエミュレーション電流部とを電気的に並
列に接続し、前記主電流部及びエミュレーション電流部
に接触する共通の第１電極と、前記主電流部とエミュレ
ーション電流部とにそれぞれ接触する個別の第２電極を
形成し、前記主電流部とエミュレーション電流部とに共
通のゲートを形成し、前記ゲートに電圧を印加すること
により、前記第１電極と第２電極間が導通する電力用半
導体素子において、前記主電流部とエミュレーション電
流部との間に前記能動領域セルのゲート絶縁膜よりも膜
厚が厚い絶縁膜を形成したことをその要旨としている。
にて複数の能動領域セルを形成し、能動領域セルの内の
少なくとも１つを主電流部とするとともに、前記能動領
域セルのうち別の１つをエミュレーション電流部とし、
前記主電流部とエミュレーション電流部とを電気的に並
列に接続し、前記主電流部及びエミュレーション電流部
に接触する共通の第１電極と、前記主電流部とエミュレ
ーション電流部とにそれぞれ接触する個別の第２電極を
形成し、前記主電流部とエミュレーション電流部とに共
通のゲートを形成し、前記ゲートに電圧を印加すること
により、前記第１電極と第２電極間が導通する電力用半
導体素子において、前記主電流部とエミュレーション電
流部との間に前記能動領域セルのゲート絶縁膜よりも膜
厚が厚い絶縁膜を形成したことをその要旨としている。
又、請求項２の発明は、一方の主面側に第１導電型の
第１半導体層が形成された半導体基板と、前記第１半導
体層の表面の複数領域に接合が終端するように形成され
た複数の第２導電型の第２半導体層と、前記複数ある第
２半導体層の各第２半導体層の表面においてその接合が
終端するように形成された第１導電型の第３半導体層
と、少なくとも前記第１半導体層と前記第３半導体層と
の間の前記第２半導体層表面上にゲート絶縁膜を介して
形成されたゲート電極と、前記複数ある第２半導体層の
うち少なくとも１つを主電流部として、その前記第３半
導体層と電気接続する主電流部ソース電極と、前記複数
ある第２半導体層のうち他をエミュレーション電流部と
して、その前記第３半導体層と電気接続するエミュレー
ション電流部ソース電極と、前記半導体基板の地方の主
面側に形成された共通の第１電極と、前記エミュレーシ
ョン電流部としての第２半導体層と前記主電流部として
の第２半導体層との間において、該両電流部を跨がる前
記ゲート電極の直下の前記第１半導体層表面上に形成さ
れ、前記ゲート絶縁膜より厚い膜厚を有する絶縁膜とを
備えた電力用半導体素子をその要旨としている。
第１半導体層が形成された半導体基板と、前記第１半導
体層の表面の複数領域に接合が終端するように形成され
た複数の第２導電型の第２半導体層と、前記複数ある第
２半導体層の各第２半導体層の表面においてその接合が
終端するように形成された第１導電型の第３半導体層
と、少なくとも前記第１半導体層と前記第３半導体層と
の間の前記第２半導体層表面上にゲート絶縁膜を介して
形成されたゲート電極と、前記複数ある第２半導体層の
うち少なくとも１つを主電流部として、その前記第３半
導体層と電気接続する主電流部ソース電極と、前記複数
ある第２半導体層のうち他をエミュレーション電流部と
して、その前記第３半導体層と電気接続するエミュレー
ション電流部ソース電極と、前記半導体基板の地方の主
面側に形成された共通の第１電極と、前記エミュレーシ
ョン電流部としての第２半導体層と前記主電流部として
の第２半導体層との間において、該両電流部を跨がる前
記ゲート電極の直下の前記第１半導体層表面上に形成さ
れ、前記ゲート絶縁膜より厚い膜厚を有する絶縁膜とを
備えた電力用半導体素子をその要旨としている。
請求項３の発明は、請求項２において、膜厚の厚い絶
縁膜の上方に主電流部ソース電極のエッジを配設したこ
とをその要旨としている。
縁膜の上方に主電流部ソース電極のエッジを配設したこ
とをその要旨としている。
［作用］ 請求項１及び請求項２の発明によれば、能動領域のゲ
ート絶縁膜よりも膜厚が厚い絶縁膜にて主電流部とエミ
ュレーション電流部との間に形成される寄生トランジス
タのスレッショルド電圧が上がり、寄生トランジスタが
オンすることが抑制される。
ート絶縁膜よりも膜厚が厚い絶縁膜にて主電流部とエミ
ュレーション電流部との間に形成される寄生トランジス
タのスレッショルド電圧が上がり、寄生トランジスタが
オンすることが抑制される。
請求項３の発明によれば、膜厚の厚い絶縁膜の上方に
主電流部ソース電極のエッジを配設することにより、そ
の部分にパッシベーションクラックが入っても絶縁膜に
てそのクラックは止まり、半導体基板までは達し難くな
る。
主電流部ソース電極のエッジを配設することにより、そ
の部分にパッシベーションクラックが入っても絶縁膜に
てそのクラックは止まり、半導体基板までは達し難くな
る。
［実施例］ 以下、この発明を具体化した一実施例を図面に従って
説明する。
説明する。
第２図には電力用半導体素子の簡略断面図を示し、シ
リコン基板９は能動領域10と終端領域11とに区画され
る。第１図は第２図の能動領域10の一部を拡大した図で
ある。
リコン基板９は能動領域10と終端領域11とに区画され
る。第１図は第２図の能動領域10の一部を拡大した図で
ある。
第１図において、シリコン基板９には多数の縦型Ｄ−
MOSトランジスタセル12,13,14が配置されている。このM
OSトランジスタセル12,13,14にて複数の能動領域セルが
形成され、能動領域セルの内の少なくとも１つを主電流
部とするとともに、能動領域セルのうち別の１つをエミ
ュレーション電流部としている。本実施例ではMOSトラ
ンジスタセル12,14にて主電流部が形成されるとともにM
OSトタンジスタセル13にてエミュレーション電流部が形
成されている。
MOSトランジスタセル12,13,14が配置されている。このM
OSトランジスタセル12,13,14にて複数の能動領域セルが
形成され、能動領域セルの内の少なくとも１つを主電流
部とするとともに、能動領域セルのうち別の１つをエミ
ュレーション電流部としている。本実施例ではMOSトラ
ンジスタセル12,14にて主電流部が形成されるとともにM
OSトタンジスタセル13にてエミュレーション電流部が形
成されている。
以下に具体的構成を詳細に説明していく。高濃度にド
ープされたＮ導電型領域15上に低濃度にドープされたＮ
導電型領域16が形成されている。この領域16はＮ導電型
領域15の上にエピタキシャル成長させたものである。
ープされたＮ導電型領域15上に低濃度にドープされたＮ
導電型領域16が形成されている。この領域16はＮ導電型
領域15の上にエピタキシャル成長させたものである。
又、Ｎ導電型領域16にはＰ導電型領域17が配設され、
この領域17は２つの相異なる抵抗率の部分17a,17bを有
している。Ｐ導電型領域17内には高濃度にドープされた
Ｎ導電型領域18が配設されている。Ｐ導電型領域17は、
上から見た場合、例えば矩形又は円形の境界を持つよう
に形成され、Ｎ導電型領域18は、上から見た場合、例え
ばＰ導電型領域17に矩形又は円形のループとして形成さ
れる。
この領域17は２つの相異なる抵抗率の部分17a,17bを有
している。Ｐ導電型領域17内には高濃度にドープされた
Ｎ導電型領域18が配設されている。Ｐ導電型領域17は、
上から見た場合、例えば矩形又は円形の境界を持つよう
に形成され、Ｎ導電型領域18は、上から見た場合、例え
ばＰ導電型領域17に矩形又は円形のループとして形成さ
れる。
ゲート電極19はＮ型導電性ポリシリコンで形成され、
各セル12,13,14に対し共通のゲートとなっている。この
ゲート電極19は二酸化シリコン層等の絶縁膜20によって
シリコン基板９の上面から隔てられている。又、ゲート
電極19の上部及び側部は絶縁層21により覆われている。
そして、第２図においてＡ部に示すように、ゲート電極
19の一部は金属の外部接続用端子32に接触し、この端子
32は酸化物等の絶縁層21によってシリコン基板９から分
離されている。尚、ゲート電極19をMo,W等耐熱導電性材
料で形成してもよい。
各セル12,13,14に対し共通のゲートとなっている。この
ゲート電極19は二酸化シリコン層等の絶縁膜20によって
シリコン基板９の上面から隔てられている。又、ゲート
電極19の上部及び側部は絶縁層21により覆われている。
そして、第２図においてＡ部に示すように、ゲート電極
19の一部は金属の外部接続用端子32に接触し、この端子
32は酸化物等の絶縁層21によってシリコン基板９から分
離されている。尚、ゲート電極19をMo,W等耐熱導電性材
料で形成してもよい。
シリコン基板９の下側にはドレイン電極22が形成さ
れ、このドレイン電極22はTi−Niのような被着された金
属で形成され、各セル12,13,14に対して共通のドレイン
を構成する。
れ、このドレイン電極22はTi−Niのような被着された金
属で形成され、各セル12,13,14に対して共通のドレイン
を構成する。
主電流部ソース電極23は主電流部のMOSトランジスタ
セル12,14と接触し、エミュレーション電流部ソース電
極24はエミュレーション電流部のMOSトランジスタセル1
3と接触している。この主電流部ソース電極23は絶縁層2
1によってシリコン基板９から分離され、外部接続用端
子（図示しない）に接続されている。尚、ソース電極23
は直接フィールドリング25（第２図参照）と接触しても
よく、この場合フィールドリング25はソース電極23と同
じ電圧になる。
セル12,14と接触し、エミュレーション電流部ソース電
極24はエミュレーション電流部のMOSトランジスタセル1
3と接触している。この主電流部ソース電極23は絶縁層2
1によってシリコン基板９から分離され、外部接続用端
子（図示しない）に接続されている。尚、ソース電極23
は直接フィールドリング25（第２図参照）と接触しても
よく、この場合フィールドリング25はソース電極23と同
じ電圧になる。
そして、本実施例では主電流部とエミュレーション電
流部との境界線におけるゲート電極19の下側には、酸化
膜等で形成される寄生トランジスタ防止のための絶縁膜
26が配設されている。この絶縁膜26の膜厚はMOSトラン
ジスタセル12,13,14のゲート電極19下の絶縁膜20よりも
膜厚が厚くなっている。より具体的には、通常使用電圧
5Vをゲート〜ドレイン間に印加しても第７図に示すチャ
ネル部３をもつ寄生ラテラルトランジスタがオンしない
絶縁膜厚として、3000Å以上である。
流部との境界線におけるゲート電極19の下側には、酸化
膜等で形成される寄生トランジスタ防止のための絶縁膜
26が配設されている。この絶縁膜26の膜厚はMOSトラン
ジスタセル12,13,14のゲート電極19下の絶縁膜20よりも
膜厚が厚くなっている。より具体的には、通常使用電圧
5Vをゲート〜ドレイン間に印加しても第７図に示すチャ
ネル部３をもつ寄生ラテラルトランジスタがオンしない
絶縁膜厚として、3000Å以上である。
この絶縁膜26の膜厚及び材質は酸化膜等で形成される
フィールド絶縁膜27（第２図参照）と同じであることが
望ましく、シリコン基板９上にフィールド絶縁膜27を形
成する時にフィールド絶縁膜27の形成用マスク（図示せ
ず）を変更することによって容易に達成することがで
き、これによって絶縁膜26及びフィールド絶縁膜27を同
時に形成することができる。
フィールド絶縁膜27（第２図参照）と同じであることが
望ましく、シリコン基板９上にフィールド絶縁膜27を形
成する時にフィールド絶縁膜27の形成用マスク（図示せ
ず）を変更することによって容易に達成することがで
き、これによって絶縁膜26及びフィールド絶縁膜27を同
時に形成することができる。
寄生トランジスタは、主電流部とエミュレーション電
流部のＰ導電型領域17及びＮ導電型領域16及びゲート絶
縁膜20、ゲート電極19から形成されるMOS形トランジス
タである。そして、第８図において、ドレイン電圧に対
するゲート電圧によって寄生トランジスタがオン・オフ
して主電流部ソースとエミュレーション電流部ソースと
の間が導通したり切れたりする。この寄生トランジスタ
がオンするような条件下で、主電流部ソース電極23とエ
ミュレーション電流部ソース電極24との間に電圧差が生
じると、寄生トランジスタに電流が流れ、電力用素子の
素子電流を高精度に検出することができなくなる。
流部のＰ導電型領域17及びＮ導電型領域16及びゲート絶
縁膜20、ゲート電極19から形成されるMOS形トランジス
タである。そして、第８図において、ドレイン電圧に対
するゲート電圧によって寄生トランジスタがオン・オフ
して主電流部ソースとエミュレーション電流部ソースと
の間が導通したり切れたりする。この寄生トランジスタ
がオンするような条件下で、主電流部ソース電極23とエ
ミュレーション電流部ソース電極24との間に電圧差が生
じると、寄生トランジスタに電流が流れ、電力用素子の
素子電流を高精度に検出することができなくなる。
さらに、寄生トランジスタがエンハンスメントタイプ
になっているときは、主トランジスタがオンのときに、
寄生トランジスタがオフのため、オンからオフの過渡時
に寄生トランジスタがオンするか、又は高温で寄生トラ
ンジスタのリークが増えた時等、影響は限定される。し
かし、寄生トランジスタがディプレッションタイプにな
っていると、通常動作時に常に寄生トランジスタがオン
しバイパス電流が流れ精度に影響してしまう。本実施例
のＮポリシリゲートでＮチャンネルのＤ−MOSにおいて
は基板濃度（Ｎ導電型領域16の濃度）が界面電荷の影響
を考慮して1016atms/cc以下でスレッショルド電圧は1V
以下となっているが、1015atms/cc以下ではディプレッ
ションタイプになりやすい。そのため、基板濃度（Ｎ導
電型領域16の濃度）の低い1015atms/cc近辺以下を使用
する高耐圧素子では絶縁膜26によるスレッショルド電圧
を上げる効果は大きい。
になっているときは、主トランジスタがオンのときに、
寄生トランジスタがオフのため、オンからオフの過渡時
に寄生トランジスタがオンするか、又は高温で寄生トラ
ンジスタのリークが増えた時等、影響は限定される。し
かし、寄生トランジスタがディプレッションタイプにな
っていると、通常動作時に常に寄生トランジスタがオン
しバイパス電流が流れ精度に影響してしまう。本実施例
のＮポリシリゲートでＮチャンネルのＤ−MOSにおいて
は基板濃度（Ｎ導電型領域16の濃度）が界面電荷の影響
を考慮して1016atms/cc以下でスレッショルド電圧は1V
以下となっているが、1015atms/cc以下ではディプレッ
ションタイプになりやすい。そのため、基板濃度（Ｎ導
電型領域16の濃度）の低い1015atms/cc近辺以下を使用
する高耐圧素子では絶縁膜26によるスレッショルド電圧
を上げる効果は大きい。
このように本実施例は、MOSトラジスタセル12,13,14
（絶縁ゲート形のトランジスタセル）にて複数の能動領
域セルを形成し、能動領域セルの内の少なくても１つを
主電流部とするとともに、能動領域セルのうち別の１つ
をエミュレーション電流部とし、主電流部及びエミュレ
ーション電流部に接触する共通のドレインを形成すると
ともに主電流部とエミュレーション電流部にそれぞれ接
触する個別のソースを形成し、主電流部とエミュレーシ
ョン電流部との間（寄生トランジスタのチャンネル部３
上）にMOSトランジスタセル12,13,14のゲート絶縁膜20
よりも膜厚が厚い絶縁膜26を形成した。その結果、寄生
トランジスタのスレッショルド電圧を上げ寄生トランジ
スタがオンしない構造とすることができる。よって、素
子の誤動作や素子電流レベル検出精度の低下を防止し、
信頼性の高いものとすることができる。
（絶縁ゲート形のトランジスタセル）にて複数の能動領
域セルを形成し、能動領域セルの内の少なくても１つを
主電流部とするとともに、能動領域セルのうち別の１つ
をエミュレーション電流部とし、主電流部及びエミュレ
ーション電流部に接触する共通のドレインを形成すると
ともに主電流部とエミュレーション電流部にそれぞれ接
触する個別のソースを形成し、主電流部とエミュレーシ
ョン電流部との間（寄生トランジスタのチャンネル部３
上）にMOSトランジスタセル12,13,14のゲート絶縁膜20
よりも膜厚が厚い絶縁膜26を形成した。その結果、寄生
トランジスタのスレッショルド電圧を上げ寄生トランジ
スタがオンしない構造とすることができる。よって、素
子の誤動作や素子電流レベル検出精度の低下を防止し、
信頼性の高いものとすることができる。
尚、この発明は上記実施例に限定されることなく、例
えば、上記実施例ではMOSトランジスタにてセルを形成
したが、IGBTやGTOにてセルを形成してもよい。このIGB
T及びGTOを使用する場合、実施例のドレインは「アノー
ド」を、ソースは「カソード」を意味する。
えば、上記実施例ではMOSトランジスタにてセルを形成
したが、IGBTやGTOにてセルを形成してもよい。このIGB
T及びGTOを使用する場合、実施例のドレインは「アノー
ド」を、ソースは「カソード」を意味する。
又、第３図に示すように、絶縁膜26の下にＰ導電型領
域28（ソースと逆導電型の拡散層）を配設してもよい。
即ち、寄生トランジスタ防止のための絶縁膜26を設ける
ために主電流部とエミュレーション電流部との間隔が長
くなり主電流部及びエミュレーション電流部のドレイン
〜ソース間耐圧の低下を招き易いが、Ｐ導電型領域28に
よりこれを防止できる。つまり、Ｐ導電型領域28により
ドレイン〜ソース間に高電圧が印加されたときに、空乏
層を繋ぐようにしている（電界緩和）。
域28（ソースと逆導電型の拡散層）を配設してもよい。
即ち、寄生トランジスタ防止のための絶縁膜26を設ける
ために主電流部とエミュレーション電流部との間隔が長
くなり主電流部及びエミュレーション電流部のドレイン
〜ソース間耐圧の低下を招き易いが、Ｐ導電型領域28に
よりこれを防止できる。つまり、Ｐ導電型領域28により
ドレイン〜ソース間に高電圧が印加されたときに、空乏
層を繋ぐようにしている（電界緩和）。
この場合、Ｐ導電型領域28は上からみて、絶縁膜26の
エッジよりも内側に形成する必要がある。即ち、第３図
では距離ｌだけ内側に配置して、寄生トランジスタのチ
ャネルが繋がらないようにしている。又、Ｐ導電型領域
28は、MOSトランジスタセル12,13,14のＰ導電型領域17
及びフィールドリング（Ｐ領域）25を形成する時、同時
に形成される。つまり、シリコン基板９にＰ導電型領域
17a,25を形成する時に、Ｐ導電型領域17a,25の形成マス
クを変更することによって容易に達成することができ、
これによってＰ導電型領域28とＰ導電型領域17a,25を同
時に形成することができる。
エッジよりも内側に形成する必要がある。即ち、第３図
では距離ｌだけ内側に配置して、寄生トランジスタのチ
ャネルが繋がらないようにしている。又、Ｐ導電型領域
28は、MOSトランジスタセル12,13,14のＰ導電型領域17
及びフィールドリング（Ｐ領域）25を形成する時、同時
に形成される。つまり、シリコン基板９にＰ導電型領域
17a,25を形成する時に、Ｐ導電型領域17a,25の形成マス
クを変更することによって容易に達成することができ、
これによってＰ導電型領域28とＰ導電型領域17a,25を同
時に形成することができる。
即ち、第４図（ａ）に示すように、シリコン基板９に
Ｐ導電型領域17a,25,28を同時に形成した後、膜厚が厚
い絶縁膜26,27を形成し（第４図（ｂ））、薄い絶縁膜2
0を形成する（第４図（ｃ））。そして、第４図（ｄ）
に示すように、Ｐ導電型領域17bを形成した後に絶縁膜2
0上にポリシリコンよりなるゲート電極19を形成し、引
き続き、Ｎ導電形領域18を形成し絶縁層21を配置して
（第４図（ｅ））、ソース電極23,24を配置する（第４
図（ｆ））。
Ｐ導電型領域17a,25,28を同時に形成した後、膜厚が厚
い絶縁膜26,27を形成し（第４図（ｂ））、薄い絶縁膜2
0を形成する（第４図（ｃ））。そして、第４図（ｄ）
に示すように、Ｐ導電型領域17bを形成した後に絶縁膜2
0上にポリシリコンよりなるゲート電極19を形成し、引
き続き、Ｎ導電形領域18を形成し絶縁層21を配置して
（第４図（ｅ））、ソース電極23,24を配置する（第４
図（ｆ））。
このため、製造工程の数は増加せず、従って本実施例
による電力用半導体素子は従来の素子よりもコストが僅
かに増加するだけである。
による電力用半導体素子は従来の素子よりもコストが僅
かに増加するだけである。
又、半導体素子の問題点の一つとしてパッシベーショ
ンクラックがある。これはチップを樹脂モールドパッケ
ージする際に、モールド樹脂とシリコンチップ間の線膨
張係数の差により、パッシベーションにクラックが発生
するものである。このパッシベーションクラックはチッ
プの中心よりも中心から離れた箇所に起こりやすく、
又、第５図に示すように、基板上のアルミに発生するク
ラックＣの発生箇所の大きさを測定すると、第６図に示
すようにアルミ配線の幅が50μｍ以上となると、クラッ
ク発生部の最大長さLmaxは非常に大きくなりパッシベー
ションクラックが入りやすいことが確認できている。
ンクラックがある。これはチップを樹脂モールドパッケ
ージする際に、モールド樹脂とシリコンチップ間の線膨
張係数の差により、パッシベーションにクラックが発生
するものである。このパッシベーションクラックはチッ
プの中心よりも中心から離れた箇所に起こりやすく、
又、第５図に示すように、基板上のアルミに発生するク
ラックＣの発生箇所の大きさを測定すると、第６図に示
すようにアルミ配線の幅が50μｍ以上となると、クラッ
ク発生部の最大長さLmaxは非常に大きくなりパッシベー
ションクラックが入りやすいことが確認できている。
本実施例では、主電流部ソース電極23及びエミュレー
ション電流部ソース電極24は、アルミニウムのような被
着された金属で構成されており、特に、主電流部ソース
電極23は多数のMOSトランジスタセル12,14と接触してお
り、セルを上面から広範囲に全面に覆うように配設され
ている。又、主電流部ソース電極23はアルミ幅が大き
く、そのエッジはチップ端部に配されているためにこの
エッジ部はパッシベーションクラックの入りやすい部分
となっており、エミュレーション電流部との境界の主電
流部ソース電極23のエッジ下はMOSトランジスタセルの
活性層（空乏層の延存する領域）があり、その部分にパ
ッシベーションクラックが発生すると、素子の電気的リ
ークの発生や最悪の場合は破壊に至る。
ション電流部ソース電極24は、アルミニウムのような被
着された金属で構成されており、特に、主電流部ソース
電極23は多数のMOSトランジスタセル12,14と接触してお
り、セルを上面から広範囲に全面に覆うように配設され
ている。又、主電流部ソース電極23はアルミ幅が大き
く、そのエッジはチップ端部に配されているためにこの
エッジ部はパッシベーションクラックの入りやすい部分
となっており、エミュレーション電流部との境界の主電
流部ソース電極23のエッジ下はMOSトランジスタセルの
活性層（空乏層の延存する領域）があり、その部分にパ
ッシベーションクラックが発生すると、素子の電気的リ
ークの発生や最悪の場合は破壊に至る。
本実施例においては、第３図に示すように、膜厚の厚
い絶縁膜26の上方に主電流部ソース電極23のエッジを配
設することにより、その部分にパッシベーションクラッ
クが入っても絶縁膜26にてそのクラックは止まりやす
く、シリコン基板９の活性層までは達し難い。又、第２
図に示すように、膜厚の厚いフィールド絶縁膜27の上方
に主電流部ソース電極23のエッジが位置しているので、
その部分にパッシベーションクラックが入っても絶縁膜
27にてそのクラックは止まりやすい。尚、第３図におい
て、エミュレーション電流部ソース電極24はその幅が30
μｍ程度であり、このソース電極24のエッジにはパッシ
ベーションクラックは発生しにくくなっている。
い絶縁膜26の上方に主電流部ソース電極23のエッジを配
設することにより、その部分にパッシベーションクラッ
クが入っても絶縁膜26にてそのクラックは止まりやす
く、シリコン基板９の活性層までは達し難い。又、第２
図に示すように、膜厚の厚いフィールド絶縁膜27の上方
に主電流部ソース電極23のエッジが位置しているので、
その部分にパッシベーションクラックが入っても絶縁膜
27にてそのクラックは止まりやすい。尚、第３図におい
て、エミュレーション電流部ソース電極24はその幅が30
μｍ程度であり、このソース電極24のエッジにはパッシ
ベーションクラックは発生しにくくなっている。
さらに、第２図に示すように、フィールドリング（Ｐ
導電型領域）25上に主電流部ソース電極23のエッジが配
置されている。その結果、従来例ではUSP4,532,534のFi
g.1に示すように幅の広いアルミニウム電極のエッジが
ドレインのN-領域上にあるときには、このエッジ部分に
クラックが発生しシリコン基板にまで達したときに、ク
ラックがドレインのN-層（Ｎ導電型領域）に発生すると
ドレイン〜ソース間に逆バイアスがかけられたときにド
レイン〜ソースのリークが発生するが、本実施例ではク
ラックがフィールドリング（Ｐ導電型領域）25に達して
も、ドレイン〜ソースのリークを制御することができ
る。同様に、第３図に示すように、Ｐ導電型領域28の上
方に主電流部ソース電極23のエッジを配設することによ
り、この部分にクラックが発生しシリコン基板９にまで
達してもドレイン〜ソースのリークを制御することがで
きる。
導電型領域）25上に主電流部ソース電極23のエッジが配
置されている。その結果、従来例ではUSP4,532,534のFi
g.1に示すように幅の広いアルミニウム電極のエッジが
ドレインのN-領域上にあるときには、このエッジ部分に
クラックが発生しシリコン基板にまで達したときに、ク
ラックがドレインのN-層（Ｎ導電型領域）に発生すると
ドレイン〜ソース間に逆バイアスがかけられたときにド
レイン〜ソースのリークが発生するが、本実施例ではク
ラックがフィールドリング（Ｐ導電型領域）25に達して
も、ドレイン〜ソースのリークを制御することができ
る。同様に、第３図に示すように、Ｐ導電型領域28の上
方に主電流部ソース電極23のエッジを配設することによ
り、この部分にクラックが発生しシリコン基板９にまで
達してもドレイン〜ソースのリークを制御することがで
きる。
［発明の効果］ 以上詳述したように、請求項１及び請求項２の発明に
よれば、寄生トランジスタによる悪影響を回避して信頼
性の高いものとすることができる優れた効果を奏する。
よれば、寄生トランジスタによる悪影響を回避して信頼
性の高いものとすることができる優れた効果を奏する。
主電流部ソース電極のエッジによりパッシベーション
クラックが発生しやすいが、請求項３の発明によれば、
その部分にパッシベーションクラックが入っても、膜厚
の厚い絶縁膜にてそのクラックを止められるため、半導
体基板の活性層までクラックが達することはなく、半導
体素子の電気的リークの発生や破壊を防止することがで
きる。
クラックが発生しやすいが、請求項３の発明によれば、
その部分にパッシベーションクラックが入っても、膜厚
の厚い絶縁膜にてそのクラックを止められるため、半導
体基板の活性層までクラックが達することはなく、半導
体素子の電気的リークの発生や破壊を防止することがで
きる。
【図面の簡単な説明】 第１図は実施例の電力用半導体素子の拡大断面図、第２
図は電力用半導体素子の断面図、第３図は別例の電力用
半導体素子の断面図、第４図（ａ）〜（ｆ）は製造工程
を説明するための断面図、第５図は基板の平面図、第６
図はアルミ配線幅と最大クラック長さの関係を示す図、
第７図は従来技術を説明するための電力用半導体素子の
断面図、第８図は寄生トランジスタを説明するための回
路図である。 12はMOSトランジスタセル、13はMOSトランジスタセル、
14はMOSトランジスタセル、19はゲート電極、20はゲー
ト絶縁膜、22はドレイン電極、23は主電流部ソース電
極、24はエミュレーション電流部ソース電極、26は絶縁
膜。
図は電力用半導体素子の断面図、第３図は別例の電力用
半導体素子の断面図、第４図（ａ）〜（ｆ）は製造工程
を説明するための断面図、第５図は基板の平面図、第６
図はアルミ配線幅と最大クラック長さの関係を示す図、
第７図は従来技術を説明するための電力用半導体素子の
断面図、第８図は寄生トランジスタを説明するための回
路図である。 12はMOSトランジスタセル、13はMOSトランジスタセル、
14はMOSトランジスタセル、19はゲート電極、20はゲー
ト絶縁膜、22はドレイン電極、23は主電流部ソース電
極、24はエミュレーション電流部ソース電極、26は絶縁
膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 裕 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 山岡 正美 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭64−68005（ＪＰ，Ａ) 特開 昭62−142450（ＪＰ，Ａ)
Claims (3)
- 【請求項１】絶縁ゲート形のトランジスタセルにて複数
の能動領域セルを形成し、能動領域セルの内の少なくと
も１つを主電流部とするとともに、前記能動領域セルの
うち別の１つをエミュレーション電流部とし、前記主電
流部とエミュレーション電流部とを電気的に並列に接続
し、前記主電流部及びエミュレーション電流部に接触す
る共通の第１電極と、前記主電流部とエミュレーション
電流部とにそれぞれ接触する個別の第２電極を形成し、
前記主電流部とエミュレーション電流部とに共通のゲー
トを形成し、前記ゲートに電圧を印加することにより、
前記第１電極と第２電極間が導通する電力用半導体素子
において、 前記主電流部とエミュレーション電流部との間に前記能
動領域セルのゲート絶縁膜よりも膜厚が厚い絶縁膜を形
成したことを特徴とする電力用半導体素子。 - 【請求項２】一方の主面側に第１導電型の第１半導体層
が形成された半導体基板と、 前記第１半導体層の表面の複数領域に接合が終端するよ
うに形成された複数の第２導電型の第２半導体層と、 前記複数ある第２半導体層の各第２半導体層の表面にお
いてその接合が終端するように形成された第１導電型の
第３半導体層と、 少なくとも前記第１半導体層と前記第３半導体層との間
の前記第２半導体層表面上にゲート絶縁膜を介して形成
されたゲート電極と、 前記複数ある第２半導体層のうち少なくとも１つを主電
流部として、その前記第３半導体層と電気接続する主電
流部ソース電極と、 前記複数ある第２半導体層のうち他をエミュレーション
電流部として、その前記第３半導体層と電気接続するエ
ミュレーション電流部ソース電極と、 前記半導体基板の地方の主面側に形成された共通の第１
電極と、 前記エミュレーション電流部としての第２半導体層と前
記主電流部としての第２半導体層との間において、該両
電流部を跨がる前記ゲート電極の直下の前記第１半導体
層表面上に形成され、前記ゲート絶縁膜より厚い膜厚を
有する絶縁膜と を備えたことを特徴とする電力用半導体素子。 - 【請求項３】膜厚の厚い絶縁膜の上方に主電流部ソース
電極のエッジを配設したことを特徴とする請求項２に記
載の電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106553A JP2550702B2 (ja) | 1989-04-26 | 1989-04-26 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106553A JP2550702B2 (ja) | 1989-04-26 | 1989-04-26 | 電力用半導体素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8049138A Division JP2785792B2 (ja) | 1996-03-06 | 1996-03-06 | 電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285679A JPH02285679A (ja) | 1990-11-22 |
| JP2550702B2 true JP2550702B2 (ja) | 1996-11-06 |
Family
ID=14436532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106553A Expired - Lifetime JP2550702B2 (ja) | 1989-04-26 | 1989-04-26 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550702B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2876694B2 (ja) * | 1990-03-20 | 1999-03-31 | 富士電機株式会社 | 電流検出端子を備えたｍｏｓ型半導体装置 |
| JP3168763B2 (ja) * | 1992-03-30 | 2001-05-21 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP3175852B2 (ja) * | 1992-03-30 | 2001-06-11 | 株式会社デンソー | 半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412242A (en) * | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
| US4789882A (en) * | 1983-03-21 | 1988-12-06 | International Rectifier Corporation | High power MOSFET with direct connection from connection pads to underlying silicon |
| JPS62142450A (ja) * | 1985-12-17 | 1987-06-25 | Nec Corp | 電話装置 |
| US4860080A (en) * | 1987-03-31 | 1989-08-22 | General Electric Company | Isolation for transistor devices having a pilot structure |
| JPH0795657B2 (ja) * | 1987-09-09 | 1995-10-11 | 日産自動車株式会社 | 保護機能内蔵型ｍｏｓｆｅｔ |
-
1989
- 1989-04-26 JP JP1106553A patent/JP2550702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02285679A (ja) | 1990-11-22 |
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Legal Events
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