JP2005026279A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005026279A JP2005026279A JP2003187233A JP2003187233A JP2005026279A JP 2005026279 A JP2005026279 A JP 2005026279A JP 2003187233 A JP2003187233 A JP 2003187233A JP 2003187233 A JP2003187233 A JP 2003187233A JP 2005026279 A JP2005026279 A JP 2005026279A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- layer
- semiconductor layer
- semiconductor device
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】感熱素子下の半導体層の拡散構造に制限されることがなく、感熱素子を半導体基板と電気的に分離して配置できる半導体装置を提供する。
【解決手段】半導体装置11はN+型のシリコンからなる半導体基板12上に形成されたトレンチゲート構造のMOSFET22を備えている。半導体基板12の片面に第1の半導体層13が設けられ、第1の半導体層13上にチャネル領域形成層の第2の半導体層14が設けられている。第2の半導体層14の表面部の一部に第3の半導体層15が設けられ、ソース領域を構成している。第3の半導体層15及び第2の半導体層14を貫いて第1の半導体層13に達するようにトレンチ16が設けられている。第1の半導体層13の一領域上には第1の絶縁層23が形成され、その一領域上には所定の電位に固定された導電層24が形成されている。導電層24上に第2の絶縁層26が形成され、第2の絶縁層26上に多結晶シリコンダイオード27が形成されている。
【選択図】 図1
【解決手段】半導体装置11はN+型のシリコンからなる半導体基板12上に形成されたトレンチゲート構造のMOSFET22を備えている。半導体基板12の片面に第1の半導体層13が設けられ、第1の半導体層13上にチャネル領域形成層の第2の半導体層14が設けられている。第2の半導体層14の表面部の一部に第3の半導体層15が設けられ、ソース領域を構成している。第3の半導体層15及び第2の半導体層14を貫いて第1の半導体層13に達するようにトレンチ16が設けられている。第1の半導体層13の一領域上には第1の絶縁層23が形成され、その一領域上には所定の電位に固定された導電層24が形成されている。導電層24上に第2の絶縁層26が形成され、第2の絶縁層26上に多結晶シリコンダイオード27が形成されている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置に係り、詳しくは温度検出機能を有する半導体装置に関する。
【0002】
【従来の技術】
従来、能動機能をもつ半導体素子の動作時の異常な温度上昇による破壊を避けるために、感熱素子により半導体基板の温度を検出し、その検出信号により半導体素子を制御して熱破壊を避けるようにしたものがある。しかしながら、同一の半導体基板内で半導体層と感熱素子とが電気的に絶縁されていないので、寄生動作が生じる等の問題がある。
【0003】
半導体基板と感熱素子部との間を、電気的に分離し、温度検出機能を損なう事なく寄生動作がない半導体装置が提案されている(例えば、特許文献1参照)。
図3に特許文献1に記載された半導体装置40の部分断面図を示す。半導体装置40はドレイン電極41と、N+型のシリコン基板42と、シリコン基板42上に形成されたN型のドリフト層43をその構成要素の一部として動作する図示しない半導体素子を備えている。N型のドリフト層43の一領域上に絶縁膜44が形成され、N+型のシリコン基板42の温度を検出するために絶縁膜44上に多結晶シリコンダイオードよりなる感熱素子45が形成されている。感熱素子45下のN型のドリフト層43の一領域にN型のドリフト層43との間でPN接合を形成するP形拡散層46が形成されている。P形拡散層46には電極47が接続されており、ソース電位に固定されている。この構造によると、感熱素子45を半導体素子のドレイン電位から電気的に分離することができるので、感熱素子45はドレイン電位の影響を受けることがなく、寄生動作をなくして、より精度が高い温度検出を行うことができる。
【0004】
【特許文献1】
特許第2701824号公報(明細書の段落[0009]〜[0014]、図2)
【0005】
【発明が解決しようとする課題】
ところが、特許文献1に開示された半導体装置の構成においては、感熱素子下にPN接合を形成しなければならない。その為、感熱素子の配置位置は感熱素子下の半導体層にPN接合を形成できる位置に制限されるという問題がある。
【0006】
本発明は前記問題点を解決するためになされたものであって、その目的は、 感熱素子下の半導体層の拡散構造に制限されずに、感熱素子を半導体基板と電気的に分離して配置できる半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明は、半導体層を有する半導体基板と、半導体基板に形成され半導体層を構成要素の一部として動作する半導体素子とを有している。前記半導体層の一領域上には第1の絶縁層が形成され、第1の絶縁層の一領域上には所定の電位に固定された導電層が形成されている。前記導電層上に第2の絶縁層が形成され、第2の絶縁層上に半導体よりなる感熱素子が形成されている。ここで「所定の電位に固定された」とは、導電層の電位の変動が、感熱素子の検出精度が許容範囲内に収まる範囲に保持されることを意味する。
【0008】
従って、この発明では、感熱素子下の半導体層の拡散構造に制限されずに半導体基板と感熱素子部との間を、電気的に分離し、温度検出機能を損なう事なく寄生動作をなくすことができる。
【0009】
請求項2に記載の発明は、請求項1に記載の発明において前記感熱素子は多結晶シリコンダイオードである。従って、感熱素子の製造工程が簡単になる。
請求項3に記載の発明は、請求項1又は請求項2に記載の発明において、前記半導体素子はパワー素子である。従って、この発明では高温に達しやすいパワー素子を有する半導体装置において温度検出が良好に行われ、半導体素子の熱破壊の回避が可能になる。
【0010】
請求項4に記載の発明は、請求項1〜請求項3のいずれか一項に記載の発明において、前記導電層は多結晶シリコンで形成されている。従って、この発明では導電層の形成が容易になる。
【0011】
請求項5に記載の発明は、請求項4に記載の発明において、前記半導体素子はゲートを備え、前記ゲートが多結晶シリコンで形成されている。従って、この発明では半導体素子のゲートと導電層とが同じ多結晶シリコンで形成されているため、前記ゲート及び前記導電層を同時に同じ工程で形成できる。
【0012】
【発明の実施の形態】
以下、本発明をNチャネルのMOSFETを備えた半導体装置に具体化した一実施の形態を図1に従って説明する。図1は本発明の半導体装置の模式断面図である。なお、図1において断面のハッチングの一部を省略している。
【0013】
図1に示すように、半導体装置11は、第1導電型(この実施形態ではN+型)のシリコンからなる半導体基板12を備え、半導体基板12の片面にドレイン領域(ドリフト層)を形成する第1導電型(この実施形態ではN型)の第1の半導体層13が設けられている。第1の半導体層13の半導体基板12と反対側の面には、感熱素子を形成する部分を除いてチャネル領域形成層の第2の導電型(この実施形態ではP型)の第2の半導体層14が設けられている。第2の半導体層14の表面部の一部に第1導電型(この実施形態ではN+型)の第3の半導体層15が設けられている。第3の半導体層15はソース領域を構成している。そして、第3の半導体層15及び第2の半導体層14を貫いて第1の半導体層13に達するようにトレンチ16が設けられている。
【0014】
トレンチ16の内壁面にはゲート酸化膜17が形成され、ゲート酸化膜17の上からトレンチ16を埋めるように多結晶シリコンで形成されたゲートとしてのゲート電極18が設けられている。即ち、ゲート電極18はトレンチ16内にゲート酸化膜17を介して設けられている。ゲート酸化膜17及びゲート電極18のトレンチ16開口側端部と、第3の半導体層15の一部とを覆うように絶縁層19が形成されている。第2の半導体層14及び第3の半導体層15の露出表面と、絶縁層19とを覆い、感熱素子を形成する部分を除いてソース電極20が形成され、半導体基板12の裏側(第1の半導体層13と反対側の面)にはドレイン電極21が形成されている。ゲート電極18、ソース電極20及びドレイン電極21にはゲート端子G、ソース端子S及びドレイン端子Dがそれぞれ接続されている。半導体素子としてのパワーMOSFET22は、前記の半導体基板12と、第1の半導体層13と、第2の半導体層14と、第3の半導体層15と、ゲート酸化膜17と、ゲート電極18と、絶縁層19と、ソース電極20とから構成されている。
【0015】
第1の半導体層13の表面部の一部に第1の絶縁層23が形成され、第1の絶縁層23の表面部の一部に多結晶シリコンで形成された導電層24が設けられている。ただしソース電極20と第1の半導体層13は接合されていない。この導電層24は電極25がソース電極20と接続され、ソース電位に固定されている。即ち、半導体層の一領域上に形成された第1の絶縁層23の一領域上に、所定の電位に固定された導電層24が形成されている。導電層24を覆うように酸化膜で形成された第2の絶縁層26が設けられている。第2の絶縁層26上に感熱素子としての多結晶シリコンダイオード27が形成されている。以上の実施形態において、ゲート電極18と導電層24は同じ工程で造ることができる。
【0016】
次に、上記のように構成された半導体装置11の作用について説明する。
ドレイン電極21の電位がソース電極20の電位より高く、ゲート電極18の電位がソース電極20の電位より高くなるようにゲート電圧を印加しゲート電圧が閾値電圧を超えると、トレンチ16の側面の第2の半導体層14の表面にチャネルが形成される。そして、電子が第3の半導体層15からチャネルを介して第1の半導体層13および半導体基板12に流れ込み、パワーMOSFET22がオン状態になる。パワーMOSFET22がオン状態になると、半導体装置11の温度が変化する。感熱素子である多結晶シリコンダイオード27は一定の温度係数を持つ為に、半導体装置11の温度変化に対応して電圧が変化することにより半導体装置11の温度が検出できる。
【0017】
ここで、多結晶シリコンダイオード27はパワーMOSFET22の構成要素である半導体層上に形成されているので、パワーMOSFET22の動作状態に応じて半導体層の電位が変化し、多結晶シリコンダイオード27の温度検出精度が悪化する可能性がある。
【0018】
しかし、本実施形態では、第1の半導体層13の上に第1の絶縁層23を介して所定の電位に固定された導電層24が形成され、その上に第2の絶縁層26を介して多結晶シリコンダイオード27が形成されている。その為に、多結晶シリコンダイオード27は、パワーMOSFET22のドレイン電位から電気的に分離され、ドレイン電位の影響を受けることがなくなり、多結晶シリコンダイオード27の電位は安定する。従って、上記のような寄生動作をなくすことができ、精度の高い温度検出を行うことができる。
【0019】
本実施形態によれば以下に示す効果がある。
(1) 温度検出機能を有する半導体装置11において、第1の半導体層13の上に第1の絶縁層23を介して所定の電位に固定された導電層24が形成され、その上に第2の絶縁層26を介して多結晶シリコンダイオード27が形成されている。従って、半導体層の電位の影響をなくすことができ、感熱素子としての多結晶シリコンダイオード27の温度検出精度が高くなる。
【0020】
(2) 多結晶シリコンダイオード27下の半導体層の拡散構造に制限されることなく、多結晶シリコンダイオード27を半導体基板12と電気的に分離して配置することができる。従って、例えば半導体素子がパワー素子ならば、多結晶シリコンダイオード27を半導体装置11の温度上昇が大きな領域に配置が可能となり、パワー素子が過熱状態となる前に、確実に半導体装置11の温度検出ができる。
【0021】
(3) 感熱素子は多結晶シリコンダイオード27によって形成されている。従って、感熱素子の製造が簡単になる。
(4) 半導体素子としてのパワーMOSFET22のゲート電極18と導電層24とが、多結晶シリコンによって形成されている。従って、ゲート電極18及び導電層24の形成が同時に同じ形成工程で行えるので、製造が簡単となる。
【0022】
(5) パワーMOSFET22がトレンチゲート構造を有しているため、半導体素子の高密度化が図られ、発熱し易いが、半導体装置11の温度を正確に検出することにより、過熱状態になるのを防止できる。
【0023】
尚、実施の形態は前記に限定されるものではなく、例えば次のように適宜に変更して実施することもできる。
○ 半導体素子は、トレンチ構造を有するMOSFET22に限らず、トレンチ構造を有するIGBTに適用してもよい。NチャネルのIGBTに適用する場合は、第2導電型(P+型)の半導体基板12が使用される。そして、半導体基板12の片側に第1導電型(N+型)の半導体層を介して、該半導体層より不純物濃度が低い第1導電型(N型)の第1の半導体層13が積層されている点を除いて、MOSFET22と同じ構成となる。ただし、IGBTの場合は、MOSFET22においてソース電極20と呼ばれた電極がエミッタ電極と呼ばれてその端子はエミッタ端子となり、ドレイン電極21と呼ばれた電極はコレクタ電極と呼ばれてその端子はコレクタ端子となる。また、ソース領域はエミッタ領域と呼ばれる。この場合も、IGBTにおいて、前記(1)〜(5)等と同様な効果が得られる。
【0024】
○ Nチャネル型の半導体装置に代えて、Pチャネル型の半導体装置としてもよい。この場合、第1導電型の不純物と第2導電型の不純物とを逆に用いればよい。例えば、MOSFET22の場合、半導体基板12をP+型、第1の半導体層13をP型、第2の半導体層14をN型、第3の半導体層15をP型とする。
【0025】
○ 半導体素子は、トレンチゲート構造のMOSFET22に限らず、例えば、図2に示す縦型のMOSFET30であってもよい。第1の半導体層13の半導体素子領域内の表面にP−ウェル31が形成され、P−ウェル31の表面に第3の半導体層15が形成されている。P−ウェル31に挟まれた第1の半導体層13の表面に絶縁層32が形成され、絶縁層32上にゲート電極33が形成されている。ゲート電極33の表面は絶縁膜34を介してソース電極20で覆われている。この場合も、多結晶シリコンダイオード27下の半導体層の拡散構造に制限されることなく、多結晶シリコンダイオード27を半導体基板12と電気的に分離して配置することができる。
【0026】
○ 導電層24を所定の電位に固定する方法は電極25をソース電極20と接続することに限らず、例えば、MOSFET22のドライバ側の基準電圧部に接続してもよい。
【0027】
○ 半導体装置11として、パワー素子以外の半導体素子のみを有するものに適用してもよい。
○ 導電層24は、多結晶シリコン以外の導電体でもよい。
【0028】
○ 実施の形態において第1の半導体層13の直上に第1の絶縁層23を介して所定の電位に固定された導電層24が形成されたが、これに限定されない。例えば第2の半導体層14またはP−ウェル31の直上に第1の絶縁層23を介して所定の電位に固定された導電層24が形成されてもよい。
【0029】
以下の技術的思想(発明)は前記実施の形態から把握できる。
(1) 請求項3〜請求項5のいずれか一項に記載の発明において、前記半導体素子はトレンチゲート構造を有するMOSFET又はIGBTである。
【0030】
【発明の効果】
以上詳述したように、請求項1〜請求項5に記載の発明によれば、感熱素子下の半導体層の拡散構造に制限されずに、感熱素子を半導体基板と電気的に分離して配置できる。
【図面の簡単な説明】
【図1】一実施の形態の半導体装置の模式断面図。
【図2】別の実施の形態の半導体装置の模式断面図。
【図3】従来例を示す半導体装置の模式断面図。
【符号の説明】
11…半導体装置、12…半導体基板、13…第1の半導体層、14…第2の半導体層、15…第3の半導体層、16…トレンチ、18…ゲートとしてのゲート電極、22,30…半導体素子としてのパワーMOSFET、23…第1の絶縁層、24…導電層、26…第2の絶縁層、27…感熱素子としての多結晶シリコンダイオード。
【発明の属する技術分野】
本発明は半導体装置に係り、詳しくは温度検出機能を有する半導体装置に関する。
【0002】
【従来の技術】
従来、能動機能をもつ半導体素子の動作時の異常な温度上昇による破壊を避けるために、感熱素子により半導体基板の温度を検出し、その検出信号により半導体素子を制御して熱破壊を避けるようにしたものがある。しかしながら、同一の半導体基板内で半導体層と感熱素子とが電気的に絶縁されていないので、寄生動作が生じる等の問題がある。
【0003】
半導体基板と感熱素子部との間を、電気的に分離し、温度検出機能を損なう事なく寄生動作がない半導体装置が提案されている(例えば、特許文献1参照)。
図3に特許文献1に記載された半導体装置40の部分断面図を示す。半導体装置40はドレイン電極41と、N+型のシリコン基板42と、シリコン基板42上に形成されたN型のドリフト層43をその構成要素の一部として動作する図示しない半導体素子を備えている。N型のドリフト層43の一領域上に絶縁膜44が形成され、N+型のシリコン基板42の温度を検出するために絶縁膜44上に多結晶シリコンダイオードよりなる感熱素子45が形成されている。感熱素子45下のN型のドリフト層43の一領域にN型のドリフト層43との間でPN接合を形成するP形拡散層46が形成されている。P形拡散層46には電極47が接続されており、ソース電位に固定されている。この構造によると、感熱素子45を半導体素子のドレイン電位から電気的に分離することができるので、感熱素子45はドレイン電位の影響を受けることがなく、寄生動作をなくして、より精度が高い温度検出を行うことができる。
【0004】
【特許文献1】
特許第2701824号公報(明細書の段落[0009]〜[0014]、図2)
【0005】
【発明が解決しようとする課題】
ところが、特許文献1に開示された半導体装置の構成においては、感熱素子下にPN接合を形成しなければならない。その為、感熱素子の配置位置は感熱素子下の半導体層にPN接合を形成できる位置に制限されるという問題がある。
【0006】
本発明は前記問題点を解決するためになされたものであって、その目的は、 感熱素子下の半導体層の拡散構造に制限されずに、感熱素子を半導体基板と電気的に分離して配置できる半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明は、半導体層を有する半導体基板と、半導体基板に形成され半導体層を構成要素の一部として動作する半導体素子とを有している。前記半導体層の一領域上には第1の絶縁層が形成され、第1の絶縁層の一領域上には所定の電位に固定された導電層が形成されている。前記導電層上に第2の絶縁層が形成され、第2の絶縁層上に半導体よりなる感熱素子が形成されている。ここで「所定の電位に固定された」とは、導電層の電位の変動が、感熱素子の検出精度が許容範囲内に収まる範囲に保持されることを意味する。
【0008】
従って、この発明では、感熱素子下の半導体層の拡散構造に制限されずに半導体基板と感熱素子部との間を、電気的に分離し、温度検出機能を損なう事なく寄生動作をなくすことができる。
【0009】
請求項2に記載の発明は、請求項1に記載の発明において前記感熱素子は多結晶シリコンダイオードである。従って、感熱素子の製造工程が簡単になる。
請求項3に記載の発明は、請求項1又は請求項2に記載の発明において、前記半導体素子はパワー素子である。従って、この発明では高温に達しやすいパワー素子を有する半導体装置において温度検出が良好に行われ、半導体素子の熱破壊の回避が可能になる。
【0010】
請求項4に記載の発明は、請求項1〜請求項3のいずれか一項に記載の発明において、前記導電層は多結晶シリコンで形成されている。従って、この発明では導電層の形成が容易になる。
【0011】
請求項5に記載の発明は、請求項4に記載の発明において、前記半導体素子はゲートを備え、前記ゲートが多結晶シリコンで形成されている。従って、この発明では半導体素子のゲートと導電層とが同じ多結晶シリコンで形成されているため、前記ゲート及び前記導電層を同時に同じ工程で形成できる。
【0012】
【発明の実施の形態】
以下、本発明をNチャネルのMOSFETを備えた半導体装置に具体化した一実施の形態を図1に従って説明する。図1は本発明の半導体装置の模式断面図である。なお、図1において断面のハッチングの一部を省略している。
【0013】
図1に示すように、半導体装置11は、第1導電型(この実施形態ではN+型)のシリコンからなる半導体基板12を備え、半導体基板12の片面にドレイン領域(ドリフト層)を形成する第1導電型(この実施形態ではN型)の第1の半導体層13が設けられている。第1の半導体層13の半導体基板12と反対側の面には、感熱素子を形成する部分を除いてチャネル領域形成層の第2の導電型(この実施形態ではP型)の第2の半導体層14が設けられている。第2の半導体層14の表面部の一部に第1導電型(この実施形態ではN+型)の第3の半導体層15が設けられている。第3の半導体層15はソース領域を構成している。そして、第3の半導体層15及び第2の半導体層14を貫いて第1の半導体層13に達するようにトレンチ16が設けられている。
【0014】
トレンチ16の内壁面にはゲート酸化膜17が形成され、ゲート酸化膜17の上からトレンチ16を埋めるように多結晶シリコンで形成されたゲートとしてのゲート電極18が設けられている。即ち、ゲート電極18はトレンチ16内にゲート酸化膜17を介して設けられている。ゲート酸化膜17及びゲート電極18のトレンチ16開口側端部と、第3の半導体層15の一部とを覆うように絶縁層19が形成されている。第2の半導体層14及び第3の半導体層15の露出表面と、絶縁層19とを覆い、感熱素子を形成する部分を除いてソース電極20が形成され、半導体基板12の裏側(第1の半導体層13と反対側の面)にはドレイン電極21が形成されている。ゲート電極18、ソース電極20及びドレイン電極21にはゲート端子G、ソース端子S及びドレイン端子Dがそれぞれ接続されている。半導体素子としてのパワーMOSFET22は、前記の半導体基板12と、第1の半導体層13と、第2の半導体層14と、第3の半導体層15と、ゲート酸化膜17と、ゲート電極18と、絶縁層19と、ソース電極20とから構成されている。
【0015】
第1の半導体層13の表面部の一部に第1の絶縁層23が形成され、第1の絶縁層23の表面部の一部に多結晶シリコンで形成された導電層24が設けられている。ただしソース電極20と第1の半導体層13は接合されていない。この導電層24は電極25がソース電極20と接続され、ソース電位に固定されている。即ち、半導体層の一領域上に形成された第1の絶縁層23の一領域上に、所定の電位に固定された導電層24が形成されている。導電層24を覆うように酸化膜で形成された第2の絶縁層26が設けられている。第2の絶縁層26上に感熱素子としての多結晶シリコンダイオード27が形成されている。以上の実施形態において、ゲート電極18と導電層24は同じ工程で造ることができる。
【0016】
次に、上記のように構成された半導体装置11の作用について説明する。
ドレイン電極21の電位がソース電極20の電位より高く、ゲート電極18の電位がソース電極20の電位より高くなるようにゲート電圧を印加しゲート電圧が閾値電圧を超えると、トレンチ16の側面の第2の半導体層14の表面にチャネルが形成される。そして、電子が第3の半導体層15からチャネルを介して第1の半導体層13および半導体基板12に流れ込み、パワーMOSFET22がオン状態になる。パワーMOSFET22がオン状態になると、半導体装置11の温度が変化する。感熱素子である多結晶シリコンダイオード27は一定の温度係数を持つ為に、半導体装置11の温度変化に対応して電圧が変化することにより半導体装置11の温度が検出できる。
【0017】
ここで、多結晶シリコンダイオード27はパワーMOSFET22の構成要素である半導体層上に形成されているので、パワーMOSFET22の動作状態に応じて半導体層の電位が変化し、多結晶シリコンダイオード27の温度検出精度が悪化する可能性がある。
【0018】
しかし、本実施形態では、第1の半導体層13の上に第1の絶縁層23を介して所定の電位に固定された導電層24が形成され、その上に第2の絶縁層26を介して多結晶シリコンダイオード27が形成されている。その為に、多結晶シリコンダイオード27は、パワーMOSFET22のドレイン電位から電気的に分離され、ドレイン電位の影響を受けることがなくなり、多結晶シリコンダイオード27の電位は安定する。従って、上記のような寄生動作をなくすことができ、精度の高い温度検出を行うことができる。
【0019】
本実施形態によれば以下に示す効果がある。
(1) 温度検出機能を有する半導体装置11において、第1の半導体層13の上に第1の絶縁層23を介して所定の電位に固定された導電層24が形成され、その上に第2の絶縁層26を介して多結晶シリコンダイオード27が形成されている。従って、半導体層の電位の影響をなくすことができ、感熱素子としての多結晶シリコンダイオード27の温度検出精度が高くなる。
【0020】
(2) 多結晶シリコンダイオード27下の半導体層の拡散構造に制限されることなく、多結晶シリコンダイオード27を半導体基板12と電気的に分離して配置することができる。従って、例えば半導体素子がパワー素子ならば、多結晶シリコンダイオード27を半導体装置11の温度上昇が大きな領域に配置が可能となり、パワー素子が過熱状態となる前に、確実に半導体装置11の温度検出ができる。
【0021】
(3) 感熱素子は多結晶シリコンダイオード27によって形成されている。従って、感熱素子の製造が簡単になる。
(4) 半導体素子としてのパワーMOSFET22のゲート電極18と導電層24とが、多結晶シリコンによって形成されている。従って、ゲート電極18及び導電層24の形成が同時に同じ形成工程で行えるので、製造が簡単となる。
【0022】
(5) パワーMOSFET22がトレンチゲート構造を有しているため、半導体素子の高密度化が図られ、発熱し易いが、半導体装置11の温度を正確に検出することにより、過熱状態になるのを防止できる。
【0023】
尚、実施の形態は前記に限定されるものではなく、例えば次のように適宜に変更して実施することもできる。
○ 半導体素子は、トレンチ構造を有するMOSFET22に限らず、トレンチ構造を有するIGBTに適用してもよい。NチャネルのIGBTに適用する場合は、第2導電型(P+型)の半導体基板12が使用される。そして、半導体基板12の片側に第1導電型(N+型)の半導体層を介して、該半導体層より不純物濃度が低い第1導電型(N型)の第1の半導体層13が積層されている点を除いて、MOSFET22と同じ構成となる。ただし、IGBTの場合は、MOSFET22においてソース電極20と呼ばれた電極がエミッタ電極と呼ばれてその端子はエミッタ端子となり、ドレイン電極21と呼ばれた電極はコレクタ電極と呼ばれてその端子はコレクタ端子となる。また、ソース領域はエミッタ領域と呼ばれる。この場合も、IGBTにおいて、前記(1)〜(5)等と同様な効果が得られる。
【0024】
○ Nチャネル型の半導体装置に代えて、Pチャネル型の半導体装置としてもよい。この場合、第1導電型の不純物と第2導電型の不純物とを逆に用いればよい。例えば、MOSFET22の場合、半導体基板12をP+型、第1の半導体層13をP型、第2の半導体層14をN型、第3の半導体層15をP型とする。
【0025】
○ 半導体素子は、トレンチゲート構造のMOSFET22に限らず、例えば、図2に示す縦型のMOSFET30であってもよい。第1の半導体層13の半導体素子領域内の表面にP−ウェル31が形成され、P−ウェル31の表面に第3の半導体層15が形成されている。P−ウェル31に挟まれた第1の半導体層13の表面に絶縁層32が形成され、絶縁層32上にゲート電極33が形成されている。ゲート電極33の表面は絶縁膜34を介してソース電極20で覆われている。この場合も、多結晶シリコンダイオード27下の半導体層の拡散構造に制限されることなく、多結晶シリコンダイオード27を半導体基板12と電気的に分離して配置することができる。
【0026】
○ 導電層24を所定の電位に固定する方法は電極25をソース電極20と接続することに限らず、例えば、MOSFET22のドライバ側の基準電圧部に接続してもよい。
【0027】
○ 半導体装置11として、パワー素子以外の半導体素子のみを有するものに適用してもよい。
○ 導電層24は、多結晶シリコン以外の導電体でもよい。
【0028】
○ 実施の形態において第1の半導体層13の直上に第1の絶縁層23を介して所定の電位に固定された導電層24が形成されたが、これに限定されない。例えば第2の半導体層14またはP−ウェル31の直上に第1の絶縁層23を介して所定の電位に固定された導電層24が形成されてもよい。
【0029】
以下の技術的思想(発明)は前記実施の形態から把握できる。
(1) 請求項3〜請求項5のいずれか一項に記載の発明において、前記半導体素子はトレンチゲート構造を有するMOSFET又はIGBTである。
【0030】
【発明の効果】
以上詳述したように、請求項1〜請求項5に記載の発明によれば、感熱素子下の半導体層の拡散構造に制限されずに、感熱素子を半導体基板と電気的に分離して配置できる。
【図面の簡単な説明】
【図1】一実施の形態の半導体装置の模式断面図。
【図2】別の実施の形態の半導体装置の模式断面図。
【図3】従来例を示す半導体装置の模式断面図。
【符号の説明】
11…半導体装置、12…半導体基板、13…第1の半導体層、14…第2の半導体層、15…第3の半導体層、16…トレンチ、18…ゲートとしてのゲート電極、22,30…半導体素子としてのパワーMOSFET、23…第1の絶縁層、24…導電層、26…第2の絶縁層、27…感熱素子としての多結晶シリコンダイオード。
Claims (5)
- 半導体層を有する半導体基板と、
前記半導体基板に形成され、前記半導体層を構成要素の一部として動作する半導体素子と、
前記半導体層の一領域上に形成された第1の絶縁層と、
前記第1の絶縁層の一領域上に形成され所定の電位に固定された導電層と、
前記導電層上に形成された第2の絶縁層と、
前記第2の絶縁層上に形成された半導体よりなる感熱素子と
を備えたことを特徴とする半導体装置。 - 前記感熱素子は多結晶シリコンダイオードである請求項1に記載の半導体装置。
- 前記半導体素子はパワー素子である請求項1又は請求項2に記載の半導体装置。
- 前記導電層は多結晶シリコンで形成されている請求項1から請求項3のいずれか一項に記載の半導体装置。
- 前記半導体素子はゲートを備え、前記ゲートが多結晶シリコンで形成されている請求項4に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003187233A JP2005026279A (ja) | 2003-06-30 | 2003-06-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003187233A JP2005026279A (ja) | 2003-06-30 | 2003-06-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005026279A true JP2005026279A (ja) | 2005-01-27 |
Family
ID=34186150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003187233A Pending JP2005026279A (ja) | 2003-06-30 | 2003-06-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005026279A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005286238A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | 集積回路装置 |
JP2008177250A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 温度センサを組み込んだ電力制御装置及びその製造方法 |
JP2008235600A (ja) * | 2007-03-20 | 2008-10-02 | Toyota Motor Corp | 半導体装置 |
JP2012099695A (ja) * | 2010-11-04 | 2012-05-24 | Toyota Motor Corp | 半導体装置 |
WO2014024595A1 (ja) * | 2012-08-09 | 2014-02-13 | 富士電機株式会社 | 半導体装置及びその製造方法 |
US9548294B2 (en) | 2012-08-09 | 2017-01-17 | Fuji Electric Co., Ltd. | Semiconductor device with temperature-detecting diode |
JP2018147935A (ja) * | 2017-03-01 | 2018-09-20 | 株式会社豊田中央研究所 | 半導体装置 |
WO2019039304A1 (ja) * | 2017-08-21 | 2019-02-28 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2019036688A (ja) * | 2017-08-21 | 2019-03-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2019036689A (ja) * | 2017-08-21 | 2019-03-07 | 株式会社デンソー | 半導体装置 |
-
2003
- 2003-06-30 JP JP2003187233A patent/JP2005026279A/ja active Pending
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005286238A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | 集積回路装置 |
JP4536408B2 (ja) * | 2004-03-30 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 集積回路装置 |
JP2008177250A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 温度センサを組み込んだ電力制御装置及びその製造方法 |
JP2008235600A (ja) * | 2007-03-20 | 2008-10-02 | Toyota Motor Corp | 半導体装置 |
JP2012099695A (ja) * | 2010-11-04 | 2012-05-24 | Toyota Motor Corp | 半導体装置 |
US9548294B2 (en) | 2012-08-09 | 2017-01-17 | Fuji Electric Co., Ltd. | Semiconductor device with temperature-detecting diode |
JPWO2014024595A1 (ja) * | 2012-08-09 | 2016-07-25 | 富士電機株式会社 | 半導体装置及びその製造方法 |
US9461030B2 (en) | 2012-08-09 | 2016-10-04 | Fuji Electric Co., Ltd. | Semiconductor device and method for producing the same |
WO2014024595A1 (ja) * | 2012-08-09 | 2014-02-13 | 富士電機株式会社 | 半導体装置及びその製造方法 |
US10396065B2 (en) | 2012-08-09 | 2019-08-27 | Fuji Electric Co., Ltd. | Semiconductor device having a temperature-detecting diode |
JP2018147935A (ja) * | 2017-03-01 | 2018-09-20 | 株式会社豊田中央研究所 | 半導体装置 |
WO2019039304A1 (ja) * | 2017-08-21 | 2019-02-28 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2019036688A (ja) * | 2017-08-21 | 2019-03-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2019036689A (ja) * | 2017-08-21 | 2019-03-07 | 株式会社デンソー | 半導体装置 |
CN111052323A (zh) * | 2017-08-21 | 2020-04-21 | 株式会社电装 | 半导体装置及其制造方法 |
CN111052323B (zh) * | 2017-08-21 | 2023-06-20 | 株式会社电装 | 半导体装置及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11916069B2 (en) | Semiconductor device and semiconductor module | |
US7956423B2 (en) | Semiconductor device with trench gate and method of manufacturing the same | |
JP2009188178A (ja) | 半導体装置 | |
JPH11163341A (ja) | 炭化珪素半導体装置 | |
JPH08316471A (ja) | 半導体装置 | |
CN111052323B (zh) | 半导体装置及其制造方法 | |
US6906399B2 (en) | Integrated circuit including semiconductor power device and electrically isolated thermal sensor | |
JP2006324412A (ja) | 半導体装置 | |
JP2005026279A (ja) | 半導体装置 | |
JPH10132871A (ja) | 半導体装置 | |
JP2009188335A (ja) | 半導体装置 | |
JP2010287786A (ja) | 半導体装置 | |
JP2012099695A (ja) | 半導体装置 | |
JP2003243656A (ja) | 電流検出機能付mos型電界効果トランジスタ | |
JP2825038B2 (ja) | 半導体装置 | |
JP2002222953A (ja) | 半導体装置 | |
JP2550702B2 (ja) | 電力用半導体素子 | |
JP2010199149A (ja) | 半導体装置 | |
JP2019149569A (ja) | 半導体装置および半導体モジュール | |
JP2785792B2 (ja) | 電力用半導体素子 | |
JP2002190575A (ja) | 半導体装置およびその製造方法 | |
JP7454454B2 (ja) | 半導体装置およびその製造方法 | |
JP7001785B2 (ja) | 半導体装置および半導体モジュール | |
JP7113386B2 (ja) | 半導体装置 | |
JP2546179B2 (ja) | 半導体装置 |