JP7454454B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、ダイオードを有する半導体装置およびその製造方法に好適に利用できるものである。
大電流が流れるパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)などの電界効果トランジスタを有する半導体装置において、過熱から電界効果トランジスタを保護するために温度検出機能を設ける技術が知られている。この温度検出機能は、例えば、電界効果トランジスタの近くにダイオードを設け、そのダイオードに発生する電圧を検出することにより行うことができる。このとき、ダイオードの順方向の電流－電圧特性が温度に依存して変化することが利用される。
特開２０１１－１８７６５０号公報（特許文献１）には、パワーＭＯＳＦＥＴと温度検知用のダイオードとを備える半導体装置に関する技術が記載されている。
特開２０１１－１８７６５０号公報
ダイオードを有する半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板上に第１絶縁膜を介して形成されたダイオード用のシリコン膜と、前記シリコン膜よりも上層に形成された前記ダイオード用の第１電極および第２電極と、を有している。前記シリコン膜は、第１導電型の第１シリコン領域と、前記第１導電型とは反対の第２導電型の複数の第２シリコン領域とを有している。前記複数の第２シリコン領域のそれぞれは、平面視において前記第１シリコン領域により囲まれている。前記第１シリコン領域は、前記第１電極と電気的に接続され、前記複数の第２シリコン領域は、前記第２電極と電気的に接続されている。
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板上に第１絶縁膜を介して形成された前記ダイオード用のシリコン膜と、を有している。前記シリコン膜は、第１導電型の第１シリコン領域と、前記第１導電型とは反対の第２導電型の第２シリコン領域とを有している。前記第２シリコン領域は、平面視において前記第１シリコン領域により囲まれている。前記第２シリコン領域は、前記シリコン膜の上面に露出し、前記第２シリコン領域の下には、前記第１シリコン領域が存在している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 検討例の形態の半導体装置の要部平面図である。 検討例の形態の半導体装置の要部断面図である。 ダイオードの特性を示すグラフである。 ダイオードの特性を示すグラフである。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図１１と同じ半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１３と同じ半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１５と同じ半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１７と同じ半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１９と同じ半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２１と同じ半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２７と同じ半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３１と同じ半導体装置の製造工程中の要部断面図である。 変形例の半導体装置の要部平面図である。 変形例の半導体装置の要部平面図である。 変形例の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図４０と同じ半導体装置の製造工程中の要部断面図である。 図４０に続く半導体装置の製造工程中の要部断面図である。 図４２と同じ半導体装置の製造工程中の要部断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４４と同じ半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 図４６と同じ半導体装置の製造工程中の要部断面図である。 図４６に続く半導体装置の製造工程中の要部断面図である。 図４８と同じ半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。上述のＭＯＳＦＥＴは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書では、便宜上ＭＯＳＦＥＴという用語を使用しているが、このＭＯＳＦＥＴは、ＭＩＳＦＥＴをも含む意図の用語として本明細書では使用している。このため、以下の説明において、ＭＯＳＦＥＴをＭＩＳＦＥＴと置き換えることもできる。
（実施の形態１）
＜半導体装置の構造について＞
本発明の一実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置（半導体チップ）ＣＰの平面図であり、図１には、半導体装置ＣＰの上面側の全体平面図が示されている。図２および図３は、本実施の形態の半導体装置ＣＰの要部平面図であり、ダイオード形成領域ＲＧ１の平面図が示されている。なお、図２と図３には、同じ平面領域が示されている。図２には、シリコン膜ＳＦを示し、シリコン膜ＳＦにおけるｎ型シリコン領域ＮＳとｐ型シリコン領域ＰＳとにそれぞれハッチングを付してある。図３は、図２に、更にコンタクトホールＣＴＡ，ＣＴＣと配線Ｍ１Ａ，Ｍ１Ｃを追加した図であり、コンタクトホールＣＴＡ，ＣＴＣを点線で示し、配線Ｍ１Ａ，Ｍ１Ｃを二点鎖線で示しており、図３ではハッチングは用いていない。図１～図３などに示されるＸ方向およびＹ方向は、半導体装置ＣＰを構成する半導体基板ＳＵＢの主面に略平行な方向であり、かつ、Ｘ方向とＹ方向とは、互いに交差する方向（より特定的には互いに直交する方向）である。図４～図６は、本実施の形態の半導体装置ＣＰの要部断面図である。
図１～図６に示される本実施の形態の半導体装置ＣＰは、ダイオードおよびパワーＭＯＳＦＥＴを備える半導体装置である。半導体装置ＣＰにおいて、ダイオードＤＤが形成された領域（平面領域）を、ダイオード形成領域ＲＧ１と称し、パワーＭＯＳＦＥＴが形成された領域（平面領域）を、ＭＯＳＦＥＴ形成領域ＲＧ２と称することとする。半導体装置ＣＰにおいて、ＭＯＳＦＥＴ形成領域ＲＧ２はかなりな面積を占めている。図４および図５は、ダイオード形成領域ＲＧ１の断面図であるが、図２および図３のＡ１－Ａ１線の位置での断面図が、図４にほぼ対応し、図２および図３のＡ２－Ａ２線の位置での断面図が、図５にほぼ対応している。図６は、ＭＯＳＦＥＴ形成領域ＲＧ２の一部の断面図に対応している。
半導体装置ＣＰを構成する半導体基板ＳＵＢは、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢと、基板本体ＳＢの主面上に形成された、例えばｎ－型のシリコン単結晶からなるエピタキシャル層（半導体層）ＥＰと、を有している。このため、半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。
ＭＯＳＦＥＴ形成領域ＲＧ２において、半導体基板ＳＵＢには、パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴは、ＭＯＳＦＥＴ形成領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳＦＥＴで形成されている。
半導体基板ＳＵＢは、上記単位トランジスタセルのドレイン領域としての機能を有している。半導体基板ＳＵＢの裏面全面上に、ドレイン用の裏面電極ＢＥが形成されている。裏面電極ＢＥは、パワーＭＯＳＦＥＴのドレイン端子（ドレイン電極）として機能する。
なお、半導体基板ＳＵＢにおいて、トレンチゲート電極ＴＧ用の溝（トレンチ）が形成されている側とは反対側の主面を、半導体基板ＳＵＢの裏面と称することとする。
ＭＯＳＦＥＴ形成領域ＲＧ２の半導体基板ＳＵＢ中には、ｐ型半導体領域ＰＲが形成されており、このｐ型半導体領域ＰＲは、上記単位トランジスタセルのチャネル形成領域としての機能を有している（図６参照）。
また、ＭＯＳＦＥＴ形成領域ＲＧ２の半導体基板ＳＵＢにおいて、ｐ型半導体領域ＰＲの上部にｎ＋型半導体領域ＮＲが形成されており、このｎ＋型半導体領域ＮＲは、上記単位トランジスタセルのソース領域（ソース用の半導体領域）としての機能を有している（図６参照）。ｎ＋型半導体領域ＮＲの下には、ｐ型半導体領域ＰＲが存在している。ｐ型半導体領域ＰＲと裏面電極ＢＥとの間に介在する部分の半導体基板ＳＵＢは、ｎ型の導電型を維持しており、上記単位トランジスタセルのドレイン領域としての機能を有している。
ＭＯＳＦＥＴ形成領域ＲＧ２において、図６に示されるように、半導体基板ＳＵＢには、その主面から半導体基板ＳＵＢの厚さ方向に延びる溝（トレンチ）ＴＲが形成されており、溝ＴＲ内には、ゲート絶縁膜ＧＦを介してトレンチゲート電極ＴＧが埋め込まれている。溝ＴＲの底面および側面には、酸化シリコン膜などの絶縁膜からなるゲート絶縁膜ＧＦが形成されているため、溝ＴＲに埋め込まれたトレンチゲート電極ＴＧと半導体基板ＳＵＢとの間には、ゲート絶縁膜ＧＦが介在している。トレンチゲート電極ＴＧは、半導体基板ＳＵＢの溝ＴＲ内に埋め込まれた導電膜からなり、例えばドープトポリシリコン膜からなる。図示は省略するが、半導体基板ＳＵＢの主面において、溝ＴＲは、平面視において、例えば縞状または格子状に形成されている。溝ＴＲは、半導体基板ＳＵＢの上面から、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとを貫通し、ｎ型の半導体基板ＳＵＢ（エピタキシャル層ＥＰ）中で終端するように形成されている。このため、溝ＴＲの底面は、ｎ＋型半導体領域ＮＲの底面よりも深く、かつ、ｐ型半導体領域ＰＲの底面よりも深く、ｎ型の半導体基板ＳＵＢ（エピタキシャル層ＥＰ）の深さ方向の途中に位置している。なお、半導体装置ＣＰの構成要素に関して平面視について言及する場合は、その半導体装置ＣＰを構成する半導体基板ＳＵＢの主面に略平行な平面で見た場合に対応している。また、半導体装置ＣＰの構成要素に関して平面形状について言及する場合は、平面視における形状（平面形状）に対応している。
図６に示される各溝ＴＲおよびそれに埋め込まれた各トレンチゲート電極ＴＧは、図６の紙面に垂直な方向に延在しているが、トレンチゲート電極ＴＧ同士は、図６の断面図には示されない領域において一体的に連結されている。
また、ダイオード形成領域ＲＧ１において、図２～図５に示されるように、半導体基板ＳＵＢ上に絶縁膜ＺＭを介して、ダイオードＤＤ用のシリコン膜（半導体膜）ＳＦが形成されている。すなわち、半導体基板ＳＵＢ上に、絶縁膜ＺＭが形成され、その絶縁膜ＺＭ上に、ダイオードＤＤを構成するシリコン膜ＳＦが形成されている。シリコン膜ＳＦは、より特定的には多結晶シリコン膜（ポリシリコン膜）であり、所定の平面形状（例えば矩形状）にパターニングされている。
シリコン膜ＳＦは、ｐ型シリコン領域（ｐ型半導体領域）ＰＳと、複数のｎ型シリコン領域（ｎ型半導体領域）ＮＳと、を有しており、複数のｎ型シリコン領域ＮＳのそれぞれは、平面視においてｐ型シリコン領域ＰＳにより囲まれている。別の見方をすると、シリコン膜ＳＦは、ｐ型シリコン領域ＰＳと、ｐ型シリコン領域ＰＳで囲まれた複数のｎ型シリコン領域ＮＳとにより形成されている。複数のｎ型シリコン領域ＮＳのそれぞれは、ｐ型シリコン領域ＰＳに隣接している。
シリコン膜ＳＦにおいては、ｎ型シリコン領域ＮＳとなっている部分以外は、ｐ型シリコン領域ＰＳとなっているため、シリコン膜ＳＦを、ｐ型シリコン膜とみなし、そのｐ型シリコン膜内に複数のｎ型シリコン領域ＮＳが形成されているとみなすこともできる。
シリコン膜ＳＦ内において、複数のｎ型シリコン領域ＮＳは、互いに離間して形成されている。このため、隣り合うｎ型シリコン領域ＮＳの間には、ｐ型シリコン領域ＰＳが介在しており、平面視において、各ｎ型シリコン領域ＮＳは、ｐ型シリコン領域ＰＳで周囲を囲まれている。各ｎ型シリコン領域ＮＳは、ｐ型シリコン領域ＰＳと接しており、各ｎ型シリコン領域ＮＳとｐ型シリコン領域ＰＳとの間（界面）にＰＮ接合が形成されている。
シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれは、シリコン膜ＳＦの上面に露出している。シリコン膜ＳＦ内に形成された複数のｎ型シリコン領域ＮＳのそれぞれの底面の深さ位置は、シリコン膜ＳＦの下面よりも浅く、従って、各ｎ型シリコン領域ＮＳの厚さは、シリコン膜ＳＦの厚さよりも小さく、各ｎ型シリコン領域ＮＳの底面の下には、ｐ型シリコン領域ＰＳが存在している。このため、各ｎ型シリコン領域ＮＳの側面および底面がｐ型シリコン領域ＰＳと接しており、各ｎ型シリコン領域ＮＳの側面および底面にＰＮ接合が形成されている。
シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳは、平面視において、それぞれＸ方向に延在し、かつ、Ｘ方向と交差（より特定的には直交）するＹ方向に互いに離間して並んでいる。シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれは、平面視において、Ｘ方向を長手方向とする矩形状の平面形状を有している。各ｎ型シリコン領域ＮＳの平面形状のＸ方向における長さＬ１は、例えば２～４０μｍ程度とすることができる。また、各ｎ型シリコン領域ＮＳの平面形状のＹ方向における幅Ｗ１は、例えば０．２～１．０μｍ程度とすることができる。また、ｎ型シリコン領域ＮＳ同士のＹ方向における間隔Ｓ１は、例えば０．８～２．０μｍ程度とすることができる。なお、長さＬ１、幅Ｗ１および間隔Ｓ１は、図２に示してある。
ｐ型シリコン領域ＰＳと複数のｎ型シリコン領域ＮＳとの間（界面）にＰＮ接合が形成されることにより、ダイオードＤＤが形成されている。すなわち、シリコン膜ＳＦのｐ型シリコン領域ＰＳがダイオードＤＤのアノード（アノード領域）となり、シリコン膜ＳＦの複数のｎ型シリコン領域ＮＳがダイオードＤＤのカソード（カソード領域）となっている。ダイオードＤＤは、温度検知用のダイオードである。
図４～図６に示されるように、半導体基板ＳＵＢの主面全面上に、トレンチゲート電極ＴＧ、絶縁膜ＺＭおよびシリコン膜ＳＦを覆うように、絶縁膜ＩＬが形成されている。絶縁膜ＩＬは層間絶縁膜であり、例えば酸化シリコン膜からなる。絶縁膜ＩＬは、ＭＯＳＦＥＴ形成領域ＲＧ２およびダイオード形成領域ＲＧ１に形成されている。
絶縁膜ＩＬにはコンタクトホール（開口部、貫通孔）ＣＴが形成されている。コンタクトホールＣＴは、ソース用のコンタクトホールＣＴＳと、ゲート用のコンタクトホール（図示せず）と、アノード用のコンタクトホールＣＴＡと、カソード用のコンタクトホールＣＴＣと、を含んでいる。
ソース用のコンタクトホールＣＴＳは、ｎ＋型半導体領域ＮＲ上に形成され、ｎ＋型半導体領域ＮＲを貫通してｐ型半導体領域ＰＲに達している。このため、ソース用のコンタクトホールＣＴＳの底部では、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲが露出されている。アノード用のコンタクトホールＣＴＡは、シリコン膜ＳＦのｐ型シリコン領域ＰＳの上に形成され、アノード用のコンタクトホールＣＴＡの底部では、シリコン膜ＳＦのｐ型シリコン領域ＰＳが露出されている。シリコン膜ＳＦの複数のｎ型シリコン領域ＮＳのそれぞれ上にカソード用のコンタクトホールＣＴＣが形成され、各コンタクトホールＣＴＣの底部では、ｎ型シリコン領域ＮＳが露出されている。ゲート用のコンタクトホール（図示せず）は、トレンチゲート電極ＴＧと一体的に形成されたゲート引き出し部（図示せず）を溝ＴＲの外部の半導体基板ＳＵＢ上に延在させて、そのゲート引き出し部上に形成されている。
絶縁膜ＩＬのコンタクトホールＣＴ内には、導電性のプラグ（コンタクトプラグ、接続用埋込導体部）ＰＧが形成されている。プラグＰＧは、例えばタングステン（Ｗ）膜などからなる。プラグＰＧは、絶縁膜ＩＬを貫通している。プラグＰＧは、コンタクトホールＣＴＳ内に形成されたソース用のプラグ（コンタクトプラグ）ＰＧＳと、ゲート用のコンタクトホール内に形成されたゲート用のプラグ（図示せず）と、コンタクトホールＣＴＡ内に形成されたアノード用のプラグ（コンタクトプラグ）ＰＧＡと、コンタクトホールＣＴＣ内に形成されたカソード用のプラグ（コンタクトプラグ）ＰＧＣと、を含んでいる。ソース用のプラグＰＧＳは、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲと電気的に接続されている。コンタクトホールＣＴＡに埋め込まれたアノード用のプラグＰＧＡは、コンタクトホールＣＴＡの底部で露出するｐ型シリコン領域ＰＳと接して、そのｐ型シリコン領域ＰＳと電気的に接続されている。コンタクトホールＣＴＣに埋め込まれたカソード用のプラグＰＧＣは、コンタクトホールＣＴＣの底部で露出するｎ型シリコン領域ＮＳと接して、そのｎ型シリコン領域ＮＳと電気的に接続されている。
プラグＰＧが埋め込まれた絶縁膜ＩＬ上には、配線（電極）Ｍ１が形成されている。配線Ｍ１は、ソース用の配線（電極）Ｍ１Ｓと、ゲート用の配線（図示せず）と、アノード用の配線（電極）Ｍ１Ａと、カソード用の配線（電極）Ｍ１Ｃと、を含んでいる。ソース用のプラグＰＧＳは、その上面がソース用の配線Ｍ１Ｓと接して、その配線Ｍ１Ｓと電気的に接続されている。アノード用のプラグＰＧＡは、その上面がアノード用の配線Ｍ１Ａと接して、その配線Ｍ１Ａと電気的に接続されている。カソード用のプラグＰＧＣは、その上面がカソード用の配線Ｍ１Ｃと接して、その配線Ｍ１Ｃと電気的に接続されている。配線Ｍ１は、パターニングされた導電体膜により形成されている。配線Ｍ１は、例えばアルミニウム（Ａｌ）を主成分とする金属膜からなり、具体的には、アルミニウム膜またはアルミニウム合金膜からなる。
ソース用の配線Ｍ１Ｓは、ＭＯＳＦＥＴ形成領域ＲＧ２のほぼ全体に形成されている。ソース用のコンタクトホールＣＴＳは、ＭＯＳＦＥＴ形成領域ＲＧ２に複数形成され、それら複数のコンタクトホールＣＴＳに埋め込まれたソース用のプラグＰＧＳを介して、ＭＯＳＦＥＴ形成領域ＲＧ２に設けられた複数の単位トランジスタセルのソース領域（ｎ＋型半導体領域ＮＲ）およびチャネル形成領域（ｐ型半導体領域ＰＲ）が、共通の配線Ｍ１Ｓに電気的に接続されている。配線Ｍ１Ｓは、ソース用の電極とみなすこともできる。また、複数の単位トランジスタセルのトレンチゲート電極ＴＧは、トレンチゲート電極ＴＧと一体的に形成されたゲート引き出し部（図示せず）とゲート用プラグ（図示せず）を介してゲート配線（図示せず）と電気的に接続されている。
配線Ｍ１Ａ，Ｍ１Ｃは、シリコン膜ＳＦよりも上層に形成されている。シリコン膜ＳＦのｐ型シリコン領域ＰＳは、アノード用のプラグＰＧＡを介して、アノード用の配線（電極）Ｍ１Ａと電気的に接続されている。配線Ｍ１Ａは、アノード用の電極とみなすこともできる。また、シリコン膜ＳＦに形成されている複数のｎ型シリコン領域ＮＳは、カソード用の複数のプラグＰＧＣを介して、カソード用の配線（電極）Ｍ１Ｃと電気的に接続されている。すなわち、シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれ上にプラグＰＧＣが配置され、それら複数のプラグＰＧＣと平面視において重なるように配線Ｍ１Ｃが配置されることにより、シリコン膜ＳＦ内に形成された複数のｎ型シリコン領域ＮＳが複数のプラグＰＧＣを介して共通の配線Ｍ１Ｃに電気的に接続された状態になっている。配線Ｍ１Ｃは、カソード用の電極とみなすこともできる。プラグＰＧＡ，ＰＧＣは、シリコン膜ＳＦと配線Ｍ１Ａ，Ｍ１Ｃとの間に形成された絶縁膜（層間絶縁膜）ＩＬを貫通している。アノード用のプラグＰＧＡは、平面視においてシリコン膜ＳＦのｐ型シリコン領域ＰＳと重なり、かつ、平面視においてアノード用の配線Ｍ１Ａと重なっている。カソード用の複数のプラグＰＧＣは、平面視においてシリコン膜ＳＦに形成されている複数のｎ型シリコン領域ＮＳとそれぞれ重なり、かつ、平面視においてカソード用の配線Ｍ１Ｃと重なっている。
図２および図３の場合、ｎ＋型半導体領域ＮＲが、Ｘ方向に長手方向を有する矩形状の平面形状を有しているのに対応して、プラグＰＧＣは、平面視において、Ｘ方向に長手方向を有する矩形状の平面形状を有している。プラグＰＧＣは、ｎ型シリコン領域ＮＳに接するが、ｐ型シリコン領域ＰＳには接していない。また、図３の場合、プラグＰＧＡは、平面視において、Ｙ方向に長手方向を有する矩形状の平面形状を有しており、複数（ここでは２つ）のプラグＰＧＡがＸ方向に離間して配置されている。プラグＰＧＡの数は、１つ以上の任意の数とすることができる。プラグＰＧＡは、ｐ型シリコン領域ＰＳに接するが、ｎ型シリコン領域ＮＳには接していない。
配線Ｍ１よりも上の構造については、ここではその図示および説明は省略する。例えば、絶縁膜ＩＬ上に配線Ｍ１を覆うように絶縁膜（保護膜、パッシベーション膜）を形成し、その絶縁膜の開口部から配線Ｍ１を部分的に露出することにより、ボンディングパッドを形成することもできる。あるいは、絶縁膜ＩＬ上に配線Ｍ１を覆うように絶縁膜（層間絶縁膜）を形成し、その絶縁膜上に２層目の配線を形成することもできる。
このような構成の半導体装置においては、パワーＭＯＳＦＥＴの動作電流は、ソース用の配線Ｍ１Ｓとドレイン用の裏面電極ＢＥとの間に流れる。すなわち、ＭＯＳＦＥＴ形成領域ＲＧ２に形成されたトレンチゲート型のＭＩＳＦＥＴの動作電流は、半導体基板ＳＵＢの厚さ方向に流れる。
また、本実施の形態では、半導体基板ＳＵＢに形成する電界効果トランジスタとして、トレンチゲート型のＭＩＳＦＥＴを適用した場合について説明したが、これに限定されず、他の種類の電界効果トランジスタを半導体基板ＳＵＢのＭＯＳＦＥＴ形成領域ＲＧ２に形成することもできる。
例えば、半導体基板ＳＵＢのＭＯＳＦＥＴ形成領域ＲＧ２に、トレンチゲート型のＭＩＳＦＥＴの代わりにトレンチゲート型のＩＧＢＴを形成することもできる。
また、半導体基板ＳＵＢのＭＯＳＦＥＴ形成領域ＲＧ２に、トレンチゲート型のＭＩＳＦＥＴの代わりにＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor) などを形成することもできる。
ダイオード形成領域ＲＧ１に形成されたダイオードＤＤは、ＭＯＳＦＥＴ形成領域ＲＧ２に形成されたパワーＭＯＳＦＥＴの温度を検知するためのダイオードであり、ＭＯＳＦＥＴ形成領域ＲＧ２に形成されたパワーＭＯＳＦＥＴの発熱を検知するためのダイオードとみなすこともできる。
ダイオードは、温度によって電圧－電流特性が変化するため、ダイオード形成領域ＲＧ１に形成されているダイオードＤＤの電圧－電流特性を検知（モニタ）することで、半導体装置ＣＰにおけるダイオードＤＤの温度を検知することができる。このため、半導体装置ＣＰにおいて、パワーＭＯＳＦＥＴ（ＭＯＳＦＥＴ形成領域ＲＧ２）の近傍にダイオードＤＤ（ダイオード形成領域ＲＧ１）を配置することで、パワーＭＯＳＦＥＴの温度（発熱）をダイオードＤＤで検知することができる。
例えば、ダイオードＤＤに一定電流を流した状態でダイオードＤＤの電圧（アノードおよびカソード間の電圧）を検知（モニタ）し、この電圧値からダイオードＤＤの温度を知ることができる。つまり、ダイオードＤＤにおいて、一定電流を流したときの電圧は、温度が高くなるほど低くなるため、この電圧を利用してダイオードＤＤの温度を検知することができる。ダイオードＤＤへの定電流の供給およびダイオードＤＤの電圧（アノードおよびカソード間の電圧）の検知は、制御回路によって行うことができるが、この制御回路は、半導体装置ＣＰ内に形成しても、半導体装置ＣＰ以外の半導体装置（半導体チップ）内に形成してもよい。また、ダイオードＤＤに一定電圧を印加した状態でダイオードＤＤの電流（アノードおよびカソード間の電流）を検知（モニタ）し、この電流値からダイオードＤＤの温度を知ることも可能である。
例えば、半導体装置ＣＰにおいて、ＭＯＳＦＥＴ形成領域ＲＧ２に形成されたパワーＭＯＳＦＥＴが過剰に発熱してダイオードＤＤの温度が所定の上限温度よりも高くなったときには、上記制御回路が半導体装置ＣＰのパワーＭＯＳＦＥＴのゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴをオフ状態に切り換える。これにより、半導体装置ＣＰにおいて、パワーＭＯＳＦＥＴの過剰な発熱時には、これをダイオードＤＤによって検知して、パワーＭＯＳＦＥＴを速やかにオフ状態に切り換えることができる。
＜検討の経緯＞
図７は、本発明者が検討した検討例の半導体装置の要部平面図であり、図８は、本発明者が検討した検討例の半導体装置の要部断面図である。図７および図８には、検討例の半導体装置におけるダイオード形成領域が示されており、図７のＢ１－Ｂ１線の位置での断面図が、図８に対応している。
検討例の半導体装置においては、図７および図８に示されるように、半導体基板ＳＵＢ１０上に絶縁膜ＺＭ１０を介して、多結晶シリコンからなるシリコン膜ＳＦ１０が形成されている。このシリコン膜ＳＦ１０は、１つのｐ型シリコン領域ＰＳ１０と１つのｎ型シリコン領域ＮＳ１０とで構成されており、ｎ型シリコン領域ＮＳ１０は、平面視において、ｐ型シリコン領域ＰＳ１０により囲まれている。
ｎ型シリコン領域ＮＳ１０は、シリコン膜ＳＦ１０の厚さ方向において、シリコン膜ＳＦ１０を貫通するように形成されている。すなわち、ｎ型シリコン領域ＮＳ１０の厚さは、シリコン膜ＳＦ１０の厚さと実質的に同じである。このため、ｎ型シリコン領域ＮＳ１０は、シリコン膜ＳＦ１０の上面で露出し、かつ、シリコン膜ＳＦ１０の下面で露出している。従って、ｎ型シリコン領域ＮＳ１０の下には、ｐ型シリコン領域ＰＳ１０は存在していない。
このため、ｎ型シリコン領域ＮＳ１０の側面は、ｐ型シリコン領域ＰＳ１０と接しており、ｎ型シリコン領域ＮＳ１０の側面にＰＮ接合が形成されている。ｎ型シリコン領域ＮＳ１０の底面には、ＰＮ接合は形成されていない。ｐ型シリコン領域ＰＳ１０がダイオードＤＤ１０のアノード（アノード領域）として機能し、ｎ型シリコン領域ＮＳ１０がダイオードＤＤ１０のカソード（カソード領域）として機能する。ｐ型シリコン領域ＰＳ１０は、プラグＰＧＡ１０を介して、アノード用の配線Ｍ１Ａ１０と電気的に接続され、ｎ型シリコン領域ＮＳ１０は、プラグＰＧＣ１０を介して、カソード用の配線Ｍ１Ｃ１０と電気的に接続されている。
検討例の半導体装置に形成されたダイオードＤＤ１０は、例えば同じ検討例の半導体装置に形成されているパワーＭＯＳＦＥＴの温度検知用として用いることができる。しかしながら、ダイオードＤＤ１０の発熱量が大きい場合には、ダイオードＤＤ１０の発熱に起因してまた、ダイオードＤＤ１０の信頼性が低下する虞がある。例えば、ダイオードＤＤ１０の熱破壊（発熱に起因した破壊）のリスクが増大する虞がある。これは、ダイオードを備える半導体装置の信頼性の低下につながる。また、ダイオードＤＤ１０の発熱量が大きい場合には、ダイオードＤＤ１０の発熱による温度上昇が生じることから、ダイオードＤＤ１０の温度検知精度が低下する虞もある。これは、ダイオードを備える半導体装置の性能の低下につながる。
ダイオードＤＤ１０を構成するＰＮ接合は、ｐ型シリコン領域ＰＳ１０とｎ型シリコン領域ＮＳ１０との間のＰＮ接合面からなり、そのＰＮ接合面は、ｎ型シリコン領域ＮＳ１０の側面に対応している。ダイオードＤＤ１０に流れる電流は、このＰＮ接合面を通って流れる。ダイオードＤＤ１０の動作抵抗は、ダイオードＤＤ１０を構成するＰＮ接合面の面積に依存し、ＰＮ接合面の面積が小さい場合には、ダイオードＤＤ１０の動作抵抗は大きくなり、ＰＮ接合面の面積が大きい場合には、ダイオードＤＤ１０の動作抵抗は小さくなる。なお、ダイオードの動作抵抗は、基準となる電流値（電流基準値）が流れるときの抵抗値に対応している。
ダイオードＤＤ１０の発熱量（ジュール熱）は、流れる電流が同じであれば、動作抵抗が小さいほど、従ってＰＮ接合面の面積が大きいほど、小さくなる。このため、ダイオードＤＤ１０の信頼性を高めるために、ダイオードＤＤ１０の発熱量を小さくしようとすると、ダイオードＤＤ１０のＰＮ接合面の面積を大きくすることが有効であるが、そのためには、シリコン膜ＳＦ１０の寸法を大きくする必要がある。しかしながら、ダイオードＤＤ１０を構成するシリコン膜ＳＦ１０の寸法を大きくすることは、ダイオードＤＤ１０を備える半導体装置（半導体チップ）の平面寸法（平面積）の増大を招くため、半導体装置の大型化（大面積化）を招いてしまう。また、ダイオードＤＤ１０を構成するシリコン膜ＳＦ１０の寸法を大きくした分、パワーＭＯＳＦＥＴ形成領域を削減した場合には、パワーＭＯＳＦＥＴに流れる電流が小さくなるため、半導体装置の性能の低下を招いしてしまう。かといって、ダイオードＤＤ１０を構成するシリコン膜ＳＦ１０の寸法を小さくすると、ＰＮ接合面の面積が小さくなり、その結果、ダイオードＤＤ１０の動作抵抗が大きくなるため、上述のようにダイオードＤＤ１０の発熱量が大きくなってしまうため、それに伴う上述した不具合が生じる虞がある。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＣＰは、ダイオードＤＤを備える半導体装置である。半導体装置ＣＰは、半導体基板ＳＵＢと、半導体基板ＳＵＢ上に絶縁膜ＺＭ（第１絶縁膜）を介して形成された、ダイオードＤＤ用のシリコン膜ＳＦと、シリコン膜ＳＦよりも上層に形成された、配線Ｍ１Ａ（第１電極）および配線Ｍ１Ｃ（第２電極）と、を有している。シリコン膜ＳＦは、ｐ型シリコン領域ＰＳ（第１シリコン領域）と複数のｎ型シリコン領域ＮＳ（第２シリコン領域）とを有し、複数のｎ型シリコン領域ＮＳのそれぞれは、平面視においてｐ型シリコン領域ＰＳにより囲まれている。シリコン膜ＳＦのｐ型シリコン領域ＰＳは、配線Ｍ１Ａと電気的に接続され、シリコン膜ＳＦの複数のｎ型シリコン領域ＮＳは、配線Ｍ１Ｃと電気的に接続されている。
上記検討の経緯の欄でも説明したように、ｐ型シリコン領域とｎ型シリコン領域とを有するシリコン膜によりダイオードを形成する場合には、シリコン膜の平面寸法を抑制しながら、ＰＮ接合の面積を大きくすることが望まれる。
そこで、本実施の形態では、ダイオードＤＤ用のシリコン膜ＳＦにｎ型シリコン領域ＮＳ（第２シリコン領域）を複数設け、それら複数のｎ型シリコン領域ＮＳのそれぞれが、平面視においてｐ型シリコン領域ＰＳにより囲まれるようにしている。これにより、シリコン膜ＳＦの平面寸法を抑制しながら、ダイオードＤＤ用のシリコン膜ＳＦに形成されるＰＮ接合の面積を大きくすることができる。
すなわち、本実施の形態では、ダイオードＤＤ用のシリコン膜ＳＦにｎ型シリコン領域ＮＳを複数設け、それら複数のｎ型シリコン領域ＮＳのそれぞれが、平面視においてｐ型シリコン領域ＰＳにより囲まれるようにしているため、複数のｎ型シリコン領域ＮＳのそれぞれの側面にＰＮ接合が形成される。シリコン膜ＳＦに形成されるｎ型シリコン領域ＮＳの数を増やした場合には、ＰＮ接合が形成されるｎ型シリコン領域ＮＳの側面の合計数が増えることから、シリコン膜ＳＦ内に形成されるＰＮ接合の面積を大きくすることができる。このため、上記検討例のようにシリコン膜ＳＦ１０にｎ型シリコン領域ＮＳ１０を１つだけ設けた場合に比べて、本実施の形態のように、シリコン膜ＳＦにｎ型シリコン領域ＮＳを複数設けた場合の方が、ＰＮ接合が形成されるｎ型シリコン領域ＮＳの側面の合計数を多くすることができ、それゆえ、ＰＮ接合が形成されるｎ型シリコン領域ＮＳの側面の合計面積を大きくすることができる。その結果、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができる。
また、シリコン膜ＳＦのｐ型シリコン領域ＰＳは、配線Ｍ１Ａと電気的に接続され、シリコン膜ＳＦの複数のｎ型シリコン領域ＮＳは、配線Ｍ１Ｃと電気的に接続されている。このため、シリコン膜ＳＦのｐ型シリコン領域ＰＳが、ダイオードＤＤのアノードとして機能することができ、シリコン膜ＳＦの複数のｎ型シリコン領域ＮＳがダイオードＤＤのカソードとして機能することができる。配線Ｍ１Ａと配線Ｍ１Ｃとの間に所定の電圧が印加されることにより、ダイオードＤＤに電流が流れるが、シリコン膜ＳＦのｐ型シリコン領域ＰＳと、シリコン膜ＳＦの複数のｎ型シリコン領域ＮＳとの間で、それらの間のＰＮ接合面を経由して電流を流すことができる。このため、シリコン膜ＳＦの複数のｎ型シリコン領域ＮＳのいずれもが、ダイオードＤＤのカソード（カソード領域）として機能することができるため、シリコン膜ＳＦにおけるｎ型シリコン領域ＮＳの数を増やすことにより、ダイオードＤＤのカソード領域（ｎ型シリコン領域ＮＳ）とアノード領域（ｐ型シリコン領域ＰＳ）との間のＰＮ接合の合計面積を増やすことができる。
本実施の形態では、ダイオードＤＤ用のシリコン膜ＳＦにｎ型シリコン領域ＮＳを複数設け、それら複数のｎ型シリコン領域ＮＳのそれぞれが平面視においてｐ型シリコン領域ＰＳにより囲まれるようにし、それら複数のｎ型シリコン領域ＮＳを配線Ｍ１Ｃに電気的に接続している。これにより、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができるため、ダイオードＤＤの動作抵抗を小さくすることができ、その結果、ダイオードＤＤの発熱量を抑制することができる。このため、ダイオードＤＤの信頼性を向上させることができ、従って、ダイオードＤＤを備える半導体装置ＣＰの信頼性を向上させることができる。例えば、ダイオードＤＤの熱破壊（発熱に起因した破壊）のリスクを抑制することができ、ダイオードＤＤの熱破壊に対する耐久性を向上させることができる。また、ダイオードＤＤの発熱量を抑制することができることから、ダイオードＤＤを温度検知用の用いる場合には、ダイオードＤＤの発熱による温度上昇を抑制することができるため、ダイオードＤＤの温度検知精度を向上させることができる。従って、ダイオードＤＤを備える半導体装置の性能を向上させることができる。
また、本実施の形態では、ダイオードＤＤ用のシリコン膜ＳＦにｎ型シリコン領域ＮＳを複数設けることにより、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができるため、シリコン膜ＳＦの平面寸法を大きくしなくとも、ダイオードＤＤを構成するＰＮ接合の合計面積を効率的に大きくすることができる。このため、シリコン膜ＳＦの平面寸法（平面積）を抑制しながら、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができる。従って、ダイオードＤＤ用のシリコン膜ＳＦの平面寸法を抑制することができ、半導体装置ＣＰの小型化（小面積化）を図ることができる。また、ダイオードＤＤを構成するシリコン膜ＳＦの平面寸法を抑制できることで、半導体装置ＣＰにおけるＭＯＳＦＥＴ形成領域ＲＧ２の面積を確保することができるため、パワーＭＯＳＦＥＴに流れる電流を大きくすることが可能になり、この点でも、半導体装置ＣＰの性能向上が可能となる。
また、本実施の形態では、シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれは、シリコン膜ＳＦの上面に露出している。このため、シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれを、プラグＰＧＣを介して配線Ｍ１Ｃに電気的に接続することが容易となる。また、シリコン膜ＳＦにおいて、複数のｎ型シリコン領域ＮＳのそれぞれは平面視においてｐ型シリコン領域ＰＳにより囲まれているため、ｐ型シリコン領域ＰＳも、シリコン膜ＳＦの上面に露出されている。このため、シリコン膜ＳＦのｐ型シリコン領域ＰＳを、プラグＰＧＡを介して配線Ｍ１Ａに電気的に接続することが容易となる。
また、本実施の形態では、シリコン膜ＳＦにおいて、複数のｎ型シリコン領域ＮＳのそれぞれの下には、ｐ型シリコン領域ＰＳが存在している。このため、シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれの側面および底面（下面）に、ＰＮ接合が形成される。シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれにおいて、側面だけでなく底面にもＰＮ接合が形成されるため、ダイオードＤＤのカソード領域（ｎ型シリコン領域ＮＳ）とアノード領域（ｐ型シリコン領域ＰＳ）との間のＰＮ接合の合計面積を更に増やすことができる。これにより、ダイオードＤＤの動作抵抗を更に小さくすることができ、その結果、ダイオードＤＤの発熱量を更に抑制することができる。このため、ダイオードＤＤの信頼性を更に向上させることができ、従って、ダイオードＤＤを備える半導体装置ＣＰの信頼性を更に向上させることができる。また、ダイオードＤＤを温度検知用の用いる場合には、ダイオードＤＤの温度検知精度を更に向上させることができ、従って、ダイオードＤＤを備える半導体装置の性能を更に向上させることができる。また、シリコン膜ＳＦの平面寸法を抑制しながら、ダイオードＤＤ用のシリコン膜ＳＦに形成されるＰＮ接合の面積を更に効率的に大きくすることができるため、ダイオードＤＤ用のシリコン膜ＳＦの平面寸法を更に抑制することができ、半導体装置ＣＰの更なる小型化（小面積化）を図ることができる。
また、本実施の形態では、シリコン膜ＳＦに形成されるｎ型シリコン領域ＮＳの数は、２つ以上であり、図２および図３には、シリコン膜ＳＦに形成されるｎ型シリコン領域ＮＳの数が３つの場合が示されている。シリコン膜ＳＦに形成されるｎ型シリコン領域ＮＳの数が３つの場合は、２つの場合よりも、ダイオードＤＤを構成するＰＮ接合の合計面積を更に大きくすることができる。また、シリコン膜ＳＦに形成されるｎ型シリコン領域ＮＳの数を４つ以上とすることもできる。
図９および図１０は、本実施の形態を適用したダイオードの特性を示すグラフである。図９のグラフの横軸と図１０のグラフの横軸は、シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれのＸ方向における長さＬ１に対応している。図９のグラフの縦軸は、ダイオードに電流基準値が流れるときの電圧値ＶＦ（以下、ＶＦ値と称する）に対応している。電流基準値としては、例えば５０～１００μＡ程度の任意の電流値が用いられ得る。また、図１０のグラフの縦軸は、シリコン膜ＳＦの面積に対応している。なお、図９および図１０の各グラフは、ＰＮ接合の合計面積を一定に保ちながらｎ型シリコン領域ＮＳの長さＬ１を変化させた場合に対応している。
図９のグラフからも分かるように、ｎ型シリコン領域ＮＳのＸ方向における長さＬ１が４０μｍ以下の場合は、ＶＦ値はほぼ一定であるが、長さＬ１が４０μｍよりの大きくなると、ＶＦ値は、上限値（目標値の１．０３倍）を越えてしまい、長さＬ１が大きくなるにしたがって、ＶＦ値も大きくなってしまう。これは、ｎ型シリコン領域ＮＳのＸ方向における長さＬ１が４０μｍ以下の場合は、ｎ型シリコン領域ＮＳの側面は、ほぼ全体が電流の通過経路として機能し得るが、ｎ型シリコン領域ＮＳのＸ方向における長さＬ１が４０μｍを越えた場合は、ｎ型シリコン領域ＮＳの側面において、電流の通過経路として機能しない部分が発生したためと考えられる。従って、ｎ型シリコン領域ＮＳの側面全体を電流の通過経路として機能できるようにし、電流経路として機能するＰＮ接合の有効面積を効率的に確保するには、ｎ型シリコン領域ＮＳのＸ方向における長さＬ１が４０μｍ以下とすることが好ましい。
また、図１０からも分かるように、ＰＮ接合の合計面積が一定の場合は、長さＬ１を大きくすると、シリコン膜ＳＦの面積の縮小が可能になり、一方、長さＬ１を小さくすると、シリコン膜ＳＦの面積が増大する。このため、シリコン膜ＳＦの平面寸法（平面積）を抑制しながら、ＰＮ接合の面積を確保するには、ｎ型シリコン領域ＮＳのＸ方向における長さＬ１は、小さくしすぎないことが望ましい。この観点で、ｎ型シリコン領域ＮＳのＸ方向における長さＬ１は、２μｍ以上とすることが好ましい。
従って、ｎ型シリコン領域ＮＳのＸ方向における長さＬ１は、２μｍ以上、４０μｍ以下とすることが好ましい。これにより、シリコン膜ＳＦの平面寸法（平面積）を抑制しながら、電流経路として機能するＰＮ接合の有効面積を効率的に増大させることができる。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程の一例について、図１１～図３２を参照して説明する。図１１～図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図１１～図３２のうち、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９および図３１には、上記図４に相当する断面（従ってダイオード形成領域ＲＧ１の断面）が示されている。また、図１１～図３２のうち、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０および図３２には、上記図６に相当する断面（従ってＭＯＳＦＥＴ形成領域ＲＧ２の断面）が示されている。
半導体装置を製造するには、まず、図１１および図１２に示されるように、半導体基板ＳＵＢ（半導体ウエハ）を準備する。半導体基板ＳＵＢは、ｎ＋型の単結晶シリコンなどからなる基板本体ＳＢと、基板本体ＳＢの主面上に形成されたｎ－型のシリコン単結晶からなるエピタキシャル層ＥＰとを有している。
次に、ＭＯＳＦＥＴ形成領域ＲＧ２において、半導体基板ＳＵＢ（エピタキシャル層ＥＰ）の主面に、フォトリソグラフィ技術およびエッチング技術を用いて溝ＴＲを形成する（図１２参照）。
次に、溝ＴＲ内に、ゲート絶縁膜ＧＦを介してトレンチゲート電極ＴＧを形成する（図１２参照）。例えば、熱酸化法などを用いて溝ＴＲの側面および底面上と半導体基板ＳＵＢの上面上とに、ゲート絶縁膜ＧＦ用の絶縁膜を形成してから、その絶縁膜上に、溝ＴＲ内を埋めるように、トレンチゲート電極ＴＧ用の導電膜（例えばポリシリコン膜）を形成し、その後、エッチバック法により溝ＴＲの外部の前記導電膜を除去する。これにより、トレンチゲート電極ＴＧおよびゲート絶縁膜ＧＦを形成することができる。
次に、図１３および図１４に示されるように、半導体基板ＳＵＢ上に絶縁膜ＺＭを形成する。それから、絶縁膜ＺＭ上に、シリコン膜ＳＦをＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成する。従って、シリコン膜ＳＦは、半導体基板ＳＵＢ上に絶縁膜ＺＭを介して形成される。この段階では、シリコン膜ＳＦは、ノンドープの多結晶シリコン膜からなる。
次に、シリコン膜ＳＦにイオン注入法などを用いてｐ型不純物を導入する。この際、シリコン膜ＳＦ全体にｐ型不純物（例えばボロン）を導入することにより、シリコン膜ＳＦは、ｐ型シリコン膜（ｐ型多結晶シリコン膜）となる。
次に、図１５および図１６に示されるように、絶縁膜ＺＭとその上のシリコン膜ＳＦとからなる積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、シリコン膜ＳＦは、所定の平面形状にパターニングされる。この際、ＭＯＳＦＥＴ形成領域ＲＧ２（図１６）においては、シリコン膜ＳＦおよび絶縁膜ＺＭは除去され、ダイオード形成領域ＲＧ１（図１５）においては、パターニングされたシリコン膜ＳＦが残存し、ダイオードＤＤ用のシリコン膜ＳＦとなる。
次に、図１７および図１８に示されるように、ＭＯＳＦＥＴ形成領域ＲＧ２（図１８）において、半導体基板ＳＵＢの主面に対してｐ型の不純物をイオン注入することなどにより、ｐ型半導体領域ＰＲを形成する。ｐ型半導体領域ＰＲは、半導体基板ＳＵＢ（エピタキシャル層ＥＰ）の上層部に形成される。この際、ダイオード形成領域ＲＧ１（図１７）のシリコン膜ＳＦは、フォトレジスト層（図示せず）などで覆われることで、イオン注入されないようにする。
次に、図１９および図２０に示されるように、ＭＯＳＦＥＴ形成領域ＲＧ２（図２０）において、半導体基板ＳＵＢの主面に対してｎ型の不純物をイオン注入することなどにより、ｎ＋型半導体領域ＮＲを形成する。ｎ＋型半導体領域ＮＲの深さは、ｐ型半導体領域ＰＲの深さよりも浅く、ｎ＋型半導体領域ＮＲはｐ型半導体領域ＰＲの上部に形成される。このイオン注入の際には、ダイオード形成領域ＲＧ１（図１９）のシリコン膜ＳＦは、フォトレジスト層（図示せず）などで覆われることで、イオン注入されないようにする。
次に、図２１および図２２に示されるように、半導体基板ＳＵＢの主面上（主面全面上）に、トレンチゲート電極ＴＧおよびシリコン膜ＳＦを覆うように、層間絶縁膜として絶縁膜ＩＬを形成する。
次に、図２３および図２４に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＩＬにコンタクトホールＣＴＳおよびコンタクトホールＣＴＡを形成する。コンタクトホールＣＴＳは、ＭＯＳＦＥＴ形成領域ＲＧ２（図２４）に形成され、コンタクトホールＣＴＡは、ダイオード形成領域ＲＧ１（図２３）のシリコン膜ＳＦ上に形成される。ＭＯＳＦＥＴ形成領域ＲＧ２のコンタクトホールＣＴＳとダイオード形成領域ＲＧ１のコンタクトホールＣＴＡとは、同じ工程で形成しても、あるいは、別々の工程で形成してもよい。
次に、図２５および図２６に示されるように、絶縁膜ＩＬ上にフォトリソグラフィ法を用いてフォトレジストパターンＲＰ１を形成してから、そのフォトレジストパターンＲＰ１を用いて絶縁膜ＩＬをエッチングすることにより、絶縁膜ＩＬにコンタクトホールＣＴＣを形成する。コンタクトホールＣＴＣは、ダイオード形成領域ＲＧ１（図２５）のシリコン膜ＳＦ上に形成される。
次に、図２７および図２８に示されるように、コンタクトホールＣＴＣから露出するシリコン膜ＳＦに対して、ｎ型の不純物（例えばヒ素）をイオン注入することにより、シリコン膜ＳＦに複数のｎ型シリコン領域ＮＳを形成する。コンタクトホールＣＴＣは、シリコン膜ＳＦ上に複数形成されており、シリコン膜ＳＦにおいて、ｎ型シリコン領域ＮＳはコンタクトホールＣＴＣと同じ数だけ形成される。絶縁膜ＩＬは、シリコン膜ＳＦにｎ型シリコン領域ＮＳをイオン注入により形成するためのマスク層として機能することができる。また、このイオン注入の際、イオン注入のエネルギーを調整することにより、シリコン膜ＳＦにおいて、ｎ型シリコン領域ＮＳの底面の深さ位置がシリコン膜ＳＦの下面よりも浅くなるようにする。すなわち、ｎ型シリコン領域ＮＳの厚さが、シリコン膜ＳＦの厚さよりも小さくなるようにする。
ｎ型シリコン領域ＮＳを形成する前は、シリコン膜ＳＦはｐ型多結晶シリコン膜であり、シリコン膜ＳＦ全体がｐ型シリコン領域となっていたため、ｎ型シリコン領域ＮＳが形成されると、シリコン膜ＳＦのうち、ｎ型シリコン領域ＮＳとならなかった部分が、ｐ型シリコン領域ＰＳとなる。これにより、ダイオード形成領域ＲＧ１において、ｐ型シリコン領域ＰＳと複数のｎ型シリコン領域ＮＳとを有するシリコン膜ＳＦが形成される。
次に、図２９および図３０に示されるように、コンタクトホールＣＴ（ＣＴＳ，ＣＴＡ，ＣＴＣ）内に、プラグＰＧ（ＰＧＳ，ＰＧＡ，ＰＧＣ）を形成する。
例えば、コンタクトホールＣＴ（ＣＴＳ，ＣＴＡ，ＣＴＣ）の底面および側壁上を含む絶縁膜ＩＬ上にバリア導体膜を形成してから、そのバリア導体膜上に主導体膜（例えばタングステン膜）をコンタクトホールＣＴ（ＣＴＳ，ＣＴＡ，ＣＴＣ）内を埋めるように形成する。それから、コンタクトホールＣＴ（ＣＴＳ，ＣＴＡ，ＣＴＣ）の外部の不要な主導体膜およびバリア導体膜をＣＭＰ法などによって除去する。これにより、プラグＰＧ（ＰＧＳ，ＰＧＡ，ＰＧＣ）を形成することができる。
次に、図３１および図３２に示されるように、プラグＰＧ（ＰＧＳ，ＰＧＡ，ＰＧＣ）が埋め込まれた絶縁膜ＩＬ上に配線Ｍ１（Ｍ１Ｓ，Ｍ１Ａ，Ｍ１Ｃ）を形成する。例えば、プラグＰＧ（ＰＧＳ，ＰＧＡ，ＰＧＣ）が埋め込まれた絶縁膜ＩＬ上に、配線Ｍ１形成用の導電膜（例えばアルミニウム合金膜）を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線Ｍ１（Ｍ１Ｓ，Ｍ１Ａ，Ｍ１Ｃ）を形成することができる。以降の工程については、ここではその図示および説明を省略する。
なお、最上層の保護膜を形成した後、必要に応じて半導体基板ＳＵＢの裏面を研削または研磨して、半導体基板ＳＵＢの厚みを薄くしてから、半導体基板ＳＵＢの裏面全体に裏面電極ＢＥを形成することができる。裏面電極ＢＥの形成後、半導体基板ＳＵＢをダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＵＢから個々の半導体チップ（半導体装置）が取得される。
＜変形例＞
図３３および図３４は、本実施の形態の半導体装置の変形例の要部平面図であり、図３５は、本実施の形態の半導体装置の変形例の要部断面図である。図３３～図３５は、上記実施の形態１の上記図２～図４にそれぞれ対応するものである。図３３および図３４のＣ１－Ｃ１線の位置での断面図が、図３５にほぼ対応している。
図３３～図３５に示される変形例の場合は、シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳは、平面視において、行列状（メッシュ状）に配置されている。行列状に配置された複数のｎ型シリコン領域ＮＳは、複数のプラグＰＧＣを介して配線Ｍ１Ｃと電気的に接続されている。
図３３～図３５に示される変形例の場合も、ｎ型シリコン領域ＮＳの側面の合計数を増やすことで、ｎ型シリコン領域ＮＳの側面の合計面積を大きくし、かつ、ｎ型シリコン領域ＮＳの側面だけでなく底面にもＰＮ接合が形成されるようにしたことで、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができる。
また、図３３～図３５に示されるような、複数のｎ型シリコン領域ＮＳの行列配置を、後述する実施の形態２に適用することもできる。
（実施の形態２）
図３６および図３７は、本実施の形態２の半導体装置の要部平面図であり、図３８および図３９は、本実施の形態２の半導体装置の要部断面図である。図３６～図３９は、上記実施の形態１の上記図２～図５にそれぞれ対応するものである。図３６および図３７のＤ１－Ｄ１線の位置での断面図が、図３８にほぼ対応し、図３６および図３７のＤ２－Ｄ２線の位置での断面図が、図３９にほぼ対応している。
なお、本実施の形態２の半導体装置の構造は、ダイオードＤＤの構造以外は、上記実施の形態１の半導体装置ＣＰとほぼ同様である。このため、本実施の形態２では、ダイオードＤＤの構造について、上記実施の形態１との相違点を中心にして以下に説明する。
本実施の形態２においても、ダイオードＤＤを構成するシリコン膜ＳＦは、ｐ型シリコン領域ＰＳと複数のｎ型シリコン領域ＮＳとを有しており、複数のｎ型シリコン領域ＮＳのそれぞれは、平面視においてｐ型シリコン領域ＰＳにより囲まれている。
上記実施の形態１においては、シリコン膜ＳＦ内に形成された複数のｎ型シリコン領域ＮＳのそれぞれの底面の深さ位置は、シリコン膜ＳＦの下面よりも浅く、従って、複数のｎ型シリコン領域ＮＳのそれぞれは、シリコン膜ＳＦの厚さ方向において、シリコン膜ＳＦを貫通していなかった。このため、上記実施の形態１においては、各ｎ型シリコン領域ＮＳは、シリコン膜ＳＦの下面に露出しておらず、各ｎ型シリコン領域ＮＳの底面の下には、ｐ型シリコン領域ＰＳが存在していた。
それに対して、本実施の形態２においては、複数のｎ型シリコン領域ＮＳのそれぞれは、シリコン膜ＳＦの厚さ方向において、シリコン膜ＳＦを貫通するように形成されている。すなわち、各ｎ型シリコン領域ＮＳの厚さは、シリコン膜ＳＦの厚さと実質的に同じである。このため、本実施の形態２においては、シリコン膜ＳＦに形成された複数のｎ型シリコン領域ＮＳのそれぞれは、シリコン膜ＳＦの上面で露出し、かつ、シリコン膜ＳＦの下面で露出している。従って、本実施の形態２においては、各ｎ型シリコン領域ＮＳの下には、ｐ型シリコン領域ＰＳは存在していない。
このため、上記実施の形態１では、各ｎ型シリコン領域ＮＳの側面および底面がｐ型シリコン領域ＰＳと接しており、各ｎ型シリコン領域ＮＳの側面および底面にＰＮ接合が形成されている。それに対して、本実施の形態２では、各ｎ型シリコン領域ＮＳの側面がｐ型シリコン領域ＰＳと接しており、各ｎ型シリコン領域ＮＳの側面にＰＮ接合が形成されているが、各ｎ型シリコン領域ＮＳの底面はｐ型シリコン領域ＰＳと接しておらず、それゆえ、各ｎ型シリコン領域ＮＳの底面にはＰＮ接合は形成されていない。
それ以外については、本実施の形態２の半導体装置の構成は、上記実施の形態１の半導体装置ＣＰとほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態２においても、ダイオードＤＤ用のシリコン膜ＳＦにｎ型シリコン領域ＮＳを複数設け、それら複数のｎ型シリコン領域ＮＳのそれぞれが、平面視においてｐ型シリコン領域ＰＳにより囲まれるようにしている。これにより、ＰＮ接合が形成されるｎ型シリコン領域ＮＳの側面の合計数を多くすることができ、それゆえ、ＰＮ接合が形成されるｎ型シリコン領域ＮＳの側面の合計面積を大きくすることができるため、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができる。言い換えると、シリコン膜ＳＦの平面寸法（平面積）を抑制しながら、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができる。このため、ダイオードＤＤの動作抵抗を小さくすることができるので、ダイオードＤＤの発熱量を抑制することができる。従って、ダイオードＤＤの信頼性を向上させることができ、従って、ダイオードＤＤを備える半導体装置ＣＰの信頼性を向上させることができる。また、半導体装置の性能を向上させることができる。また、半導体装置の小型化（小面積化）を図ることができる。
但し、上記実施の形態１では、各ｎ型シリコン領域ＮＳの側面だけでなく底面にもＰＮ接合が形成されているのに対して、本実施の形態２では、各ｎ型シリコン領域ＮＳの側面にはＰＮ接合が形成されるが、各ｎ型シリコン領域ＮＳの底面にはＰＮ接合が形成されない。このため、上記実施の形態１と本実施の形態２とを比べた場合には、本実施の形態２よりも上記実施の形態１の方が、各ｎ型シリコン領域ＮＳの底面にもＰＮ接合が形成される分だけ、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができる。このため、本実施の形態２よりも上記実施の形態１の方が、ダイオードＤＤの動作抵抗をより小さくすることができるので、ダイオードＤＤの発熱量を更に抑制することができる。このため、ダイオードＤＤを備える半導体装置ＣＰの信頼性を向上させる上では、本実施の形態２よりも上記実施の形態１の方が、有利である。
次に、本実施の形態２の製造工程の一例について、図４０～図４９を参照して説明する。図４０～図４９は、本実施の形態２の半導体装置の製造工程中の要部断面図である。なお、図４０～図４９のうち、図４０、図４２、図４４、図４６および図４８には、上記図３８に相当する断面（従ってダイオード形成領域ＲＧ１の断面）が示されている。また、図４０～図４９のうち、図４１、図４３、図４５、図４７および図４９には、上記図３９に相当する断面（従ってＭＯＳＦＥＴ形成領域ＲＧ２の断面）が示されている。
上記図１７および図１８の構造が得られるまでは、本実施の形態２の製造工程も上述した上記実施の形態１の製造工程と同様であるため、ここではその繰り返しの説明は省略する。
上記実施の形態１と同様にして、上記図１７および図１８の構造を得た後、本実施の形態２では、図４０および図４１に示されるように、ＭＯＳＦＥＴ形成領域ＲＧ２（図４１）を露出し、ダイオード形成領域ＲＧ１（図４０）のシリコン膜ＳＦを覆うフォトレジストパターン（マスク層）ＲＰ２をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ２は、シリコン膜ＳＦにおけるｎ型シリコン領域ＮＳが露出されるべき領域を露出する開口部ＯＰ１を有している。
次に、ｎ＋型半導体領域ＮＲおよびｎ型シリコン領域ＮＳを形成するためのイオン注入工程を行う。このイオン注入工程においては、ｎ型の不純物（例えばヒ素）をイオン注入する。このイオン注入工程により、ＭＯＳＦＥＴ形成領域ＲＧ２においては、半導体基板ＳＵＢ（具体的にはｐ型半導体領域ＰＲの上部）にｎ型不純物が注入されてｎ＋型半導体領域ＮＲが形成され、ダイオード形成領域ＲＧ１においては、フォトレジストパターンＲＰ２の開口部ＯＰ１から露出される部分のシリコン膜ＳＦにｎ型不純物が注入されてｎ型シリコン領域ＮＳが形成される。シリコン膜ＳＦ上に開口部ＯＰ１は複数形成されているため、シリコン膜ＳＦには複数のｎ型シリコン領域ＮＳが形成される。フォトレジストパターンＲＰ２は、シリコン膜ＳＦに複数のｎ型シリコン領域ＮＳをイオン注入により形成するためのマスク層として機能することができる。また、このイオン注入工程では、ソース領域として機能するｎ＋型半導体領域ＮＲが適切な厚さとなるように、イオン注入のエネルギーを調整することが望ましい。
次に、図４２および図４３に示されるように、半導体基板ＳＵＢの主面上（主面全面上）に、トレンチゲート電極ＴＧおよびシリコン膜ＳＦを覆うように、層間絶縁膜として絶縁膜ＩＬを形成する。
次に、図４４および図４５に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＩＬにコンタクトホールＣＴＳ，ＣＴＡ，ＣＴＣを形成する。コンタクトホールＣＴＳは、ＭＯＳＦＥＴ形成領域ＲＧ２（図４５）に形成され、コンタクトホールＣＴＡ，ＣＴＣは、ダイオード形成領域ＲＧ１（図４４）のシリコン膜ＳＦ上に形成される。コンタクトホールＣＴＡとコンタクトホールＣＴＣとは、同工程で形成することができる。コンタクトホールＣＴＳは、コンタクトホールＣＴＡ，ＣＴＣと同工程で形成しても、あるいは別々の工程で形成してもよい。
以降の工程は、本実施の形態２も、上記実施の形態１とほぼ同様である。すなわち、図４６および図４７に示されるように、コンタクトホールＣＴ（ＣＴＳ，ＣＴＡ，ＣＴＣ）内に、プラグＰＧ（ＰＧＳ，ＰＧＡ，ＰＧＣ）を上記実施の形態１と同様にして形成する。それから、図４８および図４９に示されるように、プラグＰＧ（ＰＧＳ，ＰＧＡ，ＰＧＣ）が埋め込まれた絶縁膜ＩＬ上に上記実施の形態１と同様にして配線Ｍ１（Ｍ１Ｓ，Ｍ１Ａ，Ｍ１Ｃ）を形成する。
本実施の形態２では、シリコン膜ＳＦに複数のｎ型シリコン領域ＮＳを形成するためのイオン注入工程を、ＭＯＳＦＥＴ形成領域ＲＧ２の半導体基板ＳＵＢにｎ＋型半導体領域ＮＲを形成するためのイオン注入工程と同工程としている。これにより、本実施の形態２の製造工程の場合は、イオン注入工程数を低減できるという利点を得られる。
一方、上記実施の形態１の場合は、シリコン膜ＳＦに複数のｎ型シリコン領域ＮＳを形成するためのイオン注入工程において、形成すべきｎ型シリコン領域ＮＳの厚さに応じて、イオン注入のエネルギーを調整することができる。このため、ｎ型シリコン領域ＮＳの底面の深さ位置を制御しやすい。従って、上記実施の形態１で説明したような、ｎ型シリコン領域ＮＳの底面の深さ位置がシリコン膜ＳＦの下面よりも浅い構造を、より的確に形成することができる。
（実施の形態３）
図５０および図５１は、本実施の形態３の半導体装置の要部平面図であり、図５２および図５３は、本実施の形態３の半導体装置の要部断面図である。図５０～図５３は、上記実施の形態１の上記図２～図５にそれぞれ対応するものである。図５０および図５１のＥ１－Ｅ１線の位置での断面図が、図５２にほぼ対応し、図５０および図５１のＥ２－Ｅ２線の位置での断面図が、図５３にほぼ対応している。
なお、本実施の形態３の半導体装置の構造は、ダイオードＤＤの構造以外は、上記実施の形態１の半導体装置ＣＰとほぼ同様である。このため、本実施の形態３では、ダイオードＤＤの構造について、上記実施の形態１との相違点を中心にして以下に説明する。
上記実施の形態１においては、ダイオードＤＤを構成するシリコン膜ＳＦは、ｐ型シリコン領域ＰＳと複数のｎ型シリコン領域ＮＳとを有しており、複数のｎ型シリコン領域ＮＳのそれぞれは、平面視においてｐ型シリコン領域ＰＳにより囲まれていた。
それに対して、本実施の形態３では、ダイオードＤＤを構成するシリコン膜ＳＦは、ｐ型シリコン領域ＰＳとｎ型シリコン領域ＮＳとを有しており、ｎ型シリコン領域ＮＳは、平面視においてｐ型シリコン領域ＰＳにより囲まれているが、シリコン膜ＳＦに形成されているｎ型シリコン領域ＮＳの数は１つである。
シリコン膜ＳＦ内に形成されたｎ型シリコン領域ＮＳの底面の深さ位置が、シリコン膜ＳＦの下面よりも浅い点は、本実施の形態３も、上記実施の形態１と同様である。このため、本実施の形態３においても、ｎ型シリコン領域ＮＳの厚さは、シリコン膜ＳＦの厚さよりも小さく、従って、ｎ型シリコン領域ＮＳは、シリコン膜ＳＦの厚さ方向において、シリコン膜ＳＦを貫通していない。このため、本実施の形態３においても、ｎ型シリコン領域ＮＳは、シリコン膜ＳＦの下面に露出しておらず、ｎ型シリコン領域ＮＳの底面の下には、ｐ型シリコン領域ＰＳが存在している。このため、本記実施の形態３においても、ｎ型シリコン領域ＮＳの側面および底面がｐ型シリコン領域ＰＳと接しており、ｎ型シリコン領域ＮＳの側面および底面にＰＮ接合が形成されている。
本実施の形態３において、シリコン膜ＳＦに形成されたｎ型シリコン領域ＮＳは、プラグＰＧＣを介して配線Ｍ１Ｃと電気的に接続されている。このため、シリコン膜ＳＦのｎ型シリコン領域ＮＳ上にはプラグＰＧＣが配置されているが、プラグＰＧＣの数は、１つ以上の任意の数とすることができる。図５１の場合は、シリコン膜ＳＦのｎ型シリコン領域ＮＳ上にプラグＰＧＣを２つ配置し、その２つのプラグＰＧＣを介してｎ型シリコン領域ＮＳと配線Ｍ１Ｃとを電気的に接続する場合が示されている。図５１の場合、プラグＰＧＣは、平面視において、Ｙ方向に長手方向を有する矩形状の平面形状を有しており、２つのプラグＰＧＣがＸ方向に離間して配置されている。
それ以外については、本実施の形態２の半導体装置の構成は、上記実施の形態１の半導体装置ＣＰとほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態３では、ｎ型シリコン領域ＮＳの側面だけでなく、ｎ型シリコン領域ＮＳの底面にも、ＰＮ接合が形成されている。このため、ｎ型シリコン領域ＮＳ１０の底面にはＰＮ接合が形成されていない上記検討例（図７および図８）に比べて、ｎ型シリコン領域ＮＳの底面にもＰＮ接合が形成される本実施の形態３（図５０～図５３）の方が、ダイオードＤＤを構成するＰＮ接合面の合計面積を大きくすることができる。言い換えると、シリコン膜ＳＦの平面寸法（平面積）を抑制しながら、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくすることができる。このため、ダイオードＤＤの動作抵抗を小さくすることができるので、ダイオードＤＤの発熱量を抑制することができる。従って、ダイオードＤＤの信頼性を向上させることができ、従って、ダイオードＤＤを備える半導体装置ＣＰの信頼性を向上させることができる。また、ダイオードＤＤを備える半導体装置ＣＰの性能を向上させることができる。また、半導体装置の小型化（小面積化）を図ることができる。
上記実施の形態１～３では、ダイオードＤＤを構成するＰＮ接合の合計面積を大きくする工夫を行っている。ダイオードＤＤを構成するＰＮ接合の合計面積を大きくする方法としては、２つの方法がある。第１の方法は、ｎ型シリコン領域ＮＳがｐ型シリコン領域ＰＳで平面視で囲まれることによりｎ型シリコン領域ＮＳの側面にＰＮ接合が形成されるようにするとともに、シリコン膜ＳＦに形成されるｎ型シリコン領域ＮＳの数を多くする（２つ以上にする）ことにより、ｎ型シリコン領域ＮＳの側面の合計数を多くし、それによって、ｎ型シリコン領域ＮＳの側面の合計面積を大きくすることである。第２の方法は、ｎ型シリコン領域ＮＳの底面の深さ位置をシリコン膜ＳＦの下面よりも浅くすることにより、ｎ型シリコン領域ＮＳの底面の下にｐ型シリコン領域ＰＳを存在させることで、ｎ型シリコン領域ＮＳの側面だけでなく、ｎ型シリコン領域ＮＳの底面にもＰＮ接合が形成されるようにすることである。本実施の形態３は、この第２の方法を適用し、上記実施の形態２は、第１の方法を適用し、上記実施の形態１は、第１の方法と第２の方法の両方を適用している。
このため、実施の形態１～３のうち、上記実施の形態１が、ダイオードＤＤを構成するＰＮ接合の合計面積を最も大きくすることができ、従って、ダイオードＤＤの動作抵抗を最も小さくすることができる。このため、ダイオードＤＤを備える半導体装置ＣＰの信頼性を向上させる上では、実施の形態１～３のうち、上記実施の形態１が、最も有利である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＴ，ＣＴＡ，ＣＴＣ，ＣＴＳ コンタクトホール
ＤＤ，ＤＤ１０ ダイオード
ＥＰ エピタキシャル層
ＧＦ ゲート絶縁膜
ＩＬ 絶縁膜
Ｍ１，Ｍ１Ａ，Ｍ１Ａ１０，Ｍ１Ｃ，Ｍ１Ｃ１０，Ｍ１Ｓ 配線
ＮＲ ｎ＋型半導体領域
ＮＳ，ＮＳ１０ ｎ型シリコン領域
ＯＰ１ 開口部
ＰＧ，ＰＧＡ，ＰＧＡ１０，ＰＧＣ，ＰＧＣ１０，ＰＧＳ プラグ
ＰＲ ｐ型半導体領域
ＰＳ，ＰＳ１０ ｐ型シリコン領域
ＲＧ１ ダイオード形成領域
ＲＧ２ ＭＯＳＦＥＴ形成領域
ＲＰ１，ＲＰ２ フォトレジストパターン
ＳＢ 基板本体
ＳＦ，ＳＦ１０ シリコン膜
ＳＵＢ 半導体基板
ＴＧ トレンチゲート電極
ＴＲ 溝
ＺＭ，ＺＭ１０ 絶縁膜

Claims (17)

  1. ダイオードを備える半導体装置であって、
    半導体基板と、
    前記半導体基板上に第１絶縁膜を介して形成された、前記ダイオード用のシリコン膜と、
    前記シリコン膜よりも上層に形成された、前記ダイオード用の第１電極および第２電極と、
    を有し、
    前記シリコン膜は、第１導電型の第１シリコン領域と、前記第１導電型とは反対の第２導電型の複数の第２シリコン領域と、を有し、
    前記複数の第２シリコン領域のそれぞれは、平面視において前記第１シリコン領域により囲まれており、
    前記第１シリコン領域は、前記第１電極と電気的に接続され、
    前記複数の第２シリコン領域は、前記第２電極と電気的に接続されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数の第２シリコン領域のそれぞれは、前記シリコン膜の上面に露出している、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記複数の第２シリコン領域のそれぞれの下には、前記第１シリコン領域が存在している、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１導電型はｐ型であり、
    前記第２導電型はｎ型であり、
    前記複数の第２シリコン領域のそれぞれの側面および底面に、ＰＮ接合が形成されている、半導体装置。
  5. 請求項２記載の半導体装置において、
    前記複数の第２シリコン領域のそれぞれは、前記シリコン膜の下面に露出している、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１導電型はｐ型であり、
    前記第２導電型はｎ型であり、
    前記複数の第２シリコン領域のそれぞれの側面に、ＰＮ接合が形成されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    平面視において、前記複数の第２シリコン領域は、それぞれ第１方向に延在し、かつ、前記第１方向と交差する第２方向に互いに離間して並んでいる、半導体装置。
  8. 請求項７記載の半導体装置において、
    平面視において、前記複数の第２シリコン領域は、それぞれ、前記第１方向を長手方向とする矩形状の平面形状を有する、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記複数の第２シリコン領域のそれぞれの平面形状の前記第１方向における長さは、２～４０μｍである、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１シリコン領域は、第１コンタクトプラグを介して前記第１電極と電気的に接続され、
    前記複数の第２シリコン領域は、複数の第２コンタクトプラグを介して、前記第２電極と電気的に接続されている、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記シリコン膜と前記第１および第２電極との間に形成された層間絶縁膜を更に有し、
    前記第１コンタクトプラグおよび複数の第２コンタクトプラグは、それぞれ、前記層間絶縁膜を貫通している、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１コンタクトプラグは、平面視において前記第１電極と重なり、かつ、平面視において前記第１シリコン領域と重なっており、
    前記複数の第２コンタクトプラグは、平面視において前記複数の第２シリコン領域とそれぞれ重なり、かつ、平面視において前記第２電極と重なっている、半導体装置。
  13. 請求項１記載の半導体装置において、
    前記第１導電型はｐ型であり、
    前記第２導電型はｎ型であり、
    前記第１シリコン領域と前記複数の第２シリコン領域との間に、ＰＮ接合が形成されている、半導体装置。
  14. 請求項１記載の半導体装置において、
    前記半導体基板の第１領域に形成された電界効果トランジスタを更に有し、
    前記シリコン膜は、前記半導体基板の第２領域上に前記第1絶縁膜を介して形成されている、半導体装置。
  15. 請求項１記載の半導体装置において、
    前記ダイオードは、温度検知用ダイオードである、半導体装置。
  16. ダイオードを備える半導体装置の製造方法であって、
    （ａ）半導体基板上に第１絶縁膜を介して前記ダイオード用の第１導電型のシリコン膜を形成する工程、
    （ｂ）前記シリコン膜を部分的に露出する開口部を有するマスク層を形成する工程、
    （ｃ）前記開口部から露出する前記シリコン膜に、前記第１導電型とは反対の第２導電型の不純物をイオン注入することにより、前記シリコン膜に前記第２導電型のシリコン領域を形成する工程、
    （ｄ）前記（ｃ）工程後に、前記マスク層の前記開口部内にコンタクトプラグを形成する工程、
    を有し、
    前記マスク層は、層間絶縁膜であり、
    前記（ｃ）工程で形成された前記シリコン領域の厚さは、前記シリコン膜の厚さよりも小さく、
    前記シリコン領域の側面および底面に、ＰＮ接合が形成される、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    （ｅ）前記半導体基板に電界効果トランジスタ用のトレンチゲート電極を形成する工程、
    （ｆ）前記半導体基板に前記電界効果トランジスタ用のソース領域をイオン注入により形成する工程、
    を更に有し、
    前記（ｃ）工程のイオン注入と、前記（ｆ）工程のイオン注入とは、同じイオン注入工程により行われる、半導体装置の製造方法。
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