JP2003243656A - 電流検出機能付ｍｏｓ型電界効果トランジスタ - Google Patents
電流検出機能付ｍｏｓ型電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
Abstract
(57)【要約】
【課題】 ＭＯＳ型電界効果トランジスタの大型化や，
電気的特性の不良化等を回避しながら，検出用単位セル
のトランジスタ容量が大きく，サージ耐量が高い電流検
出機能付きＭＯＳ電界トランジスタを提供すること。 【解決手段】 単位セルを複数有してなる電流検出機能
付ＭＯＳ型電界効果トランジスタ１において，ＭＯＳ型
トランジスタセルとしては，そのソースが主ソース電極
１１０と電気的に接続してある少なくとも１個の主単位
セル１０と，そのソースが検出用ソース電極２１０と電
気的に接続してある少なくとも１個の検出用単位セル２
０とがある。主単位セル１０及び検出用単位セル２０が
形成された半導体基体１００において，主単位セル１０
と検出用単位セル２０とが隣接する隣接隙間領域には，
半導体基体１００とは異なる導電型からなる層であっ
て，検出用ソース電極２１０と導電接続されているバリ
ア層１５０を有している。
電気的特性の不良化等を回避しながら，検出用単位セル
のトランジスタ容量が大きく，サージ耐量が高い電流検
出機能付きＭＯＳ電界トランジスタを提供すること。 【解決手段】 単位セルを複数有してなる電流検出機能
付ＭＯＳ型電界効果トランジスタ１において，ＭＯＳ型
トランジスタセルとしては，そのソースが主ソース電極
１１０と電気的に接続してある少なくとも１個の主単位
セル１０と，そのソースが検出用ソース電極２１０と電
気的に接続してある少なくとも１個の検出用単位セル２
０とがある。主単位セル１０及び検出用単位セル２０が
形成された半導体基体１００において，主単位セル１０
と検出用単位セル２０とが隣接する隣接隙間領域には，
半導体基体１００とは異なる導電型からなる層であっ
て，検出用ソース電極２１０と導電接続されているバリ
ア層１５０を有している。
Description
【０００１】
【技術分野】本発明は，電流検出機能を備えたＭＯＳ型
電界効果トランジスタに関する。
電界効果トランジスタに関する。
【０００２】
【従来技術】一般に，大電力スイッチングや大電力増幅
などに用いられるようなパワートランジスタにおいて，
定格値以上の過電流が流れると，接続されている負荷や
トランジスタ自体が破壊する危険性がある。そこで，こ
のような事態を未然に防止するため，上記パワートラン
ジスタに電流検出機能を付加する場合がある。単一ゲー
ト・マルチソース構造の電流検出機能付ＭＯＳ型電界効
果トランジスタ（以下，単にＭＯＳ型ＦＥＴという）等
が知られている。
などに用いられるようなパワートランジスタにおいて，
定格値以上の過電流が流れると，接続されている負荷や
トランジスタ自体が破壊する危険性がある。そこで，こ
のような事態を未然に防止するため，上記パワートラン
ジスタに電流検出機能を付加する場合がある。単一ゲー
ト・マルチソース構造の電流検出機能付ＭＯＳ型電界効
果トランジスタ（以下，単にＭＯＳ型ＦＥＴという）等
が知られている。
【０００３】図９に示すごとく，電流検出機能付ＭＯＳ
型ＦＥＴ９１には，ＭＯＳ型トランジスタセルとして，
負荷電流にほぼ等しい主電流Ｉoを流す１個以上の主単
位セル９１０と，電流検出用の１個以上の検出用単位セ
ル９２０とが配置されている。そして，各主単位セル９
１０及び各検出用単位セル９２０は，単一のゲート端子
９１３及びドレイン端子９１２にそれぞれ電気的に接続
されている。
型ＦＥＴ９１には，ＭＯＳ型トランジスタセルとして，
負荷電流にほぼ等しい主電流Ｉoを流す１個以上の主単
位セル９１０と，電流検出用の１個以上の検出用単位セ
ル９２０とが配置されている。そして，各主単位セル９
１０及び各検出用単位セル９２０は，単一のゲート端子
９１３及びドレイン端子９１２にそれぞれ電気的に接続
されている。
【０００４】ここで，上記主単位セル９１０及び上記検
出用セル９２０は，同様の電気的特性を有するように形
成するのが一般的である。また，ソースについては，主
単位セル９１０と検出用単位セル９２０とで，その接続
が異なる。各主単位セル９１０のソースは，主ソース端
子９１１に並列に接続されており，各検出用単位セル９
２０のソースは，検出用ソース端子９２１に並列に接続
されている。
出用セル９２０は，同様の電気的特性を有するように形
成するのが一般的である。また，ソースについては，主
単位セル９１０と検出用単位セル９２０とで，その接続
が異なる。各主単位セル９１０のソースは，主ソース端
子９１１に並列に接続されており，各検出用単位セル９
２０のソースは，検出用ソース端子９２１に並列に接続
されている。
【０００５】ここで，上記ＭＯＳ型ＦＥＴ９１による電
流検出方法について，簡単に説明する。上記主単位セル
９１０と上記検出用単位セル９２０とのセル数の比がｍ
／ｎであるとすると，主ソース端子９１１を流れる主電
流Ｉoと，検出用ソース端子９２１を流れる検出電流Ｉe
との比は，理論的には，上記セル数比ｍ／ｎに一致する
こととなる。
流検出方法について，簡単に説明する。上記主単位セル
９１０と上記検出用単位セル９２０とのセル数の比がｍ
／ｎであるとすると，主ソース端子９１１を流れる主電
流Ｉoと，検出用ソース端子９２１を流れる検出電流Ｉe
との比は，理論的には，上記セル数比ｍ／ｎに一致する
こととなる。
【０００６】したがって，検出用ソース端子９２１を流
れる検出電流Ｉeを測定することにより，主電流Ｉoが検
出できることとなる。具体的には，検出用ソース端子９
２１と主ソース端子９１１とを，抵抗値Ｒeである検出
抵抗９３０により接続する。そして，該検出抵抗９３０
の両端に生じる電位差Ｖeから導出される電流Ｉeに基づ
いて，主電流Ｉoが検出される。
れる検出電流Ｉeを測定することにより，主電流Ｉoが検
出できることとなる。具体的には，検出用ソース端子９
２１と主ソース端子９１１とを，抵抗値Ｒeである検出
抵抗９３０により接続する。そして，該検出抵抗９３０
の両端に生じる電位差Ｖeから導出される電流Ｉeに基づ
いて，主電流Ｉoが検出される。
【０００７】しかしながら，実際には，半導体基体内部
において，主単位セル９１０のソースと，検出用単位セ
ル９２０のソースとの間で電流リークを生じるため，電
流Ｉeを精度良く計測することができないという問題が
ある。このような問題に対して，主単位セルと検出用単
位セルとの間には，上記半導体基体の導電型とは異なる
導電型のストッパ層を形成してなるＭＯＳ型電界効果ト
ランジスタ（特許第２８７６６９４号公報）が提案され
ている。
において，主単位セル９１０のソースと，検出用単位セ
ル９２０のソースとの間で電流リークを生じるため，電
流Ｉeを精度良く計測することができないという問題が
ある。このような問題に対して，主単位セルと検出用単
位セルとの間には，上記半導体基体の導電型とは異なる
導電型のストッパ層を形成してなるＭＯＳ型電界効果ト
ランジスタ（特許第２８７６６９４号公報）が提案され
ている。
【０００８】上記ＭＯＳ型電界効果トランジスタにおい
ては，上記のごとく，ストッパ層を配設することによ
り，主単位セルのソースと，検出用単位セルのソースと
の間の内部抵抗が大きく設定される。そうすると，半導
体基体内部での電流のリークが抑制されて，検出用単位
セルのソースを流れる電流のうち，ほとんど全てが検出
抵抗９３０に流れることとなる。そのため，該検出抵抗
９３０を流れる検出電流Ｉeに基づいて，主電流Ｉoは，
精度良く検出されることとなる。
ては，上記のごとく，ストッパ層を配設することによ
り，主単位セルのソースと，検出用単位セルのソースと
の間の内部抵抗が大きく設定される。そうすると，半導
体基体内部での電流のリークが抑制されて，検出用単位
セルのソースを流れる電流のうち，ほとんど全てが検出
抵抗９３０に流れることとなる。そのため，該検出抵抗
９３０を流れる検出電流Ｉeに基づいて，主電流Ｉoは，
精度良く検出されることとなる。
【０００９】
【解決しようとする課題】しかしながら，提案された上
記ＭＯＳ型電界効果トランジスタにおいては，次のよう
な問題が残されている。すなわち，検出用単位セルは，
ＭＯＳ型電界効果トランジスタの電気的効率の低下を招
くので，主単位セルに比べて少数に設定してあるのが一
般的である。そのため，検出用ソース端子につながるト
ランジスタ容量は小さくなる傾向にある。
記ＭＯＳ型電界効果トランジスタにおいては，次のよう
な問題が残されている。すなわち，検出用単位セルは，
ＭＯＳ型電界効果トランジスタの電気的効率の低下を招
くので，主単位セルに比べて少数に設定してあるのが一
般的である。そのため，検出用ソース端子につながるト
ランジスタ容量は小さくなる傾向にある。
【００１０】回路基板等に実装される前の上記ＭＯＳ型
電界効果トランジスタにおいて，主ソース端子と検出用
ソース端子との間に検出抵抗が接続されてないとき，上
記トランジスタ容量が小さいことが，特に問題となる。
この場合には，検出用ソース端子等に発生した静電気等
により，上記検出用単位セルが破壊する危険性がある。
検出用単位セルのセル面積を拡大したり，セル数を増や
せば，上記トランジスタ容量を大きくすることができる
が，ＭＯＳ型電界効果トランジスタの大型化を誘発す
る。また，サイズを維持しながら，検出用単位セルのセ
ル数を増やしていくと，主単位セル等他の領域を圧迫す
ることとなり，ＭＯＳ型電界効果トランジスタの電気的
効率の低下を招来するおそれがある。
電界効果トランジスタにおいて，主ソース端子と検出用
ソース端子との間に検出抵抗が接続されてないとき，上
記トランジスタ容量が小さいことが，特に問題となる。
この場合には，検出用ソース端子等に発生した静電気等
により，上記検出用単位セルが破壊する危険性がある。
検出用単位セルのセル面積を拡大したり，セル数を増や
せば，上記トランジスタ容量を大きくすることができる
が，ＭＯＳ型電界効果トランジスタの大型化を誘発す
る。また，サイズを維持しながら，検出用単位セルのセ
ル数を増やしていくと，主単位セル等他の領域を圧迫す
ることとなり，ＭＯＳ型電界効果トランジスタの電気的
効率の低下を招来するおそれがある。
【００１１】本発明は，かかる従来の問題点に鑑みてな
されたもので，大型化及び電気的効率の低下等を回避し
ながら，検出用単位セルのトランジスタ容量が大きく，
サージ耐量が高い電流検出機能付きＭＯＳ型電界効果ト
ランジスタを提供しようとするものである。
されたもので，大型化及び電気的効率の低下等を回避し
ながら，検出用単位セルのトランジスタ容量が大きく，
サージ耐量が高い電流検出機能付きＭＯＳ型電界効果ト
ランジスタを提供しようとするものである。
【００１２】
【課題の解決手段】第１の発明は，半導体基体表面にゲ
ート絶縁膜を介して配設されたゲート電極に印加する電
圧に応じて，主ソース電極とドレイン電極との間の電流
を制御するＭＯＳ型電界効果トランジスタセルよりなる
主単位セルと，検出用ソース電極とドレイン電極との間
の電流値を検出するためのＭＯＳ型電界効果トランジス
タセルよりなる検出用単位セルとを有しており，上記主
単位セルと上記検出用単位セルとの間には，上記半導体
基体の導電型とは異なる導電型からなるバリア層が形成
されており，かつ，該バリア層は上記検出用ソース電極
と導電接続されていることを特徴とするＭＯＳ型電界効
果トランジスタにある（請求項１）。
ート絶縁膜を介して配設されたゲート電極に印加する電
圧に応じて，主ソース電極とドレイン電極との間の電流
を制御するＭＯＳ型電界効果トランジスタセルよりなる
主単位セルと，検出用ソース電極とドレイン電極との間
の電流値を検出するためのＭＯＳ型電界効果トランジス
タセルよりなる検出用単位セルとを有しており，上記主
単位セルと上記検出用単位セルとの間には，上記半導体
基体の導電型とは異なる導電型からなるバリア層が形成
されており，かつ，該バリア層は上記検出用ソース電極
と導電接続されていることを特徴とするＭＯＳ型電界効
果トランジスタにある（請求項１）。
【００１３】上記本発明におけるＭＯＳ型電界効果トラ
ンジスタは，上記主単位セルと上記検出用単位セルとの
間に，上記半導体基体の導電型とは異なる導電型のバリ
ア層を有している。そして，該バリア層は，上記検出用
ソース電極と電気的に接続してある。そのため，上記バ
リア層と上記半導体基体との接触により，上記検出用単
位セルのソース−ドレイン間に，寄生ＰＮ接合ダイオー
ドが形成されることとなる。該寄生ＰＮ接合ダイオード
は，そのＰＮ接合部の空乏層容量を有するコンデンサー
として機能し得るものである。そして，該寄生ＰＮ接合
ダイオードが，コンデンサーとして作用することによ
り，上記検出用単位セルのトランジスタ容量が大きくな
る。
ンジスタは，上記主単位セルと上記検出用単位セルとの
間に，上記半導体基体の導電型とは異なる導電型のバリ
ア層を有している。そして，該バリア層は，上記検出用
ソース電極と電気的に接続してある。そのため，上記バ
リア層と上記半導体基体との接触により，上記検出用単
位セルのソース−ドレイン間に，寄生ＰＮ接合ダイオー
ドが形成されることとなる。該寄生ＰＮ接合ダイオード
は，そのＰＮ接合部の空乏層容量を有するコンデンサー
として機能し得るものである。そして，該寄生ＰＮ接合
ダイオードが，コンデンサーとして作用することによ
り，上記検出用単位セルのトランジスタ容量が大きくな
る。
【００１４】このように，上記本発明によれば，検出用
単位セルのセル面積の拡大や，セル数の増加等すること
なく，検出用単位セルのトランジスタ容量を大きくする
ことができる。それ故，ＭＯＳ型電界効果トランジスタ
の大型化や，電気的効率の低下等を回避しながら，検出
用単位セルのサージ耐量を高めて，壊れにくいＭＯＳ型
電界効果トランジスタを実現することができる。
単位セルのセル面積の拡大や，セル数の増加等すること
なく，検出用単位セルのトランジスタ容量を大きくする
ことができる。それ故，ＭＯＳ型電界効果トランジスタ
の大型化や，電気的効率の低下等を回避しながら，検出
用単位セルのサージ耐量を高めて，壊れにくいＭＯＳ型
電界効果トランジスタを実現することができる。
【００１５】
【発明の実施の形態】上記本発明における好ましい形態
について説明する。上記バリア層は，上記ゲート絶縁膜
を介して，上記ゲート電極の少なくとも一部と対峙して
いることが好ましい（請求項２）。この場合には，上記
検出用ソース電極と上記ゲート電極とを，その隙間にあ
る上記ゲート絶縁膜を介して対峙させることにより，上
記検出用単位セルのゲート−ソース間に，寄生コンデン
サを形成することができる。そして，該寄生コンデンサ
の容量により，上記検出用単位セルのトランジスタ容量
が，さらに大きなものとなる。
について説明する。上記バリア層は，上記ゲート絶縁膜
を介して，上記ゲート電極の少なくとも一部と対峙して
いることが好ましい（請求項２）。この場合には，上記
検出用ソース電極と上記ゲート電極とを，その隙間にあ
る上記ゲート絶縁膜を介して対峙させることにより，上
記検出用単位セルのゲート−ソース間に，寄生コンデン
サを形成することができる。そして，該寄生コンデンサ
の容量により，上記検出用単位セルのトランジスタ容量
が，さらに大きなものとなる。
【００１６】また，上記検出用ソース電極は，上記半導
体基体上に形成してあると共に外部配線を接続するため
のセンスパッド部を有しており，該センスパッド部に対
峙する領域の少なくとも一部を含むように，上記バリア
層が形成されていることが好ましい（請求項３）。
体基体上に形成してあると共に外部配線を接続するため
のセンスパッド部を有しており，該センスパッド部に対
峙する領域の少なくとも一部を含むように，上記バリア
層が形成されていることが好ましい（請求項３）。
【００１７】この場合には，上記センスパッドを配置す
るエリアを有効に活用して，無駄なく，上記バリア層の
面積を拡大することができる。そのため，上記ＭＯＳ型
電界効果トランジスタの大型化や，電気的効率の低下等
を回避しながら，上記検出用単位セルのトランジスタ容
量を，さらに大きくすることができる。
るエリアを有効に活用して，無駄なく，上記バリア層の
面積を拡大することができる。そのため，上記ＭＯＳ型
電界効果トランジスタの大型化や，電気的効率の低下等
を回避しながら，上記検出用単位セルのトランジスタ容
量を，さらに大きくすることができる。
【００１８】また，上記センスパッドには，通常，配線
用ワイヤがボンディングされる。そのため，その大きさ
は，上記検出用単位セルのセルサイズと比べて，非常に
大きいものである。それ故，上記センスパッド下には，
上記検出用単位セルのセルサイズと比べて十分に大きい
バリア層を配設することができる。したがって，上記検
出用単位セルのトランジスタ容量を，さらに大きくする
ことができる。
用ワイヤがボンディングされる。そのため，その大きさ
は，上記検出用単位セルのセルサイズと比べて，非常に
大きいものである。それ故，上記センスパッド下には，
上記検出用単位セルのセルサイズと比べて十分に大きい
バリア層を配設することができる。したがって，上記検
出用単位セルのトランジスタ容量を，さらに大きくする
ことができる。
【００１９】
【実施例】（実施例１）本発明の実施例にかかる電流検
出機能付きのＮチャネルＭＯＳ型電界効果トランジスタ
（以下，単にＭＯＳ型ＦＥＴという）について，図１〜
図８を用いて説明する。本例のＭＯＳ型ＦＥＴ１は，図
４に示すごとく，主単位セル１０と検出用単位セル２０
とを有するものである。
出機能付きのＮチャネルＭＯＳ型電界効果トランジスタ
（以下，単にＭＯＳ型ＦＥＴという）について，図１〜
図８を用いて説明する。本例のＭＯＳ型ＦＥＴ１は，図
４に示すごとく，主単位セル１０と検出用単位セル２０
とを有するものである。
【００２０】上記主単位セル１０は，半導体基体１００
表面にゲート絶縁膜１２１を介して配設されたゲート電
極１２０に印加する電圧に応じて，主ソース電極１１０
とドレイン電極１０３との間の電流を制御するＭＯＳ型
電界効果トランジスタセルよりなるものである。そし
て，上記検出用単位セル２０は，半導体基体１００表面
にゲート絶縁膜１２１を介して配設されたゲート電極１
２０に印加する電圧に応じて，検出用ソース電極２１０
とドレイン電極１０３との間の電流値を検出するための
ＭＯＳ型電界効果トランジスタセルよりなるものであ
る。
表面にゲート絶縁膜１２１を介して配設されたゲート電
極１２０に印加する電圧に応じて，主ソース電極１１０
とドレイン電極１０３との間の電流を制御するＭＯＳ型
電界効果トランジスタセルよりなるものである。そし
て，上記検出用単位セル２０は，半導体基体１００表面
にゲート絶縁膜１２１を介して配設されたゲート電極１
２０に印加する電圧に応じて，検出用ソース電極２１０
とドレイン電極１０３との間の電流値を検出するための
ＭＯＳ型電界効果トランジスタセルよりなるものであ
る。
【００２１】ここで，上記主単位セル１０と上記検出用
単位セル２０との間には，上記半導体基体１００の導電
型とは異なる導電型からなるバリア層１５０が形成され
ており，かつ，該バリア層１５０は上記検出用ソース電
極２１０と導電接続されている。以下，この内容につい
て，詳しく説明する。
単位セル２０との間には，上記半導体基体１００の導電
型とは異なる導電型からなるバリア層１５０が形成され
ており，かつ，該バリア層１５０は上記検出用ソース電
極２１０と導電接続されている。以下，この内容につい
て，詳しく説明する。
【００２２】本例のＭＯＳ型ＦＥＴ１は，図１に示すご
く，回路構成を有するものである。上記ＭＯＳ型ＦＥＴ
１は，主電流Ｉoを流す１００００個の主単位セル１０
と，検出電流Ｉeが流れる１０個の検出用単位セル２０
とを有している。そして，主単位セル１０と検出用単位
セル２０とは，ゲート及びドレインが単一化されてい
る。そして，全てのＭＯＳ型トランジスタセルのゲート
及びドレインは，それぞれゲート端子１３及びドレイン
端子１２に，並列に接続されている。
く，回路構成を有するものである。上記ＭＯＳ型ＦＥＴ
１は，主電流Ｉoを流す１００００個の主単位セル１０
と，検出電流Ｉeが流れる１０個の検出用単位セル２０
とを有している。そして，主単位セル１０と検出用単位
セル２０とは，ゲート及びドレインが単一化されてい
る。そして，全てのＭＯＳ型トランジスタセルのゲート
及びドレインは，それぞれゲート端子１３及びドレイン
端子１２に，並列に接続されている。
【００２３】一方，検出用単位セル２０のソースについ
ては，主単位セル１０のソースから独立したものとして
ある。そして，各主単位セル１０のソースは，主ソース
端子１１に電気的に接続され，各検出用単位セル２０の
ソースは，検出用ソース端子２１に電気的に接続されて
いる。
ては，主単位セル１０のソースから独立したものとして
ある。そして，各主単位セル１０のソースは，主ソース
端子１１に電気的に接続され，各検出用単位セル２０の
ソースは，検出用ソース端子２１に電気的に接続されて
いる。
【００２４】また，上記ＭＯＳ型ＦＥＴ１は，図２に示
すごとく，半導体基体１００上に，主単位セル１０と検
出用単位セル２０とを有していると共に，配線用ワイヤ
等を接続するためワイヤボンディング用のパッドを有し
ている。ソースパッド２は，図１に示すごとく，上記主
ソース端子１１として機能するパッドである。センスパ
ッド３は，上記検出用ソース端子２１として機能するパ
ッドである。そして，ゲートパッド４及び図示しないド
レインパッドは，それぞれ，ゲート端子１３及びドレイ
ン端子１２として機能するパッドである。なお，上記セ
ンスパッド３は，ワイヤを接続するスペースを確保する
ため，およそ５００μｍ角程度の大きなものとしてあ
る。およそ１０μｍ角程度である各ＭＯＳ型トランジス
タセルと比べて，非常に大きい。
すごとく，半導体基体１００上に，主単位セル１０と検
出用単位セル２０とを有していると共に，配線用ワイヤ
等を接続するためワイヤボンディング用のパッドを有し
ている。ソースパッド２は，図１に示すごとく，上記主
ソース端子１１として機能するパッドである。センスパ
ッド３は，上記検出用ソース端子２１として機能するパ
ッドである。そして，ゲートパッド４及び図示しないド
レインパッドは，それぞれ，ゲート端子１３及びドレイ
ン端子１２として機能するパッドである。なお，上記セ
ンスパッド３は，ワイヤを接続するスペースを確保する
ため，およそ５００μｍ角程度の大きなものとしてあ
る。およそ１０μｍ角程度である各ＭＯＳ型トランジス
タセルと比べて，非常に大きい。
【００２５】上記ＭＯＳ型ＦＥＴ１においては，センス
パッド３の周辺，すなわち図２の点線Ａで指示する部分
に，検出用単位セル２０を配置してある。この点線Ａで
囲まれた部分は，図３のごとく，拡大して表される。な
お，図３においては，半導体基体１００の表面における
バリア層１５０，検出用単位セル２０及び主単位セル１
０の配置を実線で示すと共に，センスパッド３が配置さ
れる位置を破線で示してある。
パッド３の周辺，すなわち図２の点線Ａで指示する部分
に，検出用単位セル２０を配置してある。この点線Ａで
囲まれた部分は，図３のごとく，拡大して表される。な
お，図３においては，半導体基体１００の表面における
バリア層１５０，検出用単位セル２０及び主単位セル１
０の配置を実線で示すと共に，センスパッド３が配置さ
れる位置を破線で示してある。
【００２６】センスパッド３の近傍に検出用単位セル２
０を配置すると共に，該検出用単位セルを取り囲むよう
に，バリア層１５０が配置されている。このようにし
て，主単位セル１０のソースと検出用単位セル２０のソ
ースとの間における，半導体基体１００の内部抵抗値
を，十分に大きなものとしてある。そして，上記バリア
層１５０は，センスパッド３領域を含む大きなエリアを
占有し，検出用単位セルのセル面積と比較して，面積が
大きいものである。
０を配置すると共に，該検出用単位セルを取り囲むよう
に，バリア層１５０が配置されている。このようにし
て，主単位セル１０のソースと検出用単位セル２０のソ
ースとの間における，半導体基体１００の内部抵抗値
を，十分に大きなものとしてある。そして，上記バリア
層１５０は，センスパッド３領域を含む大きなエリアを
占有し，検出用単位セルのセル面積と比較して，面積が
大きいものである。
【００２７】次に，図４に示すごとく，Ｂ−Ｂ断面の断
面構造を示しながら，本例のＮチャネルＭＯＳ型ＦＥＴ
１を説明する。該ＭＯＳ型ＦＥＴ１を構成するＭＯＳ型
トランジスタセルは，ｎ＋基板１０１上に，エピタキシ
ャル成長によるｎ−エピタキシャル層１０２を積層して
作製した半導体基体１００上に形成したものである。こ
こでは，ｎ＋型基板１０１を，主単位セル１０及び検出
用単位セル２０に共通のドレインとしている。そして，
ｎ＋型基板１０１の表面であって，上記ｎ−エピタキシ
ャル層１０２が積層されていない側には，ドレイン電極
１０３が導電接合されている。そして，該ドレイン電極
１０３は，ドレイン端子１２として機能する。
面構造を示しながら，本例のＮチャネルＭＯＳ型ＦＥＴ
１を説明する。該ＭＯＳ型ＦＥＴ１を構成するＭＯＳ型
トランジスタセルは，ｎ＋基板１０１上に，エピタキシ
ャル成長によるｎ−エピタキシャル層１０２を積層して
作製した半導体基体１００上に形成したものである。こ
こでは，ｎ＋型基板１０１を，主単位セル１０及び検出
用単位セル２０に共通のドレインとしている。そして，
ｎ＋型基板１０１の表面であって，上記ｎ−エピタキシ
ャル層１０２が積層されていない側には，ドレイン電極
１０３が導電接合されている。そして，該ドレイン電極
１０３は，ドレイン端子１２として機能する。
【００２８】上記，ｎ−エピタキシャル層１０２の表面
には，イオン注入した硼素を拡散させて形成したＰ型チ
ャネル領域１４０及びバリア層１５０が形成されてい
る。ここで，Ｐ型チャネル領域１４０は，主単位セル１
０及び検出用単位セル２０を構成するものである。この
Ｐ型チャネル領域１４０は，図４に示すごとく，２重拡
散により，深いＰ型層１４１と浅いＰ型層１４２とを組
み合わせて形成したものである。
には，イオン注入した硼素を拡散させて形成したＰ型チ
ャネル領域１４０及びバリア層１５０が形成されてい
る。ここで，Ｐ型チャネル領域１４０は，主単位セル１
０及び検出用単位セル２０を構成するものである。この
Ｐ型チャネル領域１４０は，図４に示すごとく，２重拡
散により，深いＰ型層１４１と浅いＰ型層１４２とを組
み合わせて形成したものである。
【００２９】また，バリア層１５０は，Ｐ型からなる層
であって，主単位セル１０と検出用単位セル２０との間
に形成されている。該バリア層１５０は，図３，図４に
示すごとく，上記センスパッド３に対峙する領域を含む
ように形成してある。このように，センスパッド３に覆
われた領域を活用すれば，ＭＯＳ型ＦＥＴ１を構成する
ＭＯＳ型トランジスタセルを圧迫することなく，バリア
層１５０の面積を広くすることができる。
であって，主単位セル１０と検出用単位セル２０との間
に形成されている。該バリア層１５０は，図３，図４に
示すごとく，上記センスパッド３に対峙する領域を含む
ように形成してある。このように，センスパッド３に覆
われた領域を活用すれば，ＭＯＳ型ＦＥＴ１を構成する
ＭＯＳ型トランジスタセルを圧迫することなく，バリア
層１５０の面積を広くすることができる。
【００３０】そして，各Ｐ型チャネル領域１４０には，
ｎ＋型ソース領域１６０を形成してある。該ｎ＋型ソー
ス領域１６０は，フォトリソグラフィーによるシリコン
酸化膜のマスクを利用して，半導体基体１００上の所定
の位置にヒ素をイオン注入して形成したものである。該
ｎ＋型ソース領域１６０が，主単位セル１０又は検出用
単位セル２０のソースとして作用する。
ｎ＋型ソース領域１６０を形成してある。該ｎ＋型ソー
ス領域１６０は，フォトリソグラフィーによるシリコン
酸化膜のマスクを利用して，半導体基体１００上の所定
の位置にヒ素をイオン注入して形成したものである。該
ｎ＋型ソース領域１６０が，主単位セル１０又は検出用
単位セル２０のソースとして作用する。
【００３１】さらに，半導体基体１００の表面，かつ，
Ｐ型チャネル領域１４０の外縁付近であって，ｎ＋型ソ
ース領域１６０とｎ−エピタキシャル層１０２とにより
挟まれた領域は，ゲート酸化膜１２１を介して，ゲート
電極１２０と対峙している。該ゲート電極１２０は，Ｃ
ＶＤ法により堆積させた多結晶シリコンに，ヒ素をイオ
ン注入して導電性を与えたものである。そして，ゲート
酸化膜１２１及びゲート電極１２０は，さらにＰＳＧ
（Phospho Silicate Glass）からなる絶縁膜１２２によ
り被覆してある。そして，すべてのゲート電極１２０
は，図示しないコンタクトホールを介して，Ａｌ−Ｓｉ
からなる配線により，図２に示すごとく，ゲート端子１
３として機能するゲートパッド４に並列に接続されてい
る。
Ｐ型チャネル領域１４０の外縁付近であって，ｎ＋型ソ
ース領域１６０とｎ−エピタキシャル層１０２とにより
挟まれた領域は，ゲート酸化膜１２１を介して，ゲート
電極１２０と対峙している。該ゲート電極１２０は，Ｃ
ＶＤ法により堆積させた多結晶シリコンに，ヒ素をイオ
ン注入して導電性を与えたものである。そして，ゲート
酸化膜１２１及びゲート電極１２０は，さらにＰＳＧ
（Phospho Silicate Glass）からなる絶縁膜１２２によ
り被覆してある。そして，すべてのゲート電極１２０
は，図示しないコンタクトホールを介して，Ａｌ−Ｓｉ
からなる配線により，図２に示すごとく，ゲート端子１
３として機能するゲートパッド４に並列に接続されてい
る。
【００３２】そしてさらに，図４に示すごとく，半導体
基体１００の表面であって，ゲート電極１２０を被覆す
る絶縁膜１２２を配置していない部分に，最終的に主ソ
ース電極１１０及び検出用ソース電極２１０となるＡｌ
−Ｓｉを蒸着して，Ｐ型チャネル領域１４０内に形成し
たｎ＋型ソース領域１６０に電気的に接続されると共
に，ゲート電極１２０とは絶縁された電極を形成する。
その後，フォトリソグラフィーによりパターンニングし
て，主単位セル１０のｎ＋型ソース領域１６０と電気的
に接続された主ソース電極１１０と，検出用単位セル２
０のｎ＋型ソース領域１６０と電気的に接続された検出
用ソース電極２１０とに分割する。
基体１００の表面であって，ゲート電極１２０を被覆す
る絶縁膜１２２を配置していない部分に，最終的に主ソ
ース電極１１０及び検出用ソース電極２１０となるＡｌ
−Ｓｉを蒸着して，Ｐ型チャネル領域１４０内に形成し
たｎ＋型ソース領域１６０に電気的に接続されると共
に，ゲート電極１２０とは絶縁された電極を形成する。
その後，フォトリソグラフィーによりパターンニングし
て，主単位セル１０のｎ＋型ソース領域１６０と電気的
に接続された主ソース電極１１０と，検出用単位セル２
０のｎ＋型ソース領域１６０と電気的に接続された検出
用ソース電極２１０とに分割する。
【００３３】ここで，本例のＭＯＳ型ＦＥＴ１において
は，上記バリア層１５０の一部が，上記ゲート電極１２
０を被覆する絶縁膜１２２から露出するようにしてあ
る。そのため，バリア層１５０の表面にも検出用ソース
電極２１０となるＡｌ−Ｓｉが蒸着され，バリア層１５
０は検出用ソース電極２１０と電気的に接続されること
となる。
は，上記バリア層１５０の一部が，上記ゲート電極１２
０を被覆する絶縁膜１２２から露出するようにしてあ
る。そのため，バリア層１５０の表面にも検出用ソース
電極２１０となるＡｌ−Ｓｉが蒸着され，バリア層１５
０は検出用ソース電極２１０と電気的に接続されること
となる。
【００３４】このように，上記主ソース電極１１０と上
記検出用ソース電極２１０とが電気的に導通した構造を
得ることにより，図５に示す検出用単位セル２０のソー
ス−ドレイン間の寄生ＰＮ接合ダイオード２１５を大き
く形成することができる。また，上記センスパッド３に
対峙する領域を含むように形成してあるバリア層１５０
の面積は，検出用単位セル２０の面積に比べて，非常に
大きいものである。
記検出用ソース電極２１０とが電気的に導通した構造を
得ることにより，図５に示す検出用単位セル２０のソー
ス−ドレイン間の寄生ＰＮ接合ダイオード２１５を大き
く形成することができる。また，上記センスパッド３に
対峙する領域を含むように形成してあるバリア層１５０
の面積は，検出用単位セル２０の面積に比べて，非常に
大きいものである。
【００３５】それ故，上記寄生ＰＮ接合ダイオード２１
５のＰＮ接合部の空乏層容量は，非常に大きなものとな
る。そして，該寄生ＰＮ接合ダイオード２１５が，大き
な空乏層容量を有するコンデンサとして作用する。
５のＰＮ接合部の空乏層容量は，非常に大きなものとな
る。そして，該寄生ＰＮ接合ダイオード２１５が，大き
な空乏層容量を有するコンデンサとして作用する。
【００３６】また，上記主ソース電極１１０及び上記検
出用ソース電極２１０は，さらに，ソース絶縁層１１９
によって被覆してある。そして，主ソース電極１１０及
び検出用ソース電極２１０の表面のうち，ソース絶縁層
１１９に被覆されずに外部に露出する露出面が，図２に
示すごとく，上記ソースパッド２及び上記センスパッド
３をなしている。
出用ソース電極２１０は，さらに，ソース絶縁層１１９
によって被覆してある。そして，主ソース電極１１０及
び検出用ソース電極２１０の表面のうち，ソース絶縁層
１１９に被覆されずに外部に露出する露出面が，図２に
示すごとく，上記ソースパッド２及び上記センスパッド
３をなしている。
【００３７】上記ＭＯＳ型ＦＥＴ１を用いて，主電流Ｉ
oを検出するに当たっては，図２，図６に示すごとく，
ソースパッド２とセンスパッド３とを，抵抗値Ｒeの検
出抵抗３０により電気的に接続する。そして，検出抵抗
３０の両端に生じる電位差Ｖeを用いて，全ての検出用
単位セル２０を流れる電流の総和である電流Ｉeが，Ｖe
／Ｒeとして検出されることとなる。
oを検出するに当たっては，図２，図６に示すごとく，
ソースパッド２とセンスパッド３とを，抵抗値Ｒeの検
出抵抗３０により電気的に接続する。そして，検出抵抗
３０の両端に生じる電位差Ｖeを用いて，全ての検出用
単位セル２０を流れる電流の総和である電流Ｉeが，Ｖe
／Ｒeとして検出されることとなる。
【００３８】また，図４に示すごとく，検出用単位セル
２０のｎ＋型ソース領域１６０と，主単位セル１０のｎ
＋型ソース領域１６０との間には，バリア層１５０が配
置されている。そのため，その間の半導体基体１００の
内部抵抗は，検出抵抗３０の抵抗値Ｒeと比べて，非常
に大きいものとなっている。
２０のｎ＋型ソース領域１６０と，主単位セル１０のｎ
＋型ソース領域１６０との間には，バリア層１５０が配
置されている。そのため，その間の半導体基体１００の
内部抵抗は，検出抵抗３０の抵抗値Ｒeと比べて，非常
に大きいものとなっている。
【００３９】そのため，検出用単位セル２０のｎ＋型ソ
ース領域１６０と，主単位セル１０のｎ＋型ソース領域
１６０との間における電流リークが有効に抑制されるこ
ととなる。したがって，本例のＭＯＳ型ＦＥＴ１によれ
ば，上記電流Ｉeを，精度良く測定することができる。
また，上記寄生ＰＮ接合ダイオード２１５には，逆バイ
アスが印加されることとなる。そのため，検出用ソース
端子を流れる電流Ｉeが，影響を受けるおそれは少な
い。
ース領域１６０と，主単位セル１０のｎ＋型ソース領域
１６０との間における電流リークが有効に抑制されるこ
ととなる。したがって，本例のＭＯＳ型ＦＥＴ１によれ
ば，上記電流Ｉeを，精度良く測定することができる。
また，上記寄生ＰＮ接合ダイオード２１５には，逆バイ
アスが印加されることとなる。そのため，検出用ソース
端子を流れる電流Ｉeが，影響を受けるおそれは少な
い。
【００４０】一方，主単位セル１０と検出用単位セル２
０とは，その電気的特性が略同一であり，そのセル数比
は，本例では１０００である。そこで，主単位セル１０
の主ソース端子１１を流れる主電流Ｉoとして，電流Ｉe
のおよそ１，０００倍に当たる電流値が検出されること
となる。
０とは，その電気的特性が略同一であり，そのセル数比
は，本例では１０００である。そこで，主単位セル１０
の主ソース端子１１を流れる主電流Ｉoとして，電流Ｉe
のおよそ１，０００倍に当たる電流値が検出されること
となる。
【００４１】以上のごとく，本例によるＭＯＳ型ＦＥＴ
１によれば，主単位セル１０と検出用単位セル２０との
間に，Ｐ型からなるバリア層１５０を有している。その
ため，半導体基体１００内部における電流リーク等が抑
制され，精度良く主電流Ｉoを検出することができる。
１によれば，主単位セル１０と検出用単位セル２０との
間に，Ｐ型からなるバリア層１５０を有している。その
ため，半導体基体１００内部における電流リーク等が抑
制され，精度良く主電流Ｉoを検出することができる。
【００４２】さらに，上記バリア層１５０は，検出用単
位セル２０の検出用ソース電極１６０と導電接続してあ
ると共に，上記センスパッド３に対峙する領域を含む大
面積のものである。したがって，検出用単位セル２０の
ソース−ドレイン間には，大容量の寄生ＰＮ接合ダイオ
ード２１５が形成されることとなる。そのため，検出用
単位セル２０のトランジスタ容量を，格段に大きくする
ことができる。それ故，本例のＭＯＳ型ＦＥＴ１は，静
電気等のサージ電圧等により破壊するおそれが少ないも
のとなる。
位セル２０の検出用ソース電極１６０と導電接続してあ
ると共に，上記センスパッド３に対峙する領域を含む大
面積のものである。したがって，検出用単位セル２０の
ソース−ドレイン間には，大容量の寄生ＰＮ接合ダイオ
ード２１５が形成されることとなる。そのため，検出用
単位セル２０のトランジスタ容量を，格段に大きくする
ことができる。それ故，本例のＭＯＳ型ＦＥＴ１は，静
電気等のサージ電圧等により破壊するおそれが少ないも
のとなる。
【００４３】また，本例のＭＯＳ型ＦＥＴ１において
は，上記バリア層１５０を，センスパッド３に覆われた
領域に配置してある。そのため，半導体基体１００上の
限られたスペースを何ら犠牲にすることなく，大容量の
寄生ＰＮ接合ダイオード２１５を形成することができ
る。その結果，大型化，電気的効率の低下等を招くこと
なく，ＭＯＳ型ＦＥＴ１のサージ耐量を高めることがで
きる。
は，上記バリア層１５０を，センスパッド３に覆われた
領域に配置してある。そのため，半導体基体１００上の
限られたスペースを何ら犠牲にすることなく，大容量の
寄生ＰＮ接合ダイオード２１５を形成することができ
る。その結果，大型化，電気的効率の低下等を招くこと
なく，ＭＯＳ型ＦＥＴ１のサージ耐量を高めることがで
きる。
【００４４】（実施例２）本例は，図７に示すごとく，
実施例１における検出用単位セル２０において，ソース
−ドレイン間に寄生ＰＮ接合ダイオード２１５を形成し
たことに加えて，ソース−ゲート間に寄生コンデンサを
形成させた例である。具体的には，本例においては，実
施例１におけるＭＯＳ型ＦＥＴ１を基にして，ゲート電
極１２０を，半導体基体１００表面と平行な面内におい
て，上記バリア層１５０の方向に延長してある。そし
て，図７に示すごとく，ゲート電極１２０の一部が，上
記バリア層１５０と対峙するように配置した例である。
実施例１における検出用単位セル２０において，ソース
−ドレイン間に寄生ＰＮ接合ダイオード２１５を形成し
たことに加えて，ソース−ゲート間に寄生コンデンサを
形成させた例である。具体的には，本例においては，実
施例１におけるＭＯＳ型ＦＥＴ１を基にして，ゲート電
極１２０を，半導体基体１００表面と平行な面内におい
て，上記バリア層１５０の方向に延長してある。そし
て，図７に示すごとく，ゲート電極１２０の一部が，上
記バリア層１５０と対峙するように配置した例である。
【００４５】本例のＭＯＳ型ＦＥＴ１においては，ソー
ス−ゲート間が，薄いゲート酸化膜１２１を介して絶縁
されることとなる。このような状態は，図８に示すごと
く，回路図によって等価的に表現することができる。す
なわち，検出用単位セル２０のソース−ゲート間に，寄
生コンデンサ２１６が形成されることとなる。そして，
該寄生コンデンサ２１６により，検出用単位セル２０の
トランジスター容量を，さらに大きくして，サージ耐量
を高めることができる。
ス−ゲート間が，薄いゲート酸化膜１２１を介して絶縁
されることとなる。このような状態は，図８に示すごと
く，回路図によって等価的に表現することができる。す
なわち，検出用単位セル２０のソース−ゲート間に，寄
生コンデンサ２１６が形成されることとなる。そして，
該寄生コンデンサ２１６により，検出用単位セル２０の
トランジスター容量を，さらに大きくして，サージ耐量
を高めることができる。
【００４６】このように，本例によれば，バリア層１５
０とゲート電極１２０の一部とが，ゲート酸化膜１２１
を介して，対峙するように配置することにより，検出用
単位セル２０のトランジスタ容量をさらに大きくするこ
とができる。したがって，ＭＯＳ型ＦＥＴの電気的な特
性の低下や，大型化等を招来することなく，サージ耐量
を，さらに高めることができる。
０とゲート電極１２０の一部とが，ゲート酸化膜１２１
を介して，対峙するように配置することにより，検出用
単位セル２０のトランジスタ容量をさらに大きくするこ
とができる。したがって，ＭＯＳ型ＦＥＴの電気的な特
性の低下や，大型化等を招来することなく，サージ耐量
を，さらに高めることができる。
【００４７】なお，その他の構成及び作用効果は，実施
例１と同様である。また，バリア層１５０と対峙するゲ
ート電極１２０を，独立して配設することも考えられ
る。この場合には，該ゲート電極と半導体基体１００と
の間のすきまを大きくする等により，上記寄生コンデン
サ２１６の容量を，さらに大きくすることができる可能
性がある。
例１と同様である。また，バリア層１５０と対峙するゲ
ート電極１２０を，独立して配設することも考えられ
る。この場合には，該ゲート電極と半導体基体１００と
の間のすきまを大きくする等により，上記寄生コンデン
サ２１６の容量を，さらに大きくすることができる可能
性がある。
【図１】実施例１における，ＭＯＳ型電界効果トランジ
スタ内部の回路構成を示す回路図。
スタ内部の回路構成を示す回路図。
【図２】実施例１における，ＭＯＳ型電界効果トランジ
スタの集積基板を示す上面図。
スタの集積基板を示す上面図。
【図３】実施例１における，ＭＯＳ型電界効果トランジ
スタを説明する図２において，点線で囲まれたＡ領域を
拡大した模式図。
スタを説明する図２において，点線で囲まれたＡ領域を
拡大した模式図。
【図４】実施例１における，ＭＯＳ型電界効果トランジ
スタを説明する図３において，Ｂ−Ｂ断面の断面構造を
示す断面図。
スタを説明する図３において，Ｂ−Ｂ断面の断面構造を
示す断面図。
【図５】実施例１における，ＭＯＳ型電界効果トランジ
スタ内部の回路構成を示す回路図。
スタ内部の回路構成を示す回路図。
【図６】実施例１における，ＭＯＳ型電界効果トランジ
スタの主電流Ｉoを検出するための回路構成を示す回路
図。
スタの主電流Ｉoを検出するための回路構成を示す回路
図。
【図７】実施例２における，ＭＯＳ型電界効果トランジ
スタの断面構造を示す断面図。
スタの断面構造を示す断面図。
【図８】実施例２における，ＭＯＳ型電界効果トランジ
スタ内部の回路構成を示す回路図。
スタ内部の回路構成を示す回路図。
【図９】従来例における，ＭＯＳ型電界効果トランジス
タの主電流Ｉoを検出するための回路構成を示す回路
図。
タの主電流Ｉoを検出するための回路構成を示す回路
図。
１．．．ＭＯＳ型電界効果トランジスタ，
１０．．．主単位セル，
１１．．．主ソース端子，
１００．．．半導体基体，
１２．．．ドレイン端子，
１２０．．．ゲート電極，
１２１．．．ゲート酸化膜，
１２２．．．絶縁膜，
１３．．．ゲート端子，
１４０．．．Ｐ型チャネル領域，
１５０．．．バリア層，
１６０．．．ｎ＋型ソース領域，
２０．．．検出用単位セル，
２１．．．検出用ソース端子，
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５８Ａ
６５８Ｆ
Claims (3)
- 【請求項１】 半導体基体表面にゲート絶縁膜を介して
配設されたゲート電極に印加する電圧に応じて，主ソー
ス電極とドレイン電極との間の電流を制御するＭＯＳ型
電界効果トランジスタセルよりなる主単位セルと，検出
用ソース電極とドレイン電極との間の電流値を検出する
ためのＭＯＳ型電界効果トランジスタセルよりなる検出
用単位セルとを有しており，上記主単位セルと上記検出
用単位セルとの間には，上記半導体基体の導電型とは異
なる導電型からなるバリア層が形成されており，かつ，
該バリア層は上記検出用ソース電極と導電接続されてい
ることを特徴とするＭＯＳ型電界効果トランジスタ。 - 【請求項２】 請求項１において，上記バリア層は，上
記ゲート絶縁膜を介して，上記ゲート電極の少なくとも
一部と対峙していることを特徴とするＭＯＳ型電界効果
トランジスタ。 - 【請求項３】 請求項１又は２において，上記検出用ソ
ース電極は，上記半導体基体上に形成してあると共に外
部配線を接続するためのセンスパッド部を有しており，
該センスパッド部に対峙する領域の少なくとも一部を含
むように，上記バリア層が形成されていることを特徴と
するＭＯＳ型電界効果トランジスタ。
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