JP2000269489A - 電流検出セルを有する縦型ｍｏｓ半導体装置 - Google Patents
電流検出セルを有する縦型ｍｏｓ半導体装置Info
- Publication number
- JP2000269489A JP2000269489A JP11069131A JP6913199A JP2000269489A JP 2000269489 A JP2000269489 A JP 2000269489A JP 11069131 A JP11069131 A JP 11069131A JP 6913199 A JP6913199 A JP 6913199A JP 2000269489 A JP2000269489 A JP 2000269489A
- Authority
- JP
- Japan
- Prior art keywords
- base region
- electrode
- region
- cell
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 電流検出セル内蔵絶縁ゲート型半導体装置の
耐圧を向上すること。 【解決手段】 主電流セル１０１の一部に電流検出セル
１０２が形成された電流検出機能を有するＭＯＳ型半導
体装置において、電流検出セル１０２を構成するベース
領域１３の端部面積１１を中心部より大きく形成する。
耐圧を向上すること。 【解決手段】 主電流セル１０１の一部に電流検出セル
１０２が形成された電流検出機能を有するＭＯＳ型半導
体装置において、電流検出セル１０２を構成するベース
領域１３の端部面積１１を中心部より大きく形成する。
Description
【０００１】
【発明の属する技術分野】本発明は電流検出機能を有す
る半導体装置に係り、特に電流検出セル部の構造に関す
る。
る半導体装置に係り、特に電流検出セル部の構造に関す
る。
【０００２】
【従来の技術】ＭＯＳＦＥＴにおいて過電流保護は重要
な課題であり、従来は母線に検出抵抗または電流シャン
トを挿入して行われていたが、近年は、電流検出用素子
（セル）をオンチップ化することにより、電流検出のた
めのパワー損失、部品点数、検出回路の簡略化が可能と
なってきている。こらような電流検出セルを主電流セル
と同一チップ上に形成した従来の縦型ＭＯＳＦＥＴの断
面図を図９に、その断面斜視図を図１０に、ストライプ
状のポリシリコンゲートパターン部の平面図を図１１に
それぞれ示す。
な課題であり、従来は母線に検出抵抗または電流シャン
トを挿入して行われていたが、近年は、電流検出用素子
（セル）をオンチップ化することにより、電流検出のた
めのパワー損失、部品点数、検出回路の簡略化が可能と
なってきている。こらような電流検出セルを主電流セル
と同一チップ上に形成した従来の縦型ＭＯＳＦＥＴの断
面図を図９に、その断面斜視図を図１０に、ストライプ
状のポリシリコンゲートパターン部の平面図を図１１に
それぞれ示す。
【０００３】これらの図に示すように、縦型ＭＯＳ構造
はＮ型半導体基板１上に絶縁膜５を介して設けられた複
数本のストライプ状のゲート電極６と、これらのゲート
電極６をマスクとして半導体基板１表面領域に形成され
た複数本のＰ導電型のベ−ス領域３と、これらのベ−ス
領域３のそれぞれの領域内の前記ゲート電極６に沿って
形成された２本のＮ導電型のソース領域４が形成されて
いる。これらのソース領域４が形成された前記複数個の
ベ−ス領域３には、ベ−ス領域３およびソース領域４の
両方にコンタクトするソース電極７が共通に接続され、
このソース電極７からはソース電極端子Ｓが導出されて
いる。このソース電極端子Ｓ、ソース電極７が共通に接
続されたソース領域４と、それらを含むベ−ス領域３、
ベ−ス領域３間に配設されたゲート電極６、そして前記
半導体基板１表面に設けられた裏面電極９とにより、主
電流セル１０１が構成されている。
はＮ型半導体基板１上に絶縁膜５を介して設けられた複
数本のストライプ状のゲート電極６と、これらのゲート
電極６をマスクとして半導体基板１表面領域に形成され
た複数本のＰ導電型のベ−ス領域３と、これらのベ−ス
領域３のそれぞれの領域内の前記ゲート電極６に沿って
形成された２本のＮ導電型のソース領域４が形成されて
いる。これらのソース領域４が形成された前記複数個の
ベ−ス領域３には、ベ−ス領域３およびソース領域４の
両方にコンタクトするソース電極７が共通に接続され、
このソース電極７からはソース電極端子Ｓが導出されて
いる。このソース電極端子Ｓ、ソース電極７が共通に接
続されたソース領域４と、それらを含むベ−ス領域３、
ベ−ス領域３間に配設されたゲート電極６、そして前記
半導体基板１表面に設けられた裏面電極９とにより、主
電流セル１０１が構成されている。
【０００４】次に、半導体基板１上にはまた、絶縁膜５
を介して、主電流セル１０１を構成するゲート電極６と
平行にゲート電極８が配設されている。このゲート電極
８には図１１に示すように、その中央に長楕円状の窓９
が形成されており、この窓９を介してＰ導電型のベ−ス
領域２３が形成されている。このベ−ス領域２３の表面
領域には、また、長楕円状の窓９に沿って、２本のソー
ス領域２４が形成されており、これらのソース領域２４
およびベ−ス領域２３の両方にコンタクトするセンス電
極２７がソース電極７とは独立に形成されている。この
センス電極２７が接続されたソース領域２４と、このソ
ース領域２４に接続されたセンス電極端子Ｓｅと、ソー
ス領域２４を含むベ−ス領域２３と、その両側に配設さ
れたゲート電極８、そして前記半導体基板１表面に設け
られた裏面電極９とにより、電流検出セル２０２が構成
されている。
を介して、主電流セル１０１を構成するゲート電極６と
平行にゲート電極８が配設されている。このゲート電極
８には図１１に示すように、その中央に長楕円状の窓９
が形成されており、この窓９を介してＰ導電型のベ−ス
領域２３が形成されている。このベ−ス領域２３の表面
領域には、また、長楕円状の窓９に沿って、２本のソー
ス領域２４が形成されており、これらのソース領域２４
およびベ−ス領域２３の両方にコンタクトするセンス電
極２７がソース電極７とは独立に形成されている。この
センス電極２７が接続されたソース領域２４と、このソ
ース領域２４に接続されたセンス電極端子Ｓｅと、ソー
ス領域２４を含むベ−ス領域２３と、その両側に配設さ
れたゲート電極８、そして前記半導体基板１表面に設け
られた裏面電極９とにより、電流検出セル２０２が構成
されている。
【０００５】なお、このゲート電極８の両側には、主電
流セル１０１を構成するゲート電極６が配設されており
（図１１では片方のみ示されている。）、それらのゲー
ト電極６との間にも、主電流セル１０１を構成するベ−
ス領域３が形成されている。
流セル１０１を構成するゲート電極６が配設されており
（図１１では片方のみ示されている。）、それらのゲー
ト電極６との間にも、主電流セル１０１を構成するベ−
ス領域３が形成されている。
【０００６】
【発明が解決しようとする課題】上記のように、従来の
電流検出機能を有する半導体装置はは、ポリシリコンゲ
ートをマスク材として二重拡散によりユニットセルを形
成し、そのセルの一部を電流検出セルとして別電極で取
り出している。一般に電流検出セルは主電流セルと同じ
出力特性を示すように、主電流セル部と同じポリシリコ
ンゲート幅、開口幅で電流検出セル領域を形成すると、
電流検出セル領域のベース領域２３の端部における、隣
接する主電流セルとのベース領域間の距離ｄＬが、ベー
ス領域２３の中央部における距離ｄに比べて大きくなる
領域（図１１）が形成される。
電流検出機能を有する半導体装置はは、ポリシリコンゲ
ートをマスク材として二重拡散によりユニットセルを形
成し、そのセルの一部を電流検出セルとして別電極で取
り出している。一般に電流検出セルは主電流セルと同じ
出力特性を示すように、主電流セル部と同じポリシリコ
ンゲート幅、開口幅で電流検出セル領域を形成すると、
電流検出セル領域のベース領域２３の端部における、隣
接する主電流セルとのベース領域間の距離ｄＬが、ベー
ス領域２３の中央部における距離ｄに比べて大きくなる
領域（図１１）が形成される。
【０００７】このような構造のＭＯＳＦＥＴにおいて
は、前記ソース電極端子Ｓおよび裏面電極９間、センス
電極端子Ｓｅおよび裏面電極９間に逆方向の高電圧が印
加されると、電流検出セル領域と主電流セル領域のベー
ス領域間距離が大きい部分は、距離が小さい部分に比べ
て空乏層の広がりが十分ではなく、この部分に電界が集
中するため、耐圧が低下し、ＭＯＳＦＥＴ全体の耐圧劣
化を招くという問題があった。
は、前記ソース電極端子Ｓおよび裏面電極９間、センス
電極端子Ｓｅおよび裏面電極９間に逆方向の高電圧が印
加されると、電流検出セル領域と主電流セル領域のベー
ス領域間距離が大きい部分は、距離が小さい部分に比べ
て空乏層の広がりが十分ではなく、この部分に電界が集
中するため、耐圧が低下し、ＭＯＳＦＥＴ全体の耐圧劣
化を招くという問題があった。
【０００８】本発明は上記問題点に鑑みてなされたもの
で、電流検出機能を有するＭＯＳＦＥＴにおける耐圧の
低下を防止することを目的とする。
で、電流検出機能を有するＭＯＳＦＥＴにおける耐圧の
低下を防止することを目的とする。
【０００９】
【課題を解決するための手段】本発明の電流検出セルを
有する縦型ＭＯＳ半導体装置は、第１導電型の半導体基
板の表面上に絶縁膜を介してほぼ平行に配設された複数
個のストライプ状のゲート電極と、これらのゲート電極
をマスクとして前記半導体基板に形成された複数の第２
導電型のベ−ス領域と、これらのベ−ス領域内に形成さ
れた第１導電型のソース領域と、これらのソース領域が
形成される前記複数のベ−ス領域のうち、一部を除いた
ベース領域内の前記ソース領域に共通に接続されるソー
ス電極と、前記一部のベ−ス領域内のソース領域に接続
されるセンス電極と、前記第１導電型の半導体基板の裏
面に設けられた裏面電極とからなり、前記ソース電極、
このソース電極が共通に接続された前記ソース領域を含
む前記複数のベ−ス領域および前記裏面電極とにより主
電流セルが構成され、前記センス電極、このセンス電極
が接続された前記ソース領域を含むベ−ス領域および前
記裏面電極とにより電流検出セルが構成される縦型ＭＯ
Ｓ構造の半導体装置において、前記電流検出セルを構成
するベ−ス領域の端部は、隣接する前記主電流セルを構
成するベ−ス領域との間隔を狭めるように、その領域の
面積が拡大されていることを特徴とするものである。
有する縦型ＭＯＳ半導体装置は、第１導電型の半導体基
板の表面上に絶縁膜を介してほぼ平行に配設された複数
個のストライプ状のゲート電極と、これらのゲート電極
をマスクとして前記半導体基板に形成された複数の第２
導電型のベ−ス領域と、これらのベ−ス領域内に形成さ
れた第１導電型のソース領域と、これらのソース領域が
形成される前記複数のベ−ス領域のうち、一部を除いた
ベース領域内の前記ソース領域に共通に接続されるソー
ス電極と、前記一部のベ−ス領域内のソース領域に接続
されるセンス電極と、前記第１導電型の半導体基板の裏
面に設けられた裏面電極とからなり、前記ソース電極、
このソース電極が共通に接続された前記ソース領域を含
む前記複数のベ−ス領域および前記裏面電極とにより主
電流セルが構成され、前記センス電極、このセンス電極
が接続された前記ソース領域を含むベ−ス領域および前
記裏面電極とにより電流検出セルが構成される縦型ＭＯ
Ｓ構造の半導体装置において、前記電流検出セルを構成
するベ−ス領域の端部は、隣接する前記主電流セルを構
成するベ−ス領域との間隔を狭めるように、その領域の
面積が拡大されていることを特徴とするものである。
【００１０】また、本発明の電流検出セルを有する縦型
ＭＯＳ半導体装置においては、前記電流検出セルを構成
するベ−ス領域は、前記主電流セルを構成するベ−ス領
域よりもその長さが短く、前記電流検出セルを構成する
ベ−ス領域の端部は、ほぼ扇状に拡大されていることを
特徴とするものである。
ＭＯＳ半導体装置においては、前記電流検出セルを構成
するベ−ス領域は、前記主電流セルを構成するベ−ス領
域よりもその長さが短く、前記電流検出セルを構成する
ベ−ス領域の端部は、ほぼ扇状に拡大されていることを
特徴とするものである。
【００１１】
【発明の実施の形態】以下本発明の電流検出機能を有す
る半導体装置の実施形態について図面を参照して説明す
る。図１は、本発明の一実施形態である縦型ＭＯＳＦＥ
Ｔにおけるポリシリコンゲートパターン部の平面図、図
２は上記縦型ＭＯＳＦＥＴの断面図、図３はその断面斜
視図である。なお、図面中、従来の半導体装置の構成不
文と同一の構成部分には同一の符号を付して、その詳細
な説明は省略するものとし、以下では主として従来装置
と異なる点を重点的に説明する。
る半導体装置の実施形態について図面を参照して説明す
る。図１は、本発明の一実施形態である縦型ＭＯＳＦＥ
Ｔにおけるポリシリコンゲートパターン部の平面図、図
２は上記縦型ＭＯＳＦＥＴの断面図、図３はその断面斜
視図である。なお、図面中、従来の半導体装置の構成不
文と同一の構成部分には同一の符号を付して、その詳細
な説明は省略するものとし、以下では主として従来装置
と異なる点を重点的に説明する。
【００１２】図示のように、本発明のＭＯＳＦＥＴの構
造は、Ｎ型半導体基板１上に絶縁膜５を介して設けられ
たストライプ状に形成されたポリシリコンのゲート電極
６と、前記ゲート電極をマスクとして二重拡散により前
記半導体基板に形成されたＰ型ベ−ス領域３と、このベ
−ス領域の表面に所定の深さで選択的に形成されたＮ型
ソース領域４と、前記ベ−ス領域３とソース領域４から
なりソース電極７と接続される主電流セル領域１０１が
構成されている。
造は、Ｎ型半導体基板１上に絶縁膜５を介して設けられ
たストライプ状に形成されたポリシリコンのゲート電極
６と、前記ゲート電極をマスクとして二重拡散により前
記半導体基板に形成されたＰ型ベ−ス領域３と、このベ
−ス領域の表面に所定の深さで選択的に形成されたＮ型
ソース領域４と、前記ベ−ス領域３とソース領域４から
なりソース電極７と接続される主電流セル領域１０１が
構成されている。
【００１３】次に、半導体基板１上にはまた、絶縁膜５
を介して、主電流セル１０１を構成するゲート電極６と
平行にゲート電極８が配設されている。このゲート電極
８には図１１に示すように、その中央に長楕円状の窓９
が形成されており、この窓９を介してＰ導電型のベ−ス
領域２３が形成されている。このベ−ス領域２３の表面
領域には、また、端部が扇状に拡大されたストライプ状
の窓１１の中央部に沿って、２本のソース領域１４が形
成されており、これらのソース領域１４およびベ−ス領
域１３の両方にコンタクトするセンス電極１７がソース
電極７とは独立に形成されている。このセンス電極１７
が接続されたソース領域１４と、このソース領域１４を
含むベ−ス領域１３と、その両側に配設されたゲート電
極８、そして前記半導体基板１表面に設けられた裏面電
極９とにより、電流検出セル１０２が構成されている。
を介して、主電流セル１０１を構成するゲート電極６と
平行にゲート電極８が配設されている。このゲート電極
８には図１１に示すように、その中央に長楕円状の窓９
が形成されており、この窓９を介してＰ導電型のベ−ス
領域２３が形成されている。このベ−ス領域２３の表面
領域には、また、端部が扇状に拡大されたストライプ状
の窓１１の中央部に沿って、２本のソース領域１４が形
成されており、これらのソース領域１４およびベ−ス領
域１３の両方にコンタクトするセンス電極１７がソース
電極７とは独立に形成されている。このセンス電極１７
が接続されたソース領域１４と、このソース領域１４を
含むベ−ス領域１３と、その両側に配設されたゲート電
極８、そして前記半導体基板１表面に設けられた裏面電
極９とにより、電流検出セル１０２が構成されている。
【００１４】このように、本発明のＭＯＳＦＥＴの構造
は電流検出セル１０２のベ−ス領域を、端部を扇状に拡
張したストライプ状のマスクパターンにより形成したこ
とを特徴とするものである。このような構造により、電
流検出セル１０２の耐圧を従来の装置の場合に比較して
高くすることができる。この理由を図４乃至図７によ
り、従来装置と対比して説明する。図４は本発明の電流
検出セル部分の上面図、図５は図４のＡ−Ａ線に沿う断
面図、図６及び図７は従来の装置における対応する図面
である。図４及び図５に示すように、本発明の電流検出
セル部分のベース領域１３は、隣接する主電流セル領域
１０１のベース領域３との距離がその端部においてもそ
の他の部分より短いか、ほぼ同じになるため、逆バイア
スによる空乏層の広がりも図の破線で示すように、相互
に重なり合うため、電界の集中が起こらず耐圧は主電流
セルとほぼ同じになる。これに対して、従来の装置にお
いては、図６及び図７に示すように、電流検出セル部分
のベース領域１３は、隣接する主電流セル領域１０１の
ベース領域３との距離がその端部において大きくなるた
め、空乏層の広がりが十分でなく、この部分の電界形の
部分に比べて大きくなり、この部分の耐圧が低下して低
電圧でブレークダウンを生ずる結果となる。
は電流検出セル１０２のベ−ス領域を、端部を扇状に拡
張したストライプ状のマスクパターンにより形成したこ
とを特徴とするものである。このような構造により、電
流検出セル１０２の耐圧を従来の装置の場合に比較して
高くすることができる。この理由を図４乃至図７によ
り、従来装置と対比して説明する。図４は本発明の電流
検出セル部分の上面図、図５は図４のＡ−Ａ線に沿う断
面図、図６及び図７は従来の装置における対応する図面
である。図４及び図５に示すように、本発明の電流検出
セル部分のベース領域１３は、隣接する主電流セル領域
１０１のベース領域３との距離がその端部においてもそ
の他の部分より短いか、ほぼ同じになるため、逆バイア
スによる空乏層の広がりも図の破線で示すように、相互
に重なり合うため、電界の集中が起こらず耐圧は主電流
セルとほぼ同じになる。これに対して、従来の装置にお
いては、図６及び図７に示すように、電流検出セル部分
のベース領域１３は、隣接する主電流セル領域１０１の
ベース領域３との距離がその端部において大きくなるた
め、空乏層の広がりが十分でなく、この部分の電界形の
部分に比べて大きくなり、この部分の耐圧が低下して低
電圧でブレークダウンを生ずる結果となる。
【００１５】本発明に係る構造のＭＯＳＦＥＴの耐圧特
性を図８に従来の構造の耐圧特性（図中に破線で示す）
と比較して示す。
性を図８に従来の構造の耐圧特性（図中に破線で示す）
と比較して示す。
【００１６】上記の実施形態はＮチャネル型ＭＯＳＦＥ
Ｔを例示したが、半導体ウェーハの構造によりＩＧＢＴ
（Ｉnsulated Ｇate Ｂipolar Ｔransistor ）など
のＭＯＳ型半導体装置、また逆導電型の半導体装置にも
適用できる。
Ｔを例示したが、半導体ウェーハの構造によりＩＧＢＴ
（Ｉnsulated Ｇate Ｂipolar Ｔransistor ）など
のＭＯＳ型半導体装置、また逆導電型の半導体装置にも
適用できる。
【００１７】さらに、本発明においては電流検出セルを
構成するベース領域端部の形状は、隣接する主電流セル
を構成するベース領域との間隔を短縮することを目的と
しているため、その形状は上記扇型に限定されるもので
はない。
構成するベース領域端部の形状は、隣接する主電流セル
を構成するベース領域との間隔を短縮することを目的と
しているため、その形状は上記扇型に限定されるもので
はない。
【００１８】
【発明の効果】以上説明したように、本発明は、主電流
セル領域の一部に形成された電流検出セル領域のベース
領域端部の領域面積をその本体部分に対して拡張するこ
とにより、電流検出セル部分の耐圧低下を防止し、以っ
て電流検出セルが組み込まれた半導体装置全体の耐圧を
向上することができる。
セル領域の一部に形成された電流検出セル領域のベース
領域端部の領域面積をその本体部分に対して拡張するこ
とにより、電流検出セル部分の耐圧低下を防止し、以っ
て電流検出セルが組み込まれた半導体装置全体の耐圧を
向上することができる。
【図１】本発明の一実施形態である縦型ＭＯＳＦＥＴに
おけるシリコンゲートパターン部の平面図。
おけるシリコンゲートパターン部の平面図。
【図２】図１の縦型ＭＯＳＦＥＴの断面図。
【図３】図１の縦型ＭＯＳＦＥＴの断面斜視図。
【図４】図１の縦型ＭＯＳＦＥＴにおける電流検出セル
部分の上面図。
部分の上面図。
【図５】図４のＡ−Ａ線に沿う断面図。
【図６】従来の縦型ＭＯＳＦＥＴにおける電流検出セル
部分の上面図。
部分の上面図。
【図７】図６のＡ−Ａ線に沿う断面図。
【図８】本発明に係る構造のＭＯＳＦＥＴの耐圧特性を
説明する線図。
説明する線図。
【図９】従来例の縦型ＭＯＳＦＥＴの断面図。
【図１０】従来例の縦型ＭＯＳＦＥＴの断面斜視図。
【図１１】従来例の縦型ＭＯＳＦＥＴにおけるストライ
プ状のポリシリコンゲートパターン部の平面図。
プ状のポリシリコンゲートパターン部の平面図。
１…Ｎ型半導体基板 ３…Ｐ型ベ−ス領域 ４…Ｎ型ソース領域 ５…ゲート絶縁膜 ６…ゲート電極 １３…Ｐ型ベ−ス領域 １４…Ｎ型ソース領域 ２３…Ｐ型ベ−ス領域 ２４…Ｎ型ソース領域１０１ …主電流セル領域１０２ …電流検出セル領域２０２ …電流検出セル領域
Claims (2)
- 【請求項１】 第１導電型の半導体基板の表面上に絶縁
膜を介してほぼ平行に配設された複数個のストライプ状
のゲート電極と、これらのゲート電極をマスクとして前
記半導体基板に形成された複数の第２導電型のベ−ス領
域と、これらのベ−ス領域内に形成された第１導電型の
ソース領域と、これらのソース領域が形成される前記複
数のベ−ス領域のうち、一部を除いたベース領域内の前
記ソース領域に共通に接続されるソース電極と、前記一
部のベ−ス領域内のソース領域に接続されるセンス電極
と、前記第１導電型の半導体基板の裏面に設けられた裏
面電極とからなり、前記ソース電極、このソース電極が
共通に接続された前記ソース領域を含む前記複数のベ−
ス領域および前記裏面電極とにより主電流セルが構成さ
れ、前記センス電極、このセンス電極が接続された前記
ソース領域を含むベ−ス領域および前記裏面電極とによ
り電流検出セルが構成される縦型ＭＯＳ構造の半導体装
置において、前記電流検出セルを構成するベ−ス領域の
端部は、隣接する前記主電流セルを構成するベ−ス領域
との間隔を狭めるように、その領域の面積が拡大されて
いることを特徴とする電流検出セルを有する縦型ＭＯＳ
半導体装置。 - 【請求項２】 前記電流検出セルを構成するベ−ス領域
は、前記主電流セルを構成するベ−ス領域よりもその長
さが短く、前記電流検出セルを構成するベ−ス領域の端
部は、ほぼ扇状に拡大されていることを特徴とする請求
項１記載の電流検出セルを有する縦型ＭＯＳ半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06913199A JP3878353B2 (ja) | 1999-03-15 | 1999-03-15 | 電流検出セルを有する縦型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06913199A JP3878353B2 (ja) | 1999-03-15 | 1999-03-15 | 電流検出セルを有する縦型ｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269489A true JP2000269489A (ja) | 2000-09-29 |
| JP3878353B2 JP3878353B2 (ja) | 2007-02-07 |
Family
ID=13393796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06913199A Expired - Fee Related JP3878353B2 (ja) | 1999-03-15 | 1999-03-15 | 電流検出セルを有する縦型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3878353B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579652B2 (en) | 2003-07-11 | 2009-08-25 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having a high withstand voltage |
-
1999
- 1999-03-15 JP JP06913199A patent/JP3878353B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579652B2 (en) | 2003-07-11 | 2009-08-25 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having a high withstand voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3878353B2 (ja) | 2007-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2973588B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP2000223707A (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| US6767779B2 (en) | Asymmetrical MOSFET layout for high currents and high speed operation | |
| JPS62145777A (ja) | 絶縁ゲートトランジスタアレイ | |
| US6462378B1 (en) | Power MOSFET with decreased body resistance under source region | |
| JP2000101085A (ja) | 半導体モジュ―ル用の高電圧耐性を有する縁部構造体 | |
| TW399337B (en) | Semiconductor device | |
| JP2996722B2 (ja) | 一体型ｅｓｄ保護を備えたｎｍｏｓ素子 | |
| JP2000031471A (ja) | Ｍｏｓｆｅｔ構成素子 | |
| JP3505220B2 (ja) | 絶縁ゲート型半導体装置 | |
| US4520382A (en) | Semiconductor integrated circuit with inversion preventing electrode | |
| JP2830744B2 (ja) | 集積化デバイス | |
| JP4577480B2 (ja) | 絶縁ゲート型半導体装置 | |
| KR100316723B1 (ko) | 낮은 온 저항과 큰 견고함을 갖는 전력용 모스 트랜지스터 | |
| JPH05218438A (ja) | 電力スイッチング用ｍｏｓトランジスタ | |
| JP3878353B2 (ja) | 電流検出セルを有する縦型ｍｏｓ半導体装置 | |
| JP3114317B2 (ja) | 半導体装置 | |
| JP4795613B2 (ja) | 半導体装置 | |
| JP3942324B2 (ja) | 入力保護回路 | |
| EP1209752A1 (en) | Semiconductor device | |
| JP3393932B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2004288873A (ja) | 半導体装置 | |
| JP2003332577A (ja) | 半導体装置及びその製造方法 | |
| JPH0373574A (ja) | 半導体集積回路 | |
| JP3112376B2 (ja) | 縦型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040824 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040902 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061006 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061102 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |