JP7224247B2 - 半導体装置 - Google Patents

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    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Description

本発明は、半導体装置に関する。
特開２００８－３０６０４７号公報（特許文献１）は、三つの分割ＦＥＴ構造を有する半導体装置を開示している。この半導体装置では、半導体基板のおもて面上に設けられるエミッタ電極は、三つの分割ＦＥＴ構造に対応して、三つの分割エミッタ電極に分割されている。三つの分割エミッタ電極の各々にプローブを接触させて、三つの分割ＦＥＴ構造の各々の特性（例えば、各分割ＦＥＴ構造のオン抵抗またはオン電圧）が測定される。
特開２００８－３０６０４７号公報
特許文献１に開示された半導体装置では、三つの分割ＦＥＴ構造にわたって、ドリフト層及びボティ領域が連続的に延在している。三つの分割ＦＥＴ構造間で、ドリフト層及びボティ領域は分割されていない。三つの分割ＦＥＴ構造のうちの一つだけが欠陥を含んでおり、この欠陥からリーク電流が発生することがある。このリーク電流は、三つの分割ＦＥＴ構造にわたって延在するドリフト層及びボティ領域全体に広がる。リーク電流は、欠陥を含む一つの分割ＦＥＴ構造だけでなく、当該欠陥を含まない他の二つの分割ＦＥＴ構造にも流れ込む。欠陥を含む一つの分割ＦＥＴ構造で測定されるべきリーク電流が減少する。欠陥を有する分割ＦＥＴ構造の特性の測定の精度が低下する。
本発明は、上記の課題を鑑みてなされたものであり、その目的は、複数のセル領域の各々の特性が精度良く測定され得る半導体装置を提供することを目的とする。
本発明の半導体装置は、半導体基板と、おもて側電極と、裏側電極とを備える。半導体基板は、おもて面と、裏面とを有する。おもて側電極は、半導体基板のおもて面上に設けられている。裏側電極は、半導体基板の裏面上に設けられている。半導体基板は、第１セル領域と、第１セル領域に隣り合う第２セル領域とを含む。第１セル領域には、第１半導体素子が形成されている。第２セル領域には、第２半導体素子が形成されている。おもて側電極は、第１セル領域に形成されている第１電極と、第２セル領域に形成されている第２電極とを含む。第１半導体素子は、第１電極と、第１セル領域のおもて面側に形成されている第１ｐ領域とを含む。第２半導体素子は、第２電極と、第２セル領域のおもて面側に形成されている第２ｐ領域とを含む。第１電極と第２電極とは、互いに分離されている。第１半導体素子の第１ｐ領域と第２半導体素子の第２ｐ領域とは、互いに分離されている。
第１電極と第２電極とは互いに分離されており、かつ、第１半導体素子の第１ｐ領域と第２半導体素子の第２ｐ領域とは互いに分離されている。そのため、複数のセル領域の一つに発生したリーク電流が、複数のセル領域の残りに流れ込むことが抑制される。本発明の半導体装置によれば、複数のセル領域の各々の特性が精度良く測定され得る。
実施の形態１に係る半導体装置の概略平面図である。 実施の形態１に係る半導体装置の、図１に示される断面線ＩＩ－ＩＩにおける概略部分拡大断面図である。 実施の形態１に係る半導体装置の一つの使用例である半導体モジュールを示す概略平面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図４に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図５に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図６に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図７に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図８に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の複数のセル領域の各々の特性を測定する回路を示す図である。 実施の形態２に係る半導体装置の概略部分拡大断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態３に係る半導体装置の概略平面図である。 実施の形態３に係る半導体装置の、図１３に示される断面線ＸＩＶ－ＸＩＶにおける概略部分拡大断面図である。 実施の形態３に係る半導体装置の、図１３に示される断面線ＸＶ－ＸＶにおける概略部分拡大断面図である。 実施の形態３に係る半導体装置の、図１３に示される断面線ＸＶＩ－ＸＶＩにおける概略部分拡大断面図である。 実施の形態４に係る半導体装置の概略平面図である。 実施の形態４に係る半導体装置の、図１７に示される断面線ＸＶＩＩＩ－ＸＶＩＩＩにおける概略部分拡大断面図である。 実施の形態５に係る半導体装置の概略平面図である。 実施の形態５に係る半導体装置の、図１９に示される断面線ＸＸ－ＸＸにおける概略部分拡大断面図である。 実施の形態５に係る半導体装置の、図１９に示される断面線ＸＸＩ－ＸＸＩにおける概略部分拡大断面図である。 実施の形態５に係る半導体装置の、図１９に示される断面線ＸＸＩＩ－ＸＸＩＩにおける概略部分拡大断面図である。 実施の形態５に係る半導体装置の、図１９に示される断面線ＸＸＩＩＩ－ＸＸＩＩＩにおける概略部分拡大断面図である。 実施の形態５に係る半導体装置の、図１９に示される断面線ＸＸＩＶ－ＸＸＩＶにおける概略部分拡大断面図である。 実施の形態５に係る半導体装置の、図１９に示される断面線ＸＸＶ－ＸＸＶにおける概略部分拡大断面図である。 実施の形態６に係る半導体装置の概略平面図である。 実施の形態６に係る半導体装置の、図２６に示される断面線ＸＸＶＩＩ－ＸＸＶＩＩにおける概略部分拡大断面図である。
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
図１及び図２を参照して、本実施の形態の半導体装置１を説明する。半導体装置１は、例えば、パワー半導体装置である。半導体装置１は、半導体基板２と、おもて側電極１８と、裏側電極１９とを主に備える。
半導体基板２は、おもて面２ａと、おもて面２ａとは反対側の裏面２ｂとを有している。半導体基板２は、例えば、シリコン基板または炭化珪素基板である。図１に示されるように、半導体基板２のおもて面２ａの平面視において、半導体基板２は、素子領域３と、素子領域３を囲む外周領域４とを含む。
素子領域３は、複数のセル領域を含む。具体的には、素子領域３は、第１セル領域３ａと、第１セル領域３ａに隣り合う第２セル領域３ｂとを含む。素子領域３は、第２セル領域３ｂに隣り合う第３セル領域３ｃをさらに含んでもよい。図１に示されるように、半導体基板２のおもて面２ａの平面視において、第１セル領域３ａ、第２セル領域３ｂ及び第３セル領域３ｃは、第１方向（ｘ方向）に配列されている。第３セル領域３ｃは、第２セル領域３ｂに対して、第１セル領域３ａに線対称に形成されている。第３セル領域３ｃは、第１セル領域３ａと同様の構成を備えている。そこで、主に、第１セル領域３ａ及び第２セル領域３ｂの構造を、以下詳しく説明する。
図２に示されるように、第１セル領域３ａには、第１半導体素子４ａが形成されている。第２セル領域３ｂには、第２半導体素子４ｂが形成されている。第３セル領域３ｃには、少なくとも一つの第３半導体素子４ｃ（図１０を参照）が形成されている。第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃは、例えば、パワー半導体素子である。第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃは、例えば、トレンチゲート構造のトランジスタである。特定的には、第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃは、例えば、トレンチゲート構造の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃは、例えば、トレンチゲート構造の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってもよい。
おもて側電極１８は、半導体基板２のおもて面２ａ上に設けられている。おもて側電極１８は、例えば、ＡｌＳｉのような導電材料で形成されている。おもて側電極１８は、第１セル領域３ａに形成されている第１電極１８ａと、第２セル領域３ｂに形成されている第２電極１８ｂとを含む。第１電極１８ａと第２電極１８ｂとは、第１セル領域３ａと第２セル領域３ｂとの間の境界において、互いに分離されている。
裏側電極１９は、半導体基板２の裏面２ｂ上に設けられている。裏側電極１９は、例えば、Ｎｉのような導電材料で形成されている。裏側電極１９は、複数のセル領域（例えば、第１セル領域３ａ及び第２セル領域３ｂ）にわたって連続的に形成されている。裏側電極１９は、複数のセル領域間で分割されていない。
図２に示されるように、半導体基板２は、ｎ-領域１０と、第１ｐ領域１１ａと、第２ｐ領域１１ｂとを含む。第１半導体素子４ａは、第１電極１８ａと、ｎ-領域１０と、第１ｐ領域１１ａと、裏側電極１９とを含む。第１半導体素子４ａがトレンチゲート構造のトランジスタである場合、第１半導体素子４ａは、ｎ+ソース領域１２と、ゲート絶縁膜１５と、第１ゲート電極１６ａとをさらに含む。
第２半導体素子４ｂは、第２電極１８ｂと、ｎ-領域１０と、第２ｐ領域１１ｂと、裏側電極１９とを含む。第２半導体素子４ｂがトレンチゲート構造のトランジスタである場合、第２半導体素子４ｂは、ｎ+ソース領域１２と、ゲート絶縁膜１５と、第２ゲート電極１６ｂとをさらに含む。
ｎ-領域１０は、複数のセル領域（例えば、第１セル領域３ａ及び第２セル領域３ｂ）にわたって連続的に形成されている。ｎ-領域１０は、複数のセル領域間で分割されていない。第１半導体素子４ａ及び第２半導体素子４ｂがトレンチゲート構造のトランジスタである場合、ｎ-領域１０は、例えば、ドリフト領域として機能する。
第１ｐ領域１１ａは、第１セル領域３ａに形成されている。第２ｐ領域１１ｂは、第２セル領域３ｂに形成されている。第１ｐ領域１１ａ及び第２ｐ領域１１ｂは、ｎ-領域１０に対して半導体基板２のおもて面２ａ側に設けられている。第１ｐ領域１１ａ及び第２ｐ領域１１ｂは、ｎ-領域１０に接触している。第１ｐ領域１１ａと第２ｐ領域１１ｂとは、第１セル領域３ａと第２セル領域３ｂとの間の境界において、互いに分離されている。第１半導体素子４ａ及び第２半導体素子４ｂがトレンチゲート構造のトランジスタである場合、第１ｐ領域１１ａ及び第２ｐ領域１１ｂは、例えば、ｐベース領域１１として機能する。
ｎ+ソース領域１２は、半導体基板２のおもて面２ａの一部に形成されている。第１セル領域３ａに形成されているｎ+ソース領域１２は、第１電極１８ａと第１ｐ領域１１ａとに接触している。第２セル領域３ｂに形成されているｎ+ソース領域１２は、第２電極１８ｂと第２ｐ領域１１ｂとに接触している。ｎ+ソース領域１２は、ｐベース領域１１（例えば、第１ｐ領域１１ａ及び第２ｐ領域１１ｂ）によって、ｎ-領域１０から隔てられている。ｎ+ソース領域１２は、ｐベース領域１１よりも小さな厚さを有している。ｎ+ソース領域１２は、ｎ-領域１０よりも、高いｎ型不純物濃度を有している。
ゲート絶縁膜１５は、少なくとも、ｎ+ソース領域１２とｎ-領域１０との間のｐベース領域１１（例えば、第１ｐ領域１１ａ及び第２ｐ領域１１ｂ）の部分上に設けられている。半導体素子（第１半導体素子４ａ、第２半導体素子４ｂ）のオン動作時に、ｐベース領域１１の当該部分にチャネルが形成される。第１半導体素子４ａ及び第２半導体素子４ｂがトレンチゲート構造のトランジスタである場合、半導体基板２には、ｎ+ソース領域１２及びｐベース領域１１を貫いてｎ-領域１０に達するトレンチ１４が設けられている。ゲート絶縁膜１５は、トレンチ１４の側壁と底面との上に形成されている。ゲート絶縁膜１５は、例えば、ＳｉＯ2膜である。
第１ゲート電極１６ａは、ゲート絶縁膜１５を挟んでｐベース領域１１（第１ｐ領域１１ａ）の当該部分に対向している。第２ゲート電極１６ｂは、ゲート絶縁膜１５を挟んでｐベース領域１１（第２ｐ領域１１ｂ）の当該部分に対向している。第１ゲート電極１６ａ及び第２ゲート電極１６ｂは、例えば、第１方向（ｘ方向）に垂直である第２方向（ｙ方向）に沿って延在している。第１半導体素子４ａ及び第２半導体素子４ｂがトレンチゲート構造のトランジスタである場合、第１ゲート電極１６ａ及び第２ゲート電極１６ｂは、トレンチ１４内に設けられているトレンチゲート電極である。
第１半導体素子４ａは、第１電極１８ａを含む。第１半導体素子４ａがトレンチゲート構造のトランジスタである場合、第１電極１８ａは第１ソース電極として機能する。第１電極１８ａは、第１半導体素子４ａのｎ+ソース領域１２に導通している。第２半導体素子４ｂは、第２電極１８ｂを含む。第２半導体素子４ｂがトレンチゲート構造のトランジスタである場合、第２電極１８ｂは第２ソース電極として機能する。第２電極１８ｂは、第２半導体素子４ｂのｎ+ソース領域１２に導通している。
第１電極１８ａ及び第２電極１８ｂは、層間絶縁膜１７によって、第１ゲート電極１６ａ及び第２ゲート電極１６ｂから電気的に絶縁されている。層間絶縁膜１７は、第１ゲート電極１６ａ、第２ゲート電極１６ｂ及びゲート絶縁膜１５を覆っている。層間絶縁膜１７は、例えば、ＳｉＯ2膜である。
第１半導体素子４ａ及び第２半導体素子４ｂがトレンチゲート構造のトランジスタである場合、裏側電極１９は、ドレイン電極として機能する。裏側電極１９は、例えば、ｎ-領域１０に接触してもよい。
図１に示されるように、ゲート配線７及びゲートパッド９は、半導体基板２のおもて面２ａ上に設けられている。ゲート配線７は、半導体基板２の素子領域３と外周領域４との境界に沿って延在している。ゲート配線７は、例えば、ＡｌＳｉのような導電材料で形成されている。ゲート配線７は、第１半導体素子４ａの第１ゲート電極１６ａ及び第２半導体素子４ｂの第２ゲート電極１６ｂに導通している。ゲート配線７は、ゲートパッド９に接続されている。ゲートパッド９に、導電ワイヤ（図示せず）がボンディングされる。
外周領域４には、例えば、電界制限リング構造（図示せず）が形成されてもよい。電界制限リング構造は、半導体装置１の耐圧を向上させる。
図３を参照して、本実施の形態の半導体装置１の一つの使用例である半導体モジュール２４を説明する。半導体モジュール２４は、例えば、パワー半導体モジュールであってもよい。半導体モジュール２４は、半導体装置１と、金属フレーム２５と、導電ワイヤ２６とを備える。半導体装置１の第１セル領域３ａ、第２セル領域３ｂ及び第３セル領域３ｃは、導電ワイヤ２６を用いて、金属フレーム２５に接続されている。第１セル領域３ａ、第２セル領域３ｂ及び第３セル領域３ｃは、均一に動作する。
図１及び図４から図９を参照して、半導体装置１の製造方法の一例を説明する。
図４に示されるように、ｎ-型の半導体基板２のおもて面２ａからｐ型不純物をドープして、第１ｐ領域１１ａと第２ｐ領域１１ｂとを形成する。第１ｐ領域１１ａと第２ｐ領域１１ｂとは、第１セル領域３ａと第２セル領域３ｂとの間の境界において、互いに分離されている。半導体基板２のうち、第１ｐ領域１１ａ及び第２ｐ領域１１ｂが形成されていない部分が、ｎ-領域１０となる。図５に示されるように、半導体基板２のおもて面２ａからｎ型不純物をドープして、第１ｐ領域１１ａ及び第２ｐ領域１１ｂ内に、ｎ+ソース領域１２を形成する。図６に示されるように、半導体基板２のおもて面２ａの一部をエッチングして、トレンチ１４を形成する。図７に示されるように、半導体基板２のトレンチ１４の表面を酸化して、トレンチ１４の底面及び側面上にゲート絶縁膜１５を形成する。
図８に示されるように、トレンチ１４内のゲート絶縁膜１５上に、第１ゲート電極１６ａ及び第２ゲート電極１６ｂを形成する。例えば、ゲート絶縁膜１５及び半導体基板２のおもて面２ａ上にゲート電極膜（図示せず）を形成する。半導体基板２のおもて面２ａ上のゲート電極膜をエッチバックする。こうして、トレンチ１４内に、第１ゲート電極１６ａ及び第２ゲート電極１６ｂが形成される。図９に示されるように、半導体基板２のおもて面２ａの一部、第１ゲート電極１６ａ及び第２ゲート電極１６ｂ上に、層間絶縁膜１７を形成する。半導体基板２のおもて面２ａ上におもて側電極１８（第１電極１８ａ及び第２電極１８ｂ）を形成する。第１電極１８ａと第２電極１８ｂとは、第１セル領域３ａと第２セル領域３ｂとの間の境界において、互いに分離されている。半導体基板２の裏面２ｂ上に裏側電極１９を形成する。こうして、図１に示される半導体装置１が得られる。
図１及び図１０を参照して、半導体装置１の作用を説明する。
半導体装置１では、複数のセル領域の一つ（例えば、第２セル領域３ｂ）のみが欠陥２２を含んでおり、複数のセル領域の残り（例えば、第１セル領域３ａ、第３セル領域３ｃ）には欠陥２２がないと仮定する。図１０に示される回路を用いて、半導体装置１の複数のセル領域（例えば、第１セル領域３ａ、第２セル領域３ｂ、第３セル領域３ｃ）の各々の特性が測定される。例えば、おもて側電極１８と裏側電極１９とを電源２７に接続して、おもて側電極１８と裏側電極１９との間に電圧を印加する。複数のセル領域の一つ（例えば、第２セル領域３ｂ（第２半導体素子４ｂの第２電極１８ｂ））にのみ電流計２８を接続して、複数のセル領域の一つ（例えば、第２セル領域３ｂ）に発生するリーク電流を測定する。こうして、複数のセル領域の一つの特性が測定される。
おもて側電極１８と裏側電極１９との間に電圧が印加されると、ｎ-領域１０とｐベース領域１１（例えば、第１ｐ領域１１ａ及び第２ｐ領域１１ｂ）とで形成されるｐｎ接合に逆バイアス電圧が印加される。空乏領域２１がｎ-領域１０に拡がる。欠陥２２に起因して発生するキャリアが、空乏領域２１における電界によって加速されて、リーク電流が第２セル領域３ｂに発生する。
半導体装置１では、複数のセル領域（例えば、第１セル領域３ａ、第２セル領域３ｂ及び第３セル領域３ｃ）間で、ｐベース領域１１（例えば、第１ｐ領域１１ａ及び第２ｐ領域１１ｂ）は分離されている。そのため、互いに隣り合うセル領域から拡がった空乏領域２１の重なりを抑制できる。また、複数のセル領域間で、おもて側電極１８（例えば、第１電極１８ａ、第２電極１８ｂ及び第３電極１８ｃ）は、分離されている。そのため、複数のセル領域の一つ（例えば、第２セル領域３ｂ）に発生したリーク電流が、複数のセル領域の残り（例えば、第１セル領域３ａ、第３セル領域３ｃ）に流れ込むことが抑制される。複数のセル領域の一つ（第２セル領域３ｂ（第２半導体素子４ｂの第２電極１８ｂ））に接続された電流計２８によって測定されるリーク電流は増加する。半導体装置１では、複数のセル領域の各々の特性が精度良く測定され得る。
本実施の形態の半導体装置１の効果を説明する。
本実施の形態の半導体装置１は、半導体基板２と、おもて側電極１８と、裏側電極１９とを備える。半導体基板２は、おもて面２ａと、裏面２ｂとを有する。おもて側電極１８は、半導体基板２のおもて面２ａ上に設けられている。裏側電極１９は、半導体基板２の裏面２ｂ上に設けられている。半導体基板２は、第１セル領域３ａと、第１セル領域３ａに隣り合う第２セル領域３ｂとを含む。第１セル領域３ａには、第１半導体素子４ａが形成されている。第２セル領域３ｂには、第２半導体素子４ｂが形成されている。おもて側電極１８は、第１セル領域３ａに形成されている第１電極１８ａと、第２セル領域３ｂに形成されている第２電極１８ｂとを含む。第１半導体素子４ａは、第１電極１８ａと、第１セル領域３ａのおもて面２ａ側に形成されている第１ｐ領域１１ａとを含む。第２半導体素子４ｂは、第２電極１８ｂと、第２セル領域３ｂのおもて面２ａ側に形成されている第２ｐ領域１１ｂとを含む。第１電極１８ａと第２電極１８ｂとは、互いに分離されている。第１半導体素子４ａの第１ｐ領域１１ａと第２半導体素子４ｂの第２ｐ領域１１ｂとは、互いに分離されている。
そのため、複数のセル領域の一つ（例えば、第２セル領域３ｂ）に発生したリーク電流が、複数のセル領域の残り（例えば、第１セル領域３ａ）に流れ込むことが抑制される。半導体装置１では、複数のセル領域の各々の特性が精度良く測定され得る。
実施の形態２．
図１１を参照して、実施の形態２の半導体装置１ｂを説明する。本実施の形態の半導体装置１ｂは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
半導体基板２は、ｎ+領域３０をさらに含む。ｎ+領域３０は、ｎ-領域１０よりも高いｎ型不純物濃度を有している。ｎ+領域３０は、特に限定されないが、ｎ+ソース領域１２と同じｎ型不純物濃度を有してもよい。ｎ+領域３０は、特に限定されないが、ｐベース領域１１（例えば、第１ｐ領域１１ａ及び第２ｐ領域１１ｂ）よりも小さな厚さを有してもよい。ｎ+領域３０は、ｎ-領域１０中に形成されてもよい。
ｎ+領域３０は、半導体基板２のおもて面２ａの平面視において、第１セル領域３ａと第２セル領域３ｂとの間の境界に設けられている。ｎ+領域３０は、半導体基板２のおもて面２ａの平面視において、第１半導体素子４ａの第１ｐ領域１１ａと第２半導体素子４ｂの第２ｐ領域１１ｂとの間に設けられている。ｎ+領域３０は、第１ｐ領域１１ａと第２ｐ領域１１ｂとの間のギャップの中央に設けられてもよい。ｎ+領域３０は、第１ｐ領域１１ａと第２ｐ領域１１ｂとから離間されている。同様に、ｎ+領域３０は、半導体基板２のおもて面２ａの平面視において、第２セル領域３ｂと第３セル領域３ｃとの間の境界にさらに設けられてもよい。
半導体装置１ｂの作用を説明する。
半導体装置１ｂの特性を測定するために、おもて側電極１８と裏側電極１９との間に電圧が印加されると、互いに隣り合うセル領域（例えば、第１セル領域３ａ及び第２セル領域３ｂ）から空乏領域２１が拡がる。もし、互いに隣り合うセル領域（例えば、第１セル領域３ａ及び第２セル領域３ｂ）から拡がった空乏領域２１が互いに重なると、複数のセル領域の一つ（例えば、第２セル領域３ｂ）で発生したリーク電流は、複数のセル領域の残り（例えば、第１セル領域３ａ）に流れ込んでしまう。
ｎ+領域３０は、互いに隣り合うセル領域（例えば、第１セル領域３ａ及び第２セル領域３ｂ）から拡がった空乏領域２１が互いに重なることを防止する。ｎ+領域３０は、複数のセル領域の一つ（例えば、第２セル領域３ｂ）で発生したリーク電流が複数のセル領域の残り（例えば、第１セル領域３ａ）に流れ込むことを、より確実に防止する。こうして、半導体装置１ｂでは、複数のセル領域の各々の特性がさらに精度良く測定され得る。
図１２を参照して、実施の形態２の半導体装置１ｂの製造方法の一例を説明する。本実施の形態の半導体装置１ｂの製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備えているが、以下の点で主に異なっている。本実施の形態の半導体装置１ｂの製造方法では、ｎ+ソース領域１２を形成する際に、ｎ+領域３０も形成している。
本実施の形態の半導体装置１ｂは、実施の形態１の半導体装置１の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｂでは、半導体基板２は、半導体基板２のおもて面２ａの平面視において、第１半導体素子４ａの第１ｐ領域１１ａと第２半導体素子４ｂの第２ｐ領域１１ｂとの間に設けられているｎ+領域３０をさらに含む。ｎ+領域３０は、第１ｐ領域１１ａ及び第２ｐ領域１１ｂから離間されている。
ｎ+領域３０は、互いに隣り合うセル領域（例えば、第１セル領域３ａ及び第２セル領域３ｂ）から拡がった空乏領域２１が互いに重なることを防止する。ｎ+領域３０は、複数のセル領域の一つ（例えば、第２セル領域３ｂ）で発生したリーク電流が複数のセル領域の残り（例えば、第１セル領域３ａ）に流れ込むことを、より確実に防止する。こうして、半導体装置１ｂでは、複数のセル領域の各々の特性がさらに精度良く測定され得る。
実施の形態３．
図１３から図１６を参照して、実施の形態３の半導体装置１ｃを説明する。本実施の形態の半導体装置１ｃは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
第１ゲート電極１６ａ及び第２ゲート電極１６ｂは、例えば、第１方向（ｘ方向）に沿って延在している。図１３及び図１４に示されるように、半導体装置１ｃは、ゲート配線８をさらに備える。ゲート配線８は、半導体基板２のおもて面２ａ上に設けられている。ゲート配線８は、第１方向（ｘ方向）に垂直である第２方向（ｙ方向）に沿って延在している。ゲート配線８は、ゲート配線７に接続されている。ゲート配線８は、ゲート配線７を介して、ゲートパッド９に導通している。ゲート配線８は、例えば、ＡｌＳｉのような導電材料で形成されている。ゲート配線８は、層間絶縁膜１７によって、ｎ-領域１０から電気的に絶縁されている。
半導体基板２のおもて面２ａの平面視において、ゲート配線８は、互いに隣り合うセル領域（例えば、第１セル領域３ａ及び第２セル領域３ｂ）間の境界上に設けられている。ゲート配線８は、互いに隣り合うセル領域間の境界に沿って延在している。例えば、ゲート配線８は、第１セル領域３ａと第２セル領域３ｂとの間の境界上に設けられている。ゲート配線８は、第１セル領域３ａと第２セル領域３ｂとの間の境界に沿って延在している。ゲート配線８は、第１電極１８ａと第２電極１８ｂとの間に設けられている。半導体基板２のおもて面２ａの平面視において、ゲート配線８は、第１半導体素子４ａの第１ｐ領域１１ａと第２半導体素子４ｂの第２ｐ領域１１ｂとの間に設けられてもよい。
ゲート配線８は、複数の半導体素子（例えば、第１半導体素子４ａ及び第２半導体素子４ｂ）の複数のゲート電極（例えば、第１ゲート電極１６ａ及び第２ゲート電極１６ｂ）に導通している。具体的には、図１４に示されるように、互いに隣り合う半導体素子（例えば、第１半導体素子４ａ及び第２半導体素子４ｂ）のゲート電極（例えば、第１ゲート電極１６ａ及び第２ゲート電極１６ｂ）は、ゲート接続配線８ｃを介して、ゲート配線８に接続されている。ゲート接続配線８ｃは、例えば、ＡｌＳｉのような導電材料で形成されている。ゲート接続配線８ｃは、層間絶縁膜１７によって、おもて側電極１８（例えば、第１電極１８ａ及び第２電極１８ｂ）、ｐベース領域１１（例えば、第１ｐ領域１１ａ及び第２ｐ領域１１ｂ）及びｎ-領域１０から、電気的に絶縁されている。
本実施の形態の半導体装置１ｃは、実施の形態１の半導体装置１の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｃは、第１半導体素子４ａの第１ゲート電極１６ａと第２半導体素子４ｂの第２ゲート電極１６ｂとに導通するゲート配線８をさらに備える。半導体基板２のおもて面２ａの平面視において、ゲート配線８は、第１セル領域３ａと第２セル領域３ｂとの間の境界上に設けられている。
第１セル領域３ａと第２セル領域３ｂとの間の境界は、半導体基板２の無効領域である。ゲート配線８は、半導体基板２の無効領域に配置されている。そのため、半導体装置１ｃに含まれる複数のセル領域の面積及び数の少なくとも一つを増加させることができる。半導体装置１ｃの複数のセル領域の各々に含まれる半導体素子の数を増加させることができる。半導体装置１ｃの性能を向上させることができる。
実施の形態４．
図１７及び図１８を参照して、実施の形態４の半導体装置１ｄを説明する。本実施の形態の半導体装置１ｄは、実施の形態１の半導体装置１と同様の構成を備え、同様の効果を奏するが、主に以下の点で異なる。
半導体装置１ｄでは、第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃ（図示せず）は、プレーナゲート構造のトランジスタである。具体的には、ゲート絶縁膜１５は、半導体基板２のおもて面２ａ上に設けられている。ゲート電極１６は、ゲート絶縁膜１５を介して、半導体基板２のおもて面２ａ上に設けられており、プレーナゲート電極である。第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃは、例えば、プレーナゲート型のＭＯＳＦＥＴである。第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃは、プレーナゲート型のＩＧＢＴであってもよい。
本実施の形態の変形例では、半導体装置１ｄは、実施の形態２のように、ｎ+領域３０をさらに含んでもよい。
実施の形態５．
図１９から図２５を参照して、実施の形態５の半導体装置１ｅを説明する。本実施の形態の半導体装置１ｅは、実施の形態３の半導体装置１ｃと同様の構成を備えるが、主に以下の点で異なる。
実施の形態４の半導体装置１ｄと同様に、半導体装置１ｅでは、第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃ（図示せず）は、プレーナゲート構造のトランジスタである。本実施の形態の半導体装置１ｅは、実施の形態３及び実施の形態４の効果を奏する。
実施の形態６．
図２６及び図２７を参照して、実施の形態６の半導体装置１ｆを説明する。本実施の形態の半導体装置１ｆは、実施の形態４の半導体装置１ｄと同様の構成を備え、同様の効果を奏するが、主に以下の点で異なる。
半導体装置１ｆでは、第１半導体素子４ａ、第２半導体素子４ｂ及び第３半導体素子４ｃ（図示せず）は、ダイオードである。半導体装置１ｆは、ゲート電極（例えば、第１ゲート電極１６ａ及び第２ゲート電極１６ｂ）と、ゲート絶縁膜１５と、ｎ+ソース領域１２とを含んでいない。
具体的には、半導体基板２は、ｎ-領域１０と、第１ｐ領域１１ａと、第２ｐ領域１１ｂと、ｎ領域３３とを含む。第１ｐ領域１１ａ及び第２ｐ領域１１ｂは、例えば、ｐアノード領域として機能する。第１電極１８ａは、第１ｐ領域１１ａに導通する第１アノード電極として機能する。第２電極１８ｂは、第２ｐ領域１１ｂに導通する第２アノード電極として機能する。ｎ-領域１０は、ｉ型半導体領域として機能する。
ｎ領域３３は、ｎ-領域１０に対して、半導体基板２の裏面２ｂ側に設けられている。ｎ領域３３は、複数のセル領域（例えば、第１セル領域３ａ及び第２セル領域３ｂ）にわたって連続的に形成されている。ｎ領域３３は、ｎ-領域１０よりも高いｎ型不純物濃度を有している。ｎ領域３３は、ｎカソード領域として機能する。裏側電極１９は、例えば、アノード電極として機能する。裏側電極１９は、例えば、ｎ領域３３に接触している。
本実施の形態の変形例では、半導体装置１ｆは、実施の形態２のように、ｎ+領域３０をさらに含んでもよい。
今回開示された実施の形態１－６はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１－６の少なくとも２つを組み合わせてもよい。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ 半導体装置、２ 半導体基板、２ａ おもて面、２ｂ 裏面、３ 素子領域、３ａ 第１セル領域、３ｂ 第２セル領域、３ｃ 第３セル領域、４ 外周領域、４ａ 第１半導体素子、４ｂ 第２半導体素子、４ｃ 第３半導体素子、７，８ ゲート配線、８ｃ ゲート接続配線、９ ゲートパッド、１０ ｎ-領域、１１ ｐベース領域、１１ａ 第１ｐ領域、１１ｂ 第２ｐ領域、１２ ｎ+ソース領域、１４ トレンチ、１５ ゲート絶縁膜、１６ ゲート電極、１６ａ 第１ゲート電極、１６ｂ 第２ゲート電極、１７ 層間絶縁膜、１８ おもて側電極、１８ａ 第１電極、１８ｂ 第２電極、１８ｃ 第３電極、１９ 裏側電極、２１ 空乏領域、２２ 欠陥、２４ 半導体モジュール、２５ 金属フレーム、２６ 導電ワイヤ、２７ 電源、２８ 電流計、３０ ｎ+領域、３３ ｎ領域。

Claims (5)

  1. おもて面と裏面とを有する半導体基板と、
    前記おもて面上に設けられているおもて側電極と、
    前記おもて面上に設けられている層間絶縁膜と、
    前記裏面上に設けられている裏側電極とを備え、
    前記半導体基板は、第１セル領域と、前記第１セル領域に隣り合う第２セル領域とを含み、
    前記第１セル領域には、第１半導体素子が形成されており、
    前記第２セル領域には、第２半導体素子が形成されており、
    前記おもて側電極は、前記第１セル領域に形成されている第１電極と、前記第２セル領域に形成されている第２電極とを含み、
    前記第１半導体素子は、前記第１電極と、前記第１セル領域の前記おもて面側に形成されている第１ｐ領域とを含み、
    前記第２半導体素子は、前記第２電極と、前記第２セル領域の前記おもて面側に形成されている第２ｐ領域とを含み、
    前記第１電極と前記第２電極とは互いに分離されており、
    前記第１ｐ領域と前記第２ｐ領域とは、互いに分離され、
    前記第１半導体素子は、前記第２セル領域に最も近い第１ゲート電極を有し、
    前記第２半導体素子は、前記第１ゲート電極に最も近い第２ゲート電極を有し、
    前記層間絶縁膜は、前記第１ゲート電極と前記第２ゲート電極とを覆うように、前記第１セル領域と前記第２セル領域とにまたがって、前記おもて側電極と前記第１ゲート電極および前記第２ゲート電極との間に配置されている、半導体装置。
  2. 前記第１半導体素子は、トレンチゲート構造の第１トランジスタであり、
    前記第２半導体素子は、トレンチゲート構造の第２トランジスタである、請求項１に記載の半導体装置。
  3. 前記第１半導体素子は、プレーナゲート構造の第１トランジスタであり、
    前記第２半導体素子は、プレーナゲート構造の第２トランジスタである、請求項１に記載の半導体装置。
  4. 前記第１ゲート電極と前記第２ゲート電極とに導通するゲート配線をさらに備え、
    前記半導体基板の前記おもて面の平面視において、前記ゲート配線は、前記第１セル領域と前記第２セル領域との間の境界上に設けられている、請求項２または請求項３に記載の半導体装置。
  5. 前記半導体基板は、前記半導体基板の前記おもて面の平面視において、前記第１半導体素子の前記第１ｐ領域と前記第２半導体素子の前記第２ｐ領域との間に設けられているｎ+領域をさらに含み、
    前記ｎ+領域は、前記第１ｐ領域及び前記第２ｐ領域から離間されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
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