JP2010016103A - 半導体装置 - Google Patents

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Abstract

【課題】複数のワイヤーでボンディングを行う半導体装置において、ワイヤーボンディング不良を容易かつ確実に検出する。
【解決手段】半導体装置３０１は、半導体層２と、半導体層２に電気的に接続された複数のパッド１７Ａ、１７Ｂと、複数のパッド１７Ａ、１７Ｂのそれぞれに少なくとも１つずつ接続されたワイヤー５０ｓとを備え、複数のパッド１７Ａ、１７Ｂは、ワイヤー５０ｓを介して、外部と接続される同一の端子４０に接続されている。
【選択図】図１

Description

本発明は、半導体装置およびその検査方法に関する。
耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されている。このような半導体素子はパッケージに収納されており、半導体素子の電極部は、パッケージに設けられた端子（リード）とワイヤーボンディングにより電気的に接続されている。本明細書では、パッケージされる前の半導体素子を「半導体チップ」、パッケージに収納された半導体素子を「半導体装置」と称する。
以下、図面を参照しながら、ソース、ドレインおよびゲートの３つの電極部を有する半導体チップを例に、従来の半導体チップにおけるワイヤーボンディングの方法を説明する。
図２３（ａ）は、従来の半導体装置の一例を示す上面図である。図示する例では、半導体チップのパッド部とパッケージのリードとをワイヤーボンディングで接続している。
半導体装置３００は、半導体チップ２００と、半導体チップ２００を支持する台座２６０と、半導体チップ２００の電極部に接続され、半導体装置３００の外部との接続に用いられるソース、ドレインおよびゲートリード（端子）２４０、２４１、２４２とを備えている。半導体チップ２００は、図２３（ｂ）に示すように、多数のユニットセル２３０から構成されている。図示しないが、ユニットセル２３０のそれぞれは、同一の半導体層を用いて形成され、ソース電極、ドレイン電極およびゲート電極を有している。
各ユニットセル２３０のソース電極はソースパッド２１７に、ゲート電極はゲートパッド２１８にそれぞれ電気的に接続されている。ゲートパッド２１８は、ボンディングワイヤー（以下、単に「ワイヤー」）２５０ｇによりゲートリード２４２に接続され、ソースパッド２１７は、複数（図２３では２本）のワイヤー２５０ｓによりソースリード２４０に接続されている。また、図示しないが、各ユニットセル２３０のドレイン電極は、台座２６０によりドレインリード２４１に接続されている。
ユニットセル２３０は、典型的には、半導体チップ２００におけるソースパッド２１７の下に並列に配列される。半導体チップ２００の周辺領域には、必要に応じてガードリング、ガードバンドおよびメサ構造など、半導体チップ２００の周辺における耐圧低下を抑制する終端構造が形成される（図示せず）。
ソースパッド２１７とソースリード２４０とが複数のワイヤーで接続されている理由を説明する。ソースパッド２１７とソースリード２４０とを接続するワイヤーが１本の場合、ワイヤーの抵抗が大きいために、ワイヤーを流れる電流による発熱が繰り返され、その結果、ワイヤーの長期信頼性が保てなくなり、ひいてはワイヤーの断線につながるおそれがある。従って、複数のワイヤーを用いて接続し、各ワイヤーを流れる電流量を抑えて、ワイヤーの発熱による信頼性の低下を抑制するためである。
図２３に示すような構成は、特に大電流を流すパワーデバイスに適用され得る。パワーデバイスの分野では、従来のＳｉ半導体に比べてバンドギャップの大きな（ワイドバンドギャップ）半導体材料である炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。
ＳｉＣ半導体はＳｉ半導体よりも高い絶縁耐圧性を有している。このため、ＳｉＣ半導体を用いた縦型のパワーＭＯＳＦＥＴでは、ドリフト領域の厚さを小さくでき、かつ、ドリフト領域における不純物密度を高めることもできるので、ドリフト抵抗を大幅に低減できる。また、ＳｉＣ半導体は熱伝導特性および高温耐性に優れているため、ＳｉＣパワーＭＯＳＦＥＴの電流容量を容易に向上できる。
本願発明者らが検討したところ、図２３を参照しながら説明した従来のボンディング方法によると、複数のワイヤー２５０ｓのうち、１本でもボンディングに失敗すると、ボンディングに失敗したワイヤーには電流が流れず、残りの正常にボンディングされたワイヤーに全電流が流れる。その結果、正常にボンディングされたワイヤーを流れる電流量が増大してしまう。図２３に示す例では、ソースパッド２１７とソースリードとを接続する２本のワイヤー２５０ｓのうち１本のボンディングに失敗すると、全電流が１本のワイヤーに流れてしまう。その結果、ワイヤーを１本しか設けない場合と同様に、ワイヤーの信頼性を保つことができなくなる。
しかしながら、ワイヤー自体の抵抗は半導体チップ２００の抵抗に比べると小さいため、半導体装置３００を製造した後に、全ワイヤー２５０ｓが正常にボンディングされていることを確認することは非常に困難である。ワイヤーが１本でも正常にボンディングされていれば、残りのワイヤーにボンディング不良があっても、半導体装置３００の電気特性はほとんど低下しないからである。従って、従来は、全てのワイヤーが正常にボンディングされているかどうかを判断するための検査方法がなく、ワイヤーの長期信頼性を保証することはできなかった。
本発明は、上記事情に鑑みてなされたものであり、その目的は、半導体チップをパッケージングした後の半導体装置の抵抗値を測定することにより、ワイヤーボンディング不良を検出し、半導体装置の信頼性を確保することにある。
本発明の半導体装置は、半導体層と、前記半導体層に電気的に接続された複数のパッドと、前記複数のパッドのそれぞれに少なくとも１つずつ接続されたワイヤーとを備え、前記複数のパッドは、前記ワイヤーを介して、外部と接続される同一の端子に接続されている。
ある好ましい実施形態において、前記半導体層は、素子領域と、前記素子領域を囲むように設けられた終端領域とを有しており、前記複数のパッドは、前記素子領域上に配置されている。
ある好ましい実施形態において、ゲート電極と、前記ゲート電極に電気的に接続されたゲートパッドと、前記ゲートパッドに電気的に接続されたゲート配線とをさらに有し、前記ゲート配線は、前記複数のパッドの間に配置されている。前記ゲート配線の断面積は９０μｍ2以上であることが好ましい。
ある好ましい実施形態において、ゲート電極と、前記ゲート電極に電気的に接続されたゲートパッドと、前記ゲートパッドに電気的に接続されたゲート配線とをさらに有し、前記ゲート配線は、前記複数のパッドを囲むように設けられている。前記ゲート配線の断面積は９０μｍ2以上であることが好ましい。
ある好ましい実施形態において、ゲート電極と、前記ゲート電極に電気的に接続されたゲートパッドと、前記ゲートパッドに電気的に接続されたゲート配線とをさらに有し、前記ゲート配線は、前記複数のパッドの間、および、前記複数のパッドを囲むように設けられている。前記ゲート配線の断面積は６６μｍ2以上であることが好ましい。
前記複数のパッドは、半導体装置に流し得る最大電流を流したときに溶断され得る細い配線で互いに接続されていてもよい。
前記細い配線の断面積は２００μｍ2以下であってもよい。
ある好ましい実施形態において、前記半導体層は、第１導電型を有するドリフト領域と、前記第１導電型と異なる第２導電型を有する第２導電型領域とを含んでおり、前記ゲート配線は、前記第２導電型領域の上に配置されている。
前記ゲート配線の下に位置する前記第２導電型領域は、前記複数のパッドと同電位に接地されていることが好ましい。
ある好ましい実施形態において、前記半導体層と前記複数のパッドとの間に形成された絶縁層をさらに備え、前記絶縁層には、前記ゲート配線の下に位置する前記第２導電型領域を、前記複数のパッドと同電位に接地するためのコンタクト部が形成されており、前記コンタクト部の少なくとも１つは、前記半導体層の前記第２導電型領域上のみに位置している。
前記半導体層はワイドバンドギャップを有する半導体を含んでもよい。
前記半導体層は炭化珪素を含んでもよい。
前記半導体装置は、前記半導体層を用いて形成され、それぞれが第１電極および第２電極を備えた複数のユニットセルを含んでおり、前記複数のパッドは、第１パッドおよび第２パッドを含み、前記複数のユニットセルのうちの一部のユニットセルの第１電極は、前記複数のパッドのうち前記第１パッドのみに接続され、他の一部のユニットセルの第１電極は、前記複数のパッドのうち第２パッドのみに接続されており、前記複数のユニットセルの第２電極は、外部に接続される他の端子に接続されていてもよい。
前記半導体装置は、前記半導体層を用いて形成され、それぞれがゲート電極、ソース電極およびドレイン電極を備えた複数のユニットセルと、前記複数のユニットセルのゲート電極に接続されたゲートパッドと、前記ゲートパッドに接続されたゲート端子と、前記複数のユニットセルのドレイン電極に接続されたドレイン端子とを含んでおり、前記複数のパッドは、第１ソースパッドおよび第２ソースパッドを含み、前記同一の端子はソース端子であり、前記複数のユニットセルのうちの一部のユニットセルのソース電極は、前記複数のパッドのうち前記第１ソースパッドのみに接続され、他の一部のユニットセルのソース電極は、前記複数のパッドのうち第２ソースパッドのみに接続されていてもよい。
本発明による検査方法は、上記半導体装置におけるワイヤーボンディング不良を検査する検査方法であって、前記同一の端子と前記他の端子との間の抵抗値を測定する工程と、前記抵抗値に基づいて、前記複数のパッドのそれぞれと前記同一の端子とを接続するワイヤーのうち少なくとも１つにボンディング不良が生じているか否かを判断する工程とを包含する。
本発明による他の検査方法は、上記半導体装置におけるワイヤーボンディング不良を検査する検査方法であって、前記ゲート端子に電圧を印加して、前記ドレイン端子と前記ソース端子との間の抵抗値を測定する工程と、前記抵抗値に基づいて、前記複数のパッドのそれぞれと前記ソース端子とを接続するワイヤーのうち少なくとも１つにボンディング不良が生じているか否かを判断する工程とを包含する。
本発明の半導体装置によると、電極パッドが分割されており、１本でもワイヤーボンディング不良があれば、ボンディング不良のあるワイヤーに対応する分割パッド（電極パッドを分割して得られたパッド）に電流が流れないので、半導体装置の抵抗が大幅に増加する。そのため、パッケージング後の半導体装置の抵抗を測定することにより、ワイヤーのボンディング不良を検出できる。また、ボンディング不良が検出された、長期信頼性の低い半導体装置の市場への出荷を防ぐことができる。
上記分割パッドは細い導体で互いに接続されていてもよい。その場合でも、検査時に細い導体が溶断するのに十分な量の電流を流すことにより、仮にワイヤーにボンディング不良があれば上記細い導体が断線し、半導体装置の抵抗が増加する。よって、ボンディング不良の検出を可能にしつつ、半導体装置を安定して動作させることが可能になる。
また、特に隣接する分割パッドの間にゲート配線を設けると、ゲート抵抗を低減できるため、従来よりも高速動作が可能な半導体装置が得られるので有利である。
さらに、本発明によると、半導体装置を製造した後に、ワイヤーボンディング不良を容易かつ正確に検出できる検査方法を提供できる。
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態の半導体装置を説明する。本実施形態の半導体装置は、ＳｉＣ半導体を用いて、多数のユニットセルから構成されるｎチャネル型の縦型パワーＭＯＳＦＥＴをパッケージングした装置である。
なお、本発明の半導体装置は、半導体層を用いて形成された半導体チップを備えていればよく、例えばＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、ｐｎダイオード、ショットキーダイオードなどを含み得る。半導体層としては、特に限定されず、Ｓｉ、ＧａＡｓ、あるいは、それらよりもバンドギャップの大きいＳｉＣ、ＧａＮなどのワイドバンドギャップ半導体であってもよい。
図１は、本実施形態の半導体装置の模式的な上面図である。また、図２は、本実施形態の半導体装置を構成するユニットセルを説明するための図であり、図２（ａ）は、半導体装置における半導体層の模式的な平面図、図２（ｂ）は、隣接する２つのユニットセルの一部を示す模式的な断面図であり、図２（ａ）のｉｉ−ｉｉ’線に沿った断面を示している。図２（ｃ）は、複数のユニットセルにおけるゲート電極およびソース電極の配置関係を説明するための模式的な平面図である。
図１に示すように、半導体装置３０１は、半導体チップ１０１と、半導体チップ１０１を支持する台座６０と、台座６０に設けられたソース、ドレインおよびゲートリード（端子）４０、４１、４２とを備えている。半導体チップ１０１は、ゲートパッド１８およびソースパッド１７を有している。ソースパッド１７は、複数に分割されている。図示する例では、２つのパッド（「分割パッド」と称する）１７Ａ、１７Ｂに分割されている。ゲートパッド１８は、ワイヤー５０ｇを用いてゲートリード４２に電気的に接続されている。各分割パッド１７Ａ、１７Ｂには、それぞれ、ワイヤー５０ｓがボンディングされており、これらのワイヤー５０ｓは何れもソースリード４０に接続されている。図１には示されていないが、半導体チップ１０１は、台座６０側の面にドレイン電極をさらに備えており、ドレイン電極は、台座６０を介してドレインリード４１に接続されている。
次に、図２を参照しながら、本実施形態における半導体チップ１０１の具体的な構成を説明する。
図２（ａ）に示すように、半導体チップ１０１は、２次元的に配列された複数のユニットセル（セルピッチ１０μｍ程度）３１を含んでいる。ユニットセル３１は、ソースパッド１７の下に多数配置される。
各ユニットセル３０は、図２（ｂ）に示すように、半導体基板（ここではＳｉＣ基板）１上に形成された半導体層（ここではＳｉＣ層）２と、半導体層２に電気的に接続されたソース電極１０と、ソース電極１０に電気的に接続されたソースパッド１７と、半導体層２の少なくとも一部を覆うゲート電極１１と、半導体基板１の裏面に電気的に接続されたドレイン電極５とを備える。半導体層２とゲート電極１１との間には、チャネル層９およびゲート絶縁膜４がこの順で形成されている。また、ゲート電極１１およびソ−スパッド１７は層間絶縁膜１５によって電気的に分離されている。なお、図示しないが、ゲート電極１１は、図１に示すゲートパッド１８に電気的に接続されている。
半導体層２には、ユニットセル３１を規定するｐ型のウェル領域６が形成されており、ウェル領域６の内部には、高濃度でｎ型不純物を含むｎ型のソース領域８と、ウェル領域６に電気的に接続され、ウェル領域６よりも高い濃度でｐ型不純物を含むｐ+型のコンタクト領域７とが形成されている。ソース領域８は、半導体層２の表面において、コンタクト領域７の周囲に位置している。半導体層２のうちウェル領域６が形成されていない部分はｎ型のドリフト領域２ａとなる。チャネル層９は、例えば４Ｈ−ＳｉＣからなるｎ型のエピタキシャル成長層であり、ｎ型ソース領域８と半導体層２とを接続するように設けられている。
半導体チップ１０１を構成する複数のユニットセル３１におけるゲート電極１１は、図２（ｃ）に示すように、同一の導電膜をパターニングすることによって形成され、互いに電気的に接続されている。図示する例では、ゲート電極１１は、各ユニットセル３１のソース領域８の一部およびコンタクト領域７を露出する開口部を有するようにパターニングされている。また、図示していないが、チャネル層９も、ゲート電極１１の開口部と対応する開口部を有するようにパターニングされている。一方、複数のユニットセル３１におけるソース電極１０は、ゲート電極１１およびチャネル層９の各開口部に配置され、ユニットセル３１毎に分離されたパターンを有している。各ソース電極１０は、ソース領域８およびコンタクト領域７の両方に対してオーミック接触を形成している。一部のユニットセル３１におけるソース電極１０は、ソースパッド１７を分割した分割パッド１７Ａに電気的に接続され、他のユニットセル３１におけるソース電極１０は、もう１つの分割パッド１７Ｂに電気的に接続されている。ゲート電極１１は、ゲートパッド１８（図１）に接続される。
本実施形態の半導体装置３０１は、上述してきたように、分割パッド１７Ａおよび１７Ｂとドレイン電極との間に、それぞれ、複数のユニットセル３１が並列に接続されている。このため、半導体装置３０１のソースリード４０およびドレインリード４１の間に電流を流すと、半導体チップ１０１の分割パッド１７Ａ、１７Ｂとソースリード４０とを接続するための複数のワイヤー５０ｓのうち１本のみにボンディング不良が生じている場合には、そのワイヤー５０ｓが接続された分割パッドに接続されたユニットセルには電流が流れない。その結果、全てのワイヤー５０ｓが正常にボンディングされている場合と比べて抵抗値が大幅に低下する。従って、ソースリード４０およびドレインリード４１の間の抵抗値に基づいて、ボンディング不良を容易に検出することができる。
半導体装置３０１では、ソースパッド１７は２つに分割されているが、３以上に分割され、それぞれの分割パッドにワイヤーがボンディングされていてもよい。また、１つの分割パッドに２以上のワイヤーが接続されていてもよいが、より確実にボンディング不良を検出するためには、各分割パッドに１本ずつワイヤーがボンディングされていることが好ましい。
続いて、再び図２を参照しながら、半導体チップ１０１の作製方法の一例を説明する。
まず、公知の方法で、半導体基板（ここでは低抵抗ｎ型ＳｉＣ基板）１の上に、半導体層（ここではｎ型のＳｉＣ層）２をエピタキシャル成長させる。ＳｉＣ基板１としては、主面が４Ｈ−ＳｉＣ（０００１）面であるオフカット基板を用いる。ＳｉＣ層２の厚さは約１５μｍであり、ｎ型不純物（窒素）濃度は約５×１０15ｃｍ-3である。ＳｉＣ層２は、一般にドリフト層と呼ばれ、半導体チップ１０１がオフとなる状態では空乏化して逆電圧を維持し、オンとなる状態では抵抗体として振る舞う。
次に、ＳｉＣ層２の表面に、マスクを用いた公知の選択的イオン注入法により、ｐ型のウェル領域６、ｎ型のソース領域８、ｐ+型のコンタクト領域７を形成するためのイオン注入を行なう。例えば、ウェル領域６のｐ型不純物（アルミ）濃度は約２×１０18ｃｍ-3であり、深さは０．６μｍである。ソース領域８のｎ型不純物（窒素）濃度は約５×１０19ｃｍ-3であり、深さは０．３μｍである。ウェルコンタクト領域７は、ウェル領域６のコンタクトを容易にするための高濃度注入層である。ウェルコンタクト領域７のｐ型不純物（アルミ）の濃度は約５×１０19ｃｍ-3、深さは０．３μｍである。ＳｉＣ層２のうち不純物イオンが注入されなかった領域はドリフト領域２ａとなる。
続いて、ＳｉＣ層２に注入した不純物イオンを活性化させるために、公知の方法で活性化アニールを行う。
その後、公知の方法により、チャネル層９を形成する。チャネル層９は、ＳｉＣ層２の全面にＳｉＣをエピタキシャル成長させた後、得られたＳｉＣ成長層をパターニングすることにより形成できる。チャネル層９は、少なくともドリフト領域２ａとソース領域８との間におけるウェル領域６の表面領域に形成されていればよい。また、ＳｉＣ層２の表面におけるソース電極を形成しようとする領域には、チャネル層９が形成されていないことが好ましい。チャネル層９の厚さは例えば約０．２μｍ、平均不純物濃度は約１×１０17ｃｍ-3である。チャネル層９をエピタキシャル成長によって形成すると、チャネル部分の表面平坦性を向上できるので、チャネル移動度を向上できるとともに、しきい値の制御が容易になるという利点がある。チャネル層９の形成は必須ではないが、チャネル層９の形成を行わない場合には、しきい値を制御するために、ウェル領域６のうちゲート絶縁膜と接する面の近傍で、不純物濃度を他の部分よりも低くする（例えば不純物濃度：約１×１０17ｃｍ-3）ことが好ましい。
続いて、公知の方法により、ゲート酸化膜４およびゲート電極１１を形成する。ゲート酸化膜４は、チャネル層９の表面を熱酸化することによって形成することができ、その厚さは約０．０７μｍである。ゲート電極１１は、ゲート絶縁膜４の表面にｐｏｌｙ−Ｓｉ膜を堆積し、パターニングを行うことによって形成できる。ここでは、ｐｏｌｙ−Ｓｉ膜として、不純物（リン）を高濃度（７×１０20ｃｍ-3程度）にドーピングすることによって低抵抗化されたｐｏｌｙ−Ｓｉ膜を用いる。ｐｏｌｙ−Ｓｉ膜の厚さは約０．５μｍ、比抵抗は約７．５×１０-4Ωｃｍである。ここで、ゲート電極１１を低抵抗化するためにｐｏｌｙ−Ｓｉのシリサイド化を行なってもよい。ゲート絶縁膜４およびゲート電極１１は、図示するように、１つのウェル領域６の内部のソース領域８から、隣接するウェル領域６間のドリフト領域２ａを跨いで隣接するウェル領域６の内部のソース領域８までを覆っている。
続いて、層間絶縁膜１５、ソース電極１０およびドレイン電極５などを形成する。ソース電極１０は、ソース領域８およびコンタクト領域７に対してオーミック接合を形成している。このようなソース電極１０は、ソース領域８およびコンタクト領域７に接するようにチタン金属層を形成した後、９５０℃程度の加熱処理を行うことによって得られる。ソース電極１０を形成した後、ＳｉＣ層２の表面を覆うように層間絶縁膜１５を形成する。一方、ドレイン電極５は、ＳｉＣ基板１の裏面にチタン金属層を堆積し、ソース電極１０を形成する際と同様の加熱処理を行うことによって形成できる。
続いて、ＳｉＣ層２の表面側全面に厚さ３μｍ程度のＡｌを形成し、パターニングを行うことによってソースパッド１７およびゲートパッド１８を形成する。Ａｌの比抵抗は約３×１０-6Ωｃｍである。ソースパッド１７は図１に示すように２つに分割されている。ゲート電極１１は、層間絶縁膜１５に形成されたコンタクト部を介して、ゲートパッド１８に接続する。また、ソース電極１０は、層間絶縁膜１５に形成されたコンタクト部を介して、ソースパッド１７（分割パッド１７Ａ、１７Ｂの何れか）に接続する。このようにして、半導体チップ１０１を得る。
続いて、再び図１を参照しながら、本実施形態における半導体チップ１０１のワイヤーボンディングおよびパッケージングを行う方法を説明する。ここでは、例えばＴＯ−２２０系の半導体パッケージを用いて説明する。半導体チップ１０１の寸法は、３．６ｍｍ×３．６ｍｍ程度である。
まず、半導体チップ１０１を、例えばＰｂＳｎ等の半田でリードフレームの台座６０に固定する。台座６０は導電性を有するので、半導体チップ１０１の裏面にあるドレイン電極５は、台座６０によりドレインリード４１に電気的に接続される。なお、他のリード４０、４２は、台座６０から絶縁されている。
次に、分割パッド１７Ａ、１７Ｂとソースリード４０とをそれぞれワイヤー５０ｓで接続する。本実施形態では、分割パッドＡ、１７Ｂに、それぞれ、１本ずつワイヤー５０ｓをボンディングして、ソースリード４０に接続する。ソースリード４０に接続するワイヤー５０ｓとして、例えば直径が３００μｍのＡｌを用いる。同様に、ゲートパッド１８とゲートリード４２とをワイヤー５０ｇで接続する。ゲートリード４２と接続するワイヤー５０ｇとして、例えば直径２００μｍのＡｌを用いる。
次に、必要に応じてジャンクションコーティングレジン（ＪＣＲ）を塗布し、続いて熱処理する。その後、樹脂封じおよびフレームカットを行う。このようにして、半導体チップ１０１がパッケージされて、半導体装置３０１となる。
本実施形態における複数のユニットセルは、例えばＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）などの終端構造の内部に配置されることが好ましい。図３は、ＦＬＲ構造の一例を示す断面図であり、図１に示すＩ−Ｉ’線に沿った断面を示している。
ＦＬＲは、半導体チップ１０１を構成する複数のユニットセルが形成される領域（素子領域）を囲むように設けられる。本明細書では、ＦＬＲなどの終端構造が形成される領域を「終端領域」と呼び、素子領域と区別する。ＦＬＲは、ユニットセルを形成する工程と同時に形成される。具体的には、ウェル領域６の形成と同時にリング７０が形成される。なお、終端構造はＦＬＲに限定されるものではなく、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）などでもよい。
このような終端構造は、半導体チップ１０１の上方から見て、分割されたソースパッド（分割パッド）１７Ａ、１７Ｂおよびゲートパッド１８を囲むように配置されていることが好ましい。
次いで、半導体装置３０１に対して電気的試験を行い、ワイヤーボンディング不良を検出する方法を説明する。
まず、ゲートリード４２に所定の電圧を印加し、ソース・ドレイン間の抵抗値を測定する。例えばソースリード４０を接地し、ゲートリード４２に＋１５Ｖ、ドレインリード４１に＋２Ｖを印加したときのソース・ドレイン間の抵抗値を測定する。ゲートに印加する電圧は、特に限定されないが、好ましくは半導体チップ（ＭＯＳＦＥＴ）１０１の閾値電圧よりも十分大きな値に設定される。
ソースパッド１７のワイヤー５０ｓが２本とも正常にボンディングされている場合、上記の方法で半導体チップ１０１の抵抗値を測定すると０．０５Ω程度となる。本明細書では、この抵抗値を「基準値」と呼び、検査対象とする半導体装置３０１の測定を行う前に、他のサンプルを用いて予め測定しておくことが好ましい。
一方、ワイヤー５０ｓのうち１本、例えば分割パッド１７Ａに接続されるワイヤー５０ｓのボンディングに失敗していれば、半導体チップ１０１を構成する複数のユニットセルのうち分割パッド１７Ｂに接続された一部のユニットセルしか導電に寄与しない。よって、ソース・ドレイン間の抵抗値は、基準値の約２倍の０．１Ω程度となる。また、仮に２本のワイヤー５０ｓともボンディングに失敗した場合は、ソース・ドレイン間に電流が全く流れない。
このように、上記方法によると、ソースパッド１７を分割することにより、ワイヤー５０ｓのうち１本がボンディングに失敗した場合であっても、抵抗値が基準値よりも大幅に低下するので、測定した抵抗値と基準値との比較によってワイヤーボンディングの失敗を容易に検出できる。
なお、図２３に示すような従来の半導体装置３００によると、２本のワイヤー２５０ｓのうち１本のボンディングが失敗した場合でも、ソース・ドレイン間の抵抗値は、２本とも正常にボンディングされた場合の抵抗値（基準値）と同程度となってしまう。よって、２本のワイヤー２５０ｓともボンディングに失敗している場合にしか、ワイヤーボンディングの失敗を検出できなかった。これに対し、本実施形態によると、従来と同等の電気的特性を確保しつつ、ワイヤーボンディング不良をより正確に検出することが可能となる。
本実施形態では、ソースパッド１７を２つに分割し、２本のワイヤー５０ｓでボンディングを行なっているが、ソースパッド１７を３つ以上に分割してもよく、その場合でも、各々の分割パッドに１本ずつワイヤー５０ｓをボンディングすることにより、上記と同様の電気的試験によりワイヤーボンディング不良を検出できる。例えばソースパッドを３つに分割した場合、ワイヤー５０ｓのうち１本にボンディング不良があれば、ソース・ドレイン間の抵抗値は、上記基準値の約３／２倍となる。
各分割パッドに複数のワイヤー５０ｓをボンディングしてもよい。その場合には、分割パッド毎にボンディング不良が検出されるので、ソースパッド１７が分割されていない場合よりも高い割合でボンディング不良を検出できる。ただし、より確実に検出するためには、各分割パッドに１本ずつワイヤー５０ｓがボンディングされていることが好ましい。
本実施形態における半導体装置は、他の形状を有するユニットセルから構成されていてもよい。
図４（ａ）および（ｂ）は、それぞれ、本実施形態における他の半導体装置（縦型ＭＯＳＦＥＴ）を例示する図であり、図４（ａ）は半導体層（ＳｉＣ層）の上面図、図４（ｂ）は隣接する２つのユニットセルの一部を示す模式的な断面図であり、図４（ａ）のｉｖ−ｉｖ’線に沿った断面を示している。簡単のため、図２（ａ）および（ｂ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。
図４（ａ）に示すように、半導体チップ１０２は、特定方向に延びるストライプ形状のユニットセル３２が、特定方向に直交する方向に配列されている。ユニットセル３２の配列ピッチ、すなわちウェル領域６の配列ピッチ（セルピッチ）Ｐは１０μｍ程度である。図４（ｂ）に示すように、ユニットセル３２の断面構造は、図２（ｂ）を参照しながら説明した構造と同様である。この縦型ＭＯＳＦＥＴも、上記と同様の方法によって製造されている。
また、本実施形態におけるユニットセルの平面形状は、図２および図４に示すような四角形に限定されず、六角形等の別の形状を有する場合もある。ユニットセルの配列方法も図示する例に限定されない。
さらに、本実施形態における半導体層２はＳｉＣ層に限定されない。ただし、半導体層２は、ＳｉＣおよび他のワイドバンドギャップ半導体のように、絶縁破壊電界の高い半導体材料を含んでいると特に有利である。絶縁破壊電界の高い半導体材料を用いた装置では、大電流を流すことができるため、ワイヤー５０ｓに対して特に高度な長期信頼性が求められるからである。
（第２の実施形態）
以下、図５を参照しながら、本発明による第２の実施形態の半導体装置を説明する。本実施形態は、分割パッド１７Ａ、１７Ｂがソース配線１９を介して接続されている点で、図１〜４を参照しながら前述した半導体装置３０１、３０２と異なっている。
図５は、本実施形態の半導体装置の模式的な上面図である。簡単のため、図１に示す半導体装置３０１と同様の構成要素には同じ参照符号を付して説明を省略する。
半導体装置３０３は、半導体チップ１０３を備えている。半導体チップ１０３におけるソースパッド１７は２つの分割パッド１７Ａ、１７Ｂを含んでいる。分割パッド１７Ａ、１７Ｂは、これらのパッド１７Ａ、１７Ｂと同一の導電層（例えば厚さ：３μｍのＡｌ層）から形成されたソース配線１９によって接続されている。分割パッド１７Ａ、１７Ｂがソース配線１９によって互いに接続されていると、これらのパッド１７Ａ、１７Ｂをソース電位に固定できるので、半導体チップ１０３をより安定して動作させることができる。
ソース配線１９は、半導体装置３０１に流し得る最大電流を流したときに溶断される程度に十分細いことが好ましい。これにより、以下に詳述するように、前述の実施形態で説明した方法と同様の方法でワイヤーボンディング不良の検出を行うことができる。ソース配線１９の断面積は、上記最大電流によって異なるが、例えば２００μｍ2以下に設定される。
次に、図５を参照しながら、本実施形態における半導体装置３０３の作製方法を説明する。
まず、第１の実施形態と同様の方法で、ＳｉＣ層を用いて複数のユニットセルおよび終端構造を形成する。各ユニットセルの構成および終端構造は、図２および図３を参照しながら前述した構成と同様である。
続いて、ＳｉＣ層の表面側全面にＡｌ層を形成し、パターニングを行うことによってソースパッド１７、ゲートパッド１８およびソース配線１９を形成する。Ａｌ層の厚さは３μｍ程度、比抵抗は約３×１０-6Ωｃｍである。また、ソース配線１９の幅は１０μｍ程度とする。このようにして半導体チップ１０３を得る。
この後、第１の実施形態と同様の方法で半導体チップ１０３のワイヤーボンディングおよびパッケージングを行い、半導体装置３０３を得る。
本実施形態でも、半導体装置３０３に対して電気的試験を行うことにより、ワイヤーボンディング不良を検出することができる。以下に、検出方法の一例を説明する。
電気的試験では、例えば、ソースリード４０を接地し、ゲートリード４２に＋１５Ｖ、ドレインリード４１に＋２Ｖを印加する。このとき、ソースパッド１７のワイヤー５０ｓが２本とも正常にボンディングされていれば、２本のワイヤー５０ｓを経由してソースパッド１７から各ユニットセルへと電流が流れるが、ソースパッド１７のワイヤー５０ｓのうち１本にボンディング不良がある場合、残りの１本のワイヤー５０ｓのみを経由してソースパッド１７へ電流が流れる。このとき、例えば、ワイヤー５０ｓが正常にボンディングされていない方の分割パッドを分割パッド１７Ａとすると、ワイヤー５０ｓが正常にボンディングされている分割パッド１７Ｂから、ソース配線１９を介して、分割パッド１７Ａに電流が流れようとする。例えば半導体チップ１０３の特性で決まる抵抗値（基準値）が０．０５Ωであれば、ドレイン・ソース間に印加される電圧が２Ｖなので、合計４０Ａの電流が流れ、このうちの約半分がソース配線１９に流れてくる。よって、ソース配線１９を流れる電流密度は６×１０7Ａｃｍ-2程度の大電流となる。Ａｌを溶断させるのに必要な電流は１×１０-7Ａｃｍ2程度であるので、ソース配線１９は溶断し、ソース配線１９を介して分割パッド１７Ａにそのような大電流を流すことはできない。その結果、半導体装置１０３の抵抗値は基準値の約２倍に上昇する。このように、分割パッド１７Ａ、１７Ｂがソース配線１９で接続されていても、ソース配線１９がヒューズの役割をするので、第１の実施形態と同様にワイヤーボンディング不良を正確に検出することができる。
なお、本検出方法によってワイヤーボンディング不良をより正確に検出するためには、ワイヤーボンディング不良が生じている場合にはソース配線１９が確実に溶断されるように、ソース配線１９の断面積が十分に小さいことが好ましい。例えば電流量が４０Ａのとき、ソース配線１９の断面積が２００μｍ2以下であれば、ソース配線１９を流れる電流密度を、Ａｌを溶断させるのに必要な電流密度と同等（１×１０-7Ａｃｍ-2程度）以上にできるので、本検出方法によってワイヤーボンディング不良をより正確に検出することが可能になる。ただし、ドレイン・ソース間を流れる電流量は半導体装置１０３の用途により変更され得るので、電流量およびソース配線１９の断面積は上記の値に限定されるものではない。
本実施形態において、分割パッド１７Ａ、１７Ｂを接続するソース配線１９の位置は特に限定されない。例えば図６に示す半導体装置３０４のように、分割パッド１７Ａ、１７Ｂは、ゲートパッド１８側およびその反対側の端部に配置されたソース配線１９によって２箇所で接続されていてもよいし、図７に示す半導体装置３０５のように、分割パッド１７Ａ、１７Ｂを接続するソース配線１９が、ゲートパッド１８と反対側の端部に配置されていてもよい。このような場合でも、図５に示す半導体装置３０３と同様の効果が得られる。
（第３の実施形態）
以下、図８を参照しながら、本発明による第３の実施形態の半導体装置を説明する。本実施形態は、ＭＯＳＦＥＴの代わりにダイオードを含んでおり、このため、ゲートパッドを有していない点で、前述の半導体装置３０１〜３０５（図１〜図７）と異なっている。ダイオードの種類は特に限定されず、例えばｐｎダイオードあるいはショットキーダイオードである。
図８は、本実施形態の半導体装置の模式的な上面図である。簡単のため、図１に示す半導体装置３０１と同様の構成要素には同じ参照符号を付して説明を省略する。
半導体装置３０６は、半導体チップ（ダイオード）１０６を備えている。半導体チップ１０６は、アノードおよびカソードを有しており、アノードの一部は、分割パッド１７Ａに接続され、アノードの別の一部は、分割パッド１７Ｂに接続されている。分割パッド１７Ａ、１７Ｂは、ワイヤー５０ｓにより、それぞれ、アノードリード４０に接続されている。また、半導体チップ１０６の裏面にあるカソードは、台座６０によりカソードリード４１に接続されている。
本実施形態においても、第１の実施形態と同様に、アノード・カソード間に十分な電圧を印加して抵抗値を測定することにより、抵抗値に基づいてワイヤー５０ｓのボンディング不良を検出することが可能である。
（第４の実施形態）
以下、図９を参照しながら、本発明による第４の実施形態の半導体装置を説明する。本実施形態は、図６に示した第２の実施形態の変形例であって、分割パッド１７Ａ、１７Ｂの端部同士がアノード配線１９を介して接続されている。ただし、半導体装置がダイオードを含み、このため、ゲートパッドを有していない点で、第２の実施形態と異なっている。ダイオードの種類は特に限定されず、ｐｎダイオードあるいはショットキーダイオードであってもよい。
図９は、本実施形態の半導体装置の模式的な上面図である。簡単のため、図５に示す半導体装置３０３と同様の構成要素には同じ参照符号を付して説明を省略する。
半導体装置３０７は、半導体チップ（ダイオード）１０７を備えている。半導体チップ１０７は、アノードおよびカソードを有しており、アノードの一部は、分割パッド１７Ａに接続され、アノードの別の一部は、分割パッド１７Ｂに接続されている。分割パッド１７Ａ、１７Ｂは、これらのパッド１７Ａ、１７Ｂと同一の導電層（例えば厚さ：３μｍのＡｌ層）から形成されたアノード配線１９によって接続されている。分割パッド１７Ａ、１７Ｂはそれぞれ、ワイヤー５０ｓでアノードリード４０へ接続されており、半導体チップ１０７の裏面にあるカソードはカソードリード４１へと接続されている。
本実施形態においても、第２の実施形態と同様に、アノード・カソード間に十分な電圧を印加して抵抗値を測定することにより、抵抗値に基づいてワイヤーボンディング不良を検出することが可能である。
（第５の実施形態）
以下、図１０〜１２を参照しながら、本発明による第５の実施形態の半導体装置を説明する。
図１０に示す半導体装置３０８は、ゲートパッド１８に接続されたゲート配線２０が、半導体チップ１０８の全ユニットセルを囲むように配置されている点で、前述の第１の実施形態と異なっている。
また、図１１に示す半導体装置３０９は、ソースパッド１７に接続するソース配線１９が、半導体チップ１０９の全ユニットセルおよびゲート配線２０を囲むように配置されている点で、前述の第１の実施形態とは異なっている。なお、「全ユニットセルおよびゲート配線２０を囲むように配置されている」とは、配線が全ユニットセルおよびゲート配線２０を完全に包囲している場合のみでなく、それらの外側に設けられ、局所的に分断されている場合も含む。
図１０および図１１に示す構成によると、ワイヤーボンディング不良を確実に検出可能であるだけでなく、以下に詳述するように、半導体チップ１０８、１０９の高速動作を実現できるので有利である。
一般に、ＭＯＳＦＥＴの動作速度は、ゲートの抵抗およびＭＯＳＦＥＴの入出力容量で決まる。図１に示す構成では、ゲートパッド１８と、ゲートパッド１８から最も離れた位置にあるユニットセル（図１において、ソースパッド１７の右上端または右下端の下方に位置するユニットセル）との距離が大きいために、ゲートの内部抵抗が高くなる。上述した最も離れた位置にあるユニットセルの動作が他のユニットセルよりも遅延し、その結果、ＭＯＳＦＥＴの動作速度は低下してしまう。これに対し、本実施形態では、各ユニットセルと、低抵抗なゲートパッド１８またはゲート配線２０との距離を大幅に小さくできるので、ゲートの内部抵抗を抑えることができる。よって、図１に示す半導体装置３０１よりも高速で動作させることが可能になる。
本実施形態の構成を、ＳｉＣパワーＭＯＳＦＥＴなどのパワーＭＯＳＦＥＴに適用すると、ゲート抵抗低減による高速動作化の効果が特に高くなるので有利である。抵抗Ｒと容量Ｃの直列接続回路において、回路の時定数は抵抗と容量の積Ｒ・Ｃで決まる。上述したように、ＭＯＳＦＥＴを高速で動作させるためには、ゲート抵抗および入出力容量を低減する必要がある。しかしながら、特にＳｉＣなどのワイドバンドギャップ半導体を用いたパワーＭＯＳＦＥＴでは、ドリフト抵抗を大幅に低減できる反面、ドリフト層の高濃度化および薄膜化に伴い、ドリフト層の容量が増大してしまう。ドリフト層の容量値は、その厚さに反比例するからである。そのため、従来は、パワーＭＯＳＦＥＴを高速に動作させることは困難であった。これに対し、本実施形態によると、ゲート抵抗を低減することができるので、パワーＭＯＳＦＥＴを従来よりも高速に動作させることが可能になる。
このようなゲート配線２０は、例えばソースパッド１７およびゲートパッド１８と同一のＡｌ層（厚さ：例えば３μｍ）から形成される。以下、図１０を参照しながら、半導体装置３０８の作製方法を説明する。
まず、第１の実施形態と同様の方法で、ＳｉＣ層を用いて複数のユニットセルを形成する。各ユニットセルの構成は、図２および図３を参照しながら前述した構成と同様である。
続いて、ＳｉＣ層の表面側全面にＡｌ層を形成し、パターニングを行うことによってソースパッド１７、ゲートパッド１８およびゲート配線２０を形成する。Ａｌ層の厚さは例えば３μｍ程度、比抵抗は約３×１０-6Ωｃｍとする。
ゲート配線２０の幅は、必要とされるゲート抵抗の値で決定される。半導体チップ１０８を２０ｎｓｅｃ程度の高速で動作させるのに必要なゲート抵抗は１０Ω程度である。ゲートパッド１８から、ゲート配線２０上でゲートパッド１８から最も遠い点までの抵抗を約２Ω程度以下に抑えることが望ましい。従って、ゲート配線２０のＡｌの比抵抗および厚さから、ゲート配線２０の幅は３０μｍ程度以上であることが望ましい。ゲート配線２０の幅が３０μｍであるとき、ゲート配線２０の断面積は、幅３０μｍ×厚さ３μｍ＝９０μｍ2となる。ただし、ゲート配線２０の幅は、上記の値に限定されるものではなく、必要とされる動作速度や、チップの大きさ、ゲート配線２０の厚さ、比抵抗により適宜決定され得る。このようにして、半導体チップ１０８を得る。
この後、第１の実施形態で説明した方法と同様の方法で、半導体チップ１０８のワイヤーボンディングおよびパッケージングを行い、半導体装置３０８を得る。
なお、図１１に示す半導体装置３０９も、半導体装置３０８と同様の方法で作製できる。ただし、ソース配線１９は、ソースパッド１７、ゲートパッド１８およびゲート配線２０と同一のＡｌ層から形成する。
本実施形態における半導体チップ１０８、１０９は、第１の実施形態と同様の終端構造を有していることが好ましい。終端構造は、ゲート配線２０およびソース配線１９を囲むように設けられていることが好ましい。すなわち、パッド１７Ａ、１７Ｂ、１８およびゲート配線２０、ソース配線１９は何れも、終端構造で囲まれた領域上に形成されることが好ましい。
図１２は、図１０に示す半導体装置３０８の一部を例示する模式的な断面図であり、図１０のＩＩＩ−ＩＩＩ’線に沿った断面を示している。図１３および図１４は、図１１に示す半導体装置３０９の一部を例示する模式的な断面図であり、それぞれ、図１１のＩＶ−ＩＶ’線およびＶ−Ｖ’線に沿った断面を示している。図１１に示す半導体装置３０９において、ゲート配線２０が、ソース配線１０９に遮られて分断され、直接つながっていない部分があるが、この部分でも、図１４に示すように、ゲート電極（ｐｏｌｙ−Ｓｉ）を介して、分断されたゲート配線２０が電気的に接続されるので、ゲート抵抗を低減できる。
（第６の実施形態）
以下、図１５を参照しながら、本発明による第６の実施形態の半導体装置を説明する。本実施形態の半導体装置は、分割パッド１７Ａ、１７Ｂが、ソース配線１９を介して接続されている点で、図１１を参照しながら前述した半導体装置３０９と異なっている。
本実施形態の半導体装置３１０におけるソース配線１９は、例えば厚さが３μｍ、幅が１０μｍのＡｌで形成されている。前述の実施形態と同様に、ソース配線１９は、ソースパッド１７、ゲートパッド１８およびゲート配線２０と同一の層から形成されている。半導体装置３１０の作製方法は、前述した第５の実施の形態と同様である。また、半導体装置３１０は、第５の実施形態における終端構造（図１３）と同様の終端構造を有していてもよい。なお、分割パッド１７Ａ、１７Ｂを接続するソース配線１９の位置は図示する例に限定されない。
本実施形態によると、第５の実施形態と同様に、電気的試験によりワイヤーボンディング不良を正確に検出できるだけでなく、半導体装置をより高速で動作させることが可能になる。
（第７の実施形態）
以下、図１６〜１８を参照しながら、本発明による第７の実施形態の半導体装置を説明する。本実施形態では、ゲートパッド１８に接続されたゲート配線２０が、分割パッド１７Ａ、１７Ｂの間に配置されている点で、前述の第１の実施形態と異なっている。
図１６は、本実施形態の半導体装置の模式的な上面図、図１７は、図１６に示すゲート配線周辺の領域Ｘの模式的な拡大上面図、図１８および図１９は、本実施形態の半導体装置の一部を示す模式的な拡大断面図である。図１８は、図１７のＸ１−Ｘ１’線に沿った断面、すなわちゲート配線２０の下のウェル領域６にコンタクトを形成した部分の断面を示し、図１９は、図１７のＸ２−Ｘ２’線に沿った断面、すなわちゲート配線２０からセル領域までをゲート電極１１によって接続している部分の断面を示している。
本実施形態の半導体装置３１１におけるゲート配線２０は、例えば厚さが３μｍのＡｌで形成されている。ゲート配線２０は、ソースパッド１７およびゲートパッド１８と同一の層から形成されている。半導体装置３１１の作製方法は、前述した第５の実施形態と同様である。
本実施形態によると、第５の実施形態の半導体装置３０８、３０９と同様に、半導体装置３１１の高速動作を実現できる。各ユニットセルのゲート電極とゲートパッド１８またはゲート配線２０との距離を抑えて、ゲート抵抗を低減できるからである。
ゲート配線２０の幅は必要とされるゲート抵抗の値で決定される。半導体チップ１１１を２０ｎｓｅｃ程度の高速で動作させるために必要なゲート抵抗は１０Ω程度であり、ゲートパッド１８からゲート配線２０の端までの抵抗を約１Ω程度以下に抑えることが望ましい。よって、ゲート配線２０のＡｌの比抵抗および厚さから、ゲート配線２０の幅は３０μｍ程度以上であることが望ましい。ゲート配線２０の幅が３０μｍのとき、ゲート配線２０の断面積は、幅３０μｍ×厚さ３μｍ＝９０μｍ2となる。よって、ゲート配線２０の断面積は好ましくは９０μｍ2以上である。ただし、ゲート配線２０の幅は、必要とされる動作速度により決定されるもので、上記の値に限定されるものではない。
また、図１８に示すように、ゲート配線２０の下にはウェル領域６’が配置されているが、ユニットセルは形成されていない。すなわち、ゲート配線２０の下に位置するウェル領域６’内にはソース領域８は形成されない。ウェル領域６’の幅は、図示する例ではユニットセルにおけるウェル領域６の幅よりも大きいが、これに限定されず、配線２０の幅に応じて適宜選択される。ウェル領域６’は、層間絶縁膜１５に形成したコンタクト部を介してソースパッド１７に接続されている。ここでいう「コンタクト部」は、層間絶縁膜１５に設けられたコンタクトホール内に形成された導電部分を指し、図示する例では、コンタクトホール内のソース電極１０も含む。このような構成により、ゲート配線２０の下の電位を安定させ、耐圧の劣化を防ぐことができる。このとき、ゲート配線２０の下方のウェル領域６’と接続されるコンタクト部の少なくとも１つは（図示する例では、ゲート配線２０の両側に位置する２つのコンタクト部）は、ｐ型領域であるコンタクト領域７のみの上に位置している。従って、コンタクト部の半導体層側の導電面（ソース電極１０の下面）は、ｐ型領域とのみ接触し、ｎ型領域に接触していない。これにより、寄生ｎｐｎトランジスタ構造が形成されて耐圧が低下することを防止できる。
一方、図１９に示すように、ゲート配線２０とゲート電極１１とを接続する必要がある。従って、ゲート配線２０の延びる方向に沿って、図１８および図１９に示す断面が交互に繰り返される構造となる。
本実施形態によると、ソースパッド１７を複数のパッドに分割し、それぞれにワイヤー５０ｓをボンディングしているので、電気的試験によりワイヤーボンディング不良を正確に検出できる。また、本実施形態では、ソースパッド１７を分割することによって形成された隙間の領域（ここでは、分割パッド１７Ａ、１７Ｂの間の領域、以下、「パッド分離領域」と称する）を利用して、ゲートパッド１８から、素子領域のうちゲートパッド１８から遠くに位置する部分に延びるようにゲート配線２０を配置しているため、ソースパッド１７を囲むようにゲート配線を形成する場合（例えば図１０）と比べて、半導体チップの素子領域のサイズを増大させることなく、半導体装置の高速動作を実現できるので有利である。
本実施形態のようにパッド分離領域を利用してゲート配線２０を設ける場合には、パッド分離領域は、ゲートパッド１８から、素子領域のうちゲートパッド１８が設けられた端部の反対側の端部に向かって延びていることが好ましい。これにより、図１６に示す上面図において素子領域の右上端または右下端に位置するユニットセルとゲート配線２０との距離を大幅に小さく抑えることができるので、半導体装置の動作速度を効果的に改善できる。なお、パッド分離領域は、上面図において、ゲートパッドから素子領域の右上端および右下端に延びていてもよく、これにより上記と同様の効果が得られる。この場合、ソースパッドは三角形状の３つのパッドに分割される。
（第８の実施形態）
以下、図２０および図２１を参照しながら、本発明による第８の実施形態の半導体装置を説明する。本実施形態は、ゲートパッド１８に接続されるゲート配線２０が、半導体素子を構成する全ユニットセルを囲み、かつ、分割パッド１７Ａ、１７Ｂの間に配置されている点で、前述の第１、第５、第７の実施形態と異なっている。
本実施形態によると、第５、第７の実施形態の半導体装置３０８、３０９、３１１と同程度あるいはそれよりも高速で半導体装置を動作させることが可能である。
本実施形態の半導体装置３１２、３１３におけるゲート配線２０は、例えば厚さが３μｍのＡｌで形成されている。ゲート配線２０は、ソースパッド１７およびゲートパッド１８と同一の層から形成されている。半導体装置３１２、３１３の作製方法は、前述した第５の実施形態と同様である。
ゲート配線２０の幅は必要とされるゲート抵抗の値で決定される。ゲート配線２０の断面積は６６μｍ2以上であることが好ましい。半導体装置を２０ｎｓｅｃ程度の高速で動作させるのに必要なゲート抵抗は１０Ω程度であり、ゲートパッド１８から、ゲート配線２０上でゲートパッド１８から最も遠い点までの抵抗を約２Ω程度以下に抑えることが望ましい。よって、ゲート配線２０のＡｌの比抵抗および厚さから、ゲート配線２０の幅は２２μｍ程度以上であることが望ましい。ゲート配線２０の幅が２２μｍであれば、ゲート配線２０の断面積は幅２２μｍ×厚さ３μｍ＝６６μｍ2となる。ただし、ゲート配線２０の幅は上記の値に限定されず、必要とされる動作速度や、チップの大きさ、ゲート配線２０の厚み、比抵抗により適宜決定される。
本実施形態における分割パッド１７Ａ、１７Ｂ、およびこれらの間に配置されたゲート配線２０を含む断面は、図１８および図１９を参照しながら前述した半導体装置３１１の断面と同様である。
本実施形態によると、ソースパッド１７を複数の分割し、それぞれにワイヤー５０ｓをボンディングしているので、電気的試験によりワイヤーボンディング不良を正確に検出できる。また、ソースパッド１７を囲むようにゲート配線２０を形成するのみでなく、分割したパッド１７Ａ、１７Ｂの間のパッド分離領域を利用してゲート配線２０を設けることによって、ソースパッド１７を囲むようにゲート配線を形成する場合（例えば図１０）よりも効果的にゲート抵抗を抑えることができ、半導体装置をより高速で動作させることが可能になる。
（第９の実施形態）
以下、図２２を参照しながら、本発明による第９の実施形態の半導体装置を説明する。本実施形態は、分割パッド１７Ａ、１７Ｂが、ソース配線１９を介して接続されている点で、図２１を参照しながら前述した半導体装置３１３と異なっている。
本実施形態の半導体装置３１４におけるソース配線１９は、例えば厚さが３μｍ、幅が１０μｍのＡｌで形成されている。ソース配線１９は、ソースパッド１７およびゲートパッド１８と同一の層から形成されている。半導体装置３１４の作製方法は、前述した第２および第５の実施形態と同様である。なお、分割パッド１７Ａ、１７Ｂを接続するソース配線１９の位置は図２２に示す位置に限定されない。
本実施形態によると、第５の実施形態と同様に、電気的試験によりワイヤーボンディング不良を正確に検出できるだけでなく、半導体装置をより高速で動作させることが可能になる。
上述してきたように、本発明によると、複数のワイヤーでボンディングを行なう半導体装置において、半導体チップの電極パッドを複数に分割し、各々のパッドから少なくとも１本ずつのワイヤーでパッケージのリードに接続することによって、ワイヤーボンディング不良の検出を容易かつ確実に行うことができる。従って、従来よりも長期信頼性の高い半導体装置を提供できる。また、ゲート配線を、分割したパッドの間および／または分割したパッドを囲むように配置すると、ゲート抵抗を低減できるので、高速動作が可能な半導体装置を提供できる。
上記の全ての実施形態１〜９では、ＳｉＣ基板１として主面が４Ｈ−ＳｉＣ（０００１）面であるオフカット基板を用いたが、代わりに、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ、３Ｃ−ＳｉＣなどの他のポリタイプからなる炭化珪素基板を用いてもよい。ＳｉＣ基板１の面方位やオフカット方位なども、上記実施形態における面方位やオフカット方位に限定されない。また、ＳｉＣ基板１の代わりに、炭化珪素以外の半導体材料からなる半導体基板を用いてもよい。
さらに、上記実施形態では、ＳｉＣ層２と同じ導電型のＳｉＣ基板１を用いてＭＯＳＦＥＴまたはダイオードを製造しているが、本発明の半導体装置は、同一の半導体層を用いて形成され、それぞれが少なくとも２つの電極を備えた複数のユニットセルを含んでいればよく、ＩＧＢＴであってもよい。ＩＧＢＴは、ＳｉＣ層２と異なる導電型のＳｉＣ基板を用いて製造され得る。
本発明をＩＧＢＴに適用する場合、ＩＧＢＴを構成する複数のユニットセルのうち一部のユニットセルのエミッタを１つの分割パッドのみに接続し、他のユニットセル（分割パッドが３つ以上の場合は、他のユニットセルのうち少なくとも一部）のエミッタを他の１つの分割パッドのみに接続し、これらの分割パッドを、それぞれ、ワイヤーボンディングにより同一の端子（エミッタリード）に接続すればよい。一方、各ユニットセルのゲートは、ゲートパッドを介してゲートリードに、コレクタは台座を介してコレクタリードに電気的に接続する。このようなＩＧＢＴでは、エミッタリードとコレクタリードとの間の抵抗値を測定することにより、分割パッドのそれぞれとエミッタリードとを接続するワイヤーのボンディング不良を検出することができる。
本発明は、縦型ＭＯＳＦＥＴやＩＧＢＴなどの縦型の半導体素子を含む半導体装置に広く適用できる。特に、炭化珪素を用いた縦型ＭＯＳＦＥＴなどの、ボンディングワイヤーに大電流が流れるパワーデバイスに本発明を適用すると、ワイヤーの長期信頼性を大幅に改善できるので有利である。
本発明による第１の実施形態の半導体装置の模式的な上面図である。 本発明による第１の実施形態の半導体装置を構成するユニットセルを説明するための図であり、（ａ）は半導体層の模式的な平面図、（ｂ）は隣接する２つのユニットセルの一部を示す模式的な断面図、（ｃ）は複数のユニットセルにおけるゲート電極およびソース電極の配置関係を説明するための模式的な平面図である。 図１に示す半導体装置のＩ―Ｉ’線に沿った断面図である。 本発明による第１の実施形態の半導体装置を構成する他のユニットセルを説明するための図であり、（ａ）は半導体層の模式的な平面図、（ｂ）は隣接する２つのユニットセルの一部を示す模式的な断面図である。 本発明による第２の実施形態の半導体装置の模式的な上面図である。 本発明による第２の実施形態の他の半導体装置の模式的な上面図である。 本発明による第２の実施形態の他の半導体装置の模式的な上面図である。 本発明による第３の実施形態の半導体装置の模式的な上面図である。 本発明による第４の実施形態の半導体装置の模式的な上面図である。 本発明による第５の実施形態の半導体装置の模式的な上面図である。 本発明による第５の実施形態の他の半導体装置の模式的な上面図である。 図１０に示す半導体装置のＩＩＩ−ＩＩＩ’線に沿った断面図である。 図１１に示す半導体装置のＩＶ−ＩＶ’線に沿った断面図である。 図１１に示す半導体装置のＶ−Ｖ’線に沿った断面図である。 本発明による第６の実施形態の半導体装置の模式的な上面図である。 本発明による第７の実施形態の半導体装置の模式的な上面図である。 図１６に示す半導体装置における領域Ｘの模式的な拡大上面図である。 本発明による第７の実施形態の半導体装置のゲート配線周辺の構造を説明するための模式的な断面図であり、図１７に示すＸ１−Ｘ１’線に沿った断面を示している。 本発明による第７の実施形態の半導体装置のゲート配線周辺の構造を説明するための模式的な断面図であり、図１７に示すＸ２−Ｘ２’線に沿った断面を示している。 本発明による第８の実施形態の半導体装置の模式的な上面図である。 本発明による第８の実施形態の他の半導体装置の模式的な上面図である。 本発明による第９の実施形態の半導体装置の模式的な上面図である。 （ａ）は、従来の半導体装置の一例を示す上面図であり、（ｂ）は、（ａ）半導体装置の一部を示す拡大平面図である。
符号の説明
１ 半導体基板（ＳｉＣ基板）
２ 半導体層（ＳｉＣ層）
２ａ ドリフト領域
４ ゲート絶縁膜
５ ドレイン電極
６ ウェル領域
７ ウェルコンタクト領域
８ ソース領域
９ チャネル層
１０ ソース電極
１１ ゲート電極
１５ 層間絶縁膜
１７ ソースパッド
１７Ａ、１７Ｂ 分割パッド
１８ ゲートパッド
１９ ソース配線
２０ ゲート配線
３１、３２ ユニットセル
４０ ソースリード
４１ ドレインリード
４２ ゲートリード
５０ｓ、５０ｇ ワイヤー
６０ 台座
７０ リング
１００〜１１４ 半導体チップ
３００〜３１４ 半導体装置

Claims (18)

  1. 半導体層と、
    前記半導体層に電気的に接続された複数のパッドと、
    前記複数のパッドのそれぞれに少なくとも１つずつ接続されたワイヤーとを備え、
    前記複数のパッドは、前記ワイヤーを介して、外部と接続される同一の端子に接続されている半導体装置。
  2. 前記半導体層は、素子領域と、前記素子領域を囲むように設けられた終端領域とを有しており、
    前記複数のパッドは、前記素子領域上に配置されている請求項１に記載の半導体装置。
  3. ゲート電極と、
    前記ゲート電極に電気的に接続されたゲートパッドと、
    前記ゲートパッドに電気的に接続されたゲート配線と
    をさらに有し、
    前記ゲート配線は、前記複数のパッドの間に配置されている請求項１または２に記載の半導体装置。
  4. ゲート電極と、
    前記ゲート電極に電気的に接続されたゲートパッドと、
    前記ゲートパッドに電気的に接続されたゲート配線と
    をさらに有し、
    前記ゲート配線は、前記複数のパッドを囲むように設けられている請求項１または２に記載の半導体装置。
  5. 前記ゲート配線の断面積は９０μｍ2以上である請求項３または４に記載の半導体装置。
  6. ゲート電極と、
    前記ゲート電極に電気的に接続されたゲートパッドと、
    前記ゲートパッドに電気的に接続されたゲート配線と
    をさらに有し、
    前記ゲート配線は、前記複数のパッドの間、および、前記複数のパッドを囲むように設けられている請求項１または２に記載の半導体装置。
  7. 前記ゲート配線の断面積が６６μｍ2以上である請求項６に記載の半導体装置。
  8. 前記複数のパッドは、半導体装置に流し得る最大電流を流したときに溶断され得る細い配線で互いに接続されている請求項１から７のいずれかに記載の半導体装置。
  9. 前記細い配線の断面積は２００μｍ2以下である請求項８に記載の半導体装置。
  10. 前記半導体層は、第１導電型を有するドリフト領域と、前記第１導電型と異なる第２導電型を有する第２導電型領域とを含んでおり、
    前記ゲート配線は、前記第２導電型領域の上に配置されている請求項３から７のいずれかに記載の半導体装置。
  11. 前記ゲート配線の下に位置する前記第２導電型領域は、前記複数のパッドと同電位に接地されている請求項１０に記載の半導体装置。
  12. 前記半導体層と前記複数のパッドとの間に形成された絶縁層をさらに備え、
    前記絶縁層には、前記ゲート配線の下に位置する前記第２導電型領域を、前記複数のパッドと同電位に接地するためのコンタクト部が形成されており、
    前記コンタクト部の少なくとも１つは、前記半導体層の前記第２導電型領域上のみに位置している請求項１１に記載の半導体装置。
  13. 前記半導体層はワイドバンドギャップを有する半導体を含む請求項１から１２のいずれかに記載の半導体装置。
  14. 前記半導体層は炭化珪素を含む請求項１３に記載の半導体装置。
  15. 前記半導体装置は、前記半導体層を用いて形成され、それぞれが第１電極および第２電極を備えた複数のユニットセルを含んでおり、
    前記複数のパッドは、第１パッドおよび第２パッドを含み、
    前記複数のユニットセルのうちの一部のユニットセルの第１電極は、前記複数のパッドのうち前記第１パッドのみに接続され、他の一部のユニットセルの第１電極は、前記複数のパッドのうち第２パッドのみに接続されており、
    前記複数のユニットセルの第２電極は、外部に接続される他の端子に接続されている請求項１に記載の半導体装置。
  16. 前記半導体装置は、
    前記半導体層を用いて形成され、それぞれがゲート電極、ソース電極およびドレイン電極を備えた複数のユニットセルと、
    前記複数のユニットセルのゲート電極に接続されたゲートパッドと、
    前記ゲートパッドに接続されたゲート端子と、
    前記複数のユニットセルのドレイン電極に接続されたドレイン端子と、
    を含んでおり、
    前記複数のパッドは、第１ソースパッドおよび第２ソースパッドを含み、
    前記同一の端子はソース端子であり、
    前記複数のユニットセルのうちの一部のユニットセルのソース電極は、前記複数のパッドのうち前記第１ソースパッドのみに接続され、他の一部のユニットセルのソース電極は、前記複数のパッドのうち第２ソースパッドのみに接続されている請求項１に記載の半導体装置。
  17. 請求項１５に記載の半導体装置におけるワイヤーボンディング不良を検査する検査方法であって、
    前記同一の端子と前記他の端子との間の抵抗値を測定する工程と、
    前記抵抗値に基づいて、前記複数のパッドのそれぞれと前記同一の端子とを接続するワイヤーのうち少なくとも１つにボンディング不良が生じているか否かを判断する工程と
    を包含する検査方法。
  18. 請求項１６に記載の半導体装置におけるワイヤーボンディング不良を検査する検査方法であって、
    前記ゲート端子に電圧を印加して、前記ドレイン端子と前記ソース端子との間の抵抗値を測定する工程と、
    前記抵抗値に基づいて、前記複数のパッドのそれぞれと前記ソース端子とを接続するワイヤーのうち少なくとも１つにボンディング不良が生じているか否かを判断する工程と
    を包含する検査方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011151681A2 (ja) * 2010-06-03 2011-12-08 パナソニック電工株式会社 半導体装置およびこれを用いた半導体リレー
JP2011258640A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
JP2012182223A (ja) * 2011-02-28 2012-09-20 Panasonic Corp 半導体装置
JP2014056968A (ja) * 2012-09-13 2014-03-27 Fuji Electric Co Ltd 半導体装置とワイヤオープン不良の検出方法
JP2015204393A (ja) * 2014-04-15 2015-11-16 サンケン電気株式会社 半導体装置
JP2017055145A (ja) * 2016-12-22 2017-03-16 三菱電機株式会社 半導体装置
WO2018225188A1 (ja) * 2017-06-07 2018-12-13 新電元工業株式会社 断線判定装置及びパワーモジュール
JP2019197920A (ja) * 2013-11-28 2019-11-14 ローム株式会社 半導体装置および半導体モジュール
CN112185952A (zh) * 2019-07-02 2021-01-05 三菱电机株式会社 半导体装置
EP3800723A1 (en) * 2019-10-02 2021-04-07 Rolls-Royce Deutschland Ltd & Co KG Battery module and aircraft with a battery module
US11410892B2 (en) 2019-03-22 2022-08-09 Fuji Electric Co., Ltd. Semiconductor device and method of inspecting semiconductor device
DE112021000198T5 (de) 2020-07-07 2022-08-18 Fuji Electric Co., Ltd. Halbleitermodul

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8933394B2 (en) 2010-06-03 2015-01-13 Panasonic Corporation Semiconductor device having at least a transistor cell with a second conductive type region surrounding a wall region and being insulated from both gate electrode and source electrode and solid state relay using same
JP2011254012A (ja) * 2010-06-03 2011-12-15 Panasonic Electric Works Co Ltd 半導体装置およびこれを用いた半導体リレー
WO2011151681A3 (ja) * 2010-06-03 2012-04-19 パナソニック株式会社 半導体装置およびこれを用いた半導体リレー
CN102884626A (zh) * 2010-06-03 2013-01-16 松下电器产业株式会社 半导体装置和使用该半导体装置的半导体继电器
WO2011151681A2 (ja) * 2010-06-03 2011-12-08 パナソニック電工株式会社 半導体装置およびこれを用いた半導体リレー
JP2011258640A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
JP2012182223A (ja) * 2011-02-28 2012-09-20 Panasonic Corp 半導体装置
JP2014056968A (ja) * 2012-09-13 2014-03-27 Fuji Electric Co Ltd 半導体装置とワイヤオープン不良の検出方法
US11367738B2 (en) 2013-11-28 2022-06-21 Rohm Co., Ltd. Semiconductor device
JP2019197920A (ja) * 2013-11-28 2019-11-14 ローム株式会社 半導体装置および半導体モジュール
US10886300B2 (en) 2013-11-28 2021-01-05 Rohm Co., Ltd. Semiconductor device
US11908868B2 (en) 2013-11-28 2024-02-20 Rohm Co., Ltd. Semiconductor device
JP2015204393A (ja) * 2014-04-15 2015-11-16 サンケン電気株式会社 半導体装置
JP2017055145A (ja) * 2016-12-22 2017-03-16 三菱電機株式会社 半導体装置
WO2018225188A1 (ja) * 2017-06-07 2018-12-13 新電元工業株式会社 断線判定装置及びパワーモジュール
US11410892B2 (en) 2019-03-22 2022-08-09 Fuji Electric Co., Ltd. Semiconductor device and method of inspecting semiconductor device
JP2021009944A (ja) * 2019-07-02 2021-01-28 三菱電機株式会社 半導体装置
JP7224247B2 (ja) 2019-07-02 2023-02-17 三菱電機株式会社 半導体装置
CN112185952A (zh) * 2019-07-02 2021-01-05 三菱电机株式会社 半导体装置
EP3800723A1 (en) * 2019-10-02 2021-04-07 Rolls-Royce Deutschland Ltd & Co KG Battery module and aircraft with a battery module
US11705592B2 (en) 2019-10-02 2023-07-18 Rolls-Royce Deutschland Ltd & Co Kg Battery module and aircraft with a battery module
DE112021000198T5 (de) 2020-07-07 2022-08-18 Fuji Electric Co., Ltd. Halbleitermodul

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