JP2017055145A - 半導体装置 - Google Patents

Abstract

【課題】帰還容量が小さく、低スイッチング損失な炭化珪素半導体装置を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、半導体基板２０と、その表面に形成されたドリフト層２１と、ドリフト層２１表面に選択的に形成された第１ウェル領域４１と、各第１ウェル領域４１表面に選択的に形成された領域で当該領域とドリフト層２１とで挟まれた各第１ウェル領域４１表面をチャネル領域として規定するソース領域８０と、チャネル領域上からドリフト層２１上に渡ってゲート絶縁膜３０を介して形成されたゲート電極５０と、ドリフト層２１のセル配置領域の平面視において第１ウェル領域４１を除く領域の少なくとも一部に第１ウェル領域４１と非接触に形成された第２導電型の第２ウェル領域４３と、第１、第２ウェル領域４１、４３に対しコンタクトが形成されたソース電極と、半導体基板２０裏面に形成されたドレイン電極７７とを備える。
【選択図】図１８

Description

本発明は、半導体装置に関し、特に炭化珪素半導体装置の構造に関する。

特許文献１に記載の半導体装置、すなわち縦型ＭＯＳＦＥＴは、特許文献１に示されている様に、平面方向にストライプ状である縦型ＭＯＳＦＥＴにおいて、ベース領域の間に電界緩和領域を設けている。この電界緩和領域は、特許文献１に示されるように、ベース領域と接触せずに電位が浮いた状態であっても良く、特許文献１に示されるように、ベース領域と接触して電位が固定された状態でもあっても良い。

また、平面方向にセル構造である縦型ＭＯＳＦＥＴにおいては、孤立した各ベース領域と接触せずに電位が浮いた状態の電界緩和領域が特許文献１に図示されている。

このような電界緩和領域を設けることによって、ゲート／ドレイン間の帰還容量を低減することができることが開示されている。

特開２００４−２２６９３号公報

本発明が解決すべき問題点を、特許文献１に基づき以下に説明する。縦型ＭＯＳＦＥＴやＩＧＢＴなどの半導体装置においては、オン動作時の抵抗（オン抵抗）を低減するために、単位面積当たりのチャネル幅を大きくすることが有効である。そのため素子構造としては、平面方向にストライプ状とするよりも、四角形や六角形などのセル構造として配列することが単位面積当たりのチャネル幅増加に関して有効であり、特に、炭化珪素半導体装置においてはより低いオン抵抗が望まれていることから、セル構造を採用することが一般的である。

特許文献１では、素子のスイッチング損失を低減するための一つのパラメータである帰還容量を低減する方法として、対向する一対のベース領域の間隙に電界緩和領域を設けることを開示しているが、セル構造配置においては電界緩和領域は離散的に配置され、それぞれが電気的にフローティングであるため、その電位は固定されていない。また、電界緩和領域の電位を固定するための実現方法については、特許文献１においては開示されていない。

素子のスイッチング動作時には、ベース領域と共に電界緩和領域への電荷の充放電も行われ、電界緩和領域の電位が固定されていないために電荷が電界緩和領域内にトラップされチャージアップし、半導体層に伸びる空乏層の長さが変化する可能性がある。これは、離散的に存在するベース領域の各々で偶発的に発生するために、素子の動作を不安定にし、素子特性のバラツキや安定性や信頼性に影響を及ぼす可能性があった。

また、発明者らが数値計算を行ったところ、電界緩和領域をフローティングで設置することが、必ずしもスイッチング損失の低減につながる訳ではないことが判明した。

また、ＳｉＣを基板材料として用いるスイッチング素子に於いては、従来広く用いられていたＳｉを基板材料とするスイッチング素子と比較して、ＳｉＣ材料のバンドギャップが大きいために半導体層の十分な低抵抗化が困難であり、寄生抵抗が大きくなる傾向があった。特に、ＳｉＣのバンドギャップ内の十分に浅いエネルギー領域にｐ型の不純物レベルをもつ元素が存在しないため、室温近傍で抵抗率の低いｐ型ＳｉＣが得られなかった。その寄生抵抗の大きさが、スイッチング動作時に電界緩和領域に発生する電位を大きくし、ゲート絶縁膜破壊に至らしめる場合があるという問題があった。

また、縦型ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子をインバーターモジュール等の電力変換器に応用する場合、当該半導体素子に対して逆並列に接続されるフリーホイールダイオードの代わりに、当該半導体素子に内蔵されているボディーダイオードを用いることがある。このような用途を想定したとき、ボディーダイオードには良好な順方向特性を有していることが、インバーターモジュールなどの電力変換器の損失低減に必要であった。特に、ベース層としてしばしば用いられるｐ型のＳｉＣに対して、十分低い接触抵抗や十分大きい接合面積が必要であった。

本発明は、この様な問題点の発見及び当該問題点の発生箇所の認識を踏まえて成されたものであり、良好なボディーダイオード特性を有し、帰還容量を低減してスイッチング損失を低減しつつ、高速スイッチング時（特にターンオフ時）に於けるゲート電極と電界緩和領域間の絶縁破壊の発生を抑制可能な半導体装置の提供を目的とする。

本発明の一態様にかかる半導体装置は、半導体基板と、前記半導体基板上に形成された、第１導電型のドリフト層と、前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、前記第１ウェル領域内に形成された第１導電型のソース領域と、前記第１ウェル領域にチャネル領域を形成するゲート電極と、前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成され、かつ、前記ソース領域に接続するソース電極と、隣接する前記第１ウェル領域の間において、前記第１ウェル領域と離間して形成され、前記ウェルコンタクトホール内に形成された前記ソース電極と接続する第２導電型の第２ウェル領域と、前記第１ウェル領域を含むセル領域の周囲に形成され、前記ソース電極と前記第２ウェル領域とに接続する第２導電型の周縁領域と、前記半導体基板裏面に形成されたドレイン電極とを備える。

本発明の一態様にかかる半導体装置によれば、半導体基板と、前記半導体基板上に形成された、第１導電型のドリフト層と、前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、前記第１ウェル領域内に形成された第１導電型のソース領域と、前記第１ウェル領域にチャネル領域を形成するゲート電極と、前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成され、かつ、前記ソース領域に接続するソース電極と、隣接する前記第１ウェル領域の間において、前記第１ウェル領域と離間して形成され、前記ウェルコンタクトホール内に形成された前記ソース電極と接続する第２導電型の第２ウェル領域と、前記第１ウェル領域を含むセル領域の周囲に形成され、前記ソース電極と前記第２ウェル領域とに接続する第２導電型の周縁領域と、前記半導体基板裏面に形成されたドレイン電極とを備えることにより、帰還容量が小さく、スイッチング損失を低く抑えることができるとともに、高速スイッチング時に於けるゲート電極と電界緩和領域である第２ウェル領域との間の絶縁破壊の発生を抑制することができる。

実施の形態１に係る炭化珪素半導体装置の上面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における上面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における上面図の変形例である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における上面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における上面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における上面図である。 実施の形態１における炭化珪素半導体装置の製造方法における素子端面における縦断面図である。 実施の形態２における炭化珪素半導体装置の製造方法における素子端面における縦断面図である。 実施の形態２における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態２における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態２における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態２における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態２における炭化珪素半導体装置の製造方法における素子端面における縦断面図である。 実施の形態２における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態２における炭化珪素半導体装置の製造方法における素子端面における縦断面図の変形例である。 実施の形態１における炭化珪素半導体装置の製造方法における一工程における炭化珪素半導体装置の上面図である。 実施の形態１によって作製される炭化珪素半導体装置の第２ウェル領域における発生電位の時間変化を示す図である。 実施の形態１によって作製される炭化珪素半導体装置の第２ウェル領域における発生電位の時間変化を示す図である。 実施の形態１によって作製される炭化珪素半導体装置のゲート／ドレイン間容量を示す図である。 実施の形態１によって作製される炭化珪素半導体装置のスイッチング損失を示す図である。 実施の形態２によって作製される炭化珪素半導体装置における不純物濃度分布を示す図である。

以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」と、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。

＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、本実施の形態１に係る炭化珪素半導体装置、具体的には炭化珪素ＭＯＳＦＥＴの上面構成を模式的に示す平面図である。

本素子の４つの側面の内で一側面の上端中央部には、外部の制御回路（図示せず）からゲート電圧が印加されるゲートパッド７８が形成されている。又、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個並列配置された活性領域内に、ユニットセルのソース電極（図示せず）を並列接続したソースパッド７５が形成されている。そして、ソースパッド７５の周囲にゲート配線７６が、ゲートパッド７８と接続して形成されている。各ユニットセルのゲート電極（図１では図示せず）には、ゲートパッド７８に印加されるゲート電圧が、ゲートパッド７８およびゲート配線７６を通じて、各ユニットセルのゲート電極に供給される。

尚、通常の製品では、温度センサー及び電流センサー用の電極が半導体素子に形成されている場合が多いが、それらの電極の形成の有無は、後述する本素子の効果に何らの影響を及ぼすものでは無い。

加えて、ゲートパッド７８の位置、個数及びソースパッド７５（ソース電極）の形状等もＭＯＳＦＥＴによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、後述する本素子の効果に何らの影響を及ぼすものでは無い。

＜Ａ−２．製造方法＞
次に、図２〜図１８に示す断面模式図、及び平面模式図を参照して、本実施の形態１に係る炭化珪素半導体装置、具体的には炭化珪素ＭＯＳＦＥＴの製造方法について記載する。なお、図２〜図１８に示す断面模式図、及び平面模式図は、図１のＡ−Ａ’の位置である。

先ず、第１導電型の炭化珪素から成る半導体基板２０を用意する。半導体基板２０は、ｃ軸方向に対して８°以下に傾斜されていても良いし、或いは、傾斜していなくても良く、どの様な面方位を有していても、本実施の形態１の効果に影響を及ぼさない。半導体基板２０の上方には、エピタキシャル結晶成長層（不純物濃度は１×１０^１３ｃｍ^−３〜１×１０^１８ｃｍ^−３の範囲内であり、厚みは４μｍ〜２００μｍである）より成る第１導電型のドリフト層２１を有する。

その後、図２及び図３に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して不純物のイオン注入を行い、ドリフト層２１表面に選択的に複数形成された第２導電型の第１ウェル領域４１と、ドリフト層２１表面に、第１ウェル領域４１を含むセル領域を平面視包囲して選択的に形成された第２導電型の周縁領域４２と、周縁領域４２に隣接する第２導電型のＪＴＥ領域４０と、各第１ウェル領域４１表面に選択的に形成された領域であって、当該領域とドリフト層２１とで挟まれた各第１ウェル領域４１表面をチャネル領域として規定する第１導電型のソース領域８０と、第１導電型のフィールドストッパー領域８１をそれぞれ形成する。

注入時の半導体基板２０は積極的に加熱を行わなくても良いし、２００℃〜８００℃で加熱して行っても良い。注入不純物としては、導電型がｎ型の場合には窒素又はリンが好適であり、導電型がｐ型の場合にはアルミニウム又は硼素が好適である。

第１ウェル領域４１、周縁領域４２の深さは、ドリフト層２１の底面を超えない様に設定する必要性があり、例えば０．３μｍ〜２．０μｍの範囲内の値とする。又、第１ウェル領域４１、周縁領域４２の不純物濃度は、ドリフト層２１の不純物濃度を超えており、且つ、１×１０^１５ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内に設定される。但し、ドリフト層２１の最表面近傍に限っては、炭化珪素半導体装置のチャネル領域における導電性を高めるために、第１ウェル領域４１の不純物濃度がドリフト層２１の不純物濃度を下回っていても良い。

また、第１ウェル領域４１と周縁領域４２の不純物濃度及び注入深さは、同一であれば一度の写真製版処理によってパターニングされるために、処理工数の削減やチップコストの低減に繋がるが、同一でなくても良い。すなわち、チャネルの伝導に寄与しない周縁領域４２においては、素子のスイッチングで誘起される電荷により発生する電位が起こす、素子破壊を防ぐために、第２導電型の導電率が高くなるように、より高濃度の第２導電型の不純物を注入しても良い。

また、周縁領域４２とＪＴＥ領域４０とはドリフト層２１内で接続されており、第１ウェル領域４１と周縁領域４２とはドリフト層２１内で接続されていない。

第１導電型のソース領域８０の深さに関しては、その底面が第１ウェル領域４１の底面を超えない様に設定され、その不純物濃度の値は、第１ウェル領域４１の不純物濃度の値を超えており、且つ、その値は１×１０^１７ｃｍ^−３〜１×１０^２１ｃｍ^−３の範囲内の値に設定されている。

なお、第１ウェル領域４１で囲まれるユニットセルの平面方向の配置としては、図３に示すように、縦横に等ピッチで配列されていても良く、図４に示すように、列に対して半周期ずらして配列されていても良い。本発明の効果は、どちらの配列パターンについても功を奏する。

なお、本発明の特徴的な点として、図３及び図４に示すように、等ピッチで配列された第１ウェル領域４１で囲まれるユニットセル群の、本来配置されるべき位置にユニットセルが配置されていない箇所が存在し、さらに、これは周期性を持って存在する。なお、本実施の形態１として、ユニットセルの平面形状は図３及び図４に示すように正方形としたが、これは長方形でも六角形でも構わない。

続いて、図５及び図６に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して不純物のイオン注入を行い、第２導電型の第２ウェル領域４３を形成する。第２ウェル領域４３の深さは、ドリフト層２１の底面を超えない様に設定し、例えば０．１μｍ〜２．０μｍの範囲内の値とする。第２ウェル領域４３の不純物濃度は、ドリフト層２１の不純物濃度を超えており、且つ、１×１０^１５ｃｍ^−３〜１×１０^２１ｃｍ^−３の範囲内に設定される。

第２ウェル領域４３は、図７に示すように、第１ウェル領域４１よりも浅く形成されていても良く、図８に示すように、第１ウェル領域４１よりも深く形成されていても良い。

ここで、第２ウェル領域４３は、素子に逆方向の高ドレインバイアスが印加されたときに、第１ウェル領域４１よりも先にアバランシェブレークダウンを起こさないような、不純物分布を持つことが望ましい。

第２ウェル領域４３は、第１ウェル領域４１間のＪＦＥＴ領域に形成され、第１ウェル領域４１と一定の距離を保って離間して、すなわち非接触に存在している。すなわち、第２ウェル領域４３は、選択的に形成された第１ウェル領域４１を取り囲むように配置され、第１ウェル領域４１と第２ウェル領域４３はドリフト層２１内で互いに接しない。また、第２ウェル領域４３は離散して分布せず、素子の活性領域内で接続されている。さらに、第２ウェル領域４３は、周縁領域４２と接続されている。

なお、第１ウェル領域４１と第２ウェル領域４３との間隔は、０．２μｍ以上であることが望ましい。すなわち、第１ウェル領域４１及び第２ウェル領域４３の不純物濃度が１×１０^１８ｃｍ^−３の時、ドリフト層２１に広がる空乏層幅は少なくとも０．１μｍであることから、少なくとも０．２μｍのギャップを設けることで、ＪＦＥＴ領域が全領域で空乏化して、素子が導通しない事態を避けることができる。

ところで、第２ウェル領域４３は、上記手法によって形成しても良いし、図９に示すようにＪＴＥ領域４０と同時に形成されても良いし、図１０に示すようにＪＴＥ領域４０とウェルコンタクト領域４７の両方と同時に形成されてもよい。このようにすれば、写真製版工程の削減によってチップ製造コストの削減が行える。

また、第２ウェル領域４３を、第１ウェル領域４１を形成するときに同時に形成することが考えられる。しかしながら、サブミクロンの微細なマスクパターンを必要とする場合があって技術的な困難さが生じることや、さらには図７や図８に示すように、オン抵抗を低減するために、第１ウェル領域４１よりも深さを調整したり不純物濃度を変化させたりする場合に対して不利である。本発明のように、第１ウェル領域４１と第２ウェル領域４３とを別々の写真製版で行うことによって、そのような不具合は生じず、容易に例えば図５に示す構造が作製される。

一方、図１１に示すように、周縁領域４２を第２ウェル領域４３が兼ねるように形成してもよいし、図示しないが第１ウェル領域４１と第２ウェル領域４３の両方の過程で周縁領域４２を形成しても良い。

次に、図１２〜１５に示すように、第１ウェル領域４１、周縁領域４２、第２ウェル領域４３とソースパッド７５との良好な金属接触を実現するために、第１ウェル領域４１、周縁領域４２、第２ウェル領域４３の不純物濃度よりも高い第２導電型の不純物濃度を有するウェルコンタクト領域４６、４７をイオン注入により形成する（図１２、１３）。尚、該イオン注入は、１５０℃以上の基板温度で実行されることが望ましい。このような温度範囲にすることで、シート抵抗の低い第２導電型層（ウェルコンタクト領域４６、４７）が形成される。

なお、この直後、もしくはこれまでの注入工程のどこかで、図１４に示すように、基板全面に第１導電型の不純物をイオン注入して、ゲート電極５０下のドリフト層２１表面において、ドリフト層２１の不純物濃度よりも高い不純物濃度を有し、第１ウェル領域４１よりも大きな深さ方向の厚みを有する第１導電型の第２不純物領域としての高濃度層８５を形成しても良いし、図１５に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して、第１導電型の不純物のイオン注入を行い第１導電型の第２不純物領域としての電流制御層８６を形成しても良い。これらはいずれもＪＦＥＴ領域の抵抗を低減することができるため、素子のオン抵抗を低減することができる。

また、高濃度層８５と電流制御層８６とは、第１ウェル領域４１及び第２ウェル領域４３の深さよりも深く形成しておくことが望ましい。これは、ＪＦＥＴ端における広がり抵抗を低減することができるため、素子のオン抵抗をさらに低減する効果がある。さらに、半導体装置に逆バイアスを印加したときの第１ウェル領域４１または第２ウェル領域４３とドリフト層２１の間でのアバランシェブレークダウンを、より安定的に起こさせる効果もある。なお、高濃度層８５は、ドリフト層２１の上方にエピタキシャル成長によって形成されていてもよい。

その後、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中に於いて１５００℃〜２２００℃の範囲内の温度で０．５分〜６０分の範囲内の時間で熱処理を行うことで、注入された不純物が電気的に活性化する。該熱処理時においては、ドリフト層２１の表面、もしくは、ドリフト層２１の表面と半導体基板２０の裏面とを、炭素からなる膜で覆われた状態で行っても良い。このようにすることで、熱処理時における装置内の残留水分や残留酸素等による、エッチング時の、ドリフト層２１の表面の荒れ発生を防ぐことが出来る。

次に、熱酸化によるシリコン酸化膜の形成、及びフッ酸による該酸化膜の除去によって、表面変質層を除去して清浄な面を得た後に、活性領域のみを開口してそれ以外の領域をシリコン酸化膜で覆うフィールド酸化膜３１をＣＶＤ法などによって堆積し、パターニングを行う。フィールド酸化膜３１の膜厚は、０．５μｍ〜２μｍあれば良い。

そして、例えば熱酸化法又は堆積法又はそれらの後に窒化ガスやアンモニア雰囲気における熱処理によって、ゲート絶縁膜３０を形成する。

そして、ゲート電極５０の材料となるポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィー及びドライエッチングによってゲート電極５０をパターニングし、図１６及び図１７に示す構造を得る。このポリシリコンには、リンや硼素が含まれて低シート抵抗であることが望ましい。リンや硼素は、ポリシリコンの製膜中に取り込まれても良いし、イオン注入とその後の熱処理によって活性化することによっても良い。さらに、このゲート電極５０はポリシリコンと金属及び金属間化合物の多層膜であっても良い。

次に、層間絶縁膜３２をＣＶＤ法などによって堆積した上で、例えばドライエッチング法によって、ソースパッド７５によりその後に充填されるべきソースコンタクトホール６１、ウェルコンタクトホール６２を形成する。ここで、ゲート配線７６によりその後に充填されるべきゲートコンタクトホール６４を同時に形成しても良い。このようにすることで、プロセス工程を簡略化でき、チップ製造時のコストを削減できる。

次に、層間絶縁膜３２が開口されているソースコンタクトホール６１、ウェルコンタクトホール６２の、炭化珪素が現れている部分にオーミック電極７１を形成する。オーミック電極７１は、ソース領域８０とウェルコンタクト領域４６、４７とのオーミック接触形成に用いられる。このオーミック電極７１の形成方法としては、基板全面にＮｉを主とした金属膜を製膜したあとに、６００〜１１００℃での熱処理によって炭化珪素との間にシリサイドを形成し、層間絶縁膜３２上に残留したＮｉを主とした金属膜を、硝酸や硫酸や塩酸やそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去することで形成できる。

なお、オーミック電極７１を形成する過程で、半導体基板２０の裏面に同様の金属膜を製膜した後に、熱処理を行って裏面のオーミック電極７２を形成しても良い。このようにすることで、炭化珪素の半導体基板２０と後に製膜するドレイン電極７７間で良好なオーミック接触が形成される。

なお、オーミック電極７１は全て同一の金属間化合物からなっていても良いし、それぞれに適した別々の金属間化合物からなっていても良い。これは、オーミック電極７１は第１導電型のソース領域８０に対して十分低いオーミックコンタクト抵抗を有していることが、作製されるＭＯＳＦＥＴのオン抵抗低減に重要であるが、同時に第２導電型のウェルコンタクト領域４６、４７に対しても、作製されるボディーダイオードの順方向特性改善のために低コンタクト抵抗であることが求められるためである。写真製版技術を用いて金属膜のパターニングをそれぞれで行うことで実現可能である。

なお、層間絶縁膜３２上に残留したＮｉを主とした金属膜を除去した後に、再度熱処理を行っても良い。ここでは先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗なオーミック接触が形成される。

なお、先の工程でゲートコンタクトホール６４が形成されていたら、ゲートコンタクトホール６４の底面に存在するゲート電極５０にシリサイド層が形成される。先の工程でゲートコンタクトホール６４を形成していなければ、引き続いて写真製版とエッチングによって、ゲート配線７６によりその後に充填されるべきゲートコンタクトホール６４を形成する。

引き続いて、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物やそれらの積層膜やそれらの合金層から成る配線金属をスパッタ法や蒸着法によって形成し、その後にパターニングを行うことで、ゲート配線７６、ゲートパッド７８、ソースパッド７５を形成する。更に、オーミック電極７２上にＴｉやＮｉやＡｇやＡｕなどの金属膜を形成してドレイン電極７７を形成することにより、図１８で示される炭化珪素ＭＯＳＦＥＴが完成される。

図１８に示すように本発明にかかる半導体装置は、第１導電型の半導体基板２０と、半導体基板２０表面上に形成された第１導電型のドリフト層２１と、半導体基板２０裏面に形成されたオーミック電極７２と、オーミック電極７２下にさらに備えられたドレイン電極７７と、ドリフト層２１表面に選択的に複数形成された、第２導電型の第１ウェル領域４１と、各第１ウェル領域４１表面に選択的に形成された領域であって、当該領域とドリフト層２１とで挟まれた各第１ウェル領域４１表面をチャネル領域として規定する第１導電型のソース領域８０と、ソース領域８０表面に選択的に形成されたウェルコンタクト領域４６と、チャネル領域上からドリフト層２１上に渡って、ゲート絶縁膜３０を介して形成されたゲート電極５０と、ドリフト層２１のセル配置領域の平面視において、第１ウェル領域４１を除く領域の少なくとも一部に、第１ウェル領域４１と非接触に形成された、第２導電型の第２ウェル領域４３と、第２ウェル領域４３表面に選択的に形成されたウェルコンタクト領域４７と、第１、第２ウェル領域４１、４３の両方に対し、オーミック電極７１を介したコンタクト（ソースコンタクトホール６１、ウェルコンタクトホール６２）が形成されたソース電極（ソースパッド７５）とを備える。

さらに、ドリフト層２１表面に、第１、第２ウェル領域４１、４３を含むセル領域を平面視包囲して選択的に形成され、ソース電極に対しコンタクトが形成され、第２ウェル領域４３と接触する第２導電型の周縁領域４２と、周縁領域４２表面に選択的に形成されるウェルコンタクト領域４７と、ドリフト層２１表面に、周縁領域４２を平面視包囲して選択的に形成されるＪＴＥ領域４０、フィールドストッパー領域８１と、周縁領域４２、ＪＴＥ領域４０、フィールドストッパー領域８１に渡って表面を覆うように形成されたフィールド酸化膜３１と、ゲート電極５０を覆うように形成された層間絶縁膜３２と、ゲート配線７６とゲート電極５０とを接続するゲートコンタクトホール６４とを備える。

なお、図示しないが、表面側をシリコン窒化膜やポリイミドなどの保護膜で覆っていても良い。それらは、ゲートパッド７８及びソースパッド７５のしかるべき位置で開口され、外部の制御回路と接続できるようになっている。

＜Ａ−３−１．作用＞
次に、本実施の形態１により作製される炭化珪素半導体装置の作用について説明する。本実施の形態１の炭化珪素半導体装置は、ＭＯＳＦＥＴを構成する複数のユニットセル（セル領域）と、それらを取り囲むｐｎダイオードとが電気的に並列に接続されている。例えば図２７には、注入処理が終了した工程でのドリフト層２１の上面図を示す。

第１ウェル領域４１を有する複数のユニットセルは、第２ウェル領域４３及びそれと接続された周縁領域４２及びＪＴＥ領域４０で取り囲まれている。そして、第１ウェル領域４１と第２ウェル領域４３とのギャップにはドリフト層２１が存在している。この第１ウェル領域４１と第２ウェル領域４３とで囲まれたギャップの直上には、ゲート絶縁膜３０及びゲート電極５０が存在している。

ところで、ゲート電極５０とドレイン電極７７の間の静電容量（Ｃｇｄ）は、該ギャップ領域の面積に略比例し、また、Ｃｇｄが大きいほどＭＯＳＦＥＴのスイッチング動作時における損失（スイッチング損失）が大きくなることが知られている。図１８のＣで囲む領域を見ると、対となる第１ウェル領域４１の間隙に第２ウェル領域４３が存在することによって、実効的な該ギャップ領域の面積が減少するために、Ｃｇｄが小さくなる効果がある。すなわち、スイッチング損失を低減させることが可能となる。

ところが、素子のスイッチング動作時、特にターンオフ（オン状態からオフ状態へスイッチング）時には、第１ウェル領域４１のみならず、第２ウェル領域４３にも、寄生容量を介して電荷の充放電に伴う電位が発生する。第１ウェル領域４１は比較的面積が小さく、内部の寄生抵抗も小さいために発生する電位は小さいが、比較的面積が大きい第２ウェル領域４３においては、ソース電位を適当な位置で電位固定（アース）し、これを適当な間隔を持って配置しないと、発生する電位降下によって電位固定位置から距離の離れた第２ウェル領域内の箇所において高電位が発生し、ゲート絶縁膜３０が絶縁破壊を起こして素子不良を発生する可能性がある。

この様子を図２８、２９に示す。ドレイン電圧の時間変化として３０Ｖ／ｎｓｅｃという高速でスイッチングしたときの第２ウェル領域４３に発生する電位の時間変化を示す。縦軸はウェル領域で発生する電位、横軸は時間変化である。

配列１と配列２は、第２ウェル領域４３に対する電位固定セル（図１８及び図１７のＤ）の配置間隔を変えたものであり、配列１はセル（図１８のＣ）８個に対して１個、配列２はセル（図１８のＣ）３個に対して１個の電位固定セルを配置した場合である。

例えば図２８において、ターンオンよりもターンオフの方が発生する電位が大きいことが分かり、また、配列１よりも配列２の方が電位が小さいことから、電位固定セル（図１８及び図１７のＤ）をより密に配置することによって発生電位は小さく抑えられることが分かる。

図２８は、第２ウェル領域４３のシート抵抗を８０ｋΩ／□として計算した場合であり、配列１であってもゲート絶縁膜に印加される最大電界は２ＭＶ／ｃｍ程度であり、信頼性を考えた上でも十分低い。一方、図２９の、第２ウェル領域４３のシート抵抗を８００ｋΩ／□として計算した場合では、配列１のターンオフにおいて大きな電位が発生し、これはゲート絶縁膜中電界としておよそ５ＭＶ／ｃｍに相当する。配列２の場合であれば、配列１ほど大きな電位は発生せず、信頼性を維持できる。なお、図２９の縦軸はウェル領域で発生する電位、横軸は時間変化である。

なお、第２ウェル領域４３の電位固定セルを設けなければ、発生する電位がさらに増加して、半導体装置の高速動作化に害することは容易に想像される。

すなわち、第２ウェル領域４３に発生する電位は、第２ウェル領域４３のシート抵抗やスイッチング速度に依存すると共に、第２ウェル領域４３の電位固定を適当な間隔で配置して行うことが、第２ウェル領域４３に発生する電位によるゲート絶縁膜破壊防止及び信頼性確保に対して重要である。

従って、本実施の形態１の炭化珪素半導体装置は、第２ウェル領域４３が図１８及び図１７のＤで囲む領域のように、活性領域内でソースパッド７５に接続されており、その電位固定セルが図１７及び図２７に示すように、ある一定の距離、もしくはある一定の距離以下となるように分布して配置しているため、素子の高速駆動に伴う電位発生によっても、ゲート絶縁膜３０の破壊を抑えることができるという特徴を有する。

電位固定された第２ウェル領域４３を配置することによってＣｇｄ（静電容量）が減少すること、及びスイッチング損失が低減されることを数値計算によって確認した。図３０は、ゲート／ドレイン間電圧に対するＣｇｄの第２ウェル領域４３の有無及び電位固定の有無の依存性を示すものである。縦軸はゲート／ドレイン間の容量、横軸はゲート／ドレイン間の電圧を示している。すべての構造に対して第１ウェル領域４１の配列間隔（距離）を同一にし、かつ、素子のオン抵抗が同一となる構造で比較した。

図に示されるように、電位固定された第２ウェル領域４３を設置することによって、Ｃｇｄが減少していることがわかる。又、第２ウェル領域４３をフローティングから電位固定することによってもＣｇｄが減少しており、本発明の効果が確認される。第２ウェル領域４３の設置と電位固定に対して第２ウェル領域４３の不純物濃度をｐ濃度１からｐ濃度２（ｐ濃度２＞ｐ濃度１）へ増加することによってもＣｇｄ減少の効果が確認される。

図３１において、スイッチング時における損失を比較する。図において、縦軸はスイッチング損失を表し、各条件におけるターンオン、ターンオフ時の損失を示している。

図を参照すると、特にターンオフにおいて、電位固定された第２ウェル領域４３を配置することで、スイッチング損失を低く抑えることが可能であることが確認される。

従って、本実施の形態の炭化珪素半導体装置は、電位固定された第２ウェル領域４３が配置されていることでＣｇｄが減少し、スイッチング損失を低減できる。

＜Ａ−３−２．別の作用＞
次に、本実施の形態１の炭化珪素半導体装置で得られる別の作用を示す。本実施の形態１における炭化珪素半導体装置においては、第１ウェル領域４１、第２ウェル領域４３、周縁領域４２、ＪＴＥ領域４０からなる第２導電型層と、ドリフト層２１の第１導電型層との間で、ボディーダイオードが内蔵されている。順方向特性の立ち上がり電圧が低く、さらには高電流を駆動する良好なボディーダイオード特性を得るためには、第２導電型層の十分大きな面積や、第２導電型層とソースパッド７５との間の十分低い接触抵抗が必要となる。

ところで、半導体装置のＣｇｄを減少させる方法として、本実施の形態１で示した第２ウェル領域４３を設けずに、第１ウェル領域４１の配列間隔を狭めることも考えられた。しかしながら、素子が微細化されてウェルコンタクト領域４６も微細化されたときに、第１ウェル領域４１に対して十分低い接触抵抗を得ることが難しくなり、ボディーダイオードとしての順方向特性が劣化する可能性がある。これは、活性領域におけるユニットセルにおいては、ウェルコンタクト領域４６とソース領域８０の両方にオーミック接触を形成する必要があるために、ウェルコンタクト領域４６の占める面積を十分大きく取れないためである。しかしながら、本実施の形態１によれば、ボディーダイオード特性に影響を及ぼすほどの比較的大きな面積を占める第２ウェル領域４３を専用のコンタクト（ウェルコンタクト領域４７）によってソースパッド７５と接続させるため、素子が微細化されて活性領域のユニットセルにおける第１ウェル領域４１へのコンタクト不良が発生したとしても、第２ウェル領域４３への良好なコンタクトは保持される。よって、ボディーダイオード特性の大きな劣化を抑止することが出来る。

＜Ａ−４．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、第１導電型の半導体基板２０と、半導体基板２０表面上に形成された、第１導電型のドリフト層２１と、ドリフト層２１表面に選択的に複数形成された、第２導電型の第１ウェル領域４１と、各第１ウェル領域４１表面に選択的に形成された領域であって、当該領域とドリフト層２１とで挟まれた各第１ウェル領域４１表面をチャネル領域として規定する第１導電型のソース領域８０と、チャネル領域上からドリフト層２１上に渡って、絶縁膜であるゲート絶縁膜３０を介して形成されたゲート電極５０と、ドリフト層２１のセル配置領域の平面視において、第１ウェル領域４１を除く領域の少なくとも一部に、第１ウェル領域４１と非接触に形成された、第２導電型の第２ウェル領域４３と、第１および第２ウェル領域４１、４３の両方に対しコンタクトが形成されたソース電極と、半導体基板２０裏面に形成されたドレイン電極７７とを備えることで、帰還容量が小さく、スイッチング損失を低く抑えることができるとともに、高速スイッチング時に於けるゲート電極５０と電界緩和領域である第２ウェル領域４３との間の絶縁破壊の発生を抑制することができる。

また、比較的面積の大きい第２ウェル領域４３への専用コンタクト（ウェルコンタクトホール６２によるコンタクト）形成によって良好なボディーダイオード特性を得られる。

また、第１ウェル領域４１と第２ウェル領域４３とが接触していないことにより、接触している場合に比べてＪＦＥＴ領域が閉塞されないため、オン抵抗（ＪＦＥＴ抵抗）の増加を抑制することができる。

また、本発明にかかる実施の形態１によれば、半導体装置において、ゲート電極５０下のドリフト層２１表面において、ドリフト層２１の不純物濃度よりも高い不純物濃度を有し、第１ウェル領域４１よりも大きな深さ方向の厚みを有する第１導電型の第２不純物領域である高濃度層８５、電流制御層８６をさらに備えることで、ＪＦＥＴ領域における抵抗が減少するため、オン抵抗の低減が可能となる。

＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図１９は、本実施の形態２に係る炭化珪素半導体装置、具体的には炭化珪素ＭＯＳＦＥＴの図１のＡ−Ａ’断面模式図を示す。

本実施の形態２においては、第２ウェル領域４３の不純物分布において、第２導電型の不純物濃度がドリフト層２１中の第１導電型の不純物濃度よりも基板表面側で少なく、基板奥側で多くなっている。すなわち、第２ウェル領域４３は基板表面側には存在せず、基板奥側に存在し、基板奥側で互いに接続されている。ここで、第２ウェル領域４３は、ウェルコンタクト領域４７とは基板奥側で接続されている。

このような第２ウェル領域４３の構造は、例えば図３２の数値計算結果に示すように、炭化珪素からなるドリフト層２１に例えばＡｌの７００ｋｅＶ注入を行うことで、表面側にｎ型層を持ちつつ、およそ深さ０．３μｍ〜１．０μｍまでをｐ型層、さらに１．０μｍから奥側でｎ型層という構造を作製できる。ここで図３２において、縦軸はＡｌの濃度、横軸は深さを示すものである。本計算ではドリフト層２１の不純物濃度を２×１０^１６ｃｍ^−３とした。特に炭化珪素中の不純物の熱拡散が従来のシリコン中の熱拡散に比べて少なく、高温の活性化熱処理を施しても注入時の分布をほぼ保ち、熱拡散による不純物濃度の平滑化が抑止されるため、図１９のような構造が容易に作製されることに特徴がある。

このような構造とすることによっても実施の形態１と同様の効果が得られ、更に、オン動作時にゲート電極５０によって誘起されるキャリアが増加するため、ＪＦＥＴ抵抗、オン抵抗の低減効果が期待できる。

また、図２０に示すように、第２ウェル領域４３の深さが第１ウェル領域４１の深さよりも浅く形成されていても良い。このような第２ウェル領域４３の構造とすることで、Ｃｇｄの低減効果を保持したままＪＦＥＴ領域の広がり抵抗を低減することができ、素子のオン抵抗を低減することが出来る。

さらには、図２１及び図２２に示すように、第２ウェル領域４３形成時の注入マスクをそのまま用いた自己整合的な手法によって第１導電型の不純物を注入して、第２ウェル領域４３の基板奥側に第１不純物領域としての第１導電型の電流広がり層８３を形成しても良い。電流広がり層８３における第１導電型の不純物濃度は、ドリフト層２１の不純物濃度の値を超えており、且つ、その値は１×１０^１６ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内であり、その深さはドリフト層２１を超えない。このようにすることで、Ｃｇｄの低減効果を保持したままＪＦＥＴ領域の広がり抵抗をさらに低減することができ、素子のオン抵抗を低減することが出来る。

第２ウェル領域４３は、図２３に示すように、周縁領域４２を第２ウェル領域４３で兼ねた構造としても同様の効果が期待できる。この場合、第２ウェル領域４３はウェルコンタクト領域４７及びＪＴＥ領域４０とは基板奥側で接続されている。なお、周縁領域４２とＪＴＥ領域４０とウェルコンタクト領域４７で囲まれたドリフト層２１の電位固定を行うために、図２３に示すように、ソースコンタクト領域８８をウェルコンタクト４７に隣接して設けておいても良い。ソースコンタクト領域８８はオーミック電極７１と接続されている。

また、図２４に示すように、基板全面に第１導電型の不純物をイオン注入して高濃度層８５を形成しても良いし、図２５に示すように、高濃度層８５の下方に高濃度層８７を別途形成しても良い。これはＪＦＥＴ領域の抵抗を低減することができるため、素子のオン抵抗を低減することができる。高濃度層８７は、第１ウェル領域４１及び第２ウェル領域４３の深さよりも深い位置まで形成されていることで、ＪＦＥＴ領域の広がり抵抗を低減することができるため、素子のオン抵抗をさらに低減する効果がある。なお、高濃度層８５、８７は、ドリフト層２１の上方にエピタキシャル成長によって形成されていてもよい。

また、図２６に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して第１導電型の不純物のイオン注入を行い、電流制御層８６を形成しても良い。これはＪＦＥＴ領域の抵抗を低減することができるため、素子のオン抵抗を低減することができる。電流制御層８６は第１ウェル領域４１及び第２ウェル領域４３の深い領域よりも深く形成しておくことが、ＪＦＥＴ領域の広がり抵抗を低減することができるため、素子のオン抵抗をさらに低減する効果がある。

尚、本実施の形態１及び２で示される上記効果は、本実施の形態２に係る素子構造によるものであり、その構造を形成するための製造方法により効果に影響が出ることはない。従って、本実施の形態で一例として記載した製造方法以外の製造方法を用いて本素子を作製したとしても、既述した効果に影響を与えるものではない。又、構成する材料が効果の度合いに影響することも無い。

＜Ｂ−２．効果＞
本発明にかかる実施の形態２によれば、半導体装置において、第２ウェル領域４３は、ドリフト層２１表面には形成されないことで、ＪＦＥＴ領域の表面に第２導電型層を有さず、第２ウェル領域４３が基板奥のみに存在するため、オン動作時のゲート電界により誘起されるキャリアが増大し、オン抵抗を低減できる。

また、本発明にかかる実施の形態２によれば、半導体装置において、ドリフト層２１表面に、第１および第２ウェル領域４１、４３を含むセル領域を平面視包囲して選択的に形成され、ソース電極に対しコンタクトが形成された、第２導電型の周縁領域４２をさらに備え、周縁領域４２とソース電極とのコンタクトと、第２ウェル領域４３とソース電極とのコンタクトとは、隣接して備えられることで、活性領域内で第２ウェル領域４３のコンタクトを形成できるので、高速スイッチング動作時に第２ウェル領域４３で発生する充放電電流による電位降下によってゲート絶縁膜が破壊することを防ぎ、信頼性に優れた素子を作製することができる。

また、本発明にかかる実施の形態２によれば、半導体装置において、第２ウェル領域４３下面は、第１ウェル領域４１下面よりも上方に形成されることで、ＪＦＥＴ領域における抵抗が減少するため、オン抵抗の低減できる。

また、本発明にかかる実施の形態２によれば、半導体装置において、第２ウェル領域４３の下方に形成され、ドリフト層２１の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域である電流広がり層８３をさらに備えることで、ＪＦＥＴ領域における広がり抵抗が減少するため、オン抵抗の低減ができる。

以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。

又、本発明に於いては、半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図１８に示す半導体基板２０と裏面側のオーミック電極７２との間に第２導電型からなるコレクタ層を設けることで、ＩＧＢＴのセル領域を有する半導体素子を構成しても、既述した本発明の効果が同様に奏される。従って、本発明の効力が及ぶ射程範囲は、ＭＯＳＦＥＴ或いはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子であると言える。尚、半導体素子が縦型ＭＯＳＦＥＴの場合には、ドレイン電極及びソース電極がそれぞれ第１電極及び第２電極に相当し、半導体素子がＩＧＢＴの場合には、コレクタ電極及びエミッタ電極がそれぞれ第１電極及び第２電極に相当する。

又、本発明に於いては、実施の形態１及び２で記載したＭＯＳ構造を有する半導体素子自体を狭義の意味で「半導体装置」と定義する他、例えば、当該半導体素子を、当該半導体素子に対して逆並列に接続されるフリーホイールダイオード及び当該半導体素子のゲート電圧を生成・印加する制御回路等と共にリードフレームに搭載して封止して成るインバーターモジュールの様な、当該半導体素子を組み込んで応用して成るパワーモジュール自体をも、広義の意味で「半導体装置」と定義する。

この発明は、例えばインバータの様な電力変換器に適用して好適である。

２０ 半導体基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド酸化膜、３２ 層間絶縁膜、４０ ＪＴＥ領域、４１ 第１ウェル領域、４２ 周縁領域、４３ 第２ウェル領域、４６，４７ ウェルコンタクト領域、５０ ゲート電極、６１ ソースコンタクトホール、６２ ウェルコンタクトホール、６４ ゲートコンタクトホール、７１，７２ オーミック電極、７５ ソースパッド、７６ ゲート配線、７７ ドレイン電極、７８ ゲートパッド、８０ ソース領域、８１ フィールドストッパー領域、８３ 電流広がり層、８５，８７ 高濃度層、８６ 電流制御層、８８ ソースコンタクト領域。

Claims (12)

1. 半導体基板と、
   前記半導体基板上に形成された、第１導電型のドリフト層と、
   前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、
   前記第１ウェル領域内に形成された第１導電型のソース領域と、
   前記第１ウェル領域にチャネル領域を形成するゲート電極と、
   前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、
   前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成され、かつ、前記ソース領域に接続するソース電極と、
   隣接する前記第１ウェル領域の間において、前記第１ウェル領域と離間して形成され、前記ウェルコンタクトホール内に形成された前記ソース電極と接続する第２導電型の第２ウェル領域と、
   前記第１ウェル領域を含むセル領域の周囲に形成され、前記ソース電極と前記第２ウェル領域とに接続する第２導電型の周縁領域と、
   前記半導体基板裏面に形成されたドレイン電極とを備える、
   半導体装置。
2. 前記第２ウェル領域は、前記ドリフト層表面には形成されない、
   請求項１に記載の半導体装置。
3. 前記第２ウェル領域下面は、前記第１ウェル領域下面よりも上方に形成される、
   請求項１または請求項２に記載の半導体装置。
4. 前記第２ウェル領域の下方に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域をさらに備える、
   請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
5. 前記ゲート電極下の前記ドリフト層表面において、前記ドリフト層の不純物濃度よりも高い不純物濃度を有し、前記第１ウェル領域よりも大きな深さ方向の厚みを有する第１導電型の第２不純物領域をさらに備える、
   請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
6. 前記第２ウェル領域内に形成された、前記第２ウェル領域よりも不純物濃度の高い第１ウェルコンタクト領域をさらに備える、
   請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
7. 前記周縁領域内に形成された、前記周縁領域よりも不純物濃度の高い第２ウェルコンタクト領域をさらに備える、
   請求項１に記載の半導体装置。
8. 前記第２ウェル領域の深さは、０．１μｍから２．０μｍの範囲内である、
   請求項１から請求項７のうちのいずれか１項に記載の半導体装置。
9. 前記第２ウェル領域の濃度は、１×１０^１５ｃｍ^−３から１×１０^２１ｃｍ^−３の範囲内である、
   請求項１から請求項８のうちのいずれか１項に記載の半導体装置。
10. 前記周縁領域の深さは、０．３μｍから２．０μｍの範囲内である、
    請求項１に記載の半導体装置。
11. 前記周縁領域の濃度は、１×１０^１５ｃｍ^−３から１×１０^１９ｃｍ^−３の範囲内である、
    請求項１に記載の半導体装置。
12. 前記半導体基板は、炭化珪素半導体の基板である、
    請求項１から請求項１１のうちのいずれか１項に記載の半導体装置。

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