JPH09223799A - 多重ゲートｍｏｓｆｅｔ - Google Patents

多重ゲートｍｏｓｆｅｔ

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JPH09223799A
JPH09223799A JP8287598A JP28759896A JPH09223799A JP H09223799 A JPH09223799 A JP H09223799A JP 8287598 A JP8287598 A JP 8287598A JP 28759896 A JP28759896 A JP 28759896A JP H09223799 A JPH09223799 A JP H09223799A
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Abstract

(57)【要約】 【課題】 軽負荷時にはゲートドライブ損失を低く抑
え、通常負荷などにおいては伝導損失を低く抑えること
のできるＭＯＳＦＥＴを提供すること。 【解決手段】 ソースと、ドレインと、ボディと、第
１及び第２ゲートと、ゲートコントローラとを含み、前
記第１ゲートのゲート幅は前記第２ゲートのゲート幅と
異なっており、前記第１ゲートは前記ゲートコントロー
ラの出力ターミナルに接続されており、前記第２ゲート
は前記ゲートコントローラの前記出力ターミナルにスイ
ッチを介して接続されており、前記スイッチが開いてい
るとき、前記第１ゲートと前記第２ゲートが電気的に分
離される多重ゲートＭＯＳＦＥＴを提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＤＣ−ＤＣコンバー
タに関する。特に、ＤＣ−ＤＣコンバータで使用するの
に適した多重ゲートＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】ＤＣ−ＤＣコンバータは、入力ＤＣ電圧
を出力ＤＣ電圧に変換するのに使用される。ＤＣ−ＤＣ
コンバータのうちスイッチングモードコンバータとして
知られているものでは、出力電圧は入力電圧が加えられ
るスイッチのデューティサイクル（duty cycle）によっ
て決まる。
【０００３】スイッチングモードＤＣ−ＤＣコンバータ
の例として、第１図に示されている相補型同期式バック
コンバータ（complementary synchronous buck convert
er）１０がある。相補的なＭＯＳＦＥＴ対Ｍ１及びＭ２
が、入力電圧Ｖinとグランドとの間に直列に接続されて
いる。ＰチャネルＭＯＳＦＥＴ Ｍ１は直列スイッチと
して働き、ＮチャネルＭＯＳＦＥＴ Ｍ２はシャントス
イッチ（shunt switch）として働く。ＭＯＳＦＥＴ Ｍ
１とＭ２の間の共通ノードは、ローパスフィルタを介し
て負荷につながっている。ローパスフィルタはインダク
タＬ１とキャパシタＣ１を含んでおり、出力電圧Ｖout
を負荷に与える。Ｖoutはパルス幅変調（ＰＷＭ）コン
トローラ１２へフィードバックされ、ＰＷＭコントロー
ラ１２はＭＯＳＦＥＴ Ｍ１とＭ２のゲートにＰＷＭ信
号を供給する。ＶoutはＰＷＭ信号のデューティサイク
ル、即ちこの場合は各サイクルにおいてＰＷＭ信号がロ
ーレベルにありＰチャネルＭＯＳＦＥＴ Ｍ１がオン状
態にある時間の割合、によって決まる。ＰＷＭコントロ
ーラ１２は、Ｖoutが所望のレベルに保たれるように、
フィードバック経路（feedback path）によって制御さ
れる。
【０００４】ＤＣ−ＤＣコンバータには様々な構造のも
のがある。第２図示すのは、トーテムポール型Ｎチャネ
ル同期式バックコンバータ２０である。このコンバータ
では、ＶoutはＮチャネルＭＯＳＦＥＴ Ｍ３のゲート
に加えられるＰＷＭ信号のハイレベル部分のデューティ
サイクルによって決まる。ＰＷＭコントローラ２２は、
短絡電流がＶinからグランドへと流れるのを防ぐため、
ＭＯＳＦＥＴ Ｍ３及びＭ４の各ゲートに時間的に遅れ
た信号を供給する。第３図には、ＮチャネルＭＯＳＦＥ
Ｔ Ｍ５とショットキーダイオード３２を含むブースト
コンバータ（boost converter）３０を示す。
【０００５】第１図乃至第３図に示したコンバータ、も
しくは他の様々な構造のコンバータにも当てはまる共通
した特徴は、エネルギー源（ここではＶinで表されてい
る）から少なくとも２つのリアクタンス性のエネルギー
蓄積素子（即ち、インダクタとキャパシタ）へのエネル
ギーの伝達を制御するのに１または複数のＭＯＳＦＥＴ
スイッチが使用されているということである。これらの
エネルギー蓄積素子は、蓄積したエネルギーを、必要な
ときに、負荷へと送る。Ｖoutをモニターするととも
に、ＭＯＳＦＥＴスイッチを制御する信号のパルス幅を
制御する（コンバータは一定の周波数で動作していると
する）か、あるいはスイッチング周波数を調整する（ス
イッチのオン時間は一定に保つ）ことによって、Ｖinの
変化や負荷が要求する電流量によらず、Ｖoutを一定に
保つことができる。
【０００６】様々なスイッチングモードコンバータ構造
及び制御方法のうち、固定周波数コンバータでは、ノイ
ズスペクトラムが予測可能である。ノイズスペクトラム
が予測可能であることは、携帯電話などのコミュニケー
ション製品において特に有益である。ノイズスペクトラ
ムがシフトすると、放送帯における情報伝達を妨げる怖
れがあるからである。クロック周期が一定のため、エネ
ルギー伝達はスイッチのオン時間（即ちパルス幅）の関
数となり、これはコンバータの出力における出力電圧や
引き出されるエネルギーに対して調整される。
【０００７】ほとんどのコンバータは、その本質的構造
において、ＰＷＭコントロール回路、インダクタ、キャ
パシタ、及び２つのＭＯＳＦＥＴスイッチ（或いは１つ
のＭＯＳＦＥＴスイッチとショットキーダイオード）を
含む。理想的には、全ての素子が損失なくエネルギーを
伝達することが望ましい。実際には、当然であるが、各
素子において幾らかのエネルギーが失われる。例えば、
ＩＣコントロール回路は内部の増幅器、基準電圧発生
器、比較器、及びクロック回路を動作させるために電力
を必要とする。インダクタは、そのコイルの抵抗値や磁
芯として使用されている材料に応じて電力を消費する。
キャパシタにも、エネルギーを消費する直列抵抗成分が
含まれている。
【０００８】しかしながら、実際的には、コンバータの
電力の大部分は直列スイッチとして使用されるパワーＭ
ＯＳＦＥＴ、及びシャントスイッチまたは整流器として
使用されるパワーＭＯＳＦＥＴまたはショットキーダイ
オードで失われる。これらの損失は以下の４つのカテゴ
リーに分類される。
【０００９】１．ＭＯＳＦＥＴの内部抵抗に起因する伝
導損失Ｉ２Ｒ・Ｄ。ここで、Ｉはスイッチを流れる電
流、Ｒはスイッチのオン抵抗、Ｄはスイッチがオン状態
にある時間の割合を表す。
【００１０】２．ゲートドライブ損失、即ちＭＯＳＦＥ
Ｔのゲートキャパシタンスの充放電に関する電力損失。
これはＱg・Ｖgs・ｆで表される。ここで、Ｑgはゲート
に蓄積される電荷であり、Ｖgsはゲート・ソース間電圧
であり、ｆはスイッチの開閉周波数である。
【００１１】３．出力容量性損失、即ちＭＯＳＦＥＴス
イッチのドレインキャパシタンスの充放電にともなう電
力損失。Ｃo・Ｖds・ｆで表される。
【００１２】４．クロスオーバ損失、即ちＭＯＳＦＥＴ
のスイッチングの過渡時にＭＯＳＦＥＴにかかる電圧と
それを流れる電流が同時に存在することによる損失。こ
れはＩon・Ｖds・∂ｔで表される。ここで、Ｉonはスイ
ッチング時にＭＯＳＦＥＴを流れる電流であり、∂ｔは
スイッチングの持続時間である。
【００１３】伝導損失は電流とオン抵抗に大きく依存す
る。一方、ゲートドライブ損失及び出力容量性損失はス
イッチング周波数に大きく依存する。低周波数、特に１
００ｋＨｚ未満では、コンバータの効率を計算すると
き、伝導損失のみを考慮すればよい。より高い周波数、
特に１ＭＨｚ近くの周波数では、容量性損失が重要にな
る。ＶinとＶoutは全てのエネルギー損失項に影響す
る。高電圧コンバータでは、出力容量性損失の項が支配
的になり得るが、コンピュータやバッテリー駆動回路の
ような低電圧、特にＶinが８ボルトより小さい場合に
は、出力容量性損失の項は無視できる。支配的な２つの
項は、ゲートドライブ損失と伝導損失であり、電力損失
は次の式によって近似可能である。
【００１４】Ｐloss＝Ｑg(Ｖgs)・Ｖgs・ｆ＋Ｉ２・Ｒd
s(Ｖgs)・(ｔon(Ｖin)/Ｔ)
【００１５】ゲートドライブ電圧Ｖgsが増加するとＲds
は低下し伝導損失も減少するが、ゲートドライブ損失は
増加する。周波数ｆと負荷電流Ｉは重み付けファクタで
あり、どちらの項が優勢かを決める。高い周波数では、
ゲートドライブ損失が軽負荷条件において重要となる。
【００１６】従って、周波数シフトやバーストモード技
術によることなく、軽負荷条件の下ではゲートドライブ
損失を低く抑えるとともに、通常負荷条件のときには伝
導損失を低く抑えることができるようなＭＯＳＦＥＴが
必要とされている。
【００１７】
【発明が解決しようとする課題】本発明の主な目的は、
上記したように、軽負荷時にはゲートドライブ損失を低
く抑え、通常負荷などにおいては伝導損失を低く抑える
ことのできるＭＯＳＦＥＴを提供することである。
【００１８】
【課題を解決するための手段】本発明によるＭＯＳＦＥ
Ｔは、一つのソースターミナルと、一つのドレインター
ミナルと、複数のゲートを含んでおり、各ゲートは他の
１または複数のゲートから電気的に分離され、且つ他の
１または複数のゲートとは異なるゲート幅を有する。好
適実施例は２つのゲートを有しており、そのうち大きい
方は小さい方のＮ倍のゲート幅を有している。このファ
クターＮは、通常、５乃至５００の範囲にある。
【００１９】本ＭＯＳＦＥＴは好適にはスイッチングモ
ードＤＣ−ＤＣコンバータにスイッチとして組み込まれ
る。フル出力または通常運転モードでは、ＰＷＭ信号は
両方のゲートに送られ、ＭＯＳＦＥＴをオン／オフす
る。この場合、コンバータの伝導損失はＭＯＳＦＥＴの
両ゲートを含む全ゲート幅によって決まり、大きい方の
ゲートが電流の大部分をになう。軽負荷の場合、大きい
方のゲートは接地され、ＰＷＭ信号は小さい方のゲート
にのみ加えられる。それによって、軽負荷時には、大き
い方のゲートのキャパシタンスをドライブすることによ
るエネルギー損失がなくなる。
【００２０】好適実施例では、ＰＷＭコントローラから
の出力は、大型のゲートと小型のゲートに向かう２つの
経路に分かれる。大型のゲートに向かう経路を通る信号
はイネーブル信号との間で論理積をとられる。イネーブ
ル信号がハイレベルの場合は、大型のゲートと小型のゲ
ートの両方のゲートが、ＰＷＭコントローラによって同
時にドライブされる。イネーブル信号がローレベルの場
合は、大型のゲートへ向かうＰＷＭ信号はカットされ、
小型のゲートのみが動作可能となる。
【００２１】大型のゲートはＰＷＭ信号の１サイクル内
で動作可能状態または動作不能状態となることができ、
ＭＯＳＦＥＴの応答時間はほとんど瞬時となっている。
このことは、電力損失の制御を周波数シフトによってい
るシステムでは不可避的に遅れが生じることと対照的で
ある。
【００２２】このような大型のゲートと小型のゲートは
様々に構成することができる。複数の同一のセルからな
るＭＯＳＦＥＴでは、小さい方のゲートに割り当てられ
るセルの数をより少なくし、トータルのゲート“幅”、
即ちそれらのセルの周縁部分の総体、を小さくするよう
にすることができる。また、より多くのセルを大型のゲ
ートに割り当てる。別の方法として、デバイスのある領
域におけるセル密度を変えることによって、小型ゲート
の総ゲート幅が小さくなるようにゲート幅を変えること
もできる。
【００２３】好適実施例は、共通のソース及びドレイン
ターミナルを共有する複数のバーチカル電流フローＭＯ
ＳＦＥＴとして形成される。しかしながら、本発明の多
重ゲート構造は、バーチカル（垂直型）、ラテラル（横
型）、または準ラテラルＭＯＳＦＥＴのいずれに適用す
ることも可能である。また、このようなＭＯＳＦＥＴ
は、ドレインにおいてフィールド酸化工程を含んでいて
も含んでいなくてもよく、トレンチゲート型であっても
非トレンチゲート型であってもよい。更に、Ｐチャネル
型でもＮチャネル型でも、二重拡散型でも従来型でも、
エピタキシャル層内に形成されていても拡散ウェル（de
ffused well）内に形成されていてもよい。
【００２４】
【発明の実施の形態】本発明の好適な実施形態は、異な
るゲート幅を有する電気的に隔離された２つのゲートを
有するデュアルゲートパワーＭＯＳＦＥＴである。この
ＭＯＳＦＥＴは一つのドレインと一つのソースを有す
る。
【００２５】このようなＭＯＳＦＥＴの模式図を図４に
示す。ＮチャネルＭＯＳＦＥＴ Ｍは、ソースＳとドレ
インＤを含んでおり、ソースＳはこのＭＯＳＦＥＴのボ
ディに短絡され、寄生ＮＰＮバイポーラトランジスタが
ターンオンしないようになっている。ダイオードＤ１は
ドレインＤとＭＯＳＦＥＴ Ｍのボディとの間のＰＮ接
合によって形成される“逆並列”ダイオードを表してい
る。ＭＯＳＦＥＴ Ｍの状態はゲートＧ１及びＧ２によ
って制御される。ゲートＧ１のゲート幅はＷ１であり、
ゲートＧ２のゲート幅はＷ２である。Ｗ２はＷ１のＮ倍
となっている。
【００２６】図５Ａ及び図５Ｂは、ＭＯＳＦＥＴ Ｍの
動作を、それぞれ最大出力時、軽負荷時において模式的
に表した図である。図５Ａに示されているように、最大
出力時または通常運転モードでは、パルス幅変調（ＰＷ
Ｍ）信号によってゲートＧ１とＧ２の両方のオン／オフ
スイッチングがなされる。倍率ファクターＮが大きい場
合、ゲートＧ２によって制御されるチャネルが電流の大
部分を担い、ＭＯＳＦＥＴ Ｍのオン抵抗は比較的小さ
くなる。ゲートＧ１は最大出力モードにおいてオフ状態
にしてもよいが、通常は続けてスイッチングさせる。
【００２７】図５Ｂに示されているように、軽負荷状態
になると、ゲートＧ１は続けてＰＷＭ信号によってスイ
ッチングされるが、Ｇ２は接地される。従って、軽負荷
時には、大きい方のゲートＧ２のキャパシタンスをドラ
イブすることによる不必要なエネルギー消費が避けられ
る。
【００２８】ゲートＧ１及びＧ２を制御するための回路
構成を図６に示す。ＰＷＭコントローラ１２からの信号
は２つの経路に分けられる。小さい方のゲートＧ１への
ＰＷＭ信号はインバータＡ１及びＡ２を通過する。これ
らのインバータは、ゲートＧ１をＰＷＭコントローラ１
２の周波数（例えば１ＭＨｚ）でドライブするのに必要
な要件が満たされるようにサイズが定められている。必
要であれば、インバータＡ２のサイズをインバータＡ１
に比べて大きくし、ゲートＧ１に適当な電流が供給され
るようにすることができる。ゲートＧ２への信号経路
は、似ているがより大型のインバータチェーンＢNを含
んでいる。インバータチェーンＢNは、ゲートＧ２によ
り多くの電流を送ることができるようにＮ個のインバー
タを含んでいる（図７参照）。ゲートＧ２への経路は、
ＮＡＮＤゲートＴも通過する。ＮＡＮＤゲートＴの他方
の入力端子はイネーブル信号発信源に接続されている。
イネーブル信号がハイレベル（論理ハイ）のとき、ゲー
トＧ２はゲートＧ1と一緒にスイッチングされる。イネ
ーブル信号がローレベル（論理ロー）になると、ゲート
Ｇ２はスイッチングを停止する。このように、ゲートＧ
２は瞬時にイネーブルまたはディスエーブル可能であ
り、従ってＭＯＳＦＥＴ Ｍは最大出力から軽負荷への
変化（或いは逆向きの変化）に対し遅れなく応答するこ
とができる。
【００２９】図８は、ＭＯＳＦＥＴ Ｍ中のキャパシタ
ンスを模式的に示したものである。入力側において、ゲ
ートＧ１とドレインＤの間にキャパシタンスＣGDが、ゲ
ートＧ１とソースＳの間にキャパシタンスＣGSがある。
また、ＣGDのＮ倍に等しいキャパシタンスがゲートＧ２
とドレインＤの間に、ＣGSのＮ倍のキャパシタンスがゲ
ートＧ２とソースＳの間に存在する。従って、ＭＯＳＦ
ＥＴ Ｍのドレイン・ソース間のトータルのキャパシタ
ンスは、ゲートＧ１に関するドレイン・ソース間キャパ
シタンスＣDSの（Ｎ＋１）倍として得られる。ゲートＧ
２が軽負荷時においてディスエーブルされているとき
は、実効入力キャパシタンス及びドレイン電流ＩDはと
もにファクター１／（Ｎ＋１）だけスケールダウンされ
るが、出力キャパシタンスは変わらない。言い換える
と、ゲートＧ１とＧ２の両方がスイッチングする状態か
らゲートＧ１のみがスイッチングする状態に切り替える
ことは、より小さなＭＯＳＦＥＴに切り替えるのと等価
ではない。なぜなら、あるノード及びキャパシタンスは
常に回路内に残っているからである。ＤＣ−ＤＣコンバ
ータにおけるＭＯＳＦＥＴの動作に関しては、William
らによる“「High-Frequency DC/DC Converter for Lit
hium-Ion Battery Applications Utilizes Ultra-Fast
CBiC/D Process Technology」, IEEE Advan. Power Ele
c. Conf. (APEC),１９９５年５月, Dallas, Texas, pp.
322-332”、及びWilliamらによる“「Optimization of
Complementary Power DMOSFETs for Low-Voltage High-
FrequencyDC-DC Conversion」,IEEE Advan. Power Ele
c. Conf. (APEC), １９９５年５月,Dallas, Texas , p
p.765-772”に詳しく説明されている。これらの文献は
本出願に引証として加えられる。
【００３０】図９は、デュアルゲートＭＯＳＦＥＴ Ｍ
をＮチャネル同期整流器またはシャントスイッチとして
含む相補型同期式バックコンバータ４０の回路図であ
る。同様なデュアルゲートＰチャネルＭＯＳＦＥＴ Ｍ
５が直列スイッチとして使用されている。ＭＯＳＦＥＴ
Ｍ５は小型ゲートＧ３と大型ゲートＧ４を含んでい
る。ゲートＧ１及びＧ３にはＰＷＭコントローラ４２か
ら並列に信号が供給される。また、このコントローラ４
２からのＰＷＭ信号はＮＡＮＤゲートＴ及びインバータ
ＢNを通ってゲートＧ２及びＧ４にも送られる。コンバ
ータ４０の出力は、フィードバックラインＬ２を介して
コントローラ４２にフィードバックされる。コントロー
ラ４２は、負荷が軽負荷であることを検知して、ＮＡＮ
ＤゲートＴの入力に接続されたラインＬ３にハイレベル
信号を出力する。負荷が最大出力となる場合は、ライン
Ｌ３上にはローレベル信号が出力され、ＰＷＭ信号はゲ
ートＧ２及びＧ４には達しないようにブロックされる。
それによって、コントローラ４２がドライブしなければ
ならない入力キャパシタンスが低下される。
【００３１】図１０は、バックコンバータ４０と似てい
るが高電位側スイッチとしてＮチャネルデュアルゲート
ＭＯＳＦＥＴ Ｍ６が使用されている点が異なるバック
コンバータ５０の回路図である。ＭＯＳＦＥＴ Ｍ６
は、ゲートＧ１と同期して動作する小型ゲートＧ５と、
ゲートＧ２と同期して動作する大型ゲートＧ６を有して
いる。ＮチャネルＭＯＳＦＥＴ Ｍ６のゲートドライブ
はＶinより高くなければならないため、電圧Ｖcpを供給
するべくチャージポンプ４４が使用されている。レベル
シフタ４６及び４８は、ゲートＧ５及びＧ６に伝達され
る電圧がグランドではなく出力電圧Ｖoutを基準とする
ように使用されている。メークビフォアブレークユニッ
ト４９は、ＭＯＳＦＥＴ ＭとＭ６のゲートが同時にハ
イにドライブされないように（即ち、ＭＯＳＦＥＴ Ｍ
がターンオンする前にＭＯＳＦＥＴＭ６がターンオフす
るように、またＭＯＳＦＥＴ Ｍ６がターンオンする前
にＭＯＳＦＥＴ Ｍがターンオフするように）働き、Ｖ
inからグランドへと短絡電流が流れないようにしてい
る。
【００３２】図１１乃至図１８に、本発明に基づいて形
成することのできる、様々なタイプのＭＯＳＦＥＴを例
示する。図１１乃至図１８に示される特定の構造は例示
に過ぎず、本発明の原理を用いて他の実施態様が多数可
能であることを理解されたい。
【００３３】図１１は、Ｎエピタキシャル（epi）層６
６に形成されたバーチカル二重拡散ＭＯＳＦＥＴ（ＤＭ
ＯＳ）６０の三次元断面図である。ＭＯＳＦＥＴ ６０
はepi層６６の表面に多角形パターンに形成された個々
のセルを含んでいる。各セルはＮ＋ソース領域６４を囲
うＰボディ拡散領域６２を含んでいる。Ｎepi層６６及
びＮ＋基板６８はＭＯＳＦＥＴ６０のドレインを形成し
ており、電流はＰボディ拡散領域６２の表面のチャネル
領域を流れる。Ｎ＋ソース領域６４及びＰボディ拡散領
域６２は金属層６５によって互いに短絡されている。
【００３４】ＭＯＳＦＥＴ６０の小型ゲート（Ｇ１）
は、符号６１によって示されており、大型ゲートは符号
６３として示されている。図１１からは明らかではない
が、ゲート６３のトータルの幅（ゲート６３の下に位置
するセルの周縁部によって近似される）は、ゲート６１
の幅より何倍も大きい。ゲート６１及び６３は、ソース
領域は含んでいない（従って電流は担わない）が金属層
６５に接触しているＰボディ拡散領域６７によって分離
されている。
【００３５】図１２は、ＭＯＳＦＥＴ６０より小さい
が、フィールド酸化物領域７２が隣接するＰボディ拡散
領域６２間に形成され、それによって小型ゲート７１及
び大型ゲート７３の構造が変形されたＭＯＳＦＥＴ７０
の断面図である。フィールド酸化物領域７２は、ゲート
・ドレイン間のオーバラップによるキャパシタンスを低
減し、ゲート７１及び７３に溜まる電荷を減らす効果が
ある。
【００３６】図１３は、小型ゲート８１と大型ゲート８
３がトレンチ型に形成された二重拡散バーチカルＭＯＳ
ＦＥＴ８０の三次元断面図である。ＭＯＳＦＥＴ８０の
各アクティブセルは、Ｎ＋ソース領域８４、Ｐボディ拡
散領域８５と保護用Ｐタブ（protective P-tub）８２を
備えている。保護用Ｐタブ８２は、トレンチの角部にお
ける電界強度を弱め、キャリアの生成及びそれによるゲ
ート酸化層のブレークダウンを防止する。Ｎepi層６６
及びＮ＋基板６８はＭＯＳＦＥＴのドレインとして機能
する。電流は、トレンチの側壁に隣接したＰボディ拡散
領域内のチャネル領域を通って垂直に流れる。
【００３７】小型ゲート８１と大型ゲート８３は、Ｐタ
ブ８７によって分離されている。Ｐタブ８７はＰタブ８
２と類似しているが、ソース領域に接しておらず、従っ
て電流を担わない。Ｐタブ８７上に位置する表面のＰ＋
領域８９もゲート８１と８３を分離している。
【００３８】図１４は、ＭＯＳＦＥＴ ８０の変形実施
例の断面図である。ＭＯＳＦＥＴ９０では、保護用Ｐタ
ブはセル毎にはない。保護用Ｐタブ９２は、１９９５年
６月２日に出願された第０８／４６０，３３６号明細書
（本願に引証として加えられる）に開示されているよう
に、アクティブＭＯＳＦＥＴセルのうち特定のものにの
み形成される。このような構造によって、より高いセル
密度を実現することができるとともに、ＭＯＳＦＥＴの
オン抵抗も低下させることができる。図１４には、Ｐタ
ブ８７及び９２、Ｐボディ拡散領域８５及びＮ＋ソース
領域８４を短絡する金属層９８も示されている。
【００３９】図１５は、Ｐ＋基板１０４上に位置するＰ
epi層またはＰウェル１０２内に形成されたラテラルＮ
チャネルＭＯＳＦＥＴ１００の三次元断面図である。電
流は、Ｐepi層またはＰウェル１０２の表面付近におい
て横向きに、Ｎ＋ソース領域１０６とＮ＋ドレイン領域
１０８との間に位置するチャネル領域内を流れる。Ｎ＋
ドレイン領域１０８を囲むＮ−ドリフト領域１０７は、
ＭＯＳＦＥＴ１００が電圧をブロックする能力を向上す
る。所望に応じて設けることのできるＰボディ領域１０
５を、Ｎ＋ソース領域１０６の周りに形成してもよい。
小型ゲート１０１と大型ゲート１０３は、チャネル領域
を流れる電流を制御する。ゲート１０３は、ゲート１０
１より何倍も大きな幅を有する。ゲート１０１と１０３
は、間に位置するＰ＋リング１０９によって分離されて
いる。
【００４０】ＭＯＳＦＥＴ１００は、ＰepiまたはＰウ
ェルの表面にストライプパターンに形成されている。図
１６は、ＭＯＳＦＥＴ１００の正方形セル版であるＭＯ
ＳＦＥＴ１１０の断面図である。図１６は、ゲート１１
１及び１１３、Ｎ＋ソース領域１１６、Ｎ＋ドレイン領
域１１８及びＰ＋リング１１９がシリコン表面に設けら
れた金属層によってどのように互いに接続されているか
を示している。図１７はＭＯＳＦＥＴ１１０の平面図で
あり、ゲート１１１及び１１３の広がりぐあいを示すと
ともに、櫛歯状にかみ合わされたソース金属ライン１１
２とドレイン金属ライン１１４が１９９５年５月２日に
発行された米国特許第５，４１２，２３９号明細書に開
示されているようにＭＯＳＦＥＴの表面上を斜めに延在
している様子を示している。図面を見やすくするため、
金属ライン１１２及び１１４はＭＯＳＦＥＴセル上で破
断して示してある。
【００４１】図１８は、Ｎ−ドリフト領域１２７上にフ
ィールド酸化物領域１３０が形成されたデュアルゲート
ラテラルＤＭＯＳＦＥＴ１２０の断面図である。小型ゲ
ート１２１及び大型ゲート１２３はフィールド酸化物領
域１３０に重なっている。ドレイン金属層１３２はＮ＋
ドレイン領域１２８に接しており、ソース金属層１３４
はＮ＋ソース領域１２６に接触している。
【００４２】説明してきた本発明の特定の実施例はあく
までも例示であって、本発明の範囲を限定することを意
図したものではない。本発明の範囲は特許請求の範囲に
規定される。
【００４３】
【発明の効果】上述したように、本発明による多重ゲー
トＭＯＳＦＥＴは、軽負荷時にはゲートドライブ損失を
低く抑え、通常負荷などにおいては伝導損失を低く抑え
ることができ、ＤＣ−ＤＣコンバータで使用するのに適
している。
【図面の簡単な説明】
【図１】従来の相補型同期式バックコンバータの回路
図。
【図２】従来のトーテムポール型Ｎチャネル同期バック
コンバータの回路図。
【図３】従来のブーストコンバータの回路図。
【図４】本発明に基づくデュアルゲートＮチャネルＭＯ
ＳＦＥＴの模式図。
【図５】Ａ及びＢからなり、図５Ａは図４のＭＯＳＦＥ
Ｔの動作を最大出力時において模式的に表した図であ
り、図５Ｂは第４図のＭＯＳＦＥＴの動作を軽負荷時に
おいて表した図である。
【図６】図４に示したＭＯＳＦＥＴのゲートを制御する
ための回路構成図。
【図７】図６に示したインバータチェーンの回路図。
【図８】図４のＭＯＳＦＥＴ中に存在するキャパシタン
スを模式的に表した図。
【図９】デュアルゲートＮチャネルＭＯＳＦＥＴを同期
式整流器またはシャントスイッチとして用い、デュアル
ゲートＰチャネルＭＯＳＦＥＴを直列スイッチとして用
いた相補型同期式バックコンバータの回路図。
【図１０】デュアルゲートＮチャネルＭＯＳＦＥＴを高
電位側直列スイッチとして用いたバックコンバータの回
路図。
【図１１】デュアルゲートバーチカル二重拡散ＭＯＳＦ
ＥＴ（ＤＭＯＳ）の三次元断面図。
【図１２】隣接するＰボディ拡散領域の間にフィールド
酸化層が形成されたデュアルゲートバーチカル二重拡散
ＭＯＳＦＥＴの断面図。
【図１３】小型のゲートと大型のゲートがトレンチ構造
で形成されたデュアルゲートバーチカルＭＯＳＦＥＴの
三次元断面図。
【図１４】図１３に示したＭＯＳＦＥＴの変形実施例の
断面図。
【図１５】ストライプ状に形成されたデュアルゲートラ
テラルＮチャネルＭＯＳＦＥＴの三次元断面図。
【図１６】図１５に示したＭＯＳＦＥＴにおいてセルを
正方形に変形した実施例の断面図。
【図１７】図１６のＭＯＳＦＥＴの平面図。
【図１８】ドリフト領域上にフィールド酸化層が形成さ
れたデュアルゲートラテラルＤＭＯＳＦＥＴの断面図。
【符号の説明】
１０ 相補型同期式バックコンバータ １２ ＰＷＭコントローラ ２０ トーテムポール型Ｎチャネル同期式バックコンバ
ータ ２２ ＰＷＭコントローラ ３０ ブーストコンバータ ３２ ショットキーダイオード ４０ 相補型同期式バックコンバータ ４２ ＰＷＭコントローラ ４４ チャージポンプ ４６、４８ レベルシフタ ４９ メークビフォアブレークユニット ５０ バックコンバータ ６０ デュアルゲートバーチカル二重拡散ＭＯＳＦＥＴ ６２ Ｐボディ拡散領域 ６１、６３ ゲート ６２ Ｐボディ拡散領域 ６４ Ｎ＋ソース領域 ６５ 金属層 ６６ Ｎエピタキシャル層 ６７ Ｐボディ拡散領域 ６８ Ｎ＋基板 ７０ デュアルゲートバーチカル二重拡散ＭＯＳＦＥＴ ７１、７３ ゲート ７２ フィールド酸化物領域 ８０ トレンチ型デュアルゲートバーチカル二重拡散Ｍ
ＯＳＦＥＴ ８１、８３ ゲート ８２ 保護用Ｐタブ ８４ Ｎ＋ソース領域 ８５ Ｐボディ拡散領域 ８７ Ｐタブ ８９ Ｐ＋領域 ９０ トレンチ型デュアルゲートバーチカル二重拡散Ｍ
ＯＳＦＥＴ ９２ 保護用Ｐタブ ９８ 金属層 １００ デュアルゲートラテラルＮチャネルＭＯＳＦＥ
Ｔ １０１、１０３ ゲート １０２ Ｐepi層またはＰウェル １０４ Ｐ＋基板 １０５ Ｐボディ領域 １０６ Ｎ＋ソース領域 １０７ Ｎ−ドリフト領域 １０８ Ｎ＋ドレイン領域 １０９ Ｐ＋リング １１０ デュアルゲートラテラルＮチャネルＭＯＳＦＥ
Ｔ １１１、１１３ ゲート １１２ ソース金属ライン １１４ ドレイン金属ライン １１６ Ｎ＋ソース領域 １１８ Ｎ＋ドレイン領域 １１９ Ｐ＋リング １２０ デュアルゲートラテラル二重拡散ＭＯＳＦＥＴ １２１、１２３ ゲート １２６ Ｎ＋ソース領域 １２７ Ｎ−ドリフト領域 １２８ Ｎ＋ドレイン領域 １３０ フィールド酸化物層 １３２ ドレイン金属層 １３４ ソース金属層 Ｍ１ ＰチャネルＭＯＳＦＥＴ Ｍ２ ＮチャネルＭＯＳＦＥＴ Ｍ３ ＮチャネルＭＯＳＦＥＴ Ｍ４ ＮチャネルＭＯＳＦＥＴ Ｍ５ デュアルゲートＰチャネルＭＯＳＦＥＴ Ｍ６ デュアルゲートＮチャネルＭＯＳＦＥＴ Ｍ デュアルゲートＮチャネルＭＯＳＦＥＴ Ｓ ソース Ｄ ドレイン Ｄ１ ダイオード Ｇ１〜Ｇ６ ゲート Ｗ１ ゲートＧ１のゲート幅 Ｗ２ ゲートＧ２のゲート幅 Ａ１、Ａ２ インバータ ＢN インバータチェーン ＣGD ゲートＧ１・ドレインＤ間キャパシタンス ＣGS ゲートＧ１・ソースＳ間キャパシタンス Ｌ２ フィードバックライン Ｔ ＮＡＮＤゲート Ｖcp ゲートドライブ用電圧 Ｖin 入力電圧 Ｖout 出力電圧

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ソースと、ドレインと、ボディと、第
    １及び第２ゲートと、ゲートコントローラとを含む多重
    ゲートＭＯＳＦＥＴであって、 前記第１ゲートのゲート幅は前記第２ゲートのゲート幅
    と異なっており、 前記第１ゲートは前記ゲートコントローラの出力ターミ
    ナルに接続されており、 前記第２ゲートは前記ゲートコントローラの前記出力タ
    ーミナルにスイッチを介して接続されており、 前記スイッチが開いているとき、前記第１ゲートと前記
    第２ゲートが電気的に分離されることを特徴とする多重
    ゲートＭＯＳＦＥＴ。
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