DE69634066T2 - MOSFET mit mehrfachen Gate zur Verwendung in Gleichspannungswandlern - Google Patents

MOSFET mit mehrfachen Gate zur Verwendung in Gleichspannungswandlern Download PDF

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Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung gemäß der Definition in den anhängigen Ansprüchen betrifft Gleichstromwandler bzw. DC-DC-Wandler und im Besonderen einen MOSFET mit mehreren Gates, der sich zur Verwendung in Gleichstromwandlern gut eignet.
  • STAND DER TECHNIK
  • Gleichstromwandler werden zur Umwandlung einer Eingangs-Gleichstromspannung in eine Ausgangs-Gleichstromspannung eingesetzt. Bei einer Kategorie der Gleichstromwandler, die als Umschaltmoduswandler bekannt sind, wird die Ausgangsspannung durch die Betriebsart bzw. den Arbeitszyklus eines Schalters bestimmt, dem die Eingangsspannung zugeführt wird.
  • Ein Beispiel für einen Umschaltmodus-Gleichstromwandler ist der in der Abbildung aus 1 dargestellte komplementäre, synchrone Abwärtswandler 10. Ein komplementäres Paar von MOSFETs M1 und M2 ist in Reihe zwischen die Eingangsspannung Vin und die Erde geschaltet, wobei der P-Kanal-MOSFET M1 als ein Reihenschalter dient, und wobei der N-Kanal-MOSFET M2 als ein Umgehungsschalter fungiert. Der gemeinsame Knoten zwischen den MOSFETs M1 und M2 ist über einen Tiefpassfilter mit einem Induktor L1 und einem Kondensator C1 verbunden, welche die Ausgangsspannung Vout dem Verbraucher zuführen. Vout wird einer Impulsbreitenmodulationssteuerung 12 (PWM als Abkürzung von Pulse Width Modulation) zugeführt, welche ein PWM-Signal den Gates der MOSFETs M1 und M2 zuführt. Vout wird durch die Betriebsart des PWM-Signals bestimmt, d. h. in diesem Fall den prozentualen Anteil der Zeit während jedem Zyklus, wenn das PWM-Signal niedrig ist, wodurch der P-Kanal-MOSFET M1 eingeschaltet wird. Die PWM-Steuerung 12 wird durch den Rückkopplungspfad gesteuert, so dass Vout auf einem gewünschten Wert gehalten wird.
  • DC-DC-Wandler bzw. Gleichstromwandler sind in einer Vielzahl von Topologien erhältlich. Die Abbildung aus 2 zeigt einen synchronen Totempfahl-N-Kanal-Abwärtswandler 20, wobei Vout durch die Betriebsart bzw. den Arbeitszyklus des hohen Segments des PWM-Signals bestimmt wird, das dem Gate des N-Kanal-MOSFET M3 zugeführt wird. Die PWM-Steuerung 22 sieht zeitverzögerte Signale an die entsprechenden Gates der MOSFETs M3 und M4 vor, um einen "Durchschuss" des Stroms von Vin zur Erde zu verhindern. Die Abbildung aus 3 zeigt einen Aufwärtswandler 30, der einen N-Kanal-MOSFET M5 und eine Schottky-Diode 32 aufweist.
  • Ein gemeinsames Merkmal der Wandler aus den Abbildungen der 1 bis 3 sowie zahlreicher anderer Wandlertopologien ist es, dass einer oder mehrere Leistungs-MOSFET-Schalter verwendet werden, um die Energieübertragung von einer Energiequelle, hierin durch Vin dargestellt, in mindestens zwei Blindleistungsspeicherelemente zu steuern, bei denen es sich um einen Induktor und einen Kondensator handelt. Diese Energiespeicherelemente übertragen die gespeicherte Energie bei Bedarf danach erneut in den Verbraucher. Durch die Überwachung von Vout und entweder die Regelung der Bandbreite des Signals, das die MOSFET-Schalter steuert (in der Annahme, dass der Wandler mit einer festen Frequenz arbeitet) oder die Anpassung der Schalt- bzw. Umschaltfrequenz (während die Einschaltzeit der Schalter konstant gehalten wird), kann ein konstanter Wert von Vout beibehalten werden, ungeachtet der Veränderungen von Vin oder den Stromanforderungen des Verbrauchers.
  • Unter den verschiedenen Schaltmodus-Wandlertopologien und Steuerungssystemen sehen Festfrequenzwandler ein vorhersehbares Geräuschspektrum vor. Ein vorhersehbares Geräuschspektrum ist besonders vorteilhaft in Kommunikationsprodukten wie etwa Mobiltelefonen, da die Geräuschspektren der Vermittlung bzw. des Umschaltens die Informationsübertragung in dem Übertragungsband stören können. Bei einer festen Taktperiode ist die Energieübertragung eine Funktion der Einschaltzeit (oder der Impulsbreite), die moduliert wird, um einen Energieabfluss oder einen Spannungsaufbau am Ausgang des Wandlers zu kompensieren.
  • Die meisten Wandler weisen in ihrer essentiellen Konfiguration eine PWM-Steuerschaltung, einen Induktor, einen Kondensator und zwei MOSFET-Schalter auf (oder einen MOSFET-Schalter und eine Schottky-Diode). Im Idealfall überträgt jedes Element Leistung verlustfrei. In der Realität geht natürlich in jedem Element etwas Leistung verloren. Die IS-Steuerschaltung verbraucht zum Beispiel Leistung, um internen Verstärkerschaltungen, Spannungsreferenzschaltungen, Komparatorschaltungen und Taktschaltungen zu betreiben. Der Induktor verliert Leistung an den Widerstand seiner Spule und das als dessen Magnetkern verwendete Material. Selbst der Kondensator weist eine Reihenwiderstandskomponente auf, die Energie absorbiert.
  • In der Praxis geht jedoch der Großteil der Leistung in einem Wandler in dem Leistungs-MOSFET verloren, der als der Reihenschalter verwendet wird, sowie in dem Leistungs-MOSFET oder der Schottky-Diode, die als Umgehungsschalter oder Gleichrichter verwendet wird. Diese Verluste können in vier Kategorien eingestuft werden:
    • 1. Leitungsverluste, die aus dem internen Widerstand der MOSFETs entstehen, dargestellt durch I2R·D, wobei I für den Strom durch den Schalter steht, wobei R den Einschaltwiderstand des Schalters bezeichnet, und wobei D für den prozentualen Anteil der Zeit steht, über welche der Schalter eingeschaltet ist.
    • 2. Gate-Steuerverluste oder Verlust der Leistung, welche die Gate-Kapazität der MOSFETs lädt und entlädt, dargestellt als Qg·Vgs·f, wobei Qg die sich an dem Gate ansammelnde Ladung bezeichnet, wobei Vgs die Gate-Source-Spannung darstellt, und wobei f die Frequenz darstellt, mit der der Schalter geöffnet und geschlossen wird.
    • 3. Kapazitive Ausgangsverluste oder Verlust de Leistung, welche die Drain-Kapazität des MOSFET-Schalters lädt und entlädt, dargestellt durch Co·Vds·f.
    • 4. Übergangsverluste oder Verluste, die während den Schaltübergängen der MOSFETs als eine Folge der gleichzeitigen Gegenwart eines Stroms durch einen MOSFET und einer Spannung an einem MOSFET auftreten, dargestellt als Ion·Vds·ǝt, wobei Ion den Storm durch den MOSFET während dem Schaltübergang bezeichnet, und wobei ǝt die Dauer des Schaltübergangs bezeichnet.
  • Die Leitungsverluste sind stark von dem Strom und dem Einschaltwiderstand abhängig, während die Gate-Steuerverluste und die kapazitiven Ausgangsverluste stark von der Schaltfrequenz abhängig sind. Bei niedrigen Frequenzen, im Besonderen unter 100 kHz, müssen nur die Leitungsverluste berücksichtigt werden, wenn die Effizienz des Wandlers berechnet wird. Bei höheren Frequenzen, im Besonderen bei Frequenzen nahe 1 MHz, werden die kapazitiven Verluste erheblich. Vin und Vout beeinflussen alle Energieverlustterme. Bei Hochspannungswandlern kann der Term der Ausgangskapazität dominant sein. Bei Niederspannungsanwendungen wie etwa Computern und batteriebetriebenen Schaltungen, im Besonderen denen, bei denen Vin weniger als 8 Volt beträgt, kann der Term der Ausgangskapazität vernachlässigt werden. Die beiden dominanten Terme sind dabei dann die Gate-Steuerverluste und die Leitungsverluste, und der Leistungsverlust kann durch die folgende Gleichung näherungsweise bestimmt werden. PVerlust = Qg(Vgs)·Vgs·f + I2·Rds·Vgs(Vgs)·ton(Vin)/T)
  • Ein Anstieg der Gate-Steuerung Vgs reduziert Rds und die Leitungsverluste, wobei jedoch die Verluste der Gate-Steuerkapazität erhöht werden. Die Frequenz f und der Verbraucherstrom I sind Gewichtungsfaktoren, welche den dominanten Term bestimmen. Bei höheren Frequenzen wird der Verlust der Gate-Steuerkapazität für alle Zustände einer leichten Belastung signifikant.
  • Benötigt wird somit ein MOSFET, der geringe Gate-Kapazitätsverluste während Zuständen bzw. Bedingungen einer leichten Belastung vorsieht, wobei während normalen Belastungsbedingungen geringe Leitungsverluste vorgesehen werden, ohne sich auf Techniken der Frequenzverschiebung oder des Burst-Modus zu verlassen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Der erfindungsgemäße MOSFET weist einen einzelnen Source-Anschluss, einen einzelnen Drain-Anschluss und mehrere Gates auf, wobei jedes der Gates elektrisch von dem oder den anderen Gates isoliert ist, und mit einer Gate-Breite, die sich von dem oder den anderen Gates unterscheidet. Das bevorzugte Ausführungsbeispiel weist zwei Gates auf, wobei das größere Gate eine Gate-Breite aufweist, die ein Vielfaches N der Gate-Breite des kleineren Gates darstellt. Der Faktor N kann für gewöhnlich zwischen 5 und 500 liegen.
  • Der MOSFET ist vorzugsweise als ein Schalter in einem Schaltmodus-Gleichstromwandler enthalten. Während dem normalen Vollleistungs- oder Normalbetriebsmodus wird beiden Gates ein PWM-Signal zugeführt, wobei der MOSFET ein- und ausgeschaltet wird. In diesem Fall werden die Leitungsverluste des Wandlers durch die Gate-Breite insgesamt des MOSFET geregelt, der beide Gates aufweist, wobei das größere Gate den Hauptanteil des Stroms führt. Wenn ein Zustand einer leichten Belastung eintritt, wird das größere Gate geerdet, und das PWM-Signal wird nur dem kleineren Gate zugeführt. Während einem Zustand der geringen Belastung geht somit keine Energie verloren, welche die Kapazität des größeren Gates steuert.
  • In dem bevorzugten Ausführungsbeispiel ist die Leistung einer PWM-Steuerung in zwei Pfade aufgeteilt, die entsprechend zu dem großen und dem kleinen Gate führen. Der zu dem großen Gate führende Pfad läuft mit einem Freigabesignal durch ein UND-Glied. Wenn das Freigabesignal in den hohen Zustand versetzt wird, werden das große und das kleine Gate gleichzeitig durch die PWM-Steuereinheit gesteuert. Wenn das Freigabesignal in einen niedrigen Zustand versetzt wird, wird das PWM-Signal an das große Gate unterbrochen und nur das kleine Gate ist aktiv.
  • Das große Gate kann in einem einzigen Zyklus des PWM-Signals aktiviert oder deaktiviert werden, was die Ansprechzeit des MOSFET im Wesentlichen unmittelbar gestaltet. Dies steht in eindeutigem Gegensatz zu den inhärenten Verzögerungen von Systemen, die für die Regelung von Leistungsverlusten auf einer Frequenzverschiebung basieren.
  • Die größeren und kleineren Gates können auf verschiedene Art und Weise gestaltet werden. In einem MOSFET mit einer Mehrzahl identischer Zellen kann dem kleineren Gate eine kleinere Anzahl von Zellen zugewiesen werden, wodurch die "Breite" des Gates insgesamt reduziert wird, d. h. die kombinierten Perimeter der Zellen. Eine größere Anzahl von Zellen ist dem großen Gate zugeordnet. Alternativ kann die Gate-Breite durch Veränderung der Zellendichte in bestimmten Bereichen der Vorrichtung variiert werden, wobei eine niedrigere Zellendichte verwendet wird, um die Gate-Breite des kleinen Gates insgesamt zu reduzieren.
  • Die bevorzugten Ausführungsbeispiele sind in Form vertikaler Stromfluss-MOSFETs gestaltet, die sich gemeinsame Source- und Drain-Anschlüsse teilen. Die Struktur mit mehreren Gates ist jedoch auf vertikale, laterale oder quasilaterale MOSFETs mit oder ohne Feldoxidschritten in dem Drain-Anschluss, Trench-Gated-, Non-Trench-Gated-, P-Kanal- oder N-Kanal-MOSFETs, MOSFETs mit doppelter Diffusion oder herkömmlicher Bauweise anwendbar, die in einer Epitaxialschicht oder in einer diffundierten Senke ausgebildet sind.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen zeigen:
  • 1 einen Schaltplan eines herkömmlichen komplementären, synchronen Abwärtswandlers;
  • 2 einen Schaltplan eines herkömmlichen synchronen Totempfahl-N-Kanal-Abwärtswandlers;
  • 3 einen Schaltplan eines herkömmlichen Aufwärtswandlers;
  • 4 eine Prinzipskizze eines N-Kanal-MOSFETs mit zwei Gates gemäß der vorliegenden Erfindung;
  • die 5A und 5B schematisch den Betrieb des MOSFET aus 4 unter den entsprechenden Bedingungen der Vollleistung und der leichten Belastung;
  • 6 einen Schaltplan einer Anordnung zur Steuerung der Gates des MOSFET aus 4;
  • 7 einen Schaltplan der in der Abbildung aus 6 dargestellten Inverterkette;
  • 8 schematische die in dem MOSFET aus 4 vorhandenen Kapazitäten;
  • 9 einen Schaltplan eines komplementären, synchronen Abwärtswandlers, wobei ein N-Kanal-MOSFET mit zwei Gates als ein synchroner Gleichrichter oder als Umgehungsschalter verwendet wird, und wobei ein P-Kanal-MOSFET mit zwei Gates als ein Reihenschalter verwendet wird;
  • 10 einen Schaltplan eines Abwärtswandlers, wobei ein N-Kanal-MOSFET mit zwei Gates als ein High-Side-Reihenschalter verwendet wird;
  • 11 eine dreidimensionale Querschnittsansicht eines vertikalen MOSFET (DMOS) mit zwei Gates und doppelter Diffusion;
  • 12 eine Querschnittsansicht eines vertikalen MOSFET mit zwei Gates und doppelter Diffusion, wobei Feldoxidbereiche zwischen benachbarten P-Body-Diffusionen angeordnet sind;
  • 13 eine dreidimensionale Querschnittsansicht eines vertikalen MOSFET mit doppelter Diffusion, wobei das kleine Gate und das große Gate in einem Graben ausgebildet sind;
  • 14 eine Querschnittsansicht einer modifizierten Version des MOSFET aus 13;
  • 15 eine dreidimensionale Querschnittsansicht eines lateralen N-Kanal-MOSFET mit zwei Gates, der in einem Streifenmuster ausgebildet ist;
  • 16 eine Querschnittsansicht einer Version des MOSFET aus 15 mit rechteckigen Zellen;
  • 17 eine Draufsicht des MOSFET aus 16; und
  • 18 eine Querschnittsansicht eines lateralen DMOSFET mit zwei Gates, wobei Feldoxidbereiche dessen Drift-Bereiche überlagern.
  • BESCHREIBUNG DER ERFINDUNG
  • Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung ist ein Leistungs-MOSFET mit zwei Gates, bei dem zwei Gates elektrisch voneinander isoliert sind und im Wesentlichen unterschiedliche Gate-Breiten aufweisen. Der MOSFET weist einen einzigen Drain und eine einzige Source auf.
  • Die Abbildung aus 4 zeigt eine Prinzipskizze eines derartigen MOSFET. Der N-Kanal-MOSFET M weist eine Source S und eine Drain D auf, wobei die Source S mit dem Body des MOSFET kurzgeschlossen ist, um es zu verhindern, dass sich der parasitäre bipolare NPN-Transistor einschaltet. Eine Diode D1 stellt die "antiparallele" Diode dar, die durch den PN-Übergang zwischen der Drain D und dem Body des MOSFET M ausgebildet ist. Der Zustand des MOSFET M wird durch die Gates G1 und G2 gesteuert, welche Breiten aufweisen, die entsprechend W1 und W2 entsprechen. W2 ist gleich dem Faktor N multipliziert mit W1.
  • Die Abbildungen der 5A und 5B veranschaulichen schematisch den Betrieb des MOSFET M unter entsprechenden Bedingungen der Vollleistung und der leichten Belastung. Wie dies in der Abbildung aus 5A dargestellt ist, werden beide Gates G1 und G2 während dem Vollleistungs- oder dem Normalausführungsmodus durch ein Impulsbreitenmodulationssignal (PWM-Signal) ein- und ausgeschaltet. Wenn der Multiplikationsfaktor N groß ist, führt der durch das Gate G2 gesteuerte Kanal den größten Teil des Stroms, und der Einschaltwiderstand des MOSFET M ist verhältnismäßig niedrig. Während das Gate G1 in dem Vollleistungsmodus ausgeschaltet werden kann, ist es normalerweise praktisch, das Schalten ebenso fortzusetzen.
  • Wenn ein Zustand der leichten Belastung auftritt, wie dies in der Abbildung aus 5B dargestellt ist, schaltet das PWM-Signal weiter das Gate G1, während das Gate G2 geerdet wird. Während einem Zustand der leichten Belastung, geht somit keine unnötige Energie verloren, indem die Kapazität des größeren Gate G2 gesteuert wird.
  • Eine Anordnung zur Steuerung der Gates G1 und G2 ist in der Abbildung aus 6 dargestellt. Das Signal von der PWM-Steuerung 12 ist in zwei Pfade unterteilt. Das PWM-Signal an das kleinere Gate G1 verläuft durch die Inverter A1 und A2, die so bemessen sind, dass sie die Steueranforderungen von Gate G1 auf der Frequenz der PWM-Steuerung 12 behandeln (z. B. 1 MHz). Sofern erforderlich kann der Inverter A2 in der Größe vergrößert werden im Vergleich zu dem Inverter A1, um einen entsprechenden Strom an das Gate G1 vorzusehen. Der Signalpfad zu dem Gate G2 weist eine ähnliche jedoch größere Inverterkette BN auf, die N Inverter (siehe 7) aufweist, um dem Gate G2 einen höheren Strom zuzuführen. Der Pfad zu dem Gate G2 verläuft auch durch ein NAND-Gate T, wobei der andere Eingang des NAND-Gates T mit einer Source bzw. Quelle eines Freigabesignals verbunden ist. Wenn das Freigabesignal in einen hohen Zustand versetzt wird, wird das Gate G2 gemeinsam mit dem Gate 12 geschaltet. Wenn das Freigabesignal in einen niedrigen Zustand versetzt wird, unterbricht das Gate G2 sofort das Umschalten. Somit kann das Gate G2 sofort bzw. unverzüglich freigegeben oder gesperrt werden, und der MOSFET M spricht somit ohne Verzögerung auf eine Änderung aus einem Zustand der Vollleistung oder der geringen Belastung an oder vice versa.
  • Die Abbildung aus 8 veranschaulicht schematisch die in dem MOSFET M vorhandene Kapazität. An der Eingangsseite befinden sich die Kapazitäten CGD und CGS zwischen dem Gate G1 und der Drain D sowie entsprechend zwischen dem Gate G1 und der Source S sowie die Kapazitäten, die dem N-fachen von CGD und dem N-fachen von CGS zwischen dem Gate G2 und der Drain und entsprechend zwischen der Gate G2 und der Source S entsprechen. Die Gesamt-Drain-Source-Kapazität des MOSFET M ist als das (N + 1)-fache von CDS dargestellt, der Drain-Source-Kapazität, die dem Gate G1 zugeordnet ist. Es kann gezeigt werden, dass die effektive Eingangskapazität und der Drain-Strom ID beide durch eine Faktor von 1/(N + 1) nach unten skaliert werden kann, wenn das Gate G2 in einem Zustand einer geringen Belastung deaktiviert wird, während die Ausgangskapazität gleich bleibt. Mit anderen Worten entspricht das Umschalten von beiden Gates G1 und G2 nur auf das Gate G1 nicht dem Umschalten auf einen kleineren MOSFET, da bestimmte Knoten und Kapazitäten zu allen Zeiten in der Schaltung verbleiben. Weitere Informationen zum Betrieb von MOSFETs in DC-DC-Wandlern finden sich in "High-Frequency DC/DC Converter for Lithium-Ion Battery Applications Utilizes Ultra-Fast CBiC/D Process Technology" von Williams et al, IEEE Advan. Power Elec. Conf. (APEC), Mai 1995, Dallas, Texas, USA, Seiten 322 bis 332 und in "Optimization of Complementary Power DMOSFETs for Low-Voltage High-Frequency DC-DC Conversion" von Williams et al, dito, Seiten 865 bis 772, wobei diese Dokumente beide in ihrer Gesamtheit hierin durch Verweis enthalten sind.
  • Die Abbildung aus 9 zeigt einen Schaltplan eines komplementären, synchronen Abwärtswandlers 40, der den MOSFET M mit zwei Gates als einen synchronen N-Kanal-Gleichrichter oder eine Umgehungsschalter aufweist. Ein ähnlicher P-Kanal-MOSFET M5 mit zwei Gates wird als ein Reihenschalter verwendet. Der MOSFET M5 weist ein kleines Gate G3 und ein großes Gate G4 auf. Die Gates G1 und G3 werden durch eine PWM-Steuereinheit 42 parallel zugeführt, und das PWM-Signal von der Steuereinheit 42 wird durch ein NAND-Gate T und den Inverter BN zu den Gates G2 und G4 geführt. Der Ausgang des Wandlers 40 wird über eine Rückkopplungsleitung L2 zurück zu der Steuereinheit 42 geführt. Die Steuereinheit 42 erfasst einen Zustand einer niedrigen Belastung in dem Verbraucher und liefert ein hohes Signal auf einer Leitung L3, die mit dem Eingang des NAND-Gates T verbunden ist. In einem Vollleistungszustand des Verbrauchers erscheint ein niedriges Signal an der Leitung L3, und das PWM-Signal wird von den Gates G2 und G4 gesperrt, wodurch die Eingangskapazität reduziert wird, die durch die Steuereinheit 42 gesteuert werden muss.
  • Die Abbildung aus 10 zeigt einen Schaltplan eines Abwärtswandlers 50, der dem Abwärtswandler 40 entspricht, mit der Ausnahme, dass ein N-Kanal-MOSFET M6 mit zwei Gates als High-Side-Reihenschalter verwendet wird. Der MOSFET M6 weist ein kleines Gate G5 auf, das gemeinsam mit dem Gate G1 arbeitet, und ein großes Gate G6, das gemeinsam mit dem Gate G2 arbeitet. Da die Gate-Steuerung des N-Kanal-MOSFET M6 Vin überschreiten muss, wird eine Ladungspumpe 44 verwendet, um eine Spannung Vcp vorzusehen. Die Pegelverschieber (englisch: Level Shifters) 46 und 48 werden eingesetzt, um sicherzustellen, dass die den Gates G5 und G6 zugeführten Spannungen im Verhältnis zu der Ausgangsspannung Vout an Stelle der Erde stehen. Eine Schließer-vor-Öffner-Einheit 49 stellt sicher, dass die Gates der MOSFETs M und M6 nicht gleichzeitig in einen hohen Zustand gesteuert werden (d. h. der MOSFET M6 wird ausgeschaltet, bevor der MOSFET M eingeschaltet wird und vice versa), um einen Durchschussstrom von Vin zur Erde zu verhindern.
  • Die Abbildungen der 11 bis 18 veranschaulichen verschiedene Arten von MOSFETs, die gemäß der vorliegenden Erfindung gestaltet werden können. Hiermit wird festgestellt, dass die in den Abbildungen der 11 bis 18 dargestellten Konfigurationen ausschließlich Veranschaulichungszwecken dienen, und dass zahlreiche weitere Ausführungsbeispiele unter Verwendung der Grundsätze der vorliegenden Erfindung gestaltet werden können.
  • Die Abbildung aus 11 zeigt eine dreidimensionale Querschnittsansicht eines vertikalen MOSFET (DMOS) 60 mit doppelter Diffusion, der in einer N-Epitaxialschicht 66 (Epi) ausgebildet ist. Die Epi-Schicht 66 wird auf einen N+ Substrat 68 aufgewachsen. Der MOSFET 60 weist einzelne Zellen auf, die auf der Oberfläche der Epi-Schicht 66 in einem polygonalen Muster angeordnet sind. Jede Zelle weist eine P-Body-Diffusion 62 auf, die einen N+ Source-Bereich 64 einschließt. Die N-Epi-Schicht 66 und das N+ Substrat 68 bilden die Drain des MOSFET 60, und der Stromfluss erfolgt in Kanalbereichen an der Oberfläche der P-Body-Diffusionen 62. Die N+ Source-Bereiche 64 und die P-Body-Diffusionen 62 werden durch eine Metallschicht 65 miteinander kurzgeschlossen.
  • Die Abbildung aus 12 zeigt eine Querschnittsansicht eines MOSFET 70, der dem MOSFET 60 ähnlich ist, wobei sich dabei jedoch Feldoxidbereiche 72 zwischen benachbarten P-Body-Diffusionen 62 befinden, wodurch die Struktur des kleinen Gates 72 und des großen Gates 73 verändert wird. Die Feldoxidbereiche 72 reduzieren die Gate-Drain-Überlagerungskapazität und reduzieren die Ladung an den Gates 71 und 73.
  • Die Abbildung aus 13 zeigt eine dreidimensionale Querschnittsansicht eines vertikalen MOSFET 80 mit doppelter Diffusion, wobei das kleine Gate 81 und das große Gate 83 in einem Graben ausgebildet sind. Jede aktive Zelle des MOSFET 80 weist einen N+ Source-Bereich 84, eine P-Body-Diffusion 85 und eine schützende P-Wanne 82 auf, welche die Stärke des elektrischen Felds an den Ecken des Grabens reduziert und dadurch eine Trägererzeugung verhindert sowie den resultierenden Ausfall der Gate-Oxidschicht. Die N-Epi-Schicht 66 und das N+ Substrat 68 dienen als die Drain des MOSFET. Der Strom fließt vertikal durch die Kanalbereiche in den P-Body-Diffusionen angrenzend an die Seitenwände des Grabens.
  • Das kleine Gate 81 und das große Gate 83 sind durch eine P-Wanne 87 getrennt, die den P-Wannen 82 entspricht, jedoch nicht an einen Source-Bereich anstößt und somit keinen Strom führt. Ein Oberflächen-P+ Bereich 89, der die P-Wanne 87 überlagert, trennt die Gates 81 und 83.
  • Die Abbildung aus 14 zeigt eine Querschnittsansicht einer modifizierten Version des MOSFET 80. In dem MOSFET 90 gibt es keine schützende P-Wanne in jeder Zelle. Stattdessen ist eine P-Wanne 92 nur in einem spezifizierten prozentualen Anteil der aktiven MOSFET-Zellen ausgebildet, wie dies in der Anmeldung mit dem Aktenzeichen 08/460,336, eingereicht am 2. Juni 1995 gelehrt wird. Diese Struktur ermöglicht eine höhere Zellendichte und reduziert den Einschaltwiderstand des MOSFET. Die Abbildung aus 14 zeigt ferner eine Metallschicht 98, welche die P-Wannen 87 und 92 kurzschließt sowie die P-Body-Diffusionen 85 und die N+ Source-Bereiche 84.
  • Die Abbildung aus 15 zeigt eine dreidimensionale Querschnittsansicht eines lateralen N-Kanal-MOSFET 100, der in einer P-Epi-Schicht oder einer P-Senke 102 ausgebildet ist, welche ein P+ Substrat 104 überlagert. Der Strom fließt lateral nahe der Oberfläche der P-Epi-Schicht oder der P-Senke 102 in Kanalbereichen, die zwischen den N+ Source-Bereichen 106 und N+ Drain-Bereichen 108 angeordnet sind. N-Drift-Bereiche 107, welche die N+ Drain-Bereiche 108 umgeben, erhöhen die Fähigkeit des MOSFET 100, Spannungen zu blockieren bzw. zu sperren. Optional können die P-Body-Bereiche 105 um die N+ Source-Bereiche 106 ausgebildet werden. Ein kleines Gate 101 und ein großes Gate 103 steuern den Stromfluss durch die Kanalbereiche, wobei das Gate 103 eine Breite aufweist, die einem Vielfachen der Breite des Gates 101 entspricht. Die Gates 101 und 103 sind durch einen intervenierenden P+ Ring 109 getrennt.
  • Der MOSFET 100 ist in einem Streifenmuster auf der Oberfläche von P-Epi oder P-Senke 102 ausgebildet. Die Abbildung aus 16 zeigt eine Querschnittsansicht des MOSFET 110, bei dem es sich um eine Version des MOSFET 100 mit rechteckigen Zellen handelt. Die Abbildung aus 16 zeigt schematisch wie die Gates 111 und 113, die N+ Source-Bereiche 116, die N+ Drain-Bereiche 118 und die P+ Ringe 119 durch Metallschichten über die Oberfläche des Siliziums miteinander verbunden sind. Die Abbildung aus 17 ist eine Draufsicht des MOSFET 110, welche das Ausmaß der Gates 111 und 113 zeigt und wie sich zwischengeschaltete Source-Metallleitungen 112 und Drain-Metallleitungen 114 diagonal über die Oberfläche des MOSFET auf die Art und Weise erstrecken, wie dies in dem am 2. Mai 1995 erteilten U.S. Patent US-A-5,412,239 gelehrt wird. Zur besseren Veranschaulichung sind die Metallleitungen 112 und 114 über die MOSFET-Zellen selbst gebrochen bzw. aufgeteilt dargestellt.
  • Die Abbildung aus 18 zeigt eine Querschnittsansicht eines lateralen DMOSFET 120, der mit Feldoxidbereichen 130 ausgebildet ist, welche die N– Drift-Bereiche 127 überlagern. Ein kleines Gate 121 und ein großes Gate 123 überlagern die Feldoxidbereiche 130. Eine Drain-Metallschicht 132 berührt die N+ Drain-Bereiche 128, und eine Source-Metallschicht 134 berührt die N+ Source-Bereiche 126.
  • Die vorstehend beschriebenen besonderen Ausführungsbeispiele der vorliegenden Erfindung dienen ausschließlich Veranschaulichungszwecken, und sie schränken den umfassenden Umfang der vorliegenden Erfindung nicht ein, der in den folgenden Ansprüchen definiert ist.

Claims (21)

  1. MOSFET (M) mit mehreren Gates, der eine Source (S), einen Drain (D), einen Body und eine Gate-Steuerung (12) umfasst, dadurch gekennzeichnet, dass der genannte MOSFET (M) erste und zweite Gates (G1, G2) umfasst, wobei das genannte erste Gate (G1) eine Gate-Breite (W) aufweist, die sich von einer Gate-Breite (n–W) des zweiten Gate (G2) unterscheidet, wobei das genannte erste Gate (G1) mit einem Ausgangsanschluss der genannten Gate-Steuerung (12) verbunden ist, wobei das genannte zweite Gate (G2) über einen Schalter (T) mit dem genannten Ausgangsanschluss verbunden ist, wobei die genannten ersten und zweiten Gates (G1, G2) elektrisch voneinander isoliert sind, wenn der genannte Schalter (T) offen ist.
  2. MOSFET nach Anspruch 1, wobei der genannte Body mit der genannten Source (S) kurzgeschlossen ist.
  3. MOSFET nach Anspruch 1, wobei die genannte Gate-Steuerung (12) eine Impulsbreitenmodulationseinheit umfasst.
  4. MOSFET nach Anspruch 1, wobei dieser ferner mindestens einen Inverter (A1, A2) umfasst, der zwischen die genannte Impulsbreitenmodulationseinheit (12) und das genannte erste Gate (G1) geschaltet ist, und mindestens zwei Inverter (B1, B2, B3 ... BN), die zwischen die genannte Impulsbreitenmodulationseinheit (12) und das genannte zweite Gate (12) geschaltet sind, wobei eine Anzahl von mit dem genannten zweiten Gate (G2) verbundenen Invertern größer ist als eine Anzahl von mit dem genannten ersten Gate (G1) verbundenen Invertern.
  5. MOSFET nach Anspruch 4, wobei der genannte Schalter (T) ein NAND-Gate umfasst.
  6. MOSFET nach Anspruch 1, wobei der genannte MOSFET in Form eines vertikalen MOSFET (60) mit doppelter Diffusion vorgesehen ist.
  7. MOSFET nach Anspruch 1, wobei der genannte MOSFET in Form eines vertikalen Gate-Trench-MOSFET (80) vorgesehen ist.
  8. MOSFET nach Anspruch 1, wobei der genannte MOSFET in Form eines lateralen MOSFET (100) vorgesehen ist.
  9. MOSFET nach Anspruch 8, wobei der MOSFET einen Drain (108) umfasst, der einen Driftbereich (107) mit einer geringeren Dotierungskonzentration als eine Dotierungskonzentration eines verbleibenden Abschnitts des genannten Drain (108) aufweist.
  10. MOSFET nach Anspruch 9, wobei ein Feldoxidbereich (130) mindestens einen Abschnitt des genannten Driftbereichs (127) überlagert.
  11. Synchroner Abwärtswandler (50), der einen ersten MOSFET (M) und einen zweiten MOSFET (M6) umfasst, die in Reihe mit einer Spannungsversorgung (VIN), einer Gate-Steuereinheit (42) zum Ansteuern eines Gate (G1, G2, G5, G6) jedes der genannten MOSFETs (M, M6) und einem Induktor (L1) verbunden sind, der mit einem Mittelpunkt zwischen den genannten ersten und zweiten MOSFETs (M, M6) verbunden sind, wobei mindestens der erste MOSFET (M) folgendes umfasst: eine Source, einen Drain, einen Body, dadurch gekennzeichnet, dass das genannte Gate (G1, G2) in erste und zweite Abschnitte unterteilt ist, wobei der genannte erste Abschnitt (G1) eine Gate-Breite aufweist, die kleiner ist als eine Gate-Breite des genannten zweiten Abschnitts (G2), wobei der genannte erste Abschnitt (G1) mit einem Ausgangsanschluss der genannten Gate-Steuereinheit (42) verbunden ist, wobei der genannte zweite Abschnitt (G2) über einen Schalter (T) mit dem genannten Ausgangsanschluss verbunden ist, wobei die genannten ersten und zweiten Abschnitte (G1, G2) elektrisch voneinander isoliert sind, wenn der genannte Schalter (T) offen ist.
  12. Synchroner Abwärtswandler nach Anspruch 11, wobei die genannte Gate-Steuereinheit (2) eine Impulsbreitenmodulationseinheit umfasst.
  13. Synchroner Abwärtswandler nach Anspruch 11, wobei ein Ausgang (VOUT) des genannten Wandlers (50) mit der genannten Gate-Steuereinheit (42) verbunden ist, wobei die genannte Gate-Steuereinheit (42) den genannten Schalter (T) derart betätigt, dass der genannte zweite Abschnitt (G2) des genannten Gate von einem Gate-Steuerausgang der genannten Gate-Steuereinheit (42) getrennt wird, wenn an dem genannten Ausgang des genannten Wandlers (50) ein hoher Stromzustand existiert, und dass der zweite Abschnitt (G2) des genannten Gate mit dem genannten Gate-Steuerausgang verbunden wird, wenn an dem genannten Ausgang des genannten Wandlers (50) ein niedriger Stromzustand existiert.
  14. Synchroner Abwärtswandler nach Anspruch 11, wobei jeder der genannten ersten und zweiten MOSFETs (M, M6) einen N-Kanal-MOSFET umfasst.
  15. Synchroner Abwärtswandler nach Anspruch 14, wobei dieser ferner eine Ladepumpe (44) umfasst, wobei das genannte Gate des genannten zweiten MOSFET (M6) in dritte und vierte Abschnitte (G5, G6) unterteilt ist, wobei der genannte vierte Abschnitt (G6) eine Breite aufweist, die größer ist als eine Breite des genannten dritten Abschnitts (G5), wobei der genannte dritte Abschnitt (G5) mit einem Ausgangsanschluss der genannten Gate-Steuereinheit (42) verbunden ist, wobei der genannte vierte Abschnitt (G6) über einen zweiten Schalter mit der genannten Ladepumpe (44) verbunden ist.
  16. Synchroner Abwärtswandler (40) nach Anspruch 11, wobei der genannte erste MOSFET (M) einen N-Kanal-MOSFET umfasst, und wobei der genannte zweite MOSFET (M5) einen P-Kanal-MOSFET umfasst.
  17. Verfahren zur Reduzierung des Leistungsverlusts in einem MOSFET (M), wenn der genannte MOSFET (M) wiederholt aus- und eingeschaltet wird, wobei das genannte Verfahren die folgenden Schritte umfasst: Herstellen eines Gate (G1, G2) des genannten MOSFET (M), so dass das genannte Gate (G1, G2) einen großen Abschnitt (G2) und einen kleinen Abschnitt (G1) umfasst; Detektieren eines Betriebszustands an einem der Source- und Drain-Anschlüsse (S, D) des genannten MOSFET (M); Vorsehen eines Gate-Steuersignals an jeden der genannten großen und kleinen Abschnitte (G1, G2) des genannten Gate, wenn sich der genannte Betriebszustand in einem ersten Zustand befindet; und Vorsehen des genannten Gate-Steuersignals nur an den genannten kleinen Abschnitt des genannten Gate (G1), wenn sich der genannte Betriebszustand in einem zweiten Zustand befindet.
  18. Verfahren nach Anspruch 17, wobei der genannte MOSFET (M) in einem Gleichstromwandler (50) vorgesehen ist, der zur Umwandlung einer Gleichstrom-Eingangsspannung (VIN) in eine Gleichstrom-Ausgangsspannung (VOUT) verwendet wird, wobei der genannte Schritt des Detektierens eines Betriebszustands das Detektieren eines Wertes der genannten Gleichstrom-Eingangsspannung (VIN) umfasst.
  19. Verfahren nach Anspruch 18, wobei es sich bei dem genannten ersten Zustand um einen ersten Wert der genannten Gleichstrom-Eingangsspannung (VIN) handelt, und wobei es sich bei dem genannten zweiten Zustand um einen zweiten Wert der genannten Gleichstrom-Eingangsspannung (VIN) handelt, wobei der genannte erste Wert höher ist als der genannte zweite Wert.
  20. Verfahren nach Anspruch 17, wobei der genannte MOSFET in einem Gleichstromwandler vorgesehen ist, der zur Umwandlung einer Gleichstrom-Eingangsspannung in eine Gleichstrom-Ausgangsspannung sowie zum Vorsehen eines Ausgangsstroms verwendet wird, wobei der genannte Schritt des Detektierens eines Betriebszustands das Detektieren eines Wertes des genannten Ausgangsstroms umfasst.
  21. Verfahren nach Anspruch 20, wobei der genannte erste Zustand einen ersten Wert des genannten Ausgangsstroms darstellt, und wobei es sich bei dem genannten zweiten Zustand um einen zweiten Wert des genannten Ausgangsstroms handelt, wobei der genannte zweite Wert höher ist als der genannte erste Wert.
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