JP6106045B2 - 受光回路 - Google Patents

Description

本発明の実施形態は、受光回路および光結合装置に関する。

光信号を電気信号に変換する受光回路は、各種の分野において広く用いられている。例えば、受光回路を備えた光結合装置は、産業用、通信用、家庭用の電子機器に広く用いられている。

これらの電子機器では、直流電圧系、交流電圧系、電話回線系などの異なる電源系の間で、相互に信号が伝達される。

光結合装置を用いると、異なる電源系を絶縁した状態で電気信号を伝達することができる。

光結合装置などが搭載する受光回路では、パルス光信号の入力レベルの上昇に応じて受光回路の電流が増加する。このため、信号の遅延時間が増加し出力パルス幅歪みが増加することがある。

特開２００５−２１０５５８号公報

光信号の入力レベルが増加しても、消費電力を抑制しつつパルス幅歪みを低減可能な受光回路および光結合装置を提供する。

実施形態の受光回路は、受光した光信号を電流信号に変換して出力する受光素子と、前
記電流信号を第１の電圧に変換するトランスインピーダンスアンプと、前記第１の電圧を
遅延させる遅延回路と、第１、第２、および第３の電極をそれぞれ有し、前記第１の電極
を基準とし前記第２の電極の電圧により前記第３の電極の電流を制御する、第１、第２、
および第３の電流制御素子を有し、前記第１〜第３の電流制御素子の前記第１の電極は共
通に電流供給手段に接続され、前記第１の電圧は前記第１の電流制御素子の前記第２の電
極に入力され、前記遅延回路の出力電圧は前記第２の電流制御素子の前記第２の電極に入
力され、第２の電圧は前記第３の電流制御素子の前記第２の電極に入力され、前記第１の
電流制御素子の出力電流と、前記第２の電流制御素子の出力電流および前記第３の電流制
御素子の出力電流の和と、を比較するコンパレータと、を有し、前記第１〜第３の電流制
御素子はＭＯＳＦＥＴからなり、前記第１の電流制御素子のゲート長に対するゲート幅の
比は、前記第２の電流制御素子のゲート長に対するゲート幅の比よりも大きく、前記第２
の電流制御素子の前記ゲート長に対する前記ゲート幅の前記比と前記第３の電流制御素子
のゲート長に対するゲート幅の比との和よりも小さい。

本発明の第１の実施形態にかかる受光回路の回路図である。 図２（ａ）は入力電圧波形図、図２（ｂ）は出力電流波形図、である。 図３（ａ）は受光素子電流に対する出力電流依存性を表すグラフ図、図３（ｂ）は光入力に対するパルス幅歪みを表すグラフ図、である。 第１比較例にかかる受光回路の回路図である。 図５（ａ）はデューティ５０％の光信号２パルスが受光素子に入射したときのＭＯＳＦＥＴの入力電圧波形図、図５（ｂ）は出力電流波形図、を表す。 第２の実施形態にかかる受光回路の回路図である。 第３の実施形態にかかる受光回路の回路図である。 第４の実施形態にかかる受光回路の回路図である。 第５の実施形態にかかる受光回路の回路図である。 第６の実施形態にかかる受光回路の回路図である。 第７の実施形態にかかる受光回路の回路図である。 図１２（ａ）は第７の実施形態の入力電圧波形図、図１２（ｂ）は出力電流波形図、である。 第８の実施形態にかかる受光回路の回路図である。 第８の実施形態の動作波形図である。 第２比較例にかかる受光回路の回路図である。 第２比較例の動作波形図である。 図１７（ａ）は第９の実施形態にかかる受光回路の回路図、図１７（ｂ）は第９の実施形態の変形例の回路図、である。 第９の実施形態にかかる受光回路の受光素子電流に対する出力電流依存性を表すグラフ図である。 第１の実施形態にかかる受光素子の電流に対するコンパレータ出力電流依存性を表すグラフ図である。 第１０の実施形態にかかる受光回路の回路図である。

以下、図面を参照しつつ本発明の実施形態を説明する。
図１は、本発明の第１の実施形態にかかる受光回路の回路図である。
受光回路は、受光素子１０と、トランスインピーダンスアンプ２０と、電流源３０と、コンパレータ４０と、遅延回路４２と、を有する。

受光素子１０は、第１の電位（たとえば接地）に接続された第１の端子１０ａと、第１の端子１０ａとは反対の側の第２の端子１０ｂと、を有し、受光した光信号を電流Ｉｐに変換して出力する。受光素子１０は、たとえば、ＳｉやＩｎＧａＡｓなどからなるフォトダイオードなどとすることができる。

トランスインピーダンスアンプ２０は、入力端子Ａ（１０ｂと一致する）と出力端子Ｂとを含み、反転アンプ２０ａと帰還抵抗２０ｂとを有する。また、トランスインピーダンスアンプ２０は、受光素子２０から入力端子Ａに入力された電流Ｉｐを電圧信号に変換して出力端子Ｂから出力する。反転アンプ２０ａは、ＭＯＳＦＥＴなどとすることができる。

電流源３０は、第１の電位（たとえば接地）に接続された第１の端子３０ａと、第１の端子３０ａとは反対の側の第２の端子３０ｂ、とを有する。

コンパレータ４０は、第１導電形チャネルを有する第１のＭＯＳＦＥＴ（Ｍ１）と、第１導電形チャネルを有する第２のＭＯＳＦＥＴ（Ｍ２）と、第１導電形チャネルを有する第３のＭＯＳＦＥＴ（Ｍ３）と、を有する。

第１のＭＯＳＦＥＴ（Ｍ１）は、トランスインピーダンスアンプ２０からの出力電圧Ｖ１が入力されるゲートと、電流源３０の第２の端子３０ｂに接続されたソースと、第１電流端子Ｎ１に接続されたドレインと、を含む。

第２のＭＯＳＦＥＴ（Ｍ２）は、遅延回路４２により遅延したトランスインピーダンスアンプ２０からの出力電圧が入力されるゲートと、電流源３０の第２の端子３０ｂに接続されたソースと、第２電流端子Ｎ２に接続されたドレインと、を含む。

第３のＭＯＳＦＥＴ（Ｍ３）は、 電流源３０の第２の端子３０ｂに接続されたソースと、第２のＭＯＳＦＥＴ（Ｍ２）のドレインと接続されたドレインと、抵抗Ｒ２を介してトランスインピーダンスアンプ２０の入力端子Ａと接続されたゲートと、を有する。このため、第３のＭＯＳＦＥＴのゲートには基準電圧が供給される。抵抗Ｒ２を含み、トランスインピーダンスアンプ２０の入力端子Ａと、第３のＭＯＳＦＥＴのゲートと、を接続する回路は、基準電圧供給部となる。

第１〜第３のＭＯＳＦＥＴは、たとえば、ｎチャネルエンハンスメント型構造とすることができる。また、第１〜第３のＭＯＳＦＥＴのそれぞれのソースは、端子Ｃにおいて共通ソース電位となる。

遅延回路４２は、トランスインピーダンスアンプ２０の出力端子Ｂと第２のＭＯＳＦＥＴ（Ｍ２）のゲートとの間に設けられた抵抗Ｒ１と、第２のＭＯＳＦＥＴ（Ｍ２）のゲートと第１の電位（たとえば接地）との間に設けられたキャパシタＣ１とを含む。遅延回路４２は、第２のＭＯＳＦＥＴ（Ｍ２）に加わるゲート電圧を第１のＭＯＳＦＥＴ（Ｍ１）のゲート電圧に対して遅延させる。

第２のＭＯＳＦＥＴ （Ｍ２）のドレインと第３のＭＯＳＦＥＴ（Ｍ３）のドレインとは接続され第２電流端子Ｎ２となり信号を出力する。光信号の有無に応じて、信号は、ハイ（Ｈ）レベルまたはロー（Ｌ）レベルに切り替えられる。

図２（ａ）はコンパレータへの入力電圧波形図、図２（ｂ）はコンパレータからの出力電流波形図、である。
本図を用いて、受光回路の動作を説明する。入力電圧Ｖ１（パルス幅ＰＷＶ１）の光信号の２パルス（たとえば、デューティ比が５０％）が受光素子１０に入射したときのＭＯＳＦＥＴの入力電圧波形および出力電流波形を表す。第１〜第３のＭＯＳＦＥＴのゲート長Ｌはすべて同一とする。また、第１のＭＯＳＦＥＴ（Ｍ１）のゲート幅Ｗ１と、第２のＭＯＳＦＥＴ（Ｍ２）のゲート幅Ｗ２と、第３のＭＯＳＦＥＴ（Ｍ３）のゲート幅Ｗ３と、の間には、式（１）および式（２）が成り立つものとする。

Ｗ１＞Ｗ２ 式（１）

Ｗ２＋Ｗ３＞Ｗ１ 式（２）

ゲート長が異なる場合、第１のゲートの長さに対する幅の比は、前記第２のゲートの長さに対する幅の比よりも大きく、前記第２のゲートの前記長さに対する前記幅の比と前記第３のゲートの長さに対する幅の比との和よりも小さくする。すなわち、Ｗ１／Ｌ１＞Ｗ２／Ｌ２、Ｗ２／Ｌ２＋Ｗ３／Ｌ３＞Ｗ１／Ｌ１となるように、それぞれのゲート長およびゲート幅を設定すればよい。
式（２）の設定により、無信号時のドレイン電流は式（３）の関係になる。

Ｉ２＋Ｉ３＞Ｉ１ 式（３）

光信号が受光素子１０に入射し、電流Ｉｐが流れ始めた状態では図２（ａ）に表すように第２のＭＯＳＦＥＴ（Ｍ２）のゲートの入力電圧Ｖ２は第１のＭＯＳＦＥＴ（Ｍ１）のゲートの入力電圧Ｖ１よりも低いので電流源３０に流れるテイル電流の大部分は第１のＭＯＳＦＥＴ（Ｍ１）のドレイン電流Ｉ１として流れ、電流Ｉ２，Ｉ３との関係は式（４）のようになる。

Ｉ２＋Ｉ３＜Ｉ１ 式（４）

入力電圧Ｖ２が入力電圧Ｖ１に追い付いてくると第２のＭＯＳＦＥＴ（Ｍ２）にもドレイン電流Ｉ２が流れ始め、逆にドレイン電流Ｉ１が低下しサグ（sag）を生じる。光信号が消え電流Ｉｐがゼロになった直後は、遅延回路４２のキャパシタＣ１で保持される第２のＭＯＳＦＥＴ（Ｍ２）のゲート電圧Ｖ２よりもゲート電圧Ｖ１が早く低下するのでドレイン電流Ｉ１は低下し、ドレイン電流Ｉ２は増加する。さらに時間が経過すると第２のＭＯＳＦＥＴ（Ｍ２）のゲート電圧が低下に転じドレイン電流Ｉ２も低下し始めるが、ドレイン電流Ｉ３は増加し始める。このため、ドレイン電流Ｉ２とドレイン電流Ｉ３との和と、ドレイン電流Ｉ１と、の交差点で決まるパルス幅ＰＷＩ１は、入力電圧のパルス幅ＰＷＶ１に近づけることができ、パルス幅歪みを低減できる。このように、第３のＭＯＳＦＥＴ（Ｍ３）のドレイン電流Ｉ３により、ドレイン電流Ｉ１と（ドレイン電流Ｉ２とドレイン電流Ｉ３との和）交差点の時間間隔を入力電圧のパルス幅に近づけることが容易となる。

図３（ａ）は受光素子の電流Ｉｐに対するコンパレータ出力電流依存性を表すグラフ図、図３（ｂ）は光信号入力に対するパルス幅歪みを表すグラフ図、である。
ドレイン電流の和（Ｉ２＋Ｉ３）とドレイン電流Ｉ１との交差点においてコンパレータの出力電圧がハイレベルからローレベルに切り替わる。

また、図３（ｂ）に表すように、パルス幅歪みは、光信号の増大に応じて増大することなく、光信号入力の広い変化範囲において所定の値以下に保つことができる。

図４は、比較例にかかる受光回路の回路図である。
比較例の受光回路は、図１における第２のＭＯＳＦＥＴ（Ｍ２）と遅延回路４２に相当する素子を有していない。第２のＭＯＳＦＥＴ（ＭＭ２）は、図１における第３のＭＯＳＦＥＴ（Ｍ３）に相当し、ゲートは抵抗Ｒ２を介してトランスインピーダンスアンプ１２０の入力端子Ａに接続され基準電圧が供給される。また、第２のＭＯＳＦＥＴ（ＭＭ２）のゲート長は第１のＭＯＳＦＥＴ（ＭＭ１）のゲート長と同一とされる。他方、第２のＭＯＳＦＥＴ（ＭＭ２）のゲート幅Ｗ２は、第１のＭＯＳＦＥＴ（ＭＭ１）のゲート幅Ｗ１以上に設定されている。

図５（ａ）は比較例の受光回路にデューティ５０％の光信号２パルスが入射したときのコンパレータへの入力電圧波形図、図５（ｂ）はコンパレータの出力電流波形図、である。
無信号の時の出力電流はＩ２＞Ｉ１である。電流Ｉｐが流れると第１のＭＯＳＦＥＴ（ＭＭ１）のゲートの入力電圧Ｖ１が大きくなり、ドレイン電流はＩ２＜Ｉ１となる。他方、電流Ｉｐがゼロになると、再びドレイン電流はＩ２＞Ｉ１となる。ドレイン電流Ｉ２とドレイン電流Ｉ１との交差点で出力電圧がハイレベルからローレベルに切り替わる。この場合、光強度が増大すると、第１のＭＯＳＦＥＴ（ＭＭ１）のドレイン電流が急激に増加する。このため、図５（ｂ）に表すように、パルス幅ＰＷＩ１は、入力パルス幅ＰＷＶ１とはかけ離れて広くなる。

これに対して、第１の実施形態では、光信号がゼロになったとき、第２のＭＯＳＦＥＴ（Ｍ２）の入力電圧Ｖ２が遅延回路４２で短時間保持されるため、第１のＭＯＳＦＥＴ（Ｍ１）がオフ状態に移行する時間を（固定しきい値の場合と比べて）短くすることができる。このため。パルス幅歪みを低減できる。また、消費電流の大きい自動しきい値調整回路を設ける必要がない。

図６は、第２の実施形態にかかる受光回路の回路図である。
受光回路は、ダミーの受光素子１２と、これに接続されたダミーのトランスインピーダンスアンプ２２と、をさらに有する。ダミーのトランスインピーダンスアンプ２２には、遮光板１３で遮光されたダミーの受光素子１２が接続される。ダミーのトランスインピーダンス２２の出力電圧は、基準電圧として第３のＭＯＳＦＥＴ（Ｍ３）のゲートに供給される。すなわち、ダミーのトランスインピーダンスアンプ２２は、基準電圧供給部となる。このようにしても、パルス幅歪みが低減された受光回路とすることができる。

図７は、第３の実施形態にかかる受光回路の回路図である。
第３の実施形態は、第１の実施形態の受光回路に、カレントミラー回路４５をさらに有する。すなわち、カレントミラー回路４５は、第２導電形チャネルを有する第４のＭＯＳＦＥＴ（Ｍ１４）と、第２導電形チャネルを有する第５のＭＯＳＦＥＴ（Ｍ１５）と、を含む。第１のＭＯＳＦＥＴ（Ｍ１）のドレインである第１電流端子Ｎ１と、第４のＭＯＳＦＥＴ（Ｍ１４）のドレインと、は接続される。また、第２のＭＯＳＦＥＴ（Ｍ２）のドレインである第２電流端子Ｎ２と、第５のＭＯＳＦＥＴ（Ｍ１５）のドレインと、が接続される。第４のＭＯＳＦＥＴ（Ｍ１４）のソースと、第５のＭＯＳＦＥＴ（Ｍ１５）のソースと、は、電源電圧Ｖｄｄと接続される。

第１〜第３のＭＯＳＦＥＴのゲート長はすべて同一とする。式（１）および式（２）が成り立つものとする。また、第４のＭＯＳＦＥＴ（Ｍ１４）のゲート長Ｌ４は、第５のＭＯＳＦＥＴのゲート長Ｌ５と同一であるものとする。さらに、第４のＭＯＳＦＥＴ（Ｍ１４）のゲート幅Ｗ４は、第５のＭＯＳＦＥＴ（Ｍ１５）のゲート幅Ｗ５と同一であるものとする。このようにすることで第２電流端子Ｎ２に電圧信号を出力させることができ、パルス幅歪みを低減することができる。

図８は、第４の実施形態にかかる受光回路の回路図である。
第４の実施形態において、遅延回路４２の一方の端部は、直列接続された２つの抵抗２０ｂ、２０ｃの接続点Ｍとすることができる。この場合、 第１〜第３のＭＯＳＦＥＴ（Ｍ１、Ｍ２、Ｍ３）のゲート長は、同一とすることができる。また、ゲート幅に関して、式（１）および式（２）が成り立つものとすることができる。さらに、２つの抵抗２０ｂ、２０ｃの抵抗値は、たとえば、同一とすることができる。このようにしても、パルス幅歪みが低減された受光回路とすることができる。

図９は、第５の実施形態にかかる受光回路の回路図である。
第１の実施形態の第１〜第３のＭＯＳＦＥＴのバックゲートの電位を変えることにより、第１〜第３のＭＯＳＦＥＴのしきい値を変える。そのために、電流源３１、抵抗Ｒ３、Ｒ４、Ｒ５を含む電位設定回路を設ける。しきい値をＶｔｈ（Ｍ３）＜Ｖｔｈ（Ｍ１）＜Ｖｔｈ（Ｍ２）と設定すると、ゲート幅を変えるのと同じ効果を得ることができる。このため、第１〜第３のＭＯＳＦＥＴ（Ｍ１、Ｍ２、Ｍ３）のゲート長を同一かつゲート幅を同一とすることができる。

図１０は、第６の実施形態にかかる受光回路の回路図である。
遅延回路４２の抵抗Ｒ１とキャパシタＣ１と第２のＭＯＳＦＥＴ（Ｍ２）のゲートとの接続点に電流源３２をさらに接続する。このようにすると、第２のＭＯＳＦＥＴ（Ｍ２）のゲート電圧を低減し（Ｖ２＝Ｖ１−Ｉ５×Ｒ１）、第２のＭＯＳＦＥＴ（Ｍ２）のドレイン電流の動作を遅らせることができる。なお、バックゲートはソースに接続せずに他の電位としてもよい。また、各ゲート長を同一としたときのゲート幅に関して式（１）および式（２）が成り立つものとする。

図１１は、第７の実施形態にかかる受光回路の回路図である。
受光回路は、受光素子１０と、トランスインピーダンスアンプ２０と、電流源３０と、コンパレータ４０と、遅延回路４２と、カレントミラー回路４５と、を有する。

トランスインピーダンスアンプ２０は、入力端子Ａと、出力端子Ｂと、反転アンプ２０ａと、直列接続された２つの抵抗２０ｂ、２０ｃを含む帰還抵抗とを有し、受光素子１０の第２の端子から入力端子Ａに入力された電流信号を電圧信号に変換して出力する。

コンパレータ４０は、トランスインピーダンスアンプ２０の出力電圧が入力されるゲートを有する第１のＭＯＳＦＥＴ（Ｍ１）と、遅延した出力電圧が入力されるゲートを有する第２のＭＯＳＦＥＴ（Ｍ２）と、を有する。また、コンパレータ４０は、第１のＭＯＳＦＥＴ（Ｍ１）のソースと第２のＭＯＳＦＥＴ（Ｍ２）のソースとが接続され共通ソース電位を有し、第２のＭＯＳＦＥＴ（Ｍ２）のドレインの電圧をハイレベルまたはローレベルに切り替える。

カレントミラー回路４５は、第２導電形チャネルを有する第３のＭＯＳＦＥＴ（Ｍ２３）と、第２導電形チャネルを有する第４のＭＯＳＦＥＴ（Ｍ２４）と、を含む。第１のＭＯＳＦＥＴ（Ｍ１）のドレインである第１電流端子Ｎ１と、第３のＭＯＳＦＥＴ（Ｍ２３）のドレインと、は接続される。また、第２のＭＯＳＦＥＴ（Ｍ２）のドレインである第２電流端子Ｎ２と、第４のＭＯＳＦＥＴ（Ｍ２４）のドレインと、は接続される。第３のＭＯＳＦＥＴ（Ｍ２３）のソースと、第４のＭＯＳＦＥＴ（Ｍ２４）のソースと、は、電源電圧Ｖｄｄと接続される。

遅延回路４２は、第２のＭＯＳＦＥＴのゲートと２つの抵抗２０ｂ、２０ｃの接続点Ｍとの間に設けられた抵抗Ｒ１と、第２のＭＯＳＦＥＴのゲートと第１の電位（たとえば、接地）との間に設けられたキャパシタＣ１と、を含む。なお、２つの抵抗２０ｂと２０ｃの抵抗値は、たとえば、同一とすることができる。

図１２（ａ）は第７の実施形態の入力電圧波形図、図１２（ｂ）は出力電流波形図、である。
図１２は、第１〜第４のＭＯＳＦＥＴ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）のゲート長は同一とし、第１および第２のＭＯＳＦＥＴ（Ｍ１、Ｍ２）のゲート幅Ｗ１、Ｗ２の間でＷ１＝Ｗ２、第３と第４のＭＯＳＦＥＴ（Ｍ２３、Ｍ２４）のゲート幅Ｗ４とＷ５との間でＷ５＝Ｗ４×０．７、デューティ比５０％の光信号の２パルスが受光素子１０に入射した場合である。光信号が消えた時、ドレイン電流Ｉ１は元の無信号時レベルよりもアンダーシュートし、遅延回路によりゲート電圧が一時保持される第２のＭＯＳＦＥＴ（Ｍ２）のドレイン電流Ｉ２は元の無信号レベルよりもオーバーシュートするので、ドレイン電流Ｉ２と、ドレイン電流Ｉ１×０．７との交差点は、遅延回路が無い場合に比べてパルス幅歪みが改善されている。なお、ゲート幅は、Ｗ５＜Ｗ４の範囲で適正な値に設定することができる。

図１３は、第８の実施形態にかかる受光回路の回路図である。
受光回路は、受光素子１０と、トランスインピーダンスアンプ２０と、第１のＭＯＳＦＥＴ（Ｍ１）と、第２のＭＯＳＦＥＴ（Ｍ２）と、電流源６２と、電流経路７０と、を有する。

受光素子１０は、第１の電位（たとえば、接地）に接続された第１の端子と、第２の端子と、を有し、受光した光信号を電流信号に変換して出力する。

トランスインピーダンスアンプ２０は、入力端子Ａと出力端子ＢとＭＯＳＦＥＴなどを含む反転アンプ２０ａと帰還抵抗２０ｂとを有し、受光素子１０から入力端子Ａに入力される電流を電圧に変換して出力する。

第１のＭＯＳＦＥＴ（Ｍ１）のゲートには、トランスインピーダンスアンプ２０の出力電圧Ｖ１が入力される。

電流源６２は、第１のＭＯＳＦＥＴ（Ｍ１）の出力をバイアスし出力電圧Ｖ２の切り替わり電流を決める。第２のＭＯＳＦＥＴ（Ｍ２）は、第１のＭＯＳＦＥＴ（Ｍ１）の出力電流Ｉｄ１の切り替わりを検出し電流Ｉｄ２を出力する。なお、反転アンプ２０ａを構成するＭＯＳＦＥＴ、第１のＭＯＳＦＥＴ（Ｍ１）、第２のＭＯＳＦＥＴ（Ｍ２）は、たとえば、ｎチャネルエンハンスメント型とすることができる。

電流経路７０は、第３のＭＯＳＦＥＴ（ＭＡ３）と第４のＭＯＳＦＥＴ（ＭＡ４）とからなるカレントミラー回路と遅延手段としてキャパシタンスＣ１とを有する。カレントミラー回路などで十分な遅延時間が得られる場合、キャパシタンスＣ１はなくてもかまわない。このため、第２のＭＯＳＦＥＴ（Ｍ２）から出力された電流Ｉｄ２に応じてトランスインピーダンスアンプ２０の入力端子Ａに電流ＩＡ２を帰還する。第３および第４のＭＯＳＦＥＴ（ＭＡ３、ＭＡ４）は、ｐチャネルエンハンスメント型とすることができる。信号は適正なしきい値を持ったインバータなど、出力回路７４を経て出力される。適正なしきい値を持ったコンパレータを使用したバッファ回路でもよい。

図１４は、第８の実施形態の受光回路の動作波形図である。
実線は光信号がない状態、破線は光信号がある状態を表す。第２のＭＯＳＦＥＴ（Ｍ２）のゲート電圧ＶＢ１は、出力電圧Ｖ２が低下し出力回路７４が切り替わる電圧で第４のＭＯＳＦＥＴ（ＭＡ４）がオンし電流Ｉｄ１が第２電流源６２の電流Ｉ２を越えるように設定される。カレントミラー回路により折り返された電流ＩＡ２がトランスインピーダンスアンプ２０の入力端子Ａに帰還される。

光信号がある状態で、電流ＩＡ２は、電流Ｉｐをキャンセルし帰還抵抗２０ｂに流れる電流を低減するため、破線（本実施形態）で表すように電圧Ｖ１が低下し、ドレイン電流Ｉｄ１を抑制する。このため、出力が切り替わったところで、破線で表すドレイン電流Ｉｄ１の増加は止まり消費電流が増加しない。電流ＩＡ２により入力電流レベルが下方にシフトするため立ち上がり時間が増加し立ち下がり時間が低下する。このため、破線で表す出力電圧Ｖｏのようにパルス幅歪みを低減できる。

図１５は、第２比較例にかかる受光回路の回路図である。
図１６は、第２比較例の動作波形図である。
トランスインピーダンスアンプ２０には帰還抵抗（抵抗値Ｒｉｂ）２０ｂにより帰還がかかっている。光信号がなく、電流Ｉｐが流れないとき、ＭＯＳＦＥＴ（ＭＭ１）のゲート電圧は低くＭＯＳＦＥＴ（ＭＭ１）のドレイン電流Ｉｄ１は、電流Ｉｄ２よりも小さくなるように設定され電圧Ｖ２はハイレベルとなる。このため、インバータからなる出力回路１７４で反転され、出力端子電圧ＶＯはローレベルとなる。

光信号の入力状態（破線で表す）では、トランスインピーダンスアンプ１２０を構成するＭＯＳＦＥＴのドレイン電圧Ｖ１はしきい値に対してＲｉｂ×Ｉｐ分上昇する。電流Ｉｐに比例して第１のＭＯＳＦＥＴ （ＭＭ１）のゲート電圧が上昇し、第１のＭＯＳＦＥＴ（ＭＭ１）のドレイン電流Ｉｄ１も上昇する。ドレイン電流Ｉｄ１が電流Ｉ１よりも大きくなるとドレイン電圧Ｖ２はローレベルに切り替わり、出力端子電圧ＶＯはハイレベルとなる。光信号がなくなると、再び電圧Ｖ２はローレベルになり、出力端子電圧ＶＯはローレベルに戻る。光信号が大きくなると、電圧Ｖ１が下がり電流Ｉｄ１がドレイン電流Ｉ２よりも小さくなるまで時間がかかる。図１６の出力端子電圧ＶＯ（破線）で表すように、立ち上がり時間と立ち下がり時間との差であるパルス幅歪みが増大する。

図１７（ａ）は第９の実施形態にかかる受光回路の回路図、図１７（ｂ）は第９の実施形態の変形例の回路図、である。
図１７（ａ）に表す本実施形態の受光回路は、図１の第１の実施形態の受光回路において、レベルシフト回路２１をさらに有するものとする。すなわち、レベルシフト回路２１は、トランスインピーダンスアンプ２０の出力電圧信号を低い方にシフト電圧Ｖａだけレベルシフトさせる。レベルシフトされた出力電圧信号は、第１のＭＯＳＦＥＴ（Ｍ１）の第１のゲートに入力電圧Ｖ１として入力されるとともに、抵抗Ｒ１、キャパシタＣ１で構成される遅延回路４２を通過し第２のＭＯＳＦＥＴの第２のゲートに入力電圧Ｖ２として入力される。トランスインピーダンスアンプ２０の入力電圧Ｖ３は、抵抗Ｒ１を介して第３のＭＯＳＦＥＴのゲートに基準電圧Ｖ３として入力される。

また、レベルシフト回路は、第３のＭＯＳＦＥＴ（Ｍ３）のゲート電圧を高い方にシフト電圧Ｖａだけレベルシフトさせてもよい。図１７（ｂ）に表す変形例の受光回路は、図６に表す第２の実施形態の受光回路において、第３のＭＯＳＦＥＴ（Ｍ３）の第３のゲート電圧を高い方にシフト電圧Ｖａだけレベルシフトさせるレベルシフト回路をさらに有する。

第１〜第３のＭＯＳＦＥＴ（Ｍ３）のゲート幅をそれぞれＷ１〜Ｗ３，ゲート長をＬ１〜Ｌ３、移動度をμ０、単位面積当たりのゲート酸化膜容量をＣｏｘ、受光素子１０の電流をｉ、帰還抵抗をＲｆで表すとき、ＭＯＳＦＥＴの飽和領域での基本式は、式（５）〜式（７）でそれぞれ表すことができる。

また、それぞれのドレイン電流の間でＩ１＝Ｉ２＋Ｉ３が成立するＰＤ電流ｉの閾値をｉｔｈとして表すと、式（８）が成り立つ。すなわち、閾値ｉthは、信号のパルス幅を決め、かつ信号を切り替えるＰＤ電流である。

なお、本実施形態では、ＭＯＳＦＥＴのゲート長Ｌｊ（ｊ＝１、２、３）に対するゲート幅Ｗｊの比の間に、式（９）が実質的に成り立つようなゲート長Ｌｊと、ゲート幅Ｗｊと、を設定している。。

Ｗ１／Ｌ１＝Ｗ２／Ｌ２＋Ｗ３／Ｌ３ 式（９）

式（９）が成り立つとき、β１＝β２＋β３となり、閾値電流ｉｔｈを表す式（８）の第２項はゼロとなる。閾値ＩｔｈはＶａ／Ｒｆで決まり、β１〜β３を含む項は無くなる。β１〜β３に含まれる移動度μ０は、温度上昇に伴い減少するが、閾値ｉｔｈの式に含まれない。従って、閾値ｉｔｈの温度依存性が低減される。すなわち、温度に殆ど依存せずに、閾値ｉｔｈは、Ｖａ／Ｒｆで決定できることになる。なお、図１７（ｂ）に表す変形例の受光回路においても、閾値電流ｉｔｈを表す式（８）は、移動度μ０を含まず、従って温度に依存しない一定の閾値電流ｉｔｈを得ることができる。

図１８は、第９の実施形態にかかる受光素子の電流Ｉｐに対するコンパレータ出力電流依存性を表すグラフ図である。
縦軸は出力電流（Ａ）、横軸は受光素子１０の電流Ｉｐ（Ａ）、を表す。実線は、ドレイン電流Ｉ１（−４０℃、２５℃、８５℃）を表す。また、破線は、−４０℃、２５℃、８５℃におけるドレイン電流の和（Ｉ２＋Ｉ３）をそれぞれ表す。なお本図は、Ｒｆ＝２００ｋΩ、ＩＯ＝４μＡ、Ｗ１／Ｌ１＝１０μｍ／０．６μｍ、Ｗ２／Ｌ２＝５μ／０．６μｍ，Ｗ３／Ｌ３＝５μｍ／０．６μｍに設定して行ったシミュレーションの結果である。温度がマイナス４０℃〜プラス８５℃において、電流の閾値ｉｔｈ（Ｉ１＝Ｉ２＋Ｉ３となるＰＤ電流ｉ）は、０．２４μＡ近傍にありその変化は小さい。

なお、式（９）が「実質的」に成り立つとは、（Ｗ１／Ｌ１）は、０．８×（Ｗ２／Ｌ２＋Ｗ３／Ｌ３）以上で１．２×（Ｗ２／Ｌ２＋Ｗ３／Ｌ３）以下であることを意味するものとする。

図１９は、第１の実施形態にかかる受光素子電流に対する出力電流依存性を表すグラフ図である。
第１の実施形態においては、ＭＯＳＦＥＴのゲート長Ｌｊ（Ｊ＝１、２、３）に対するゲート幅Ｗｊの比の間に、Ｗ１／Ｌ１＞Ｗ２／Ｌ２、Ｗ２／Ｌ２；Ｗ３／Ｌ３＞Ｗ１／Ｌ１の関係が成り立っている。この場合、Ｒｆ＝２００ｋΩ、ＩＯ＝４μＡ，Ｗ１／Ｌ１＝１０μｍ／０．６μｍ、Ｗ２／Ｌ２＝５μｍ／０．６μｍ、Ｗ３／Ｌ３＝２０μｍ／０．６μｍ、と設定している。マイナス４０℃における閾値ｉｔｈは略０．２μＡ、２５℃における閾値ｉｔｈは略０．２７μＡ、８５℃における閾値ｉｔｈは０．３３μＡである。すなわち、２５℃の閾値ｉｔｈに対して、７４％（−４０℃）〜１２２％（８５）℃と閾値電流ｉｔｈの温度による変動率が大きくなる。

図２０は、第１０の実施形態にかかる受光回路の回路図である。
レベルシフト回路２１は、反転アンプ２０ａを構成するＭＯＳＦＥＴのドレイン（第１のＭＯＳＦＥＴの第１のゲートに接続される）と、帰還抵抗２０ｂの一方の端子との間に設けられた抵抗Ｒａとすることができる。すなわち、レベルシフト回路２１は、トランスインピーダンスアンプ２０に組み込むことができる。

第１〜第１０の受光回路によれば、トランスインピーダンスアンプ２０の後段に設けられた少なくとも２つのＭＯＳＦＥＴと、トランスインピーダンスアンプ２０の入力端子に接続して設けられるＭＯＳＦＥＴにより、出力電圧のレベルをハイまたはローに切り替わるタイミングを制御し、パルス幅歪みを低減可能な受光回路が提供される。このため、繰り返し周波数が、たとえば、１〜１０ＭＨｚの高速パルス信号を低誤り率で伝送できる。

このような受光回路と、光信号を送信する光送信回路と、を有する光結合装置は、異なる電源系が絶縁された状態でパルス幅歪みが低減された信号を伝達できる。このため、産業用、通信用、家庭用の電子機器に広く用いることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 受光素子、２０ トランスインピーダンスアンプ、２０ａ 反転アンプ、２０ｂ、２０ｃ 帰還抵抗、２１ レベルシフト回路、３０ 電流源、４０ コンパレータ、４２ 遅延回路、６０ ６２ 電流源、Ｍ１ 第１のＭＯＳＦＥＴ、Ｍ２ 第２のＭＯＳＦＥＴ、Ｍ３、Ｍ１３ 第３のＭＯＳＦＥＴ、Ｍ４、Ｍ１４、Ｍ２４ 第４のＭＯＳＦＥＴ、Ｍ５、Ｍ２５ 第５のＭＯＳＦＥＴ、Ｌ１ 第１のゲート長、Ｌ２ 第２のゲート長、Ｌ３ 第３のゲート長、Ｗ１ 第１のゲート幅、Ｗ２ 第２のゲート幅、Ｗ３ 第３のゲート幅

Claims (5)

1. 受光した光信号を電流信号に変換して出力する受光素子と、
   前記電流信号を第１の電圧に変換するトランスインピーダンスアンプと、
   前記第１の電圧を遅延させる遅延回路と、
   第１、第２、および第３の電極をそれぞれ有し、前記第１の電極を基準とし前記第２の
   電極の電圧により前記第３の電極の電流を制御する、第１、第２、および第３の電流制御
   素子を有し、前記第１〜第３の電流制御素子の前記第１の電極は共通に電流供給手段に接
   続され、前記第１の電圧は前記第１の電流制御素子の前記第２の電極に入力され、前記遅
   延回路の出力電圧は前記第２の電流制御素子の前記第２の電極に入力され、第２の電圧は
   前記第３の電流制御素子の前記第２の電極に入力され、前記第１の電流制御素子の出力電
   流と、前記第２の電流制御素子の出力電流および前記第３の電流制御素子の出力電流の和
   と、を比較するコンパレータと、
   を備え、
   前記第１〜第３の電流制御素子はＭＯＳＦＥＴからなり、前記第１の電流制御素子のゲ
   ート長に対するゲート幅の比は、前記第２の電流制御素子のゲート長に対するゲート幅の
   比よりも大きく、前記第２の電流制御素子の前記ゲート長に対する前記ゲート幅の前記比
   と前記第３の電流制御素子のゲート長に対するゲート幅の比との和よりも小さい受光回路
   。
2. 前記第１〜第３の電流制御素子はＭＯＳＦＥＴからなり、
   前記第１の電流制御素子のバックゲート電圧は、前記第２の電流制御素子のバックゲー
   ト電圧よりも高く、前記第３の電流制御素子のバックゲート電圧よりも低い請求項１記載
   の受光回路。
3. 光信号が遮光されたダミー受光素子と、
   前記ダミー受光素子の端子から入力される電流を前記第２の電圧に変換するダミートラ
   ンスインピーダンスアンプと、
   をさらに備えた請求項１または２に記載の受光回路。
4. 前記トランスインピーダンスアンプは、反転アンプと帰還抵抗とを有し、
   前記帰還抵抗は、直列接続された２つの抵抗を含み、
   前記遅延回路の入力端は、前記２つの抵抗の間に接続され、
   前記遅延回路の出力端は、前記第２の電流制御素子の前記第２の電極に接続される、請
   求項１に記載の受光回路。
5. 前記第１の電流制御素子の前記第３の電極に接続する第４の電流制御素子と、前記第２
   の電流制御素子の前記第３の電極に接続する第５の電流制御素子と、を含むカレントミラ
   ー回路をさらに備え、
   前記第１の電流制御素子および前記第２の電流制御素子は、第１導電形チャネルを形成
   有し、
   前記第４の電流制御素子および前記第５の電流制御素子は、第１導電形とは反対の第２
   導電形チャネルを形成する請求項１記載の受光回路。

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