JP4076079B2 - 半導体集積回路装置および半導体集積回路 - Google Patents
半導体集積回路装置および半導体集積回路 Download PDFInfo
- Publication number
- JP4076079B2 JP4076079B2 JP2003001825A JP2003001825A JP4076079B2 JP 4076079 B2 JP4076079 B2 JP 4076079B2 JP 2003001825 A JP2003001825 A JP 2003001825A JP 2003001825 A JP2003001825 A JP 2003001825A JP 4076079 B2 JP4076079 B2 JP 4076079B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- mos transistor
- input
- pair
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における差動型の入力回路さらにはディジタル入力信号の波形歪みおよびジッタの低減に適用して有効な技術に関し、例えばゲートアレイの入力バッファ回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
プリント配線基板（以下、ボードと称する）上に実装された複数の半導体集積回路間や異なるボード上の半導体集積回路間でデータを伝送する場合、パッケージの端子やボード上の配線、ケーブル等に寄生する抵抗による信号の減衰や入出力端子での反射によりデータ信号の振幅が小さくなったり位相がずれたりすることで波形が歪んでしまうことが知られている。さらに、近年、データ伝送速度の高速化が進められているが、これに伴って、高周波の信号は伝送線の表面近傍を通るため抵抗が増大するという表皮効果が顕著になり、信号波形の歪みが一層大きくなるという問題がある。
【０００３】
また、半導体集積回路間やボード間で伝送されるデータはまちまちであり、例えば“0101010101010101……”のように高周波成分を多く含む場合や、“000000111111000000111111……”のように比較的低周波の成分を多く含む場合があり、低周波成分を多く含む場合には伝送路を通過する信号は表皮効果の影響が少ないため信号の振幅は大きく、高周波成分を多く含む場合には伝送路を通過する信号は表皮効果の影響を強く受けるため振幅は小さくなる。しかも、このような振幅の変動は伝送線の長さが長くなるほど顕著になる。
【０００４】
そのため、従来の一般的な差動アンプからなる入力回路にあっては、伝送する信号に含まれる周波数成分によってその出力の振幅が異なり振幅の変動が大きくなる。また、入力信号の振幅が小さい時は論理レベルの変化の際にロジックスレッショールドに到達するまでの時間が短いため信号の遅延が小さく、逆に入力信号の振幅が大きい時は信号の遅延が大きくなるため、伝送する信号に含まれる周波数成分の変動によりジッタが発生する。
【０００５】
その結果、図２４に示すように、入力回路の出力信号は波形が大きく歪んでしまい、アイパターンの開口度が小さくなる。そして、この開口度があまりにも小さくなってしまうと入力回路はデータを弁別できなくなり、正確なデータの伝送が困難になるという問題がある。
【０００６】
かかる問題点を解決するため、例えば図２５に示すように、差動型入力回路において差動入力トランジスタＱ１，Ｑ２のドレイン側にインダクタＬ１，Ｌ２を設けることにより、信号の歪みを低減する技術が提案されている（例えば非特許文献１参照）。また、図２６に示すように、入力信号ＩＮ，／ＩＮの低周波成分を増幅する可変利得アンプＡＭＰ１，ＡＭＰ２と高周波成分を増幅する可変利得アンプＡＭＰ３，ＡＭＰ４を設け、低周波成分と高周波成分を別々に増幅した信号を抵抗を介して合成し、さらにアンプＡＭＰ５，ＡＭＰ６で増幅して差動型コンパレータＣＰＭに入力して弁別するようにした入力回路も提案されている（例えば非特許文献２参照）。
【０００７】
【非特許文献１】
2001 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS p78-p79
【非特許文献２】
2002 Symposium On VLSI Circuits Conference Digest of Technical Papers p64-p67
【０００８】
【発明が解決しようとする課題】
差動入力トランジスタＱ１，Ｑ２のドレイン側にインダクタＬ１，Ｌ２を設けるようにした図２５のような差動型入力回路において、１Ｇ（ギガ）ｂｐｓのような速度で伝送されるデータ信号の歪みを所望のレベル以下に抑える場合、本発明者等の試算によるとインダクタＬ１，Ｌ２のインダクタンスとして数ｎＨが必要となる。
【０００９】
かかるインダクタンスを、半導体チップ上において例えば渦巻き状に形成された幅９μｍ、配線間隔３μｍ、巻数「２」の配線パターンで得ようとした場合、その直径は約２００μｍにもなってしまい、面積は入出力バッファ５個分の面積に相当することが分かった。そのため、入力ピンが数１００〜数１０００個にも達するゲートアレイに、図２５のような差動型入力回路を適用するとインダクタの占有面積が非常に大きなものとなる。
【００１０】
しかも、インダクタを構成する配線の下に他の配線が存在したり基板との間の絶縁膜が薄くて寄生容量値が大きかったりするとインダクタンスの値が低下するため、インダクタを構成する配線は最上層の導電層で形成するのが望ましく、その場合その下方には何ら他の配線や素子を形成することができない。そのため、図２５のような差動型入力回路にあっては、空いているスペースを利用してインダクタＬ１，Ｌ２を形成してチップサイズの低減を図ることが困難であり、チップサイズの大幅な増大は避けられないという課題がある。
【００１１】
また、入力信号ＩＮ，／ＩＮの低周波成分を増幅する可変利得アンプＡＭＰ１，ＡＭＰ２と高周波成分を増幅する可変利得アンプＡＭＰ３，ＡＭＰ４を設けた図２６のような入力回路にあっても、差動型コンパレータＣＭＰの他に６個のアンプが必要であり、入力回路の素子数が増加するためチップサイズの増大は避けられないという課題がある。
【００１２】
さらに、上記記述ではデータ信号を伝送する場合について説明したが、半導体集積回路間でクロックパルスを伝送する場合にも周波数依存性が問題となる。具体的には、一般にシステムが決まればクロックパルスの周波数も決まるので、周波数に応じてクロックパルス信号の振幅や遅延時間が変動してジッタが発生することはないが、システムが異なれば使用されるクロックパルスの周波数が異なったり、クロックパルスの伝送線の長さが異なったりすることがある。その場合、クロックパルスのデューティが許容範囲からはずれて、受信したクロックパルスに同期してデータ信号をラッチする回路においては、マージンが低下して誤ったデータを取り込んでしまうおそれがある。
【００１３】
この発明の目的は、チップサイズを増大させることなく高速のデータ信号を取り込んで波形を歪ませずに内部回路へ伝達することができる入力回路を備えた半導体集積回路装置を提供することにある。
【００１４】
この発明の他の目的は、伝送されるデータの配列に依存して入力データ信号の振幅が変動したりジッタが増加したりするのを抑えて、データを内部回路へ正確に伝達することができる入力回路を備えた半導体集積回路装置を提供することにある。
【００１５】
この発明のさらに他の目的は、クロックパルス信号のデューティの変動を防止して、クロックパルスに同期してデータ信号をラッチする回路においてマージンが低下して誤ったデータを取り込むのを回避することができる入力回路を備えた半導体集積回路装置を提供することにある。
【００１６】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１８】
すなわち、差動型の入力回路において、差動信号が入力される一対の入力端子に制御端子が接続され主として低周波成分を増幅するための第１の差動入力トランジスタ対の他に、差動信号が入力される一対の入力端子に制御端子が各々容量素子を介して接続され第１の差動入力トランジスタ対と差動結合点（共通ソース）が共通結合されて主として高周波成分を増幅するための第２の差動入力トランジスタ対を設けるようにしたものである。
【００１９】
なお、上記第１の差動入力トランジスタ対を構成するトランジスタは、入力端子に制御端子が直接接続され入力端子から電流を流し込むことができるのでバイポーラ・トランジスタでも電界効果トランジスタであってもよいが、第２の差動入力トランジスタ対を構成するトランジスタは、制御端子が容量を介して入力端子に接続されていて入力端子からベース電流を流し込むことができないので、バイポーラ・トランジスタを用いるのは不適当であり電界効果トランジスタに限定される。また、第２の差動入力トランジスタ対が電界効果トランジスタである場合、この第２の差動入力トランジスタ対と差動結合点（共通ソース）が共通結合される第１の差動入力トランジスタ対も電界効果トランジスタであることが望ましい。
【００２０】
上記した手段によれば、入力信号の低周波成分のみならず高周波成分をも増幅することができるため、入力データ信号の伝送速度が速くなっても伝送されるデータの配列に依存して入力データ信号の振幅が変動したりジッタが増加したりするのを抑えて、データを内部回路へ正確に伝達することができるようになる。また、入力端子に接続される容量と高周波成分を増幅するための第２の差動入力トランジスタ対が必要であるが、半導体集積回路において容量はインダクタに比べて小さな面積で形成することができるため、チップサイズをそれほど増大させることなく高速のデータ信号を取り込んで波形を歪ませずに内部回路へ伝達することができる。
【００２１】
さらに、外部から入力されるクロックパルス信号を取り込んで内部回路へ供給する入力回路においては、入力信号の低周波成分のみならず高周波成分をも増幅することができることにより、クロックの周波数が高くなっても信号の振幅が小さくなったりしないためクロックパルス信号のデューティのずれを防止して、クロックパルスに同期してデータ信号をラッチする回路においてマージンが低下して誤ったデータを取り込むのを回避することができる。
【００２２】
本出願に係る第２の発明は、差動信号が入力される一対の入力端子に制御端子が接続され主として低周波成分を増幅するための第１の差動入力トランジスタ対の他に、差動信号が入力される一対の入力端子に制御端子が各々容量素子を介して接続され第２の差動入力トランジスタ対と差動結合点（共通ソース）が共通結合されて主として高周波成分を増幅するための第２の差動入力トランジスタ対を有する差動型の入力回路において、上記容量素子として、第１配線と該第１の配線の周囲を囲むように形成されたチューブ状の第２配線との間のカップリング容量を使用するようにしたものである。これにより専用の占有領域を設けることなく高周波成分を伝達する容量素子を形成することができる。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００２４】
図１は、本発明を適用した差動型入力回路（以下、単に入力回路と称する）の第１の実施例を示す。
【００２５】
図１において、Ｐｉｎ１，Ｐｉｎ２は差動入力信号ＩＮ，／ＩＮが外部から供給される入力端子である。半導体集積回路においては、この入力端子は、一般に、ボンディングワイヤの一端が結合されたボンディングパッドと呼ばれる電極あるいは半田ボール等を介してパッケージ側の電極と接合されるパッドとして構成される。
【００２６】
この実施例の入力回路は、互いにソース端子が結合されゲート端子が各々前記入力端子Ｐｉｎ１，Ｐｉｎ２に接続された一対のＮチャネル型差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２と、ソース端子が前記型差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のソース端子に結合されゲート端子が各々容量Ｃ１，Ｃ２を介して前記入力端子Ｐｉｎ１，Ｐｉｎ２に接続された一対のＮチャネル型差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５と、これらのＭＯＳＦＥＴ ＭＮ１〜ＭＮ５の共通ソース端子と接地点（ＶSS）との間に接続された定電流用ＭＯＳＦＥＴ ＭＮ３と、前記差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のドレイン端子と電源電圧端子ＶDDとの間に接続されたＰチャネル型のＭＯＳＦＥＴ ＭＰ１，ＭＰ２と、前記差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５の各ゲート端子と定電圧端子ＶTTとの間に接続された抵抗Ｒ１，Ｒ２と、前記入力端子Ｐｉｎ１，Ｐｉｎ２と接地点との間に接続された保護ダイオードＤ１，Ｄ２と、前記入力端子Ｐｉｎ１，Ｐｉｎ２と定電圧端子ＶTとの間に接続された終端抵抗Ｒｅ１，Ｒｅ２とから構成されている。図示はされないが、保護ダイオードはＤ１，Ｄ２のほかに前記入力端子Ｐｉｎ１，Ｐｉｎ２と電源ＶDDとの間に接続したものを挿入しても良い。
【００２７】
上記負荷ＭＯＳＦＥＴ ＭＰ２はゲートとドレインが結合され、他方の負荷ＭＯＳＦＥＴ ＭＰ１は該ＭＯＳＦＥＴ ＭＰ２とゲート共通結合されて、カレントミラー型のアクティブ負荷を構成している。抵抗Ｒ１，Ｒ２を介して差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス電位すなわち振幅の中心電位を与える定電圧端子ＶTTは、ＭＯＳＦＥＴ ＭＮ４のしきい値電圧Ｖｔｈと電源電圧ＶDDとの間の電圧であれば良い。ＶTは終端電位である。この実施例では、特に制限されるものでないが、ＶDDは１．５Ｖ、ＶTTは１．０Ｖ、ＶTは１．０Ｖに設定されている。
【００２８】
終端抵抗Ｒｅ１，Ｒｅ２は本実施例で想定している伝送線のインピーダンス（５０Ω）に合わせて例えば５０Ωのような抵抗値に設定されている。伝送線とほぼ同じインピーダンスとすることによって、端子を介して入力された高速の信号が内部で反射等を起こすなどして波形が乱れてしまうことを防ぐことが可能となる。図示はしないが終端抵抗Ｒｅ１，Ｒｅ２は外付けの素子として入力端子Ｐｉｎ１，Ｐｉｎ２に接続することで、チップ内部に設けないようにすることも可能である。
【００２９】
本実施例では、入力データ信号ＩＮ，／ＩＮの伝送速度として１Ｇｂｐｓを想定して、前記容量Ｃ１，Ｃ２は例えば０．２ｐＦのような容量値を有し、抵抗Ｒ１，Ｒ２は１ｋΩのような抵抗値を有するように設計されることで、ＣＲ時定数が約２００ｐｓになるように設定されている。これにより、前記入力端子Ｐｉｎ１，Ｐｉｎ２に数百ＭＨｚ〜数ＧＨｚの信号が入力されているときに、その高周波成分を容量Ｃ１，Ｃ２を介してＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート端子に供給して増幅させることができるように構成されている。前記入力端子Ｐｉｎ１，Ｐｉｎ２とＭＯＳＦＥＴ ＭＮ１，ＭＮ２のゲート端子との間には容量が介挿されていないので、ＭＯＳＦＥＴ ＭＮ１，ＭＮ２はもっぱら入力信号の低周波成分を増幅する。
【００３０】
従って、前記入力端子Ｐｉｎ１，Ｐｉｎ２に数百ＭＨｚ〜数ＧＨｚの信号が入力されているときは、ＭＯＳＦＥＴ ＭＮ１，ＭＮ２およびＭＮ４，ＭＮ５により、入力信号の低周波成分と高周波成分の両方が増幅され、入力端子Ｐｉｎ１，Ｐｉｎ２に数百ＭＨｚ以下の信号が入力されているときは、ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のみに信号が入力され、低周波成分が増幅されて内部回路へ供給される。
【００３１】
また例えば、入力データ信号ＩＮ，／ＩＮの伝送速度として３Ｇｂｐｓ（約３００ｐｓ）想定するのであれば、ＣＲ時定数がデータ伝送速度の周期より小さく、１ｋΩのような抵抗値を有する抵抗を用いる場合は、容量Ｃを例えば０．１６ｐＦのような容量値を有するように設計すればよい。
【００３２】
図１２（Ａ）〜図１２（Ｃ）は、本実施例の入力回路と、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５および容量Ｃ１，Ｃ２を設けない従来型の差動入力回路について、ゲイン特性とディレイ特性をシミュレーションによって求めた結果を示す。このうち、図１２（Ａ），図１２（Ｂ）はゲイン特性を、図１２（Ｃ）はディレイ特性を示す。また、図１２（Ａ）〜図１２（Ｃ）において、実線Ａ１，Ａ２，Ａ３は本実施例の入力回路の特性を、破線Ｂ１，Ｂ２は従来型の差動入力回路の特性を、一点鎖線Ｄは伝送線の損失特性を、点線Ｅはゲイン特性Ａ２と損失特性Ｄの合成特性を示す。
【００３３】
図１２（Ａ）から、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５および容量Ｃ１，Ｃ２を設けない従来型の差動入力回路は３００ＭＨｚ以上の信号に対するゲインが周波数の増加に伴い徐々に下がるが、本実施例の入力回路は、百ＭＨｚ以上４ＧＨｚ以下の信号に対するゲインがそれ以外の周波数の信号に対するゲインよりも高くなっていることが分かる。また、図１２（Ｂ）から、伝送線の損失により入力信号の振幅が小さくなっても、本実施例の入力回路は百ＭＨｚ以上４ＧＨｚ以下の信号に対するゲインが高くなっているため、点線Ｅのように伝送線による損失を補償して１ＧＨｚまでほとんど振幅の低下のない信号を内部回路へ供給できることが分かる。
【００３４】
さらに、図１２（Ｃ）から、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５および容量Ｃ１，Ｃ２を設けない従来型の差動入力回路では周波数が１００ＭＨｚを超えると信号のディレイが減少し始めるが、本実施例の入力回路は、数ＧＨｚまで信号のディレイが低下せずむしろ大きくなることが分かる。なお、このように、本実施例の入力回路において信号のディレイが低下しないのは、信号の振幅が大きくなることによって最大レベルもしくは最小レベルから回路のロジックシュレッショールドに到達するまでの時間が長くなるためである。
【００３５】
図１３（Ａ）〜図１３（Ｄ）には、本実施例の入力回路に対して、伝送線を介して１Ｇｂｐｓのデータ信号を伝送したときの入出力信号の波形をシミュレーションによって求めた結果を示す。このうち図１３（Ａ）は出力回路の出力信号すなわち伝送線の始端での信号の波形を、図１３（Ｂ）は容量Ｃ１，Ｃ２を介さない差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のゲート端子への入力信号の波形を、図１３（Ｃ）は容量Ｃ１，Ｃ２を介する差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５への入力信号の波形を、図１３（Ｄ）は本実施例の入力回路の出力信号波形をそれぞれ示す。
【００３６】
図１３（Ｄ）より、本実施例の入力回路の出力信号は、入力信号の周波数が高い場合にも低い場合にも充分な振幅を有することが分かる。一方、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５および容量Ｃ１，Ｃ２を設けない従来型の差動入力回路の出力信号は、図１３（Ｂ）の入力信号をそのまま増幅した信号となり波形自身は相似になるので、入力信号の周波数が低い場合には振幅は充分に出るが、周波数が高い場合には振幅が充分に出ないことが分かる。
【００３７】
図２は、図１の第１実施例の入力回路の第１変形例を示す。
【００３８】
図２の回路は、図１の回路における差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス電位を与える抵抗Ｒ１，Ｒ２の代わりに、電源電圧ＶDDとの間に接続されたＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４と、接地点との間に接続されたＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７とを設け、ＭＰ３とＭＰ４のゲート端子には接地電位ＶSSを印加し、ＭＮ６とＭＮ７のゲート端子には電源電圧ＶDDを印加して、ＭＰ３とＭＮ６のオン抵抗の比およびＭＰ４とＭＮ７のオン抵抗の比で差動入力ＭＯＳＦＥＴ ＭＮ４とＭＮ５のゲート・バイアス電位を与えるようにしたものである。この変形例の回路は、終端抵抗Ｒｅ１，Ｒｅ２を外付け抵抗とする場合に特に有効である。
【００３９】
その理由は、ＭＯＳＦＥＴの抵抗比で差動入力ＭＯＳＦＥＴ ＭＮ４とＭＮ５のゲート・バイアス電位を生成することができ、これによって定電圧ＶTTが不要になるためである。定電圧ＶTTが不要であるため、定電圧ＶTTを外部から供給する場合には外部端子が、また定電圧ＶTTをチップ内部で生成する場合には定電圧回路が不要になり、その分チップサイズの増大を抑えることができる。
【００４０】
図３は、図１の第１実施例の入力回路の第２変形例を示す。
【００４１】
図３の回路は、図１の回路における負荷ＭＯＳＦＥＴ ＭＰ１，ＭＰ２のゲート電圧を、ダイオード接続のカレントミラー用ＭＯＳＦＥＴ ＭＰ２のドレイン端子から与える代わりに、図示しない定電圧回路で生成した最適なバイアス電圧Ｖｇを与えるようにしたものである。この変形例の回路では、定電圧回路が必要になるが入力回路から内部回路へ供給される信号の中心電位を素子（ＭＮ１〜ＭＮ５，ＭＰ１，ＭＰ２）の定数や特性に依存することなく任意に設定できるという利点がある。バイアス電圧Ｖｇはチップ外部から与えるようにすることも可能である。ただしその場合には、外部端子が別途必要となる。
【００４２】
この変形例においても、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス電位を与える抵抗Ｒ１，Ｒ２の代わりに、電源電圧ＶDDとの間に接続されたＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４と、接地点との間に接続されたＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７とを設け、ＭＰ３とＭＮ６の抵抗比およびＭＰ４とＭＮ７の抵抗比で差動入力ＭＯＳＦＥＴ ＭＮ４とＭＮ５のゲート・バイアス電位を与えるようにしても良いし、終端抵抗Ｒｅ１，Ｒｅ２を外付け抵抗とするようにしても良い。
【００４３】
図４は、図１の第１実施例の入力回路の第３変形例を示す。
【００４４】
図４の回路は、図１の回路における負荷ＭＯＳＦＥＴ ＭＰ１，ＭＰ２の代わりに、負荷抵抗Ｒ３，Ｒ４を用いたものである。この抵抗Ｒ３，Ｒ４は、例えばＭＯＳＦＥＴを構成するゲート電極と同一のポリシリコン層あるいは半導体チップ上に形成した拡散層により構成することができる。この変形例の回路は、入力回路から内部回路へ供給される信号の中心電位を素子（ＭＮ１〜ＭＮ５，ＭＰ１，ＭＰ２）の定数や特性に依存することなく抵抗Ｒ３，Ｒ４の抵抗値で設定できるという利点がある。
【００４５】
この変形例においても、抵抗Ｒ１，Ｒ２の代わりに、電源電圧ＶDDとの間に接続されたＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４と、接地点との間に接続されたＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７とを設け、ＭＰ３とＭＮ６の抵抗比およびＭＰ４とＭＮ７の抵抗比で差動入力ＭＯＳＦＥＴ ＭＮ４とＭＮ５のゲート・バイアス電位を与えるようにしても良いし、終端抵抗Ｒｅ１，Ｒｅ２を外付け抵抗とするようにしても良い。
【００４６】
図５は、図１の第１実施例の入力回路の第４変形例を示す。
【００４７】
図５の回路は、図１の回路における負荷ＭＯＳＦＥＴ ＭＰ１と並列にスイッチＭＯＳＦＥＴ ＭＰＳを設けて、定電流用ＭＯＳＦＥＴ ＭＮ３のゲート端子と共通の信号を入力させ、通常動作状態ではスイッチＭＯＳＦＥＴ ＭＰＳと定電流用ＭＯＳＦＥＴ ＭＮ３のゲート端子に電源電圧ＶDDを供給してスイッチＭＯＳＦＥＴ ＭＰＳをオフ、ＭＮ３をオンさせて入力回路に電流を流して回路を動作させ、スタンバイモードのような状態では接地電位ＶSSに切り替えて定電流用ＭＯＳＦＥＴ ＭＮ３をオフさせて電流を遮断して入力回路を非動作状態にさせる。また、このときスイッチＭＯＳＦＥＴ ＭＰＳをオンさせて、出力ノードの電位をハイレベルに固定して次段のＣＭＯＳ回路に貫通電流が流れないようにしたものである。
【００４８】
なお、図示しないが、図２や図３の回路において、図５に示すような負荷ＭＯＳＦＥＴ ＭＰ１，ＭＮ１と並列なスイッチＭＯＳＦＥＴ ＭＰＳを設けた変形例も考えられる。図４の変形例で、入力回路をオン／オフ制御可能にするためには、図５のスイッチＭＯＳＦＥＴ ＭＰＳを設ける必要はなく、定電流用ＭＯＳＦＥＴ ＭＮ３のゲート電圧のみ切り替えられるように構成すれば良い。
【００４９】
図６は、図１の第１実施例の入力回路の第５変形例を示す。
【００５０】
図６の回路は、図１の実施例の入力回路の次段にもう１つ差動増幅回路を設け、入力回路から出力信号を差動で取り出して次段の差動増幅回路に入力して更に増幅して内部回路へ伝送するようにしたものである。この変形例においても、図２〜図５の変形例と同様な構成変更が可能である。
【００５１】
図７は、本発明を適用した入力回路の第２の実施例を示す。
【００５２】
この実施例の入力回路は、差動入力ＭＯＳＦＥＴおよび定電流用ＭＯＳＦＥＴとしてＮチャネルＭＯＳＦＥＴの代わりにＰチャネルＭＯＳＦＥＴ ＭＰ１〜ＭＰ５を、またＰチャネル負荷ＭＯＳＦＥＴの代わりに、Ｎチャネル負荷ＭＯＳＦＥＴ ＭＮ１，ＭＮ２を用いたものである。この実施例は、第１の実施例の入力回路に比べて内部回路へ供給される信号の中心電位を低くすることができるという特徴がある。
【００５３】
図８は第２の実施例における第１の実施例の図３に相当する変形例、図９は第２の実施例における第１の実施例の図４に相当する変形例である。図示しないが、図８および図９の回路における抵抗Ｒ１，Ｒ２の代わりに、図２に示されている抵抗分割用のＭＯＳＦＥＴＭＰ３，ＭＮ６，ＭＰ４，ＭＮ７を用いる変形例、図８や図９の回路において、図５に示すような負荷ＭＯＳＦＥＴ ＭＰ１，ＭＮ１と並列なスイッチＭＯＳＦＥＴ ＭＰＳを設けた変形例も考えられる。
【００５４】
図１０は、本発明を適用した入力回路の第３の実施例を示す。
【００５５】
この実施例の入力回路は、差動入力信号ＩＮ，／ＩＮをＰチャネル差動入力ＭＯＳＦＥＴ ＭＰ１、ＭＰ２、ＭＰ４、ＭＰ５とＮチャネル差動入力ＭＯＳＦＥＴ ＭＮ１、ＭＮ２、ＭＮ４、ＭＮ５の両方で受けるようにしたものである。Ｐチャネル差動入力ＭＯＳＦＥＴ ＭＰ１、ＭＰ２、ＭＰ４、ＭＰ５のドレインはそれぞれ負荷素子Ｒ１３，Ｒ１４を介して接地点に接続され、Ｎチャネル差動入力ＭＯＳＦＥＴ ＭＮ１、ＭＮ２、ＭＮ４、ＭＮ５のドレインはそれぞれ負荷素子Ｒ１１，Ｒ１２を介して電源電圧端子ＶDDに接続されている。
【００５６】
また、負荷素子Ｒ１１とＲ１３との間には出力信号の中心電位を設定するためのＭＯＳＦＥＴ ＭＰ８とＭＮ８が、負荷素子Ｒ１２とＲ１４との間には出力信号の中心電位を設定するためのＭＯＳＦＥＴ ＭＰ９とＭＮ９が、それぞれ直列形態で接続され、ＭＰ８，ＭＰ９のゲート端子には所定のバイアス電圧Ｖbiasが印加され、ＭＮ８とＭＮ９のゲート端子にはダイオード接続のＭＮ９のドレイン電圧が印加され、ＭＮ８のドレイン端子から出力信号が取り出されるように構成されている。
【００５７】
なお、この実施例においても、図１０の回路における抵抗Ｒ１，Ｒ２の代わりに、図２に示されている抵抗分割用のＭＯＳＦＥＴＭＰ３，ＭＮ６，ＭＰ４，ＭＮ７を用いる変形例、終端抵抗Ｒｅ１，Ｒｅ２として外付け抵抗を用いる変形例も考えられる。さらに、負荷素子Ｒ１１〜Ｒ１４とバイアス用のＭＯＳＦＥＴ ＭＰ８、ＭＰ９、ＭＮ８、ＭＮ９を省略して、Ｐチャネル差動入力ＭＯＳＦＥＴのドレイン端子とＮチャネル差動入力ＭＯＳＦＥＴのドレイン端子を直結した変形例も考えられる。
【００５８】
図１１は、本発明を適用した入力回路の第４の実施例を示す。
【００５９】
この実施例の入力回路は、差動入力信号ＩＮ，／ＩＮをそれぞれ別個に受ける差動アンプＡＭＰ１，ＡＭＰ２と、これらのアンプの出力を受けて動作する差動アンプＡＭＰ３を設けたものである。この実施例は、前段の差動アンプＡＭＰ１，ＡＭＰ２において、負荷ＭＯＳＦＥＴのうちゲート・ドレイン結合されたＭＯＳＦＥＴと逆のＭＯＳＦＥＴのドレイン端子の電圧を出力電圧とすることにより、出力信号のバランスが良くなるとともにダイナミックレンジが広くなるという利点がある。
【００６０】
この実施例においても、図１１の回路における抵抗Ｒ１，Ｒ２の代わりに、図２に示されている抵抗分割用のＭＯＳＦＥＴ ＭＰ３，ＭＮ６，ＭＰ４，ＭＮ７を用いる変形例、終端抵抗Ｒｅ１，Ｒｅ２として外付け抵抗を用いる変形例、図１１の回路において図５に示すような負荷ＭＯＳＦＥＴ ＭＰ１，ＭＮ１と並列なスイッチＭＯＳＦＥＴ ＭＰＳを設けて入力回路をオン／オフ制御可能な構成にする変形例も考えられる。
【００６１】
図１４および図１５には、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５に入力信号の高周波成分を伝える容量Ｃ１，Ｃ２の具体的な構成例が示されている。
【００６２】
本実施例においては、図１５に示されているような配線間のカップリング容量Ｃｓ１〜Ｃｓ４を利用して、入力端子Ｐｉｎ１，Ｐｉｎ２と差動入力ＭＯＳＦＥＴ ＭＮ３，ＭＮ４との間の容量Ｃ１，Ｃ２を構成している。より具体的には、多層配線技術により形成されるいずれかの中間メタル層Ｍｎからなる配線Ｌ０と、それを囲むように同一メタル層および上下のメタル層Ｍｎ＋１，Ｍｎ−１により形成された配線Ｌ１１，Ｌ２１，Ｌ２２，Ｌ３１との間に寄生するカップリング容量Ｃｓ１〜Ｃｓ４を、高周波成分を伝える容量Ｃ１，Ｃ２としている。つまり配線Ｌ０を囲むように構成された上層及び下層のメタル層によって形成される金属-絶縁膜-金属構造（ＭＩＭ構造）によって容量を作り出している。また、本実施例では、Ａｌ（アルミニウム）またはＣｕ（銅）を主成分とする導体膜で形成されたメタル配線が用いられている。
【００６３】
配線Ｌ１１とＬ２１，Ｌ３１との間およびＬ１１とＬ２２，Ｌ３１との間は、層間絶縁膜に形成されたスルーホールに充填されたビア（ＶＩＡ）と呼ばれる導電体VIA1〜VIA4により電気的に接続されている。この導電体VIA1〜VIA4は配線方向に沿って設計ルール上の最小間隔で複数個形成されている。導電体VIA1〜VIA4を最小間隔で形成することにより、配線Ｌ０と配線Ｌ１１〜Ｌ３１との間のカップリング容量の容量値を大きくすることができる。メタル層Ｍｎ−１，Ｍｎ，Ｍｎ＋１の組合せとしては、例えば半導体基板主面上に形成された１層目と２層目と３層目のメタル層が考えられるが、これに限定されるものでなく、２層目と３層目と４層目を使用しても良いし、配線Ｌ０を２層目と３層目の２つのメタル層で形成し、配線Ｌ１１，Ｌ３１を１層目と４層目のメタル層でそれぞれ形成しても良い。
【００６４】
配線Ｌ１１，Ｌ２１，Ｌ２２，Ｌ３１からなるチューブ状の配線の一端はパッドからなる外部入力端子Ｐｉｎ１またはＰｉｎ２に接続され、芯側の配線Ｌ０の一端（上記パッドと逆側）は差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート端子に接続される。芯側の配線Ｌ０をパッドに接続し、チューブ状の配線をＭＮ４，ＭＮ５のゲート端子に接続する構成も可能であるが、チューブ状の配線の場合にはその外側の他の配線あるいは基板との間の寄生容量が大きくなって時定数が設計値からずれたり基板電位等により容量値が変動したり、外部からのノイズがＭＮ４，ＭＮ５のゲート端子に飛び込み易くなったりするので、芯側の配線Ｌ０をＭＮ４，ＭＮ５のゲート端子に接続する方が望ましい。
【００６５】
なお、配線Ｌ０を配線Ｌ１１，Ｌ２１，Ｌ２２，Ｌ３１で完全に囲まずに、一部を省略してコの字状に囲むようにしてもよい。その場合、配線Ｌ０と基板との間の寄生容量を少なくする観点から、両側の配線Ｌ２１，Ｌ２２のいずれか一方を省略するのが最も望ましいが、下方の配線Ｌ１１または上方の配線Ｌ３１を省略する場合には上方の配線Ｌ３１を省略する方が望ましい。
【００６６】
図１６〜図２２には、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５に入力信号の高周波成分を伝える容量Ｃ１，Ｃ２として図１４に示すような配線間のカップリング容量を利用した差動入力回路をゲートアレイに適用した場合のレイアウトおよびデバイス構造の一実施例が示されている。このうち、図１６はチップ全体のレイアウトの概略を示す。
【００６７】
図１６において、符号Ｉ／Ｏが付されているのは入出力バッファセル、ＢＣＬが付されているのは内部ロジックを構成する基本論理セルである。基本論理セルは、例えばＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが対で設けられ、１つあるいは数個のＣＭＯＳインバータもしくは多入力ＣＭＯＳ−ＮＯＲゲート回路または多入力ＣＭＯＳ−ＮＡＮＤゲート回路を構成可能な素子により構成される。
【００６８】
入出力バッファセルＩ／Ｏは、配線のレイアウトを変更することで、各々図１のような差動入力回路または出力バッファ回路のいずれにも構成可能に設計されている。図１６に示されているように、半導体チップ１００の周縁部には各辺に沿って複数の入出力バッファセルＩ／Ｏが配置されており、これらの入出力バッファセルＩ／Ｏに囲まれたチップの中央部に複数の基本論理セルＢＣＬが並んで配置された複数のセル列ＣＬＣ１〜ＣＬＣｎが設けられている。各セル列ＣＬＣ１〜ＣＬＣｎ間に設けられたスペースＣＮＡは、セル間を接続する配線が設けられた配線チャネル領域である。
【００６９】
図１７は、上記入出力バッファセルＩ／Ｏの１つを拡大して示すレイアウト図である。
【００７０】
図１７に示すように、入出力バッファセルＩ／Ｏは、外部端子としてのパッドＰＡＤ１，ＰＡＤ２が形成される領域１１１と、入力バッファ回路を構成する際に使用される静電保護用ダイオードＤ１，Ｄ２が形成される領域１１２と、出力バッファ回路を構成するためのＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２が形成される領域１１３と、出力バッファ回路を構成する際に使用される静電保護用ダイオードＤ１１，Ｄ１２が形成される領域１１４と、出力バッファ回路を構成するためのＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２が形成される領域１１５と、プリバッファ回路を構成する際に使用される電源安定化容量Ｃ１１，Ｃ１２が形成される領域１１６と、図１のような差動入力回路ＩＢＦＴ，ＩＢＦＢを構成する素子が形成される領域１１７とからなる。更に、パッドＰＡＤ１，ＰＡＤ２の外側に出力バッファ用安定化容量Ｃ２１，Ｃ２２が形成される領域１１０がある。本実施例においては電源を安定化するのに十分な値として例えば出力バッファ用安定化容量は１００ｐＦ程度を想定している。
【００７１】
なお、図１７において、各領域１１２〜１１７がそれぞれ対をなす素子領域で構成されているのは、差動信号を入出力できるようにするためであり、一方はトゥルー側の信号用、他方はバー側の信号用である。片側の領域のみ使用して回路を構成することでシングルの信号に対応する回路を構成することも可能である。
【００７２】
図１７に示す入出力バッファセルＩ／Ｏを用いて図１のような差動入力回路を形成する場合、出力バッファを構成するためのＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２や静電保護用ダイオードＤ１１，Ｄ１２、ＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２が形成される領域１１３，１１４，１１５は不要である。そこで、これらの領域を利用して終端抵抗Ｒｅ１，Ｒｅ２と電源電圧ＶTTに接続されＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス点を与える抵抗Ｒ１，Ｒ２を形成することができる。具体的には、出力バッファ用のＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２もしくはＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のゲート電極となるポリシリコン層を用いて終端抵抗Ｒｅ１，Ｒｅ２と分割抵抗Ｒ１，Ｒ２を構成することができる。
【００７３】
また、電源電圧ＶTTに接続されＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス点を与える抵抗Ｒ１，Ｒ２の代わりに、図２に示されているゲート・バイアス点を与えるＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４とＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７を用いる場合にも、領域１１３の出力バッファ用のＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２と領域１１５のＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２を利用して形成することができる。
【００７４】
この実施例では、出力バッファ用のＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２のゲート電極となるポリシリコン層を利用して終端抵抗Ｒｅ１，Ｒｅ２を形成するとともに、出力バッファ用のＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２を利用して差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス点を与えるＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４を、また出力バッファ用のＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２を利用して接地電位に接続され差動入力ＭＯＳＦＥＴＭＮ４，ＭＮ５のゲート・バイアス点を与えるＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７を形成するようにしている。
【００７５】
さらに、この実施例では、静電保護用ダイオードＤ１１，Ｄ１２が形成される領域１１４と出力バッファ回路を構成するＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２が形成される領域１１５を利用して、入力信号の高周波成分を通過させる容量Ｃ１，Ｃ２としてのカップリング容量を構成する図１４に示すような同軸ケーブル状の配線Ｌ０，Ｌ１１〜Ｌ３１が形成される。
【００７６】
なお、領域１１４と１１５に形成されるのは、同軸ケーブル状をなす部分のみであり、チューブ状の配線Ｌ１１〜Ｌ３１はパッドＰＡＤ１，ＰＡＤ２の近傍まで形成される。ただし、領域１１２と１１３に形成される入力信号伝達用の配線は、チューブ状でなくてもよく、３層のメタル層のいずれか１つまたは２つのメタル層からなる配線としたり、中間層のメタル層からなる配線Ｌ２１，Ｌ２２をＬ１１やＬ３１と同様に横方向に連続したパターンとしてもよい。領域１１２と１１３においてもチューブ状を成すように形成しておくことにより、芯側の配線Ｌ０の長さを調整することで、カップリング容量の値を変更可能にすることができ、製品に応じて時定数を任意かつ容易に設定することが可能となる。
【００７７】
特に制限されるものでないが、この実施例では、電源安定化容量Ｃ１１，Ｃ１２はいわゆるＭＯＳ容量により構成される。ＭＯＳ容量は、図１８に示すように、ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層ＰＳＧを一方の電極とし、半導体基板ＳＵＢを他方の電極とし、ＭＯＳＦＥＴのゲート絶縁膜となる酸化膜ＳＩＯを誘電体とする容量である。かかる構成の容量を電源安定化容量Ｃ１１，Ｃ１２として用いることにより、比較的厚みの薄いゲート絶縁膜を誘電体とするため小さな面積で大きな容量値が得られるとともに、何ら新たな工程を追加することなく電源安定化容量Ｃ１１，Ｃ１２を半導体基板上に形成することができる。本実施例では、電源安定化容量の容量値として２０ｐＦ〜３０ｐＦを想定している。
【００７８】
この電源安定化容量Ｃ１１，Ｃ１２は、図１９に示すように、出力バッファ回路ＯＢＦの近傍に配設される電源ライン（ＶDDライン）とグランドライン（ＶSSライン）との間に接続され、出力バッファ回路ＯＢＦに大きな電流が流されても電源電圧ＶDDが変動しないように作用する。
【００７９】
図２０〜図２２には、領域１１５に形成される同軸ケーブル状のカップリング容量を構成する配線Ｌ０，Ｌ１１〜Ｌ３１の具体的なパターンの例が示されている。このうち図２０は１層目のメタル層からなる配線Ｌ１１を、図２１は２層目のメタル層からなる配線Ｌ０，Ｌ２１，Ｌ２２を、図２２は３層目のメタル層からなる配線Ｌ３１を示す。また、図２３は、図２０の一点鎖線Ａ−Ａ’に沿った断面を示す。
【００８０】
図２１に示されているように、各パッドＰＡＤ１，ＰＡＤ２に対応して配線Ｌ０がそれぞれ２本ずつ平行に設けられているのは、短い距離で大きな容量値を得るためである。各配線Ｌ０，Ｌ１１〜Ｌ３１の下端において図の左右両側に広がりさらに上方へ延出する部位が設けられているのは、この部位に前述の差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲートバイアス点を与えるＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７が形成されており、このＭＯＳＦＥＴ ＭＮ６，ＭＮ７に配線Ｌ０を接続させるためである。
【００８１】
図２０において、符号１２１〜１２４で示されているのはＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７のソースもしくはドレイン領域となる拡散層である。また、図２０および図２３において、符号１３１で示されているのはＮチャネルＭＯＳＦＥＴ ＭＮ６（ＭＮ７）のポリシリコンゲート電極であり、このゲート電極には４層目のメタル層Ｍ４からなる電源配線（ＶDDライン）が、３層目のメタル層Ｍ３、２層目のメタル層Ｍ２、１層目のメタル層Ｍ１を経由して接続されている。また、拡散層１２４ａには、４層目のメタル層Ｍ４からなる電源配線（ＶSSライン）が、３層目のメタル層Ｍ３、２層目のメタル層Ｍ２、１層目のメタル層Ｍ１を経由して接続され、拡散層１２４ａには、２層目のメタル層Ｍ２と１層目のメタル層Ｍ１を経由して配線Ｌ０に接続されている。
【００８２】
拡散層１２１〜１２４とゲート電極１３１等は、出力バッファ回路を構成する場合には出力用のＮチャネルＭＯＳＦＥＴとして使用される素子であり、符号１１５で示される領域には、複数のＮチャネルＭＯＳＦＥＴ用の拡散層とゲート電極が形成されており、出力バッファ回路を構成する場合にはこれら複数のＭＯＳＦＥＴが並列に接続されて１つの大きなＭＯＳＦＥＴとして動作するようにされる。また、本実施例のように、入力回路を構成する場合には、複数のＭＯＳＦＥＴのうち一つまたは数個を利用して前記抵抗分割用のＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７が構成される。
【００８３】
図示しないが、出力バッファ回路を構成するためのＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２の領域１１３にも、予め複数のＰチャネルＭＯＳＦＥＴが形成されており、出力バッファ回路を構成する場合にはこれらのＭＯＳＦＥＴが並列に接続されて１つの大きなＭＯＳＦＥＴとして動作するようにされる。従って、入力回路を構成する場合には、そのうち一部のＰチャネルＭＯＳＦＥＴのゲート電極としてのポリシリコン層を利用して終端抵抗Ｒｅ１，Ｒｅ２を形成するとともに、残りの一部の出力バッファ用のＰチャネルＭＯＳＦＥＴを利用して差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲートにバイアスを与えるＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４とすることができる。
【００８４】
また、図２０において、Ｌ１０で示されている配線は上記配線Ｌ０に接続されて入力信号の高周波成分を差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート端子に伝達するための配線、Ｌ１２で示されている配線は上記配線Ｌ１１に接続されて入力信号の低周波成分を差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のゲート端子に伝達するための配線である。配線Ｌ０と配線Ｌ１０はビアVIA0にて接続されている。
【００８５】
また、図１〜図１１には示されていないが、静電保護のため、配線Ｌ１０は基板表面に形成された拡散層（抵抗）１２５を介して配線Ｌ１１に接続されている（図２３参照）。この拡散層１２５と基板１００との間のＰＮ接合は、図１に示されている静電保護用のダイオードＤ１またはＤ２とみなすことができる。さらに、この実施例では、３層目のメタル層からなる配線Ｌ３１（Ｌ３１ａ〜Ｌ３１ｃ）は１層目のメタル層からなる配線Ｌ１１よりも広い幅を有するように構成されている。これにより、配線Ｌ３１よりも基板１００に近い配線Ｌ１１の幅を広くする場合に比べて、寄生容量を増加させることなく、配線Ｌ０と配線Ｌ１１〜Ｌ３１間の容量を大きくすることができる。
【００８６】
なお、図２３に示されているように、３層目のメタル層からなる配線Ｌ３１が３本の平行配線Ｌ３１ａ，Ｌ３１ｂ，Ｌ３１ｃで構成されているのは、配線Ｌ３１の幅が設計ルールで決まる最大配線幅よりも広くなったためである。ここで、配線Ｌ１１〜Ｌ３１は終端抵抗を介して流したい電流量にあわせて配線幅を決定するのであるが、電流密度を小さくしてエレクトロマイグレーションの影響を小さくするためにも、ある程度の配線幅が必要となってくる。配線Ｌ３１は一つの配線によって構成することも可能であるが、本実施例では配線Ｌ３１の幅が設計ルールで決定される最大配線幅よりも大きくなったために分割することとした。
【００８７】
図２０〜図２２において、VIA11〜VIA18，VIA21〜VIA28，VIA31〜VIA38は、基板に電源電圧ＶDDを印加して基板とウェル領域との間や基板と拡散層との間に逆バイアスを与えるための給電用のビアである。
【００８８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、入力信号の低周波成分を増幅する差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２と、入力信号の高周波成分を増幅する差動入力ＭＯＳＦＥＴ ＭＮ３，ＭＮ４を、エミッタ共通結合した構成としたが、入力信号の周波数が高い場合には、入力信号の低周波成分を増幅する差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２を省略した差動入力回路であっても、波形の歪みが小さくジッタの少ない信号を内部回路に供給することができる。
【００８９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるゲートアレイの入出力バッファに適用した場合を説明したが、この発明はそれに限定されるものでなく、伝送速度の高いディジタル信号を受ける半導体集積回路一般に利用することができる。
【００９０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００９１】
すなわち、本発明に従うと、差動入力回路において、入力信号の低周波成分のみならず高周波成分をも増幅することができるため、入力データ信号の伝送速度が速くなっても伝送されるデータの配列に依存して入力データ信号の振幅が変動したりジッタが増加したりするのを抑えて、データを内部回路へ正確に伝達することができるようになる。また、半導体集積回路においては、容量はインダクタに比べて小さな面積で形成することができるため、チップサイズをそれほど増大させることなく高速のデータ信号を取り込んで波形を歪ませずに内部回路へ伝達することができる。
【００９２】
さらに、入力信号の低周波成分を差動入力ＭＯＳトランジスタに伝える容量素子として、第１配線と該第１の配線の周囲を囲むように形成されたチューブ状の第２配線との間のカップリング容量を使用するようにしたもので、専用の占有領域を設けることなく高周波成分を伝達する容量素子を形成することができる。
【図面の簡単な説明】
【図１】本発明を適用した差動型入力回路の第１の実施例を示す回路図である。
【図２】第１実施例の入力回路の第１変形例を示す回路図である。
【図３】第１実施例の入力回路の第２変形例を示す回路図である。
【図４】第１実施例の入力回路の第３変形例を示す回路図である。
【図５】第１実施例の入力回路の第４変形例を示す回路図である。
【図６】第１実施例の入力回路の第５変形例を示す回路図である。
【図７】本発明を適用した差動型入力回路の第２の実施例を示す回路図である。
【図８】第２実施例の入力回路の第１変形例を示す回路図である。
【図９】第２実施例の入力回路の第２変形例を示す回路図である。
【図１０】本発明を適用した差動型入力回路の第３の実施例を示す回路図である。
【図１１】本発明を適用した差動型入力回路の第４の実施例を示す回路図である。
【図１２】本実施例の入力回路と従来型の差動入力回路について、ゲイン特性とディレイ特性をシミュレーションによって求めた結果を示す特性図である。
【図１３】本実施例の入力回路に対して、伝送線を介して１Ｇｂｐｓのデータ信号を伝送したときの入出力信号の波形を示す波形図である。
【図１４】差動入力ＭＯＳＦＥＴに入力信号の高周波成分を伝える容量の具体的な構成例を示す一部断面斜視図である。
【図１５】図１４の容量を構成する配線を切断した断面の構造を示す断面説明図である。
【図１６】実施例の差動入力回路をゲートアレイに適用した場合のレイアウト構成例を示す平面図である。
【図１７】図１６のゲートアレイにおける入出力バッファ部のレイアウト構成例を示す平面図である。
【図１８】実施例のゲートアレイの入出力バッファ部における電源安定化容量の構造の一例を示す断面図である。
【図１９】実施例のゲートアレイにおける出力バッファと電源安定化容量の接続例を示す回路図である。
【図２０】実施例のゲートアレイにおける入力信号の高周波成分を伝える容量を構成する第３メタル層からなる配線のパターン例を示す平面図である。
【図２１】実施例のゲートアレイにおける入力信号の高周波成分を伝える容量を構成する第２メタル層からなる配線のパターン例を示す平面図である。
【図２２】実施例のゲートアレイにおける入力信号の高周波成分を伝える容量を構成する第１メタル層からなる配線のパターン例を示す平面図である。
【図２３】図２２のＡ−Ａ’線に沿った断面構造を示す断面図である。
【図２４】半導体集積回路間の差動信号による信号伝送方式を示す回路図および伝送線の出力端と入力端での信号波形を示す波形図である。
【図２５】従来の差動入力回路の一例を示す回路図である。
【図２６】従来の差動入力回路の他の例を示す回路構成図である。
【符号の説明】
ＭＮ１，ＭＮ２ 低周波成分増幅用差動入力ＭＯＳＦＥＴ
ＭＮ４，ＭＮ５ 高周波成分増幅用差動入力ＭＯＳＦＥＴ
ＭＰ１，ＭＰ２ 負荷ＭＯＳＦＥＴ
ＭＮ３ 定電流用ＭＯＳＦＥＴ
Ｒ１，Ｒ２ バイアス用抵抗
Ｒｅ１，Ｒｅ２ 終端抵抗
Ｄ１，Ｄ２ 保護ダイオード
Ｉ／Ｏ 入出力バッファ部
ＢＣＬ 基本論理セル
Ｃ１１，Ｃ１２ 電源安定化容量
１００ 半導体チップ（半導体基板）
１１１ パッド形成領域
１１２ 入力回路用静電保護ダイオード形成領域
１１３ 出力Ｐ−ＭＯＳ形成領域
１１４ 出力バッファ用静電保護ダイオード形成領域
１１５ 出力Ｎ−ＭＯＳ形成領域
１１６ 電源安定化容量形成領域
１１７ 入力回路形成領域
１２１ ＭＯＳＦＥＴの拡散層
１３１ ポリシリコンゲート電極
【発明の属する技術分野】
本発明は、半導体集積回路における差動型の入力回路さらにはディジタル入力信号の波形歪みおよびジッタの低減に適用して有効な技術に関し、例えばゲートアレイの入力バッファ回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
プリント配線基板（以下、ボードと称する）上に実装された複数の半導体集積回路間や異なるボード上の半導体集積回路間でデータを伝送する場合、パッケージの端子やボード上の配線、ケーブル等に寄生する抵抗による信号の減衰や入出力端子での反射によりデータ信号の振幅が小さくなったり位相がずれたりすることで波形が歪んでしまうことが知られている。さらに、近年、データ伝送速度の高速化が進められているが、これに伴って、高周波の信号は伝送線の表面近傍を通るため抵抗が増大するという表皮効果が顕著になり、信号波形の歪みが一層大きくなるという問題がある。
【０００３】
また、半導体集積回路間やボード間で伝送されるデータはまちまちであり、例えば“0101010101010101……”のように高周波成分を多く含む場合や、“000000111111000000111111……”のように比較的低周波の成分を多く含む場合があり、低周波成分を多く含む場合には伝送路を通過する信号は表皮効果の影響が少ないため信号の振幅は大きく、高周波成分を多く含む場合には伝送路を通過する信号は表皮効果の影響を強く受けるため振幅は小さくなる。しかも、このような振幅の変動は伝送線の長さが長くなるほど顕著になる。
【０００４】
そのため、従来の一般的な差動アンプからなる入力回路にあっては、伝送する信号に含まれる周波数成分によってその出力の振幅が異なり振幅の変動が大きくなる。また、入力信号の振幅が小さい時は論理レベルの変化の際にロジックスレッショールドに到達するまでの時間が短いため信号の遅延が小さく、逆に入力信号の振幅が大きい時は信号の遅延が大きくなるため、伝送する信号に含まれる周波数成分の変動によりジッタが発生する。
【０００５】
その結果、図２４に示すように、入力回路の出力信号は波形が大きく歪んでしまい、アイパターンの開口度が小さくなる。そして、この開口度があまりにも小さくなってしまうと入力回路はデータを弁別できなくなり、正確なデータの伝送が困難になるという問題がある。
【０００６】
かかる問題点を解決するため、例えば図２５に示すように、差動型入力回路において差動入力トランジスタＱ１，Ｑ２のドレイン側にインダクタＬ１，Ｌ２を設けることにより、信号の歪みを低減する技術が提案されている（例えば非特許文献１参照）。また、図２６に示すように、入力信号ＩＮ，／ＩＮの低周波成分を増幅する可変利得アンプＡＭＰ１，ＡＭＰ２と高周波成分を増幅する可変利得アンプＡＭＰ３，ＡＭＰ４を設け、低周波成分と高周波成分を別々に増幅した信号を抵抗を介して合成し、さらにアンプＡＭＰ５，ＡＭＰ６で増幅して差動型コンパレータＣＰＭに入力して弁別するようにした入力回路も提案されている（例えば非特許文献２参照）。
【０００７】
【非特許文献１】
2001 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS p78-p79
【非特許文献２】
2002 Symposium On VLSI Circuits Conference Digest of Technical Papers p64-p67
【０００８】
【発明が解決しようとする課題】
差動入力トランジスタＱ１，Ｑ２のドレイン側にインダクタＬ１，Ｌ２を設けるようにした図２５のような差動型入力回路において、１Ｇ（ギガ）ｂｐｓのような速度で伝送されるデータ信号の歪みを所望のレベル以下に抑える場合、本発明者等の試算によるとインダクタＬ１，Ｌ２のインダクタンスとして数ｎＨが必要となる。
【０００９】
かかるインダクタンスを、半導体チップ上において例えば渦巻き状に形成された幅９μｍ、配線間隔３μｍ、巻数「２」の配線パターンで得ようとした場合、その直径は約２００μｍにもなってしまい、面積は入出力バッファ５個分の面積に相当することが分かった。そのため、入力ピンが数１００〜数１０００個にも達するゲートアレイに、図２５のような差動型入力回路を適用するとインダクタの占有面積が非常に大きなものとなる。
【００１０】
しかも、インダクタを構成する配線の下に他の配線が存在したり基板との間の絶縁膜が薄くて寄生容量値が大きかったりするとインダクタンスの値が低下するため、インダクタを構成する配線は最上層の導電層で形成するのが望ましく、その場合その下方には何ら他の配線や素子を形成することができない。そのため、図２５のような差動型入力回路にあっては、空いているスペースを利用してインダクタＬ１，Ｌ２を形成してチップサイズの低減を図ることが困難であり、チップサイズの大幅な増大は避けられないという課題がある。
【００１１】
また、入力信号ＩＮ，／ＩＮの低周波成分を増幅する可変利得アンプＡＭＰ１，ＡＭＰ２と高周波成分を増幅する可変利得アンプＡＭＰ３，ＡＭＰ４を設けた図２６のような入力回路にあっても、差動型コンパレータＣＭＰの他に６個のアンプが必要であり、入力回路の素子数が増加するためチップサイズの増大は避けられないという課題がある。
【００１２】
さらに、上記記述ではデータ信号を伝送する場合について説明したが、半導体集積回路間でクロックパルスを伝送する場合にも周波数依存性が問題となる。具体的には、一般にシステムが決まればクロックパルスの周波数も決まるので、周波数に応じてクロックパルス信号の振幅や遅延時間が変動してジッタが発生することはないが、システムが異なれば使用されるクロックパルスの周波数が異なったり、クロックパルスの伝送線の長さが異なったりすることがある。その場合、クロックパルスのデューティが許容範囲からはずれて、受信したクロックパルスに同期してデータ信号をラッチする回路においては、マージンが低下して誤ったデータを取り込んでしまうおそれがある。
【００１３】
この発明の目的は、チップサイズを増大させることなく高速のデータ信号を取り込んで波形を歪ませずに内部回路へ伝達することができる入力回路を備えた半導体集積回路装置を提供することにある。
【００１４】
この発明の他の目的は、伝送されるデータの配列に依存して入力データ信号の振幅が変動したりジッタが増加したりするのを抑えて、データを内部回路へ正確に伝達することができる入力回路を備えた半導体集積回路装置を提供することにある。
【００１５】
この発明のさらに他の目的は、クロックパルス信号のデューティの変動を防止して、クロックパルスに同期してデータ信号をラッチする回路においてマージンが低下して誤ったデータを取り込むのを回避することができる入力回路を備えた半導体集積回路装置を提供することにある。
【００１６】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１８】
すなわち、差動型の入力回路において、差動信号が入力される一対の入力端子に制御端子が接続され主として低周波成分を増幅するための第１の差動入力トランジスタ対の他に、差動信号が入力される一対の入力端子に制御端子が各々容量素子を介して接続され第１の差動入力トランジスタ対と差動結合点（共通ソース）が共通結合されて主として高周波成分を増幅するための第２の差動入力トランジスタ対を設けるようにしたものである。
【００１９】
なお、上記第１の差動入力トランジスタ対を構成するトランジスタは、入力端子に制御端子が直接接続され入力端子から電流を流し込むことができるのでバイポーラ・トランジスタでも電界効果トランジスタであってもよいが、第２の差動入力トランジスタ対を構成するトランジスタは、制御端子が容量を介して入力端子に接続されていて入力端子からベース電流を流し込むことができないので、バイポーラ・トランジスタを用いるのは不適当であり電界効果トランジスタに限定される。また、第２の差動入力トランジスタ対が電界効果トランジスタである場合、この第２の差動入力トランジスタ対と差動結合点（共通ソース）が共通結合される第１の差動入力トランジスタ対も電界効果トランジスタであることが望ましい。
【００２０】
上記した手段によれば、入力信号の低周波成分のみならず高周波成分をも増幅することができるため、入力データ信号の伝送速度が速くなっても伝送されるデータの配列に依存して入力データ信号の振幅が変動したりジッタが増加したりするのを抑えて、データを内部回路へ正確に伝達することができるようになる。また、入力端子に接続される容量と高周波成分を増幅するための第２の差動入力トランジスタ対が必要であるが、半導体集積回路において容量はインダクタに比べて小さな面積で形成することができるため、チップサイズをそれほど増大させることなく高速のデータ信号を取り込んで波形を歪ませずに内部回路へ伝達することができる。
【００２１】
さらに、外部から入力されるクロックパルス信号を取り込んで内部回路へ供給する入力回路においては、入力信号の低周波成分のみならず高周波成分をも増幅することができることにより、クロックの周波数が高くなっても信号の振幅が小さくなったりしないためクロックパルス信号のデューティのずれを防止して、クロックパルスに同期してデータ信号をラッチする回路においてマージンが低下して誤ったデータを取り込むのを回避することができる。
【００２２】
本出願に係る第２の発明は、差動信号が入力される一対の入力端子に制御端子が接続され主として低周波成分を増幅するための第１の差動入力トランジスタ対の他に、差動信号が入力される一対の入力端子に制御端子が各々容量素子を介して接続され第２の差動入力トランジスタ対と差動結合点（共通ソース）が共通結合されて主として高周波成分を増幅するための第２の差動入力トランジスタ対を有する差動型の入力回路において、上記容量素子として、第１配線と該第１の配線の周囲を囲むように形成されたチューブ状の第２配線との間のカップリング容量を使用するようにしたものである。これにより専用の占有領域を設けることなく高周波成分を伝達する容量素子を形成することができる。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００２４】
図１は、本発明を適用した差動型入力回路（以下、単に入力回路と称する）の第１の実施例を示す。
【００２５】
図１において、Ｐｉｎ１，Ｐｉｎ２は差動入力信号ＩＮ，／ＩＮが外部から供給される入力端子である。半導体集積回路においては、この入力端子は、一般に、ボンディングワイヤの一端が結合されたボンディングパッドと呼ばれる電極あるいは半田ボール等を介してパッケージ側の電極と接合されるパッドとして構成される。
【００２６】
この実施例の入力回路は、互いにソース端子が結合されゲート端子が各々前記入力端子Ｐｉｎ１，Ｐｉｎ２に接続された一対のＮチャネル型差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２と、ソース端子が前記型差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のソース端子に結合されゲート端子が各々容量Ｃ１，Ｃ２を介して前記入力端子Ｐｉｎ１，Ｐｉｎ２に接続された一対のＮチャネル型差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５と、これらのＭＯＳＦＥＴ ＭＮ１〜ＭＮ５の共通ソース端子と接地点（ＶSS）との間に接続された定電流用ＭＯＳＦＥＴ ＭＮ３と、前記差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のドレイン端子と電源電圧端子ＶDDとの間に接続されたＰチャネル型のＭＯＳＦＥＴ ＭＰ１，ＭＰ２と、前記差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５の各ゲート端子と定電圧端子ＶTTとの間に接続された抵抗Ｒ１，Ｒ２と、前記入力端子Ｐｉｎ１，Ｐｉｎ２と接地点との間に接続された保護ダイオードＤ１，Ｄ２と、前記入力端子Ｐｉｎ１，Ｐｉｎ２と定電圧端子ＶTとの間に接続された終端抵抗Ｒｅ１，Ｒｅ２とから構成されている。図示はされないが、保護ダイオードはＤ１，Ｄ２のほかに前記入力端子Ｐｉｎ１，Ｐｉｎ２と電源ＶDDとの間に接続したものを挿入しても良い。
【００２７】
上記負荷ＭＯＳＦＥＴ ＭＰ２はゲートとドレインが結合され、他方の負荷ＭＯＳＦＥＴ ＭＰ１は該ＭＯＳＦＥＴ ＭＰ２とゲート共通結合されて、カレントミラー型のアクティブ負荷を構成している。抵抗Ｒ１，Ｒ２を介して差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス電位すなわち振幅の中心電位を与える定電圧端子ＶTTは、ＭＯＳＦＥＴ ＭＮ４のしきい値電圧Ｖｔｈと電源電圧ＶDDとの間の電圧であれば良い。ＶTは終端電位である。この実施例では、特に制限されるものでないが、ＶDDは１．５Ｖ、ＶTTは１．０Ｖ、ＶTは１．０Ｖに設定されている。
【００２８】
終端抵抗Ｒｅ１，Ｒｅ２は本実施例で想定している伝送線のインピーダンス（５０Ω）に合わせて例えば５０Ωのような抵抗値に設定されている。伝送線とほぼ同じインピーダンスとすることによって、端子を介して入力された高速の信号が内部で反射等を起こすなどして波形が乱れてしまうことを防ぐことが可能となる。図示はしないが終端抵抗Ｒｅ１，Ｒｅ２は外付けの素子として入力端子Ｐｉｎ１，Ｐｉｎ２に接続することで、チップ内部に設けないようにすることも可能である。
【００２９】
本実施例では、入力データ信号ＩＮ，／ＩＮの伝送速度として１Ｇｂｐｓを想定して、前記容量Ｃ１，Ｃ２は例えば０．２ｐＦのような容量値を有し、抵抗Ｒ１，Ｒ２は１ｋΩのような抵抗値を有するように設計されることで、ＣＲ時定数が約２００ｐｓになるように設定されている。これにより、前記入力端子Ｐｉｎ１，Ｐｉｎ２に数百ＭＨｚ〜数ＧＨｚの信号が入力されているときに、その高周波成分を容量Ｃ１，Ｃ２を介してＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート端子に供給して増幅させることができるように構成されている。前記入力端子Ｐｉｎ１，Ｐｉｎ２とＭＯＳＦＥＴ ＭＮ１，ＭＮ２のゲート端子との間には容量が介挿されていないので、ＭＯＳＦＥＴ ＭＮ１，ＭＮ２はもっぱら入力信号の低周波成分を増幅する。
【００３０】
従って、前記入力端子Ｐｉｎ１，Ｐｉｎ２に数百ＭＨｚ〜数ＧＨｚの信号が入力されているときは、ＭＯＳＦＥＴ ＭＮ１，ＭＮ２およびＭＮ４，ＭＮ５により、入力信号の低周波成分と高周波成分の両方が増幅され、入力端子Ｐｉｎ１，Ｐｉｎ２に数百ＭＨｚ以下の信号が入力されているときは、ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のみに信号が入力され、低周波成分が増幅されて内部回路へ供給される。
【００３１】
また例えば、入力データ信号ＩＮ，／ＩＮの伝送速度として３Ｇｂｐｓ（約３００ｐｓ）想定するのであれば、ＣＲ時定数がデータ伝送速度の周期より小さく、１ｋΩのような抵抗値を有する抵抗を用いる場合は、容量Ｃを例えば０．１６ｐＦのような容量値を有するように設計すればよい。
【００３２】
図１２（Ａ）〜図１２（Ｃ）は、本実施例の入力回路と、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５および容量Ｃ１，Ｃ２を設けない従来型の差動入力回路について、ゲイン特性とディレイ特性をシミュレーションによって求めた結果を示す。このうち、図１２（Ａ），図１２（Ｂ）はゲイン特性を、図１２（Ｃ）はディレイ特性を示す。また、図１２（Ａ）〜図１２（Ｃ）において、実線Ａ１，Ａ２，Ａ３は本実施例の入力回路の特性を、破線Ｂ１，Ｂ２は従来型の差動入力回路の特性を、一点鎖線Ｄは伝送線の損失特性を、点線Ｅはゲイン特性Ａ２と損失特性Ｄの合成特性を示す。
【００３３】
図１２（Ａ）から、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５および容量Ｃ１，Ｃ２を設けない従来型の差動入力回路は３００ＭＨｚ以上の信号に対するゲインが周波数の増加に伴い徐々に下がるが、本実施例の入力回路は、百ＭＨｚ以上４ＧＨｚ以下の信号に対するゲインがそれ以外の周波数の信号に対するゲインよりも高くなっていることが分かる。また、図１２（Ｂ）から、伝送線の損失により入力信号の振幅が小さくなっても、本実施例の入力回路は百ＭＨｚ以上４ＧＨｚ以下の信号に対するゲインが高くなっているため、点線Ｅのように伝送線による損失を補償して１ＧＨｚまでほとんど振幅の低下のない信号を内部回路へ供給できることが分かる。
【００３４】
さらに、図１２（Ｃ）から、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５および容量Ｃ１，Ｃ２を設けない従来型の差動入力回路では周波数が１００ＭＨｚを超えると信号のディレイが減少し始めるが、本実施例の入力回路は、数ＧＨｚまで信号のディレイが低下せずむしろ大きくなることが分かる。なお、このように、本実施例の入力回路において信号のディレイが低下しないのは、信号の振幅が大きくなることによって最大レベルもしくは最小レベルから回路のロジックシュレッショールドに到達するまでの時間が長くなるためである。
【００３５】
図１３（Ａ）〜図１３（Ｄ）には、本実施例の入力回路に対して、伝送線を介して１Ｇｂｐｓのデータ信号を伝送したときの入出力信号の波形をシミュレーションによって求めた結果を示す。このうち図１３（Ａ）は出力回路の出力信号すなわち伝送線の始端での信号の波形を、図１３（Ｂ）は容量Ｃ１，Ｃ２を介さない差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のゲート端子への入力信号の波形を、図１３（Ｃ）は容量Ｃ１，Ｃ２を介する差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５への入力信号の波形を、図１３（Ｄ）は本実施例の入力回路の出力信号波形をそれぞれ示す。
【００３６】
図１３（Ｄ）より、本実施例の入力回路の出力信号は、入力信号の周波数が高い場合にも低い場合にも充分な振幅を有することが分かる。一方、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５および容量Ｃ１，Ｃ２を設けない従来型の差動入力回路の出力信号は、図１３（Ｂ）の入力信号をそのまま増幅した信号となり波形自身は相似になるので、入力信号の周波数が低い場合には振幅は充分に出るが、周波数が高い場合には振幅が充分に出ないことが分かる。
【００３７】
図２は、図１の第１実施例の入力回路の第１変形例を示す。
【００３８】
図２の回路は、図１の回路における差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス電位を与える抵抗Ｒ１，Ｒ２の代わりに、電源電圧ＶDDとの間に接続されたＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４と、接地点との間に接続されたＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７とを設け、ＭＰ３とＭＰ４のゲート端子には接地電位ＶSSを印加し、ＭＮ６とＭＮ７のゲート端子には電源電圧ＶDDを印加して、ＭＰ３とＭＮ６のオン抵抗の比およびＭＰ４とＭＮ７のオン抵抗の比で差動入力ＭＯＳＦＥＴ ＭＮ４とＭＮ５のゲート・バイアス電位を与えるようにしたものである。この変形例の回路は、終端抵抗Ｒｅ１，Ｒｅ２を外付け抵抗とする場合に特に有効である。
【００３９】
その理由は、ＭＯＳＦＥＴの抵抗比で差動入力ＭＯＳＦＥＴ ＭＮ４とＭＮ５のゲート・バイアス電位を生成することができ、これによって定電圧ＶTTが不要になるためである。定電圧ＶTTが不要であるため、定電圧ＶTTを外部から供給する場合には外部端子が、また定電圧ＶTTをチップ内部で生成する場合には定電圧回路が不要になり、その分チップサイズの増大を抑えることができる。
【００４０】
図３は、図１の第１実施例の入力回路の第２変形例を示す。
【００４１】
図３の回路は、図１の回路における負荷ＭＯＳＦＥＴ ＭＰ１，ＭＰ２のゲート電圧を、ダイオード接続のカレントミラー用ＭＯＳＦＥＴ ＭＰ２のドレイン端子から与える代わりに、図示しない定電圧回路で生成した最適なバイアス電圧Ｖｇを与えるようにしたものである。この変形例の回路では、定電圧回路が必要になるが入力回路から内部回路へ供給される信号の中心電位を素子（ＭＮ１〜ＭＮ５，ＭＰ１，ＭＰ２）の定数や特性に依存することなく任意に設定できるという利点がある。バイアス電圧Ｖｇはチップ外部から与えるようにすることも可能である。ただしその場合には、外部端子が別途必要となる。
【００４２】
この変形例においても、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス電位を与える抵抗Ｒ１，Ｒ２の代わりに、電源電圧ＶDDとの間に接続されたＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４と、接地点との間に接続されたＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７とを設け、ＭＰ３とＭＮ６の抵抗比およびＭＰ４とＭＮ７の抵抗比で差動入力ＭＯＳＦＥＴ ＭＮ４とＭＮ５のゲート・バイアス電位を与えるようにしても良いし、終端抵抗Ｒｅ１，Ｒｅ２を外付け抵抗とするようにしても良い。
【００４３】
図４は、図１の第１実施例の入力回路の第３変形例を示す。
【００４４】
図４の回路は、図１の回路における負荷ＭＯＳＦＥＴ ＭＰ１，ＭＰ２の代わりに、負荷抵抗Ｒ３，Ｒ４を用いたものである。この抵抗Ｒ３，Ｒ４は、例えばＭＯＳＦＥＴを構成するゲート電極と同一のポリシリコン層あるいは半導体チップ上に形成した拡散層により構成することができる。この変形例の回路は、入力回路から内部回路へ供給される信号の中心電位を素子（ＭＮ１〜ＭＮ５，ＭＰ１，ＭＰ２）の定数や特性に依存することなく抵抗Ｒ３，Ｒ４の抵抗値で設定できるという利点がある。
【００４５】
この変形例においても、抵抗Ｒ１，Ｒ２の代わりに、電源電圧ＶDDとの間に接続されたＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４と、接地点との間に接続されたＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７とを設け、ＭＰ３とＭＮ６の抵抗比およびＭＰ４とＭＮ７の抵抗比で差動入力ＭＯＳＦＥＴ ＭＮ４とＭＮ５のゲート・バイアス電位を与えるようにしても良いし、終端抵抗Ｒｅ１，Ｒｅ２を外付け抵抗とするようにしても良い。
【００４６】
図５は、図１の第１実施例の入力回路の第４変形例を示す。
【００４７】
図５の回路は、図１の回路における負荷ＭＯＳＦＥＴ ＭＰ１と並列にスイッチＭＯＳＦＥＴ ＭＰＳを設けて、定電流用ＭＯＳＦＥＴ ＭＮ３のゲート端子と共通の信号を入力させ、通常動作状態ではスイッチＭＯＳＦＥＴ ＭＰＳと定電流用ＭＯＳＦＥＴ ＭＮ３のゲート端子に電源電圧ＶDDを供給してスイッチＭＯＳＦＥＴ ＭＰＳをオフ、ＭＮ３をオンさせて入力回路に電流を流して回路を動作させ、スタンバイモードのような状態では接地電位ＶSSに切り替えて定電流用ＭＯＳＦＥＴ ＭＮ３をオフさせて電流を遮断して入力回路を非動作状態にさせる。また、このときスイッチＭＯＳＦＥＴ ＭＰＳをオンさせて、出力ノードの電位をハイレベルに固定して次段のＣＭＯＳ回路に貫通電流が流れないようにしたものである。
【００４８】
なお、図示しないが、図２や図３の回路において、図５に示すような負荷ＭＯＳＦＥＴ ＭＰ１，ＭＮ１と並列なスイッチＭＯＳＦＥＴ ＭＰＳを設けた変形例も考えられる。図４の変形例で、入力回路をオン／オフ制御可能にするためには、図５のスイッチＭＯＳＦＥＴ ＭＰＳを設ける必要はなく、定電流用ＭＯＳＦＥＴ ＭＮ３のゲート電圧のみ切り替えられるように構成すれば良い。
【００４９】
図６は、図１の第１実施例の入力回路の第５変形例を示す。
【００５０】
図６の回路は、図１の実施例の入力回路の次段にもう１つ差動増幅回路を設け、入力回路から出力信号を差動で取り出して次段の差動増幅回路に入力して更に増幅して内部回路へ伝送するようにしたものである。この変形例においても、図２〜図５の変形例と同様な構成変更が可能である。
【００５１】
図７は、本発明を適用した入力回路の第２の実施例を示す。
【００５２】
この実施例の入力回路は、差動入力ＭＯＳＦＥＴおよび定電流用ＭＯＳＦＥＴとしてＮチャネルＭＯＳＦＥＴの代わりにＰチャネルＭＯＳＦＥＴ ＭＰ１〜ＭＰ５を、またＰチャネル負荷ＭＯＳＦＥＴの代わりに、Ｎチャネル負荷ＭＯＳＦＥＴ ＭＮ１，ＭＮ２を用いたものである。この実施例は、第１の実施例の入力回路に比べて内部回路へ供給される信号の中心電位を低くすることができるという特徴がある。
【００５３】
図８は第２の実施例における第１の実施例の図３に相当する変形例、図９は第２の実施例における第１の実施例の図４に相当する変形例である。図示しないが、図８および図９の回路における抵抗Ｒ１，Ｒ２の代わりに、図２に示されている抵抗分割用のＭＯＳＦＥＴＭＰ３，ＭＮ６，ＭＰ４，ＭＮ７を用いる変形例、図８や図９の回路において、図５に示すような負荷ＭＯＳＦＥＴ ＭＰ１，ＭＮ１と並列なスイッチＭＯＳＦＥＴ ＭＰＳを設けた変形例も考えられる。
【００５４】
図１０は、本発明を適用した入力回路の第３の実施例を示す。
【００５５】
この実施例の入力回路は、差動入力信号ＩＮ，／ＩＮをＰチャネル差動入力ＭＯＳＦＥＴ ＭＰ１、ＭＰ２、ＭＰ４、ＭＰ５とＮチャネル差動入力ＭＯＳＦＥＴ ＭＮ１、ＭＮ２、ＭＮ４、ＭＮ５の両方で受けるようにしたものである。Ｐチャネル差動入力ＭＯＳＦＥＴ ＭＰ１、ＭＰ２、ＭＰ４、ＭＰ５のドレインはそれぞれ負荷素子Ｒ１３，Ｒ１４を介して接地点に接続され、Ｎチャネル差動入力ＭＯＳＦＥＴ ＭＮ１、ＭＮ２、ＭＮ４、ＭＮ５のドレインはそれぞれ負荷素子Ｒ１１，Ｒ１２を介して電源電圧端子ＶDDに接続されている。
【００５６】
また、負荷素子Ｒ１１とＲ１３との間には出力信号の中心電位を設定するためのＭＯＳＦＥＴ ＭＰ８とＭＮ８が、負荷素子Ｒ１２とＲ１４との間には出力信号の中心電位を設定するためのＭＯＳＦＥＴ ＭＰ９とＭＮ９が、それぞれ直列形態で接続され、ＭＰ８，ＭＰ９のゲート端子には所定のバイアス電圧Ｖbiasが印加され、ＭＮ８とＭＮ９のゲート端子にはダイオード接続のＭＮ９のドレイン電圧が印加され、ＭＮ８のドレイン端子から出力信号が取り出されるように構成されている。
【００５７】
なお、この実施例においても、図１０の回路における抵抗Ｒ１，Ｒ２の代わりに、図２に示されている抵抗分割用のＭＯＳＦＥＴＭＰ３，ＭＮ６，ＭＰ４，ＭＮ７を用いる変形例、終端抵抗Ｒｅ１，Ｒｅ２として外付け抵抗を用いる変形例も考えられる。さらに、負荷素子Ｒ１１〜Ｒ１４とバイアス用のＭＯＳＦＥＴ ＭＰ８、ＭＰ９、ＭＮ８、ＭＮ９を省略して、Ｐチャネル差動入力ＭＯＳＦＥＴのドレイン端子とＮチャネル差動入力ＭＯＳＦＥＴのドレイン端子を直結した変形例も考えられる。
【００５８】
図１１は、本発明を適用した入力回路の第４の実施例を示す。
【００５９】
この実施例の入力回路は、差動入力信号ＩＮ，／ＩＮをそれぞれ別個に受ける差動アンプＡＭＰ１，ＡＭＰ２と、これらのアンプの出力を受けて動作する差動アンプＡＭＰ３を設けたものである。この実施例は、前段の差動アンプＡＭＰ１，ＡＭＰ２において、負荷ＭＯＳＦＥＴのうちゲート・ドレイン結合されたＭＯＳＦＥＴと逆のＭＯＳＦＥＴのドレイン端子の電圧を出力電圧とすることにより、出力信号のバランスが良くなるとともにダイナミックレンジが広くなるという利点がある。
【００６０】
この実施例においても、図１１の回路における抵抗Ｒ１，Ｒ２の代わりに、図２に示されている抵抗分割用のＭＯＳＦＥＴ ＭＰ３，ＭＮ６，ＭＰ４，ＭＮ７を用いる変形例、終端抵抗Ｒｅ１，Ｒｅ２として外付け抵抗を用いる変形例、図１１の回路において図５に示すような負荷ＭＯＳＦＥＴ ＭＰ１，ＭＮ１と並列なスイッチＭＯＳＦＥＴ ＭＰＳを設けて入力回路をオン／オフ制御可能な構成にする変形例も考えられる。
【００６１】
図１４および図１５には、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５に入力信号の高周波成分を伝える容量Ｃ１，Ｃ２の具体的な構成例が示されている。
【００６２】
本実施例においては、図１５に示されているような配線間のカップリング容量Ｃｓ１〜Ｃｓ４を利用して、入力端子Ｐｉｎ１，Ｐｉｎ２と差動入力ＭＯＳＦＥＴ ＭＮ３，ＭＮ４との間の容量Ｃ１，Ｃ２を構成している。より具体的には、多層配線技術により形成されるいずれかの中間メタル層Ｍｎからなる配線Ｌ０と、それを囲むように同一メタル層および上下のメタル層Ｍｎ＋１，Ｍｎ−１により形成された配線Ｌ１１，Ｌ２１，Ｌ２２，Ｌ３１との間に寄生するカップリング容量Ｃｓ１〜Ｃｓ４を、高周波成分を伝える容量Ｃ１，Ｃ２としている。つまり配線Ｌ０を囲むように構成された上層及び下層のメタル層によって形成される金属-絶縁膜-金属構造（ＭＩＭ構造）によって容量を作り出している。また、本実施例では、Ａｌ（アルミニウム）またはＣｕ（銅）を主成分とする導体膜で形成されたメタル配線が用いられている。
【００６３】
配線Ｌ１１とＬ２１，Ｌ３１との間およびＬ１１とＬ２２，Ｌ３１との間は、層間絶縁膜に形成されたスルーホールに充填されたビア（ＶＩＡ）と呼ばれる導電体VIA1〜VIA4により電気的に接続されている。この導電体VIA1〜VIA4は配線方向に沿って設計ルール上の最小間隔で複数個形成されている。導電体VIA1〜VIA4を最小間隔で形成することにより、配線Ｌ０と配線Ｌ１１〜Ｌ３１との間のカップリング容量の容量値を大きくすることができる。メタル層Ｍｎ−１，Ｍｎ，Ｍｎ＋１の組合せとしては、例えば半導体基板主面上に形成された１層目と２層目と３層目のメタル層が考えられるが、これに限定されるものでなく、２層目と３層目と４層目を使用しても良いし、配線Ｌ０を２層目と３層目の２つのメタル層で形成し、配線Ｌ１１，Ｌ３１を１層目と４層目のメタル層でそれぞれ形成しても良い。
【００６４】
配線Ｌ１１，Ｌ２１，Ｌ２２，Ｌ３１からなるチューブ状の配線の一端はパッドからなる外部入力端子Ｐｉｎ１またはＰｉｎ２に接続され、芯側の配線Ｌ０の一端（上記パッドと逆側）は差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート端子に接続される。芯側の配線Ｌ０をパッドに接続し、チューブ状の配線をＭＮ４，ＭＮ５のゲート端子に接続する構成も可能であるが、チューブ状の配線の場合にはその外側の他の配線あるいは基板との間の寄生容量が大きくなって時定数が設計値からずれたり基板電位等により容量値が変動したり、外部からのノイズがＭＮ４，ＭＮ５のゲート端子に飛び込み易くなったりするので、芯側の配線Ｌ０をＭＮ４，ＭＮ５のゲート端子に接続する方が望ましい。
【００６５】
なお、配線Ｌ０を配線Ｌ１１，Ｌ２１，Ｌ２２，Ｌ３１で完全に囲まずに、一部を省略してコの字状に囲むようにしてもよい。その場合、配線Ｌ０と基板との間の寄生容量を少なくする観点から、両側の配線Ｌ２１，Ｌ２２のいずれか一方を省略するのが最も望ましいが、下方の配線Ｌ１１または上方の配線Ｌ３１を省略する場合には上方の配線Ｌ３１を省略する方が望ましい。
【００６６】
図１６〜図２２には、差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５に入力信号の高周波成分を伝える容量Ｃ１，Ｃ２として図１４に示すような配線間のカップリング容量を利用した差動入力回路をゲートアレイに適用した場合のレイアウトおよびデバイス構造の一実施例が示されている。このうち、図１６はチップ全体のレイアウトの概略を示す。
【００６７】
図１６において、符号Ｉ／Ｏが付されているのは入出力バッファセル、ＢＣＬが付されているのは内部ロジックを構成する基本論理セルである。基本論理セルは、例えばＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが対で設けられ、１つあるいは数個のＣＭＯＳインバータもしくは多入力ＣＭＯＳ−ＮＯＲゲート回路または多入力ＣＭＯＳ−ＮＡＮＤゲート回路を構成可能な素子により構成される。
【００６８】
入出力バッファセルＩ／Ｏは、配線のレイアウトを変更することで、各々図１のような差動入力回路または出力バッファ回路のいずれにも構成可能に設計されている。図１６に示されているように、半導体チップ１００の周縁部には各辺に沿って複数の入出力バッファセルＩ／Ｏが配置されており、これらの入出力バッファセルＩ／Ｏに囲まれたチップの中央部に複数の基本論理セルＢＣＬが並んで配置された複数のセル列ＣＬＣ１〜ＣＬＣｎが設けられている。各セル列ＣＬＣ１〜ＣＬＣｎ間に設けられたスペースＣＮＡは、セル間を接続する配線が設けられた配線チャネル領域である。
【００６９】
図１７は、上記入出力バッファセルＩ／Ｏの１つを拡大して示すレイアウト図である。
【００７０】
図１７に示すように、入出力バッファセルＩ／Ｏは、外部端子としてのパッドＰＡＤ１，ＰＡＤ２が形成される領域１１１と、入力バッファ回路を構成する際に使用される静電保護用ダイオードＤ１，Ｄ２が形成される領域１１２と、出力バッファ回路を構成するためのＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２が形成される領域１１３と、出力バッファ回路を構成する際に使用される静電保護用ダイオードＤ１１，Ｄ１２が形成される領域１１４と、出力バッファ回路を構成するためのＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２が形成される領域１１５と、プリバッファ回路を構成する際に使用される電源安定化容量Ｃ１１，Ｃ１２が形成される領域１１６と、図１のような差動入力回路ＩＢＦＴ，ＩＢＦＢを構成する素子が形成される領域１１７とからなる。更に、パッドＰＡＤ１，ＰＡＤ２の外側に出力バッファ用安定化容量Ｃ２１，Ｃ２２が形成される領域１１０がある。本実施例においては電源を安定化するのに十分な値として例えば出力バッファ用安定化容量は１００ｐＦ程度を想定している。
【００７１】
なお、図１７において、各領域１１２〜１１７がそれぞれ対をなす素子領域で構成されているのは、差動信号を入出力できるようにするためであり、一方はトゥルー側の信号用、他方はバー側の信号用である。片側の領域のみ使用して回路を構成することでシングルの信号に対応する回路を構成することも可能である。
【００７２】
図１７に示す入出力バッファセルＩ／Ｏを用いて図１のような差動入力回路を形成する場合、出力バッファを構成するためのＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２や静電保護用ダイオードＤ１１，Ｄ１２、ＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２が形成される領域１１３，１１４，１１５は不要である。そこで、これらの領域を利用して終端抵抗Ｒｅ１，Ｒｅ２と電源電圧ＶTTに接続されＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス点を与える抵抗Ｒ１，Ｒ２を形成することができる。具体的には、出力バッファ用のＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２もしくはＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のゲート電極となるポリシリコン層を用いて終端抵抗Ｒｅ１，Ｒｅ２と分割抵抗Ｒ１，Ｒ２を構成することができる。
【００７３】
また、電源電圧ＶTTに接続されＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス点を与える抵抗Ｒ１，Ｒ２の代わりに、図２に示されているゲート・バイアス点を与えるＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４とＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７を用いる場合にも、領域１１３の出力バッファ用のＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２と領域１１５のＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２を利用して形成することができる。
【００７４】
この実施例では、出力バッファ用のＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２のゲート電極となるポリシリコン層を利用して終端抵抗Ｒｅ１，Ｒｅ２を形成するとともに、出力バッファ用のＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２を利用して差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート・バイアス点を与えるＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４を、また出力バッファ用のＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２を利用して接地電位に接続され差動入力ＭＯＳＦＥＴＭＮ４，ＭＮ５のゲート・バイアス点を与えるＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７を形成するようにしている。
【００７５】
さらに、この実施例では、静電保護用ダイオードＤ１１，Ｄ１２が形成される領域１１４と出力バッファ回路を構成するＮチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２が形成される領域１１５を利用して、入力信号の高周波成分を通過させる容量Ｃ１，Ｃ２としてのカップリング容量を構成する図１４に示すような同軸ケーブル状の配線Ｌ０，Ｌ１１〜Ｌ３１が形成される。
【００７６】
なお、領域１１４と１１５に形成されるのは、同軸ケーブル状をなす部分のみであり、チューブ状の配線Ｌ１１〜Ｌ３１はパッドＰＡＤ１，ＰＡＤ２の近傍まで形成される。ただし、領域１１２と１１３に形成される入力信号伝達用の配線は、チューブ状でなくてもよく、３層のメタル層のいずれか１つまたは２つのメタル層からなる配線としたり、中間層のメタル層からなる配線Ｌ２１，Ｌ２２をＬ１１やＬ３１と同様に横方向に連続したパターンとしてもよい。領域１１２と１１３においてもチューブ状を成すように形成しておくことにより、芯側の配線Ｌ０の長さを調整することで、カップリング容量の値を変更可能にすることができ、製品に応じて時定数を任意かつ容易に設定することが可能となる。
【００７７】
特に制限されるものでないが、この実施例では、電源安定化容量Ｃ１１，Ｃ１２はいわゆるＭＯＳ容量により構成される。ＭＯＳ容量は、図１８に示すように、ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層ＰＳＧを一方の電極とし、半導体基板ＳＵＢを他方の電極とし、ＭＯＳＦＥＴのゲート絶縁膜となる酸化膜ＳＩＯを誘電体とする容量である。かかる構成の容量を電源安定化容量Ｃ１１，Ｃ１２として用いることにより、比較的厚みの薄いゲート絶縁膜を誘電体とするため小さな面積で大きな容量値が得られるとともに、何ら新たな工程を追加することなく電源安定化容量Ｃ１１，Ｃ１２を半導体基板上に形成することができる。本実施例では、電源安定化容量の容量値として２０ｐＦ〜３０ｐＦを想定している。
【００７８】
この電源安定化容量Ｃ１１，Ｃ１２は、図１９に示すように、出力バッファ回路ＯＢＦの近傍に配設される電源ライン（ＶDDライン）とグランドライン（ＶSSライン）との間に接続され、出力バッファ回路ＯＢＦに大きな電流が流されても電源電圧ＶDDが変動しないように作用する。
【００７９】
図２０〜図２２には、領域１１５に形成される同軸ケーブル状のカップリング容量を構成する配線Ｌ０，Ｌ１１〜Ｌ３１の具体的なパターンの例が示されている。このうち図２０は１層目のメタル層からなる配線Ｌ１１を、図２１は２層目のメタル層からなる配線Ｌ０，Ｌ２１，Ｌ２２を、図２２は３層目のメタル層からなる配線Ｌ３１を示す。また、図２３は、図２０の一点鎖線Ａ−Ａ’に沿った断面を示す。
【００８０】
図２１に示されているように、各パッドＰＡＤ１，ＰＡＤ２に対応して配線Ｌ０がそれぞれ２本ずつ平行に設けられているのは、短い距離で大きな容量値を得るためである。各配線Ｌ０，Ｌ１１〜Ｌ３１の下端において図の左右両側に広がりさらに上方へ延出する部位が設けられているのは、この部位に前述の差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲートバイアス点を与えるＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７が形成されており、このＭＯＳＦＥＴ ＭＮ６，ＭＮ７に配線Ｌ０を接続させるためである。
【００８１】
図２０において、符号１２１〜１２４で示されているのはＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７のソースもしくはドレイン領域となる拡散層である。また、図２０および図２３において、符号１３１で示されているのはＮチャネルＭＯＳＦＥＴ ＭＮ６（ＭＮ７）のポリシリコンゲート電極であり、このゲート電極には４層目のメタル層Ｍ４からなる電源配線（ＶDDライン）が、３層目のメタル層Ｍ３、２層目のメタル層Ｍ２、１層目のメタル層Ｍ１を経由して接続されている。また、拡散層１２４ａには、４層目のメタル層Ｍ４からなる電源配線（ＶSSライン）が、３層目のメタル層Ｍ３、２層目のメタル層Ｍ２、１層目のメタル層Ｍ１を経由して接続され、拡散層１２４ａには、２層目のメタル層Ｍ２と１層目のメタル層Ｍ１を経由して配線Ｌ０に接続されている。
【００８２】
拡散層１２１〜１２４とゲート電極１３１等は、出力バッファ回路を構成する場合には出力用のＮチャネルＭＯＳＦＥＴとして使用される素子であり、符号１１５で示される領域には、複数のＮチャネルＭＯＳＦＥＴ用の拡散層とゲート電極が形成されており、出力バッファ回路を構成する場合にはこれら複数のＭＯＳＦＥＴが並列に接続されて１つの大きなＭＯＳＦＥＴとして動作するようにされる。また、本実施例のように、入力回路を構成する場合には、複数のＭＯＳＦＥＴのうち一つまたは数個を利用して前記抵抗分割用のＮチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７が構成される。
【００８３】
図示しないが、出力バッファ回路を構成するためのＰチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２の領域１１３にも、予め複数のＰチャネルＭＯＳＦＥＴが形成されており、出力バッファ回路を構成する場合にはこれらのＭＯＳＦＥＴが並列に接続されて１つの大きなＭＯＳＦＥＴとして動作するようにされる。従って、入力回路を構成する場合には、そのうち一部のＰチャネルＭＯＳＦＥＴのゲート電極としてのポリシリコン層を利用して終端抵抗Ｒｅ１，Ｒｅ２を形成するとともに、残りの一部の出力バッファ用のＰチャネルＭＯＳＦＥＴを利用して差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲートにバイアスを与えるＰチャネルＭＯＳＦＥＴ ＭＰ３，ＭＰ４とすることができる。
【００８４】
また、図２０において、Ｌ１０で示されている配線は上記配線Ｌ０に接続されて入力信号の高周波成分を差動入力ＭＯＳＦＥＴ ＭＮ４，ＭＮ５のゲート端子に伝達するための配線、Ｌ１２で示されている配線は上記配線Ｌ１１に接続されて入力信号の低周波成分を差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２のゲート端子に伝達するための配線である。配線Ｌ０と配線Ｌ１０はビアVIA0にて接続されている。
【００８５】
また、図１〜図１１には示されていないが、静電保護のため、配線Ｌ１０は基板表面に形成された拡散層（抵抗）１２５を介して配線Ｌ１１に接続されている（図２３参照）。この拡散層１２５と基板１００との間のＰＮ接合は、図１に示されている静電保護用のダイオードＤ１またはＤ２とみなすことができる。さらに、この実施例では、３層目のメタル層からなる配線Ｌ３１（Ｌ３１ａ〜Ｌ３１ｃ）は１層目のメタル層からなる配線Ｌ１１よりも広い幅を有するように構成されている。これにより、配線Ｌ３１よりも基板１００に近い配線Ｌ１１の幅を広くする場合に比べて、寄生容量を増加させることなく、配線Ｌ０と配線Ｌ１１〜Ｌ３１間の容量を大きくすることができる。
【００８６】
なお、図２３に示されているように、３層目のメタル層からなる配線Ｌ３１が３本の平行配線Ｌ３１ａ，Ｌ３１ｂ，Ｌ３１ｃで構成されているのは、配線Ｌ３１の幅が設計ルールで決まる最大配線幅よりも広くなったためである。ここで、配線Ｌ１１〜Ｌ３１は終端抵抗を介して流したい電流量にあわせて配線幅を決定するのであるが、電流密度を小さくしてエレクトロマイグレーションの影響を小さくするためにも、ある程度の配線幅が必要となってくる。配線Ｌ３１は一つの配線によって構成することも可能であるが、本実施例では配線Ｌ３１の幅が設計ルールで決定される最大配線幅よりも大きくなったために分割することとした。
【００８７】
図２０〜図２２において、VIA11〜VIA18，VIA21〜VIA28，VIA31〜VIA38は、基板に電源電圧ＶDDを印加して基板とウェル領域との間や基板と拡散層との間に逆バイアスを与えるための給電用のビアである。
【００８８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、入力信号の低周波成分を増幅する差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２と、入力信号の高周波成分を増幅する差動入力ＭＯＳＦＥＴ ＭＮ３，ＭＮ４を、エミッタ共通結合した構成としたが、入力信号の周波数が高い場合には、入力信号の低周波成分を増幅する差動入力ＭＯＳＦＥＴ ＭＮ１，ＭＮ２を省略した差動入力回路であっても、波形の歪みが小さくジッタの少ない信号を内部回路に供給することができる。
【００８９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるゲートアレイの入出力バッファに適用した場合を説明したが、この発明はそれに限定されるものでなく、伝送速度の高いディジタル信号を受ける半導体集積回路一般に利用することができる。
【００９０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００９１】
すなわち、本発明に従うと、差動入力回路において、入力信号の低周波成分のみならず高周波成分をも増幅することができるため、入力データ信号の伝送速度が速くなっても伝送されるデータの配列に依存して入力データ信号の振幅が変動したりジッタが増加したりするのを抑えて、データを内部回路へ正確に伝達することができるようになる。また、半導体集積回路においては、容量はインダクタに比べて小さな面積で形成することができるため、チップサイズをそれほど増大させることなく高速のデータ信号を取り込んで波形を歪ませずに内部回路へ伝達することができる。
【００９２】
さらに、入力信号の低周波成分を差動入力ＭＯＳトランジスタに伝える容量素子として、第１配線と該第１の配線の周囲を囲むように形成されたチューブ状の第２配線との間のカップリング容量を使用するようにしたもので、専用の占有領域を設けることなく高周波成分を伝達する容量素子を形成することができる。
【図面の簡単な説明】
【図１】本発明を適用した差動型入力回路の第１の実施例を示す回路図である。
【図２】第１実施例の入力回路の第１変形例を示す回路図である。
【図３】第１実施例の入力回路の第２変形例を示す回路図である。
【図４】第１実施例の入力回路の第３変形例を示す回路図である。
【図５】第１実施例の入力回路の第４変形例を示す回路図である。
【図６】第１実施例の入力回路の第５変形例を示す回路図である。
【図７】本発明を適用した差動型入力回路の第２の実施例を示す回路図である。
【図８】第２実施例の入力回路の第１変形例を示す回路図である。
【図９】第２実施例の入力回路の第２変形例を示す回路図である。
【図１０】本発明を適用した差動型入力回路の第３の実施例を示す回路図である。
【図１１】本発明を適用した差動型入力回路の第４の実施例を示す回路図である。
【図１２】本実施例の入力回路と従来型の差動入力回路について、ゲイン特性とディレイ特性をシミュレーションによって求めた結果を示す特性図である。
【図１３】本実施例の入力回路に対して、伝送線を介して１Ｇｂｐｓのデータ信号を伝送したときの入出力信号の波形を示す波形図である。
【図１４】差動入力ＭＯＳＦＥＴに入力信号の高周波成分を伝える容量の具体的な構成例を示す一部断面斜視図である。
【図１５】図１４の容量を構成する配線を切断した断面の構造を示す断面説明図である。
【図１６】実施例の差動入力回路をゲートアレイに適用した場合のレイアウト構成例を示す平面図である。
【図１７】図１６のゲートアレイにおける入出力バッファ部のレイアウト構成例を示す平面図である。
【図１８】実施例のゲートアレイの入出力バッファ部における電源安定化容量の構造の一例を示す断面図である。
【図１９】実施例のゲートアレイにおける出力バッファと電源安定化容量の接続例を示す回路図である。
【図２０】実施例のゲートアレイにおける入力信号の高周波成分を伝える容量を構成する第３メタル層からなる配線のパターン例を示す平面図である。
【図２１】実施例のゲートアレイにおける入力信号の高周波成分を伝える容量を構成する第２メタル層からなる配線のパターン例を示す平面図である。
【図２２】実施例のゲートアレイにおける入力信号の高周波成分を伝える容量を構成する第１メタル層からなる配線のパターン例を示す平面図である。
【図２３】図２２のＡ−Ａ’線に沿った断面構造を示す断面図である。
【図２４】半導体集積回路間の差動信号による信号伝送方式を示す回路図および伝送線の出力端と入力端での信号波形を示す波形図である。
【図２５】従来の差動入力回路の一例を示す回路図である。
【図２６】従来の差動入力回路の他の例を示す回路構成図である。
【符号の説明】
ＭＮ１，ＭＮ２ 低周波成分増幅用差動入力ＭＯＳＦＥＴ
ＭＮ４，ＭＮ５ 高周波成分増幅用差動入力ＭＯＳＦＥＴ
ＭＰ１，ＭＰ２ 負荷ＭＯＳＦＥＴ
ＭＮ３ 定電流用ＭＯＳＦＥＴ
Ｒ１，Ｒ２ バイアス用抵抗
Ｒｅ１，Ｒｅ２ 終端抵抗
Ｄ１，Ｄ２ 保護ダイオード
Ｉ／Ｏ 入出力バッファ部
ＢＣＬ 基本論理セル
Ｃ１１，Ｃ１２ 電源安定化容量
１００ 半導体チップ（半導体基板）
１１１ パッド形成領域
１１２ 入力回路用静電保護ダイオード形成領域
１１３ 出力Ｐ−ＭＯＳ形成領域
１１４ 出力バッファ用静電保護ダイオード形成領域
１１５ 出力Ｎ−ＭＯＳ形成領域
１１６ 電源安定化容量形成領域
１１７ 入力回路形成領域
１２１ ＭＯＳＦＥＴの拡散層
１３１ ポリシリコンゲート電極
Claims (21)
- 第１電源電位が供給される第１配線と、
第２電源電位が供給される第２配線と、
第１および第２配線との間に接続された入力回路とを有し、
上記入力回路は、
一対の入力端子と、
上記一対の入力端子に結合された一対の第１容量素子と、
上記一対の入力端子に上記一対の第１容量素子を介してそれぞれ接続された一対のゲート電極と、共通結合された一対のソース電極と、一対のドレイン電極とを有する一対の第１差動入力ＭＯＳトランジスタと、
上記第１差動入力ＭＯＳトランジスタの一対のドレイン電極と上記第１配線との間に接続された一対の負荷素子と、
上記共通結合された上記第１差動入力ＭＯＳトランジスタの一対のソース電極と上記第２配線との間に接続された電流源と、
上記一対の入力端子にそれぞれ接続された一対のゲート電極と、共通結合された一対のソース電極と、一対のドレイン電極とを有する一対の第２差動入力ＭＯＳトランジスタと、を含み、
上記一対の負荷素子は、上記第２差動入力ＭＯＳトランジスタの一対のドレイン電極のそれぞれと上記第１配線との間に接続され、
上記電流源は、上記第２差動入力ＭＯＳトランジスタの共通結合されたソース電極と上記第２配線との間に接続されている半導体集積回路装置。 - 第３電源電位が供給される第３配線と、
上記一対の第１差動入力ＭＯＳトランジスタのゲート電極と、それぞれを介して上記第３配線との間に接続された一対の第１抵抗素子をさらに有する請求項１に記載の半導体集積回路装置。 - 第４電源電位が供給される第４配線と、
上記一対の入力端子のそれぞれと上記第４配線との間に結合された一対の第２抵抗素子とをさらに有し、
上記一対の第１抵抗素子の抵抗値は、上記一対の第２抵抗素子のそれより大きくされる請求項２に記載の半導体集積回路装置。 - 上記第１配線と上記第２配線との間に結合された第２容量素子とさらに有し、
上記一対の第１容量素子のおのおのは、金属-絶縁膜-金属から構成され、
上記第２容量素子のそれぞれは、ＭＯＳ構造で構成される請求項１に記載の半導体集積回路装置。 - 上記一対の第１容量素子のそれぞれは、
半導体基板の主面上の絶縁膜上に形成された導電層からなる第５配線と、
上記第５配線上に形成された第１絶縁層と、
上記第１絶縁層上に設けられた第６配線とを有し、
上記第６配線は対応する差動入力ＭＯＳトランジスタのゲート電極に結合され、
上記第５配線は対応する上記一対の入力端子の一方に結合される請求項１に記載の半導体集積回路装置。 - 上記第５配線は、上記第６配線の周囲を囲むように形成され、上記第１絶縁層は、上記第５配線と上記第６配線の間に形成される請求項４に記載の半導体集積回路装置。
- 上記一対の第１容量素子のそれぞれは、上記第６配線上に形成された第２絶縁層と、該第２絶縁層上に形成された第７配線とをさらに含み、
上記第７配線は対応する上記一対の入力端子の一方に結合される請求項４に記載の半導体集積回路装置。 - 上記一対の第１容量素子のそれぞれは、
上記第１絶縁層上に形成された第８配線と、
上記第５配線と上記第８配線との間に接続された第１接続線と、
上記第７配線と上記第８配線との間に接続された第２接続線と、をさらに含む請求項６に記載の半導体集積回路装置。 - 上記一対の第１容量素子のそれぞれは、
上記第１絶縁層上に設けられた第９配線をさらに含み、
上記第８配線と上記第９配線とは、上記第６配線の両サイドに配置され、
上記第５配線と上記第９配線との間に接続された第３接続線と、
上記第７配線と上記第９配線との間に接続された第４接続線と、をさらに含む請求項７に記載の半導体集積回路装置。 - 上記第５配線は、上記第６配線よりも幅広である請求項４に記載の半導体集積回路装置。
- 上記第７配線は、上記第６配線よりも幅広である請求項６に記載の半導体集積回路装置。
- 上記一対の入力端子のおのおのには、差動信号が入力される請求項１に記載の半導体集積回路装置。
- 上記第１電源電位は、上記第２電源電位より大きい請求項１に記載の半導体集積回路装置。
- 第１，第２入力端子と、第１入力回路を有し、
上記第１入力回路は、
第１入力端子に第１容量素子を介してゲート端子が接続された第１ＭＯＳトランジスタと、
第２入力端子に第２容量素子を介してゲート端子が接続され上記第１ＭＯＳトランジスタとソース共通結合された第２ＭＯＳトランジスタと、
上記第１ＭＯＳトランジスタのドレイン端子と第１電源電圧端子との間に接続された第１負荷素子と、
上記第２ＭＯＳトランジスタのドレイン端子と第１電源電圧端子との間に接続された第２負荷素子と、
上記第１ＭＯＳトランジスタと上記第２ＭＯＳトランジスタの共通ソース端子と第２電源電圧端子との間に接続された第１電流源と、
第１入力端子にゲート端子が接続された第３ＭＯＳトランジスタと、
第２入力端子にゲート端子が接続され、上記第３ＭＯＳトランジスタとソース共通結合された第４ＭＯＳトランジスタと、を有し、
上記第１負荷素子は、第１電源電圧端子と上記第１ＭＯＳトランジスタ及び第３ＭＯＳトランジスタのそれぞれのドレイン端子との間に接続され、
上記第２負荷素子は、第１電源電圧端子と上記第２ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのそれぞれのドレイン端子との間に接続され、
上記第１電流源は、第２電源電圧端子と上記第１ＭＯＳトランジスタから上記第４ＭＯ Ｓトランジスタのそれぞれの共通ソース端子との間に接続された半導体集積回路装置。 - 上記入力回路は、第３電源電圧端子と上記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのそれぞれのゲート端子との間にそれぞれ接続された第１と第２抵抗素子を含む請求項１４に記載の半導体集積回路装置。
- 第３と第４抵抗素子が、第４電源電圧端子と上記一対の入力端子との間にそれぞれ接続され、
上記一対の第１抵抗素子の抵抗値は、上記一対の第２抵抗素子の抵抗値より大きく設定された請求項１５に記載の半導体集積回路装置。 - 上記入力回路は、
第１電源電圧端子と上記第１と第２ＭＯＳトランジスタのそれぞれのゲート端子との間にそれぞれ接続された第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタと、
第２電源電圧端子と上記第１と第２ＭＯＳトランジスタのゲート端子との間にそれぞれ接続された第７ＭＯＳトランジスタと第８ＭＯＳトランジスタと、
を含む請求項１４に記載の半導体集積回路装置。 - 上記第１負荷素子と上記第２負荷素子は、ＭＯＳトランジスタにより構成されている請求項１４に記載の半導体集積回路装置。
- 上記第１電源電位は、上記第２電源電位より大きく、
上記第３電源電位は、上記第２電源電位に上記第１または第２ＭＯＳトランジスタのしきい値電圧を加えた電位よりも大きく上記第１電源電位よりも小さい電位である請求項１５に記載の半導体集積回路装置。 - 上記入力回路は、
第１入力端子に第１容量素子を介してゲート端子が接続された第９ＭＯＳトランジスタと、
第２入力端子に第２容量素子を介してゲート端子が接続され上記第９ＭＯＳトランジスタとソース共通結合された第１０ＭＯＳトランジスタと、
上記第１入力端子にゲート端子が接続された第１１ＭＯＳトランジスタと、
上記第２入力端子にゲート端子が接続され上記第１１ＭＯＳトランジスタとソース共通結合された第１２ＭＯＳトランジスタと、
上記第９ＭＯＳトランジスタと上記第１１ＭＯＳトランジスタのそれぞれのドレイン端子と第１電源電圧端子との間に接続された第３負荷素子と、
上記第１０ＭＯＳトランジスタと上記第１２ＭＯＳトランジスタのそれぞれのドレイン端子と第１電源電圧端子との間に接続された第４負荷素子と、
第２電源電圧端子と上記第９から第１２ＭＯＳトランジスタの共通ソース端子との間に接続された第２電流源と、
をさらに含む請求項１４に記載の半導体集積回路装置。 - 上記入力回路は、
上記第１ＭＯＳトランジスタのドレイン端子にゲート端子が接続された第１３ＭＯＳトランジスタと、
上記第１０ＭＯＳトランジスタのドレイン端子にゲート端子が接続され、上記第１３ＭＯＳトランジスタとソース共通結合された第１４ＭＯＳトランジスタと、
上記第１３ＭＯＳトランジスタのドレイン端子と第１電源電圧端子との間に接続された第５負荷素子と、
上記第１４ＭＯＳトランジスタのドレイン端子と第１電源電圧端子との間に接続された 第６負荷素子と、
第２電源電圧端子と上記第１３ＭＯＳトランジスタ及び第１４ＭＯＳトランジスタの共通ソース端子との間に接続された第３電流源と、
をさらに含む請求項２０に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003001825A JP4076079B2 (ja) | 2003-01-08 | 2003-01-08 | 半導体集積回路装置および半導体集積回路 |
| US10/751,917 US7053670B2 (en) | 2003-01-08 | 2004-01-07 | Semiconductor integrated circuit device and semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003001825A JP4076079B2 (ja) | 2003-01-08 | 2003-01-08 | 半導体集積回路装置および半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004215137A JP2004215137A (ja) | 2004-07-29 |
| JP2004215137A5 JP2004215137A5 (ja) | 2006-02-23 |
| JP4076079B2 true JP4076079B2 (ja) | 2008-04-16 |
Family
ID=32767188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003001825A Expired - Fee Related JP4076079B2 (ja) | 2003-01-08 | 2003-01-08 | 半導体集積回路装置および半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7053670B2 (ja) |
| JP (1) | JP4076079B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2263061C (en) * | 1999-02-26 | 2011-01-25 | Ki-Jun Lee | Dual control analog delay element |
| US7692453B2 (en) * | 2004-08-11 | 2010-04-06 | Atmel Corporation | Detector of differential threshold voltage |
| JP2006211514A (ja) * | 2005-01-31 | 2006-08-10 | Kawasaki Microelectronics Kk | 出力回路を備えた半導体集積回路 |
| JP4546288B2 (ja) * | 2005-02-28 | 2010-09-15 | 株式会社リコー | 差動出力回路及びその差動出力回路を有する半導体装置 |
| US7190193B1 (en) * | 2005-04-21 | 2007-03-13 | Xilinx, Inc. | Method and apparatus for a differential driver with voltage translation |
| US20070159744A1 (en) * | 2006-01-06 | 2007-07-12 | Ramen Dutta | High voltage pin for low voltage process |
| US7525384B2 (en) * | 2006-10-17 | 2009-04-28 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Transmission line amplifier |
| US7701259B2 (en) * | 2006-12-06 | 2010-04-20 | Broadcom Corporation | Method and system for wide range amplitude detection |
| US7594198B2 (en) * | 2007-02-27 | 2009-09-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ultra fine pitch I/O design for microchips |
| US7609093B2 (en) * | 2007-08-03 | 2009-10-27 | Tower Semiconductor Ltd. | Comparator with low supply current spike and input offset cancellation |
| JP5407226B2 (ja) * | 2008-09-01 | 2014-02-05 | 富士通株式会社 | 信号伝送システム評価装置、信号伝送システム評価プログラム、信号伝送システム設計方法 |
| JP5421300B2 (ja) * | 2011-01-19 | 2014-02-19 | 日本電信電話株式会社 | クロック入力インターフェース回路 |
| CN103493375A (zh) | 2011-05-13 | 2014-01-01 | 松下电器产业株式会社 | 信号电位变换电路 |
| JP2014007458A (ja) * | 2012-06-21 | 2014-01-16 | Nec Engineering Ltd | 受信回路 |
| JP6106045B2 (ja) * | 2013-03-22 | 2017-03-29 | 株式会社東芝 | 受光回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577162A (en) * | 1985-04-29 | 1986-03-18 | Motorola, Inc. | Clocked gain stage having differential inputs and outputs |
| US5032744A (en) * | 1989-10-31 | 1991-07-16 | Vlsi Technology, Inc. | High speed comparator with offset cancellation |
| JPH10145348A (ja) * | 1996-09-13 | 1998-05-29 | Nec Corp | クロック抽出回路 |
| JP3697847B2 (ja) * | 1997-08-21 | 2005-09-21 | ソニー株式会社 | 電圧制御発振回路 |
| US5990707A (en) * | 1997-09-05 | 1999-11-23 | Cirrus Logic, Inc. | Method and system for sliced integration of flash analog to digital converters in read channel circuits |
| US6459306B1 (en) * | 1999-07-22 | 2002-10-01 | Lucent Technologies Inc. | Low power differential comparator with stable hysteresis |
| US6529070B1 (en) * | 1999-10-25 | 2003-03-04 | Texas Instruments Incorporated | Low-voltage, broadband operational amplifier |
| TW445714B (en) * | 2000-05-05 | 2001-07-11 | Ind Tech Res Inst | Capacitor-coupled differential logic circuit |
| US6617899B2 (en) * | 2001-05-25 | 2003-09-09 | Infineon Technologies Ag | Ultra high speed clocked analog latch |
| US6628224B1 (en) * | 2002-05-24 | 2003-09-30 | Broadcom Corporation | Distributed averaging analog to digital converter topology |
-
2003
- 2003-01-08 JP JP2003001825A patent/JP4076079B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-07 US US10/751,917 patent/US7053670B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004215137A (ja) | 2004-07-29 |
| US7053670B2 (en) | 2006-05-30 |
| US20040150459A1 (en) | 2004-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4076079B2 (ja) | 半導体集積回路装置および半導体集積回路 | |
| US11075671B2 (en) | Configurable, power supply voltage referenced single-ended signaling with ESD protection | |
| KR100304334B1 (ko) | 제어가능한 임피던스를 구비한 집적 회로 | |
| US6670830B2 (en) | Driver circuit, receiver circuit, and signal transmission bus system | |
| CN1671040B (zh) | 低噪声运算放大器 | |
| US7821297B2 (en) | Low power output driver | |
| US9379707B2 (en) | Decoupling circuit and semiconductor integrated circuit | |
| Maundy et al. | A new design topology for low-voltage CMOS current feedback amplifiers | |
| US9595498B2 (en) | Semiconductor memory device having pads | |
| US7304506B2 (en) | Differential output circuit and semiconductor device having the same | |
| US6628158B2 (en) | Integrated circuit and method for minimizing clock skews | |
| US6731164B2 (en) | Capacitor current multiplier capacitive feedback circuit | |
| US20040120087A1 (en) | Semiconductor device including a plurality of power domains | |
| JP3883114B2 (ja) | 半導体装置 | |
| Huang et al. | Differential bidirectional transceiver for on-chip long wires | |
| US7132727B2 (en) | Layout technique for C3MOS inductive broadbanding | |
| US20030034829A1 (en) | Apparatus for on-chip reference voltage generator for receivers in high speed single-ended data link | |
| Jackson et al. | A CMOS mixed signal simultaneous bidirectional signaling I/O | |
| JP2017098926A (ja) | 半導体装置 | |
| US20180342987A1 (en) | Integrated circuit device | |
| JP3455463B2 (ja) | 入力バッファ回路 | |
| KR940008713B1 (ko) | 출력잡음이 감소된 데이타출력버퍼 | |
| KR100567384B1 (ko) | 지터특성과 동작 주파수 대역폭을 개선하기 위한 드라이버및 상기 드라이버를 구비하는 집적회로 | |
| Sansen et al. | Coupling effects in Mixed analog-digital ICs | |
| JPH04157921A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060106 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060106 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080108 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080124 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4076079 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |