JPH04157921A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高駆動能力出力トランジスタの状態遷移時に
流れる電流によって起こる電源電位や接地電位および他
の静止出力端子電位の変動を低減することを目的とした
半導体集積回路に関するものである。

従来の技術 高駆動能力の出力トランジスタ部の従来例を第３図およ
び第４図に基づいて説明する。

第３図はＣＭＯＳインバータ回路図であり、１８．１９
．２０はＰチャネルトランジスタ、２１゜２２．２３は
Ｎチャネルトランジスタであり、そのおのおののゲート
部は、入力信号２４によって接続され、ドレイン部は出
力信号２５によって出力端子２６に接続される。Ｐチャ
ネルトランジスタおよびＮチャネルトランジスタは高駆
動能力を要求されるため、Ｐチャネルトランジスタ１８
．１９．２０のゲート長の和および、Ｎチャネルトラン
ジスタ２１，２２．２３のゲート長の和はそれぞれ数百
μｍとなる。そのため、マスクレイアウト上では、第４
図の様に出力トランジスタを分割し、レイアウト面積は
小さく高駆動能力を達成している。第４図は、片方のチ
ャネル側のみを例として示している。２７．２８．２９
はゲート電極、３０はドレイン領域、３１はソース領域
、３２は信号線とゲート、ドレイン、ソースをつなぐ接
触領域である。通常信号線はＡｅなどの低抵抗配線によ
って形成されるので、第３図の様に、信号線２４．２５
の抵抗は無視できる。

発明が解決しようとする課題 ところで、近年、半導体集積回路素子を使った機器の高
速化が進むにつれて、プリント基板上で素子と素子をつ
なぐ結線における遅延も無視できなくなった。外部容量
を駆動する上でも、より高駆動能力の出力トランジスタ
を使い、遅延時間を小さくしようとする傾向にあり、出
力トランジスタの高駆動能力化が進んできた。

しかしながら、高駆動能力化が進むにつれ、出力トラン
ジスタの状態遷移時に流れる電流も増え、近年瞬間最大
電流が１００ｍＡを越える出力トランジスタも設計され
る様に・なった。このため、出力トランジスタがハイレ
ベルからローレベル、又はローレベルからハイレベルへ
と状態が遷移する時に、大電流が流れ、それによって電
源電位や接地電位あるいは他の静止出力電位のレベルが
変動し、システム機器自身が誤動作を起こす場合も出て
きた。５Ｖ電源系で、１ｖ〜２ｖもの電圧レベル変動を
起こすこともある。システム機器が誤動作を起こさない
ためには、出力トランジスタ側での対策が必要となった
。

課題を解決するための手段 本発明は、高駆動能力を保持しつつ、他の端子で起こる
電圧レベルの変動をより小さ（する目的を達成するため
、分割した出力トランジスタのゲート電極間をつなぐ信
号線に直列抵抗を配置し、さらに容量を該信号線と半導
体基板もしくは逆導電型埋込層（ウェル）との間に配置
したことを特徴とするものである。

作用 上記構成によると、入力信号と分割した出力トランジス
タのゲート電極までの伝搬時間が、抵抗と容量成分によ
りずれが起こり、おのおののトランジスタは、伝搬時間
のずれ分だけ、遅れて動作しだす。このため、おのおの
のトランジスタに流れる電流の和で考えると、従来例に
比べて、最大電流値が小さくなり、かつ、電流の時間微
分値で表現でき、上式でのＲおよびＬは、電源もしくは
接地線における抵抗およびインダクタンスであくなるた
め、電圧変動も小さくなる。

実施例 以下、本発明に係る半導体集積回路の実施例を図面に基
づき詳細に説明する。第１図は本発明の実施例としてＣ
ＭＯＳインバータ回路を代表として示している。出力ト
ランジスタを３分割した例を示していて、１．２．３は
Ｐチャネルトランジスタ、４．５．６はＮチャネルトラ
ンジスタ、７．９は抵抗、８，１０は容量であり、入力
信号線１１とＰチャネルトランジスタ２および３のゲー
ト電極までに直列抵抗７を配置し、さらに容量８を配置
しである。Ｎチャネルトランジスタ５゜６には、上記と
同様に直列抵抗９と容量１０を配置しである。これら直
列抵抗と容量は、入力信号１１がトランジスタ１および
４のゲート電極へ達する時間と、２および５のゲート電
極さらに３および６のゲート電極に達する時間にそれぞ
れズレを生じさせるものである。

抵抗を１にΩ、容量を１ｐＦとして１ｎＳ程度のズレが
生じる。

マスクレイアウト上では、第２図の様に作成する。１４
はゲート電極、１５はドレイン領域、１６はソース領域
である。１７は信号線とゲート、ソース、ドレインとの
接触領域である。

通常ゲート電極にポリシリコンを使用しているが、分割
した３本のトランジスタのゲート長をおのおの１００μ
ｍとすると、１本当りの抵抗は１．５にΩ〜２．５にΩ
、容量は０．４ｐＦ〜０．６　ｐ　Ｆ程度である。この
ため、ゲート長１００μｍによるズレは、０．６ｎＳ　
〜１．５ｎＳ程度あり、第２図の様なマスクレイアウト
を実施すればあらたに抵抗や容量のレイアウトパターン
を入れる必要もなく、従来に比べてマスクレイアウト面
積も同等で達成できる。

第５図に基づき本発明の効果を従来例と比較して説明す
る。入力信号３３に対し、従来の出力信号波形を３４と
する。３６は従来の出力トランジスタに流れる電流の和
を時間軸を横軸として表現した。第５図では出力トラン
ジスタを３分割した例とし、３７，３８．３９は、各分
割した出力トランジスタおのおのの電流である。４０は
３７゜３８．３９の和であり、３６と比較した場合、最
Ｉ 大電流も小さく、又電流の時間微分「も小さくなる。

発明の詳細 な説明した様に、本発明の半導体集積回路によれば、出
力トランジスタの高駆動能力はそのままに、他端子に与
える電圧変動の影響をおさえ、システム機器の誤動作を
防ぐことができる。又、マスクレイアウト面積も従来と
同等であるため、簡単に使え、広く応用ができるなど、
実用上顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例としてのＣ
ＭＯＳインバータ回路を示す回路図、第２図は第１図の
実施例のマスクレイアウトパターパターンを示す図、第
５図は本発明の詳細な説明するための出力遷移時の電流
の時間分布図である。 １．２．３・・・・・・Ｐチャネルトランジスタ、４゜
５．６・・・・・・Ｎチャネルトランジスタ、７，９・
・・・・・抵抗、８，１０・・・・・・容量、１１・・
・・・・入力信号線、１２・・・・・・出力信号線、１
３・・・・・・出力端子。 代理人の氏名　弁理士小鍜治明　ほか２名誦輯 喫嘱訴６ ＋　町　ぐ　む、

Claims (1)

【特許請求の範囲】
1. 　出力端子につながる高駆動能力の出力トランジスタ部
   の出力トランジスタを複数に分割し、分割されたおのお
   のの出力トランジスタのドレイン部を出力端子に接続す
   るとともにゲート部を直列抵抗を介して分割されたゲー
   ト間に接続し、上記ゲート間を接続する信号線と半導体
   基板もしくは逆導電型埋込層との間に容量を接続したこ
   とを特徴とする半導体集積回路。