JPS61277225A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS61277225A JPS61277225A JP60118511A JP11851185A JPS61277225A JP S61277225 A JPS61277225 A JP S61277225A JP 60118511 A JP60118511 A JP 60118511A JP 11851185 A JP11851185 A JP 11851185A JP S61277225 A JPS61277225 A JP S61277225A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多結晶シリコンをゲート電極に用いたＭＯ８型
トランジスタの出力バッファ回路に関するＯ 〔発明の概要〕 本発明は出力バッファ回路において１．駆動能力の大き
な出力トランジスタを分割し、その分割されたトランジ
スタのゲート電極を配線として用い、かつ直列に接続す
ることにより、出力バッファ回路からデータが出力され
始める時に、−斉に駆動能力の大きなトランジスタがオ
ンすることが無く、すなわち一度に電源の配線に大電流
が流れることが無く、出力バフフッ回路から発生する電
源ノイズを低減し友ものである。
トランジスタの出力バッファ回路に関するＯ 〔発明の概要〕 本発明は出力バッファ回路において１．駆動能力の大き
な出力トランジスタを分割し、その分割されたトランジ
スタのゲート電極を配線として用い、かつ直列に接続す
ることにより、出力バッファ回路からデータが出力され
始める時に、−斉に駆動能力の大きなトランジスタがオ
ンすることが無く、すなわち一度に電源の配線に大電流
が流れることが無く、出力バフフッ回路から発生する電
源ノイズを低減し友ものである。
従来の出力バッファ回路は、第４図に示したようになっ
ており、電圧電源と接地電源の間に駆動能力の大きなＰ
チャネル型ＭＯ８トランジスタＱＰ０と、Ｎチャネル型
ＭＯ８トランジスタＱＭ０が直列に接続され、ＱＰｏと
ＱＭ、の共通接続点から出力端ＶＯｔｌＴ、が取り出さ
れ、負荷容ｔＣＴ−に接続されている。また、従来のＱ
ＭｏのＮチャネル型ＭＯＳトランジスタのレイアウトと
しては、第５図に示したようになっている。第６図は、
第４図の回路で第５図の様なトランジスタのレイアウト
の場合において、出力端ｖＯσＴ０が”Ｈ”出力から”
Ｌ′比出力るときの動作波形と、そのときＶｏσ丁。か
らＶｓｓに流れ込む電流ｌ０１−を示している。
ており、電圧電源と接地電源の間に駆動能力の大きなＰ
チャネル型ＭＯ８トランジスタＱＰ０と、Ｎチャネル型
ＭＯ８トランジスタＱＭ０が直列に接続され、ＱＰｏと
ＱＭ、の共通接続点から出力端ＶＯｔｌＴ、が取り出さ
れ、負荷容ｔＣＴ−に接続されている。また、従来のＱ
ＭｏのＮチャネル型ＭＯＳトランジスタのレイアウトと
しては、第５図に示したようになっている。第６図は、
第４図の回路で第５図の様なトランジスタのレイアウト
の場合において、出力端ｖＯσＴ０が”Ｈ”出力から”
Ｌ′比出力るときの動作波形と、そのときＶｏσ丁。か
らＶｓｓに流れ込む電流ｌ０１−を示している。
第５図において、１０１は接地電源Ｖｓｓを供給するた
めの配線、１０２は電圧電源ＶＤＤを供給するための配
線、１０５は出力ＶＯσＴ０のための配線であり、φＮ
は出力バッファ回路のＮチャネル型ＭＯＳ トランジス
タＱＮｏを導通制御するための信号線、φＰはＰチャネ
ル型ＭＯ日トランジスタＱＰ。
めの配線、１０２は電圧電源ＶＤＤを供給するための配
線、１０５は出力ＶＯσＴ０のための配線であり、φＮ
は出力バッファ回路のＮチャネル型ＭＯＳ トランジス
タＱＮｏを導通制御するための信号線、φＰはＰチャネ
ル型ＭＯ日トランジスタＱＰ。
を制御するための信号線で、多結晶シリコン材料で形成
されている。１０４はＱａＭｏのドレイン及びソースを
形成するためのＮ型不純物領域、１０５は“ＱＰｏのド
レイン及びソースを形成するためのＰ型不純物領域、１
０６は１０５よりも不純物濃度が薄いＰ型不純物領域（
Ｐウェルと称す）、１０７は１０４よりも不純物濃度が
薄いＮＷ不純物領域（Ｎウェルと称す〕であシ、１０８
は配線と不純物領域との導通をとるためのコンタクトで
ある。
されている。１０４はＱａＭｏのドレイン及びソースを
形成するためのＮ型不純物領域、１０５は“ＱＰｏのド
レイン及びソースを形成するためのＰ型不純物領域、１
０６は１０５よりも不純物濃度が薄いＰ型不純物領域（
Ｐウェルと称す）、１０７は１０４よりも不純物濃度が
薄いＮＷ不純物領域（Ｎウェルと称す〕であシ、１０８
は配線と不純物領域との導通をとるためのコンタクトで
ある。
〔発明が解決しようとする問題点及び目的〕前述の従来
技術では、半導体装置が“Ｌ”出力する場合、Ｐチャネ
ル型ＭＯ８トランジスタＱ’。
技術では、半導体装置が“Ｌ”出力する場合、Ｐチャネ
ル型ＭＯ８トランジスタＱ’。
をオフ状態にさせ、Ｎチャネル型ＭＯＳトランジスタＱ
Ｍ０をオン状態にすることにより、出力端ＶＯ１７Ｔに
接続された負荷容、１ｉ１ｃｂを、ＱＭｏによシ放電す
る。
Ｍ０をオン状態にすることにより、出力端ＶＯ１７Ｔに
接続された負荷容、１ｉ１ｃｂを、ＱＭｏによシ放電す
る。
ここで、出力電流を大きく取り出すためには、また高速
にＬ”出力をするためには、い◎の駆動能力を大きくし
なければならない。このことによプ負荷容量ＣＴ−を急
激に放電することとなシ、ＱＭｏに供給されている接地
電源の半導体装置内の配線には、Ｑ、Ｍｏがオン状態と
なったと同時に出力電流が電源に流れ込む。急激に大電
流が流れ込むことにより、半導体装置内の接地電源の配
線は、半導体装置が実装されている電源線よりも抵抗値
亦高く、また実装されている電源線には配線浮遊容量が
存在しているため、負荷容量ＣＴ−の放電開始時に、半
導体装置内の接地電源の電位が本来の接地電源の電位よ
シ高くなるという現象が生じる。
にＬ”出力をするためには、い◎の駆動能力を大きくし
なければならない。このことによプ負荷容量ＣＴ−を急
激に放電することとなシ、ＱＭｏに供給されている接地
電源の半導体装置内の配線には、Ｑ、Ｍｏがオン状態と
なったと同時に出力電流が電源に流れ込む。急激に大電
流が流れ込むことにより、半導体装置内の接地電源の配
線は、半導体装置が実装されている電源線よりも抵抗値
亦高く、また実装されている電源線には配線浮遊容量が
存在しているため、負荷容量ＣＴ−の放電開始時に、半
導体装置内の接地電源の電位が本来の接地電源の電位よ
シ高くなるという現象が生じる。
急激に電流か半導体装置内の接地電源に流れ込むのは一
瞬でありその後流れ込む電流は減少し、再び接地電源の
電位は本来の接地電源の電位に復帰する。このことは、
外部から給されている接地電源の電位にノイズが乗った
こととなる。
瞬でありその後流れ込む電流は減少し、再び接地電源の
電位は本来の接地電源の電位に復帰する。このことは、
外部から給されている接地電源の電位にノイズが乗った
こととなる。
この半導体装置がプルアンプ抵抗を挿入せずにＴ Ｔ
Ｌ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉ、ｃ）で駆動されている場合、すなわち”Ｌ”
レベルを（Ｌ８Ｖ“Ｂ”レベルを２．２ｖ程度で出力さ
れている場合、上記に述べたように半導体装置が”Ｌ″
出力するとき、接地電源にノイズが乗り、外部の接地電
源より電位が高くなると、ＴＴＬ側では■”出力をして
いるはずが、接地電源にノイズが乗った一瞬の間半導体
装置の入力回路の″Ｌ″入力を認識するレベルが上がる
ために、ＴＴＬの出力を”Ｌ”と認識する。その後、接
地電源の電位が本来の電位にもどると、再び”Ｈ″入力
認識することとなる。すなわち出力バッファ回路から”
Ｂ″から”Ｌ″レベル出力される念びに、見かけ上入力
にスキューが入ったと同じ現象が生じ、誤動作の原因と
なる。
Ｌ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉ、ｃ）で駆動されている場合、すなわち”Ｌ”
レベルを（Ｌ８Ｖ“Ｂ”レベルを２．２ｖ程度で出力さ
れている場合、上記に述べたように半導体装置が”Ｌ″
出力するとき、接地電源にノイズが乗り、外部の接地電
源より電位が高くなると、ＴＴＬ側では■”出力をして
いるはずが、接地電源にノイズが乗った一瞬の間半導体
装置の入力回路の″Ｌ″入力を認識するレベルが上がる
ために、ＴＴＬの出力を”Ｌ”と認識する。その後、接
地電源の電位が本来の電位にもどると、再び”Ｈ″入力
認識することとなる。すなわち出力バッファ回路から”
Ｂ″から”Ｌ″レベル出力される念びに、見かけ上入力
にスキューが入ったと同じ現象が生じ、誤動作の原因と
なる。
例えば半導体装置を待機状態と動作状態とに制御する端
子を備えたものは、この制御端子に”■”入力されてい
ると動作状態となり、゛Ｌ′入力のときに待機状態とな
る装置において、°Ｈ”出力から”Ｌ”出力となるたび
に半導体装Ｉｔが動作状態から一旦待機状態となって、
再び動作状態になってしまうという問題が生じる。
子を備えたものは、この制御端子に”■”入力されてい
ると動作状態となり、゛Ｌ′入力のときに待機状態とな
る装置において、°Ｈ”出力から”Ｌ”出力となるたび
に半導体装Ｉｔが動作状態から一旦待機状態となって、
再び動作状態になってしまうという問題が生じる。
本発明はこのような問題点を解決するもので、その目的
とするところは、半導体装置からデータが出力される際
に、出力バッファ回路から発生する電源ノイズを低減し
た出力バッファ回路を提供することである。
とするところは、半導体装置からデータが出力される際
に、出力バッファ回路から発生する電源ノイズを低減し
た出力バッファ回路を提供することである。
本発明の半導体装置は、第１の電源端子と共通出力ノー
ド間に並列接続された複数のＭＯＳトランジスタ、前記
複数のＭＯＳトランジスタのそれぞれのゲート電極を配
線として直列に接続し一前記共通出力ノードと第２の電
源熾子間に、負荷トランジスタを接続したことを特徴と
する特〔作用〕 本発明の上記の構成によれば、分割された出力バッファ
回路のＭＯＳトランジスタのゲート電極を配線として用
い、かつ直列接続しているため、前記ＭＯ８トランジス
タを導通状態とする制御信号線に電気抵抗が付い九こと
となり、制御信号の電圧波形を鈍らせることができ、即
ち鈍らせ比信号によシ分割されたそれぞれのＭＯＳ ト
ランジスタを頭次オン状態とさせることができ、電源配
線に′急激に大電流が流れることかない九めに、電源ノ
イズの発生を防ぐこと力１できる。
ド間に並列接続された複数のＭＯＳトランジスタ、前記
複数のＭＯＳトランジスタのそれぞれのゲート電極を配
線として直列に接続し一前記共通出力ノードと第２の電
源熾子間に、負荷トランジスタを接続したことを特徴と
する特〔作用〕 本発明の上記の構成によれば、分割された出力バッファ
回路のＭＯＳトランジスタのゲート電極を配線として用
い、かつ直列接続しているため、前記ＭＯ８トランジス
タを導通状態とする制御信号線に電気抵抗が付い九こと
となり、制御信号の電圧波形を鈍らせることができ、即
ち鈍らせ比信号によシ分割されたそれぞれのＭＯＳ ト
ランジスタを頭次オン状態とさせることができ、電源配
線に′急激に大電流が流れることかない九めに、電源ノ
イズの発生を防ぐこと力１できる。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の実施例における出力バッファ回路のレ
イアウトであ夛、第２図はそのときの等価回路である。
イアウトであ夛、第２図はそのときの等価回路である。
第１図において、１０１は接地電源７８ｇを供給するた
めの配線、１０２は電圧電源ＶＤＤを供給するための配
線、１０５′は出力ＶＯｕｔ、のための配線であ〕、φ
菖は出力バッファ回路のＮチャネル型ＭＯ８トランジス
タＱ’ｔ ｅ Ｑ’ｔ ｔ・・・・・・、ＱＮｌを導通
制御するための信号線、φＰはＰチャネル型ＭＯ８トラ
ンジスタＱＰを導通制御するための信号線で、多結晶シ
リコン材料で形成されている。１０４はＮチャネル型Ｍ
Ｏ８トランジスタＱ、ａ、 、 Ｑ、Ｍ！、 ・−、Ｑ
、ａｉのドレイン及びソースを形成するためのＮ型不純
物領域、１０５はＰチャネル型ＭＯ８トランジスタＱ、
Ｆのドレイン及びソースを形成するためのＰ型不純物領
域、１０６は１０５よりも不純’＄ｌＪａ［が薄いＰ型
不純物領域（Ｐウェル領域）、１０７は１０４よルも不
純物濃度が薄いＮ型不純物領域（Ｎウェル領域）であり
、１０８は配線と不純物領域との導通をとるためのコン
タクトである。
めの配線、１０２は電圧電源ＶＤＤを供給するための配
線、１０５′は出力ＶＯｕｔ、のための配線であ〕、φ
菖は出力バッファ回路のＮチャネル型ＭＯ８トランジス
タＱ’ｔ ｅ Ｑ’ｔ ｔ・・・・・・、ＱＮｌを導通
制御するための信号線、φＰはＰチャネル型ＭＯ８トラ
ンジスタＱＰを導通制御するための信号線で、多結晶シ
リコン材料で形成されている。１０４はＮチャネル型Ｍ
Ｏ８トランジスタＱ、ａ、 、 Ｑ、Ｍ！、 ・−、Ｑ
、ａｉのドレイン及びソースを形成するためのＮ型不純
物領域、１０５はＰチャネル型ＭＯ８トランジスタＱ、
Ｆのドレイン及びソースを形成するためのＰ型不純物領
域、１０６は１０５よりも不純’＄ｌＪａ［が薄いＰ型
不純物領域（Ｐウェル領域）、１０７は１０４よルも不
純物濃度が薄いＮ型不純物領域（Ｎウェル領域）であり
、１０８は配線と不純物領域との導通をとるためのコン
タクトである。
多結晶シリコン材料の（単位面積当たシの抵抗率）ρＢ
は、数十〇有プ、よって多結晶シリコンを配線として使
用するとき、それの幅に対して長さを１００倍程度にす
ると、数にΩの抵抗が配線に寄生抵抗として付くことに
なる。そのため第１図の様なレイアウトにすることによ
り、Ｑ、ｙ、 ｔ Ｑ”ｔ ｓ・・・・・・、Ｑ、ｗｉ
のＮチャネル型ＭＯ８トランジスタを導通制御する
九めの信号線φには、第２図の様な等価回路となる。
は、数十〇有プ、よって多結晶シリコンを配線として使
用するとき、それの幅に対して長さを１００倍程度にす
ると、数にΩの抵抗が配線に寄生抵抗として付くことに
なる。そのため第１図の様なレイアウトにすることによ
り、Ｑ、ｙ、 ｔ Ｑ”ｔ ｓ・・・・・・、Ｑ、ｗｉ
のＮチャネル型ＭＯ８トランジスタを導通制御する
九めの信号線φには、第２図の様な等価回路となる。
第３図は、本実施例のレイアウトの場合におけル出力Ｖ
ＯｕＴ１カ” Ｂ″レベルら−ＩＪ″レベル出力すると
きの動作波形と、そのときｖ０１１？、からＶＳＳに流
れ出す電流工ＯＴ−の波形を示している。
ＯｕＴ１カ” Ｂ″レベルら−ＩＪ″レベル出力すると
きの動作波形と、そのときｖ０１１？、からＶＳＳに流
れ出す電流工ＯＴ−の波形を示している。
まずφＦが”Ｌ”から゛Ｈ′ａレベルとなシ、Ｑ、Ｐが
オフ状態となる。その後φＭが”Ｌｍから”Ｂ”レベル
となるようにすると、まず最初にＱＭｌがオン状態とな
り、ＶＯｔｌＴｌとＶＯ８とが導通状態となりｖｏｔｒ
τ１の−Ｈ″レベルを”Ｌ”レベルにするための放電が
開始される。ＱＮｌの多結晶シリコンのゲート電極をＱ
ｌｉｌの導通制御するための信号線の配線に用いておシ
、配線には寄生抵抗が存在するために、φＮはＱＭ、を
オン状態とさせたタイミングよ〕（僅か遅れてＱＭ、が
オン状態となり、ＱＭｌとＱｌｉｌによりＶＯｔ７？、
は′Ｌルベルとするために電荷が放電される。同様にし
て、僅かずつ遅れながら、Ｎチャネル型ＭＯ８トランジ
スタが順次オン状態となる。このとき出力電流工ＯＬは
、Ｑ、ｍ□のみだけを通して流れ出す電流、次にＱｌｉ
ｌとＱＭｌ とにより流れ出す電流といったようになる
。このことは、−斉に大きなトランジスタがオン状態と
なって一度に大電流が流れることが無く、徐々に流れ出
すことになる。上記のような動作により、データが出力
さ′れる際に接地電源の配線に電流が急激に流れること
が無く接地電源のノイズを低減することができる。
オフ状態となる。その後φＭが”Ｌｍから”Ｂ”レベル
となるようにすると、まず最初にＱＭｌがオン状態とな
り、ＶＯｔｌＴｌとＶＯ８とが導通状態となりｖｏｔｒ
τ１の−Ｈ″レベルを”Ｌ”レベルにするための放電が
開始される。ＱＮｌの多結晶シリコンのゲート電極をＱ
ｌｉｌの導通制御するための信号線の配線に用いておシ
、配線には寄生抵抗が存在するために、φＮはＱＭ、を
オン状態とさせたタイミングよ〕（僅か遅れてＱＭ、が
オン状態となり、ＱＭｌとＱｌｉｌによりＶＯｔ７？、
は′Ｌルベルとするために電荷が放電される。同様にし
て、僅かずつ遅れながら、Ｎチャネル型ＭＯ８トランジ
スタが順次オン状態となる。このとき出力電流工ＯＬは
、Ｑ、ｍ□のみだけを通して流れ出す電流、次にＱｌｉ
ｌとＱＭｌ とにより流れ出す電流といったようになる
。このことは、−斉に大きなトランジスタがオン状態と
なって一度に大電流が流れることが無く、徐々に流れ出
すことになる。上記のような動作により、データが出力
さ′れる際に接地電源の配線に電流が急激に流れること
が無く接地電源のノイズを低減することができる。
以上述べたように本発明によれば、半導体装置のデータ
を外部へ高速に出力したい場合、また多くのファンアウ
トを駆動するために出力電流を大きく取り出したい場合
など、駆動能力の大きなトランジスタを出力バッファ回
路に用いたとき、駆動能力の大きな出力トランジスタを
分割し、その分割されたトランジスタのゲート電極を配
線として用いかつ直列に接続したことにより、出力バッ
ファ回路からデータが出力され始める時に、−斉に駆動
能力の大きなトランジスタがオン状態となることが無く
、即ち一度に電源の配線に大電流が流れることがなく、
出力バッファ回路から発生する電源ノイズを低減するこ
とができ、信頼性の高い半導体装置となるという効果を
有する。
を外部へ高速に出力したい場合、また多くのファンアウ
トを駆動するために出力電流を大きく取り出したい場合
など、駆動能力の大きなトランジスタを出力バッファ回
路に用いたとき、駆動能力の大きな出力トランジスタを
分割し、その分割されたトランジスタのゲート電極を配
線として用いかつ直列に接続したことにより、出力バッ
ファ回路からデータが出力され始める時に、−斉に駆動
能力の大きなトランジスタがオン状態となることが無く
、即ち一度に電源の配線に大電流が流れることがなく、
出力バッファ回路から発生する電源ノイズを低減するこ
とができ、信頼性の高い半導体装置となるという効果を
有する。
第１図は本発明の出力バッファ回路の一実施例を示すレ
イアウト図。 第２図はｖＸ１図の等価回路図。 第５図は第２図の回路の動作波形図。 第４図は従来の出力バッファ回路の回路図。 第５図は第４図のレイアウト図。。 第６図は第４図の回路の動作波形図。 １０１・・・接地電源Ｖｓｓを供給するための配線１０
２・・・電圧電源ＶＤＤを供給す為ための配線１０５・
・・出力ＶＯυＴのための配線１０４・・・Ｎチャネル
型ＭＯ８トランジスタのソース、ドレイン領域 １０５・・・Ｐチャネル型ＭＯ８トランジスタのソース
、ドレイン領域 １０６・・・Ｐウェル領域 １０７・・・Ｎウェル領域 １０８・・・配線、と不純物領域とのコンタクトＱＰｏ
＊ Ｑ’・・・Ｐチャネル型ＭＯ８トランジスタＱ’
ｏ ｅ Ｑｌ’ｌ ｅ Ｑ’ｔ ｔ Ｑｌ’ｉ・・・Ｎ
チャネル型ＭＯ８トランジスタ φＮ、φＰ・・・信号線 ＯＴ−・・・・・・・・・負荷容量 風 上
イアウト図。 第２図はｖＸ１図の等価回路図。 第５図は第２図の回路の動作波形図。 第４図は従来の出力バッファ回路の回路図。 第５図は第４図のレイアウト図。。 第６図は第４図の回路の動作波形図。 １０１・・・接地電源Ｖｓｓを供給するための配線１０
２・・・電圧電源ＶＤＤを供給す為ための配線１０５・
・・出力ＶＯυＴのための配線１０４・・・Ｎチャネル
型ＭＯ８トランジスタのソース、ドレイン領域 １０５・・・Ｐチャネル型ＭＯ８トランジスタのソース
、ドレイン領域 １０６・・・Ｐウェル領域 １０７・・・Ｎウェル領域 １０８・・・配線、と不純物領域とのコンタクトＱＰｏ
＊ Ｑ’・・・Ｐチャネル型ＭＯ８トランジスタＱ’
ｏ ｅ Ｑｌ’ｌ ｅ Ｑ’ｔ ｔ Ｑｌ’ｉ・・・Ｎ
チャネル型ＭＯ８トランジスタ φＮ、φＰ・・・信号線 ＯＴ−・・・・・・・・・負荷容量 風 上
Claims (1)
- 半導体装置内のデータを外部回路へ高速に出力する回路
において、第１の電源端子と共通出力ノード間に並列接
続された複数のＭＯＳトランジスタ、前記複数のＭＯＳ
トランジスタのそれぞれのゲート電極を配線として直列
に接続し、前記共通出力ノードと第２の電源端子間に、
負荷トランジスタを接続したことを特徴とする出力バッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118511A JPH0740664B2 (ja) | 1985-05-31 | 1985-05-31 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118511A JPH0740664B2 (ja) | 1985-05-31 | 1985-05-31 | 出力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61277225A true JPS61277225A (ja) | 1986-12-08 |
| JPH0740664B2 JPH0740664B2 (ja) | 1995-05-01 |
Family
ID=14738444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60118511A Expired - Lifetime JPH0740664B2 (ja) | 1985-05-31 | 1985-05-31 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740664B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239568A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | 半導体集積回路装置 |
| JPS63149913A (ja) * | 1986-12-12 | 1988-06-22 | Seiko Epson Corp | 出力回路 |
| EP0284356A2 (en) * | 1987-03-23 | 1988-09-28 | Kabushiki Kaisha Toshiba | A data output circuit |
| JPS63302550A (ja) * | 1987-02-24 | 1988-12-09 | テキサス インスツルメンツ インコーポレイテツド | スイッチング・ノイズを減少させる集積回路 |
| JPH01171320A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH01286614A (ja) * | 1988-05-13 | 1989-11-17 | Ricoh Co Ltd | 出力バッファ回路 |
| JPH02168715A (ja) * | 1988-09-24 | 1990-06-28 | Mitsubishi Electric Corp | ドライバ回路装置 |
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Citations (1)
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| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
-
1985
- 1985-05-31 JP JP60118511A patent/JPH0740664B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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| JPH0740664B2 (ja) | 1995-05-01 |
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