JPH02264518A - 半導体集積回路素子の出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路素子に関し、特に半導体集積回
路素子の出力回路に関する。

〔従来の技術〕

近年、半導体集積回路素子（以下、ＩＣと称す）におい
ては、微細加工技術の進展に伴なって、より多くの回路
を同一半導体基板上に集積することが可能となってきて
いる。また、それに伴ないＩＣの入出力端子であるピン
の数も増加する傾向にある。以下に、Ｉ、Ｃの出力端子
を駆動する出力回路について、具体例をあげて説明する
。

第４図はかかる従来の一例を示す半導体集積回路素子の
出力回路図である。

第４図に示すように、従来の出力回路は制御入力信号φ
ｌ、φ２を入力するインバータ回路１および７と、高電
位出力用駆動回路３と、低電位出力用駆動回＃ｒ４とを
有し、これら両駆動回路３゜４の接続点から出力信号φ
３を取り出すように構成される。この高電位出力用駆動
回路３を構成するトランジスタＱ３はドレインを電源電
位に且つソースを出力信号φ３を取り出す出力端子に接
続される高電位出力用駆動トランジスタであり、そのゲ
ートは信号φ１を入力としトランジスタＱ１．Ｑ２で構
成されるＣＭＯＳインバータ１の出力側に接続される。

同様に、低電位出力用駆動回路４を構成するトランジス
タＱ６はドレインを出力信号φ、を取り出す出力端子に
且つソースを接地電位に接続される低電位出力用駆動ト
ランジスタであり、そのゲートは信号φ２を入力としト
ランジスタＱ４．Ｑ５で構成されるＣＭＯＳインバータ
７の出力側に接続される。

次に、かかる出力回路の動作を説明するが、ここでは説
明の簡略化のために低電位を出力する場合について説明
する。尚、高電位を出力する場合も同様である。

まず、信号φ１．φ２が高電位にあると、信号φ１を入
力としトランジスタＱＩ及びＱ２で構成されるＣＭＯＳ
インバータ回路１の出力電位である■１は低電位であり
、同様に■２も低電位となっている。従って、トランジ
スタＱ３からなる高電位出力用駆動回路３およびトラン
ジスタＱ６からなる低電位出力用駆動回路４は共にゲー
トに供給される電位が低電位であるので、非導通状態で
あり、そのため出力信号φ、を出力する出力側はハイイ
ンピーダンス状態にある。

次に、信号φ２が高電位から低電位へ変化すると、トラ
ンジスタＱ４．Ｑ５で構成されるＣＭＯＳインバータ７
の出力電位であるＶ２は低電位から高電位へ変化し低電
位出力用駆動トランジスタＱ６がオン、すなわち低電位
出力用駆動回路４を導通させるので、出力信号φ３の電
位Ｖ３は接地電位に近づく。

第５図はかかる第４図に示す出力回路が低電位出力する
時の電流・電圧波形図である。

第５図に示すように、第４図の回路動作で説明したとお
り、信号φ２が高レベルから低レベルに変化すると、Ｃ
ＭＯＳインバー７の出力Ｖ２が低レベルから高レベルに
変化し、出力φ３の電位■３も接地電位に近づく。この
とき、出力信号φ３からＩＣの接地電位に向って流れる
電流Ｉ３は出力電位■３に依存して少なくなっている。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路素子の出力回路は、出力
側（出力信号φ３）が高い電位に充電された大きな容量
性の負荷に接続されていると、トランジスタＱ６からな
る低電位出力用駆動回路４の導通時に出力信号φ３から
接地電位に向かって流れる電流Ｉ３も大きな電流値とな
り、ＩＣ内の接地電位の変動を招くことになる。この接
地電位の変動はＩＣの誤動作をひき起こすため、従来回
路においては出力端子の増加もしくは出力の高速化に障
害が生じるという欠点がある。

本発明の目的は、かかるＩＣにおける接地電位の変動を
低減し、誤動作を起こすことなく高速動作をする複数の
出力端子を持ったＩＣを実現する半導体集積回路素子の
出力回路を提供することにある。

〔課題を解決するための手段〕

本発明による半導体集積回路素子の出力回路は、高電位
出力のための第一の制御入力に接続されたインバータ回
路と、前記インバータ回路の出力によって駆動される高
電位出力用駆動回路と、低電位出力のための第二の制御
入力に基づいて駆動される低電位出力用駆動回路とを備
え、前記高電位および低電位駆動回路の節点より出力信
号を取り出す半導体集積回路素子の出力回路において、
前記節点に接続されたスイッチ回路と、前記スイッチ回
路に接続され且つ低電位出力時に前記低電位出力用駆動
回路に流れる電流値を検出するための電流検出用抵抗回
路と、前記第二の制御信号と前記抵抗回路の出力電位と
を二入力とし且つその出力により前記スイッチ回路を駆
動するとともに前記低電位出力用駆動回路に負帰還をか
ける負帰還回路とを有して構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示す半導体集積回路素
子の出力回路図であり、また第２図は第１図に示す出力
回路が低電位出力する時の電流・電圧波形図である。

第１図に示すように、本実施例は入力信号φ１を入力す
るインバータ回路１と入力信号φ２を入力するＣＭＯＳ
２人力ＮＯＲ回路を含む負帰還回路２と、インバータ回
路１の出力を出力信号φ３に結合するための高電位出力
用駆動回路３と、負帰還回路２の前記ＮＯＲ回路出力を
出力信号φ３に結合するための低電位出力用駆動回路４
と、スイッチ回路５および電流検出用抵抗回路６とを有
している。なお、信号φ１．φ２及びφ３は第４図の従
来例と同様にそれぞれ高電位出力のための制御入力信号
、低電位出力のための制御入力信号及び出力信号である
。

インバータ回路１がＣＭＯＳトランジスタＱｌおよびＱ
２から構成され、また高電位出力用駆動回路３および低
電位出力用駆動回路４がそれぞれ高電位出力駆動トラン
ジスタＱ、及び低電位出力駆動トランジスタＱ６で構成
される点は、第４図の従来例と同様である。本実施例で
は低電位出力時に低電位出力駆動トランジスタＱ６に流
れる電流値を検出するための電流検出用抵抗回路６を構
成するトランジスタＱｌｏと、抵抗回路６による電流値
検出が低電位出力時のみ動作するよう設けられたスイッ
チ回路５を構成するトランジスタＱ９とを設け、更に低
電位出力用制御入力信号φ２とスイッチトランジスタＱ
９のソース及び電流検出用トランジスタＱ＋ｏのドレイ
ンの共通節点からの信号とを入力とするＣＭＯＳ２人力
ＮＯＲ回路を構成するトランジスタＱ４　、Ｑ５　、Ｑ
７　、Ｑｓとを設けたことが、従来例と相違している。

このＣＭＯ３２人力ＮＯＲ回路は、低電位出力駆動トラ
ンジスタＱ６のゲート電位に負帰還をかけるための負帰
還回路２を構成する。

ここで、上述した出力回路の低電位出力時の動作を説明
する。

はじめに、信号φ１．φ２が高電位であると、第４図の
従来例と同様に高電位出力駆動トランジスタＱ３及び低
電位出力駆動トランジスタＱ６のゲート電位は低電位と
なり、出力信号φ３はハイインピーダンス状態となって
いる。

次に、信号φ２が低電位になると、トランジスタＱ４　
、Ｑ５　、Ｑ７　、Ｑａで形成されたＣＭＯＳ２人力Ｎ
ＯＲ回路からなる負帰還回路２の一つの入力信号φ２が
低電位且つもう一つの入力信号であるトランジスタＱＩ
ＯのドレインとトランジスタＱ９のソースの節点の電位
■４も低電位であるなめに、ＣＭＯ９２人力ＮＯＲ回路
の出力節点の電位Ｖ２は高電位となり、低電位出力用駆
動トランジスタＱ６及びスイッチ回路５のトランジスタ
Ｑ９が導通状態となる。この時、トランジスタＱ６には
、出力信号φ３の電位Ｖ３に応じた電流が流れるが、電
位Ｖ４および電位Ｖ、も共に導通状態であるトランジス
タＱ９．ＱＩＯの各々の電流駆動能力に応じた値で分圧
した値となる。それ故、トランジスタＱ６に流れる電流
が大きいと電位Ｖ４も上昇するが、その電位がトランジ
スタＱ４　、Ｑ５　、Ｑ７　、Ｑａで構成されるＣＭＯ
３２人力ＮＯＲ回路のしきい値を越えると、このＣＭＯ
Ｓ２人力ＮＯＲ回路の出力は電位が低下し且つトランジ
スタＱ９の電流駆動能力が低下して電位Ｖ４を低下させ
るように動作する。

従って、上述した本実施例の出力回路は、低電位出力時
にＩＣの接地電位に流れ込む電流が出力信号φ、の電位
によらずトランジスタＱ９及びＱ４により定まる一定の
値以下になるように動作する。

また、第２図に示すように、低電位出力時に出力信号φ
、からＩＣの接地電位に流れ込むＩ３電流は負帰還がか
かっているため出力電位Ｖｇの減少にもかかわらず、一
定期間一定の値を保ちつづけることができる。従って、
出力回路としては、高速且つ安定した動作を実現するこ
とができる。

第３図は本発明の第二の実施例を示す半導体集積回路素
子の出力回路図である。

第３図に示すように、本実施例が前述した第一の実施例
と比較してインバータ回路１．負帰還回路２．高電位出
力用駆動回路３．低電位出力用駆動回路４およびスイッ
チ回路５を設ける点では同様であり、相違する点は、電
流検出用の抵抗回路６を構成する手段がＭＯＳトランジ
スタＱ１ｏに代って抵抗素子Ｒをもちいたことにある。

かかる構成によっても第１図の回路と同様の機能を実現
できる。

〔発明の効果〕

以上説明したように、本発明による半導体集積回路素子
の出力回路は、出力端子の電位もしくは負荷の状態がＩ
Ｃ内の接地電位に与える影響を低減させ且つ高速動作す
る複数の出力端子を有するＩＣを実現できるという効果
がある。

を示す半導体集積回路素子の出力回路図、第５図は第４
図に示す出力回路が低電位出力する際の電流・電圧波形
図である。

１・・・インバータ回路、２・・・負帰還回路、３・・
・高電位出力用駆動回路、４・・・低電位出力用駆動回
路、５・・・スイッチ回路、６・・・電流検出用抵抗回
路、Ｑｌ　、Ｑ４　、Ｑｌ・・・ＰチャネルＭＯＳトラ
ンジスタ、Ｑ２　、　Ｑ３　、　Ｑ５　、　Ｑ６　、　
Ｑｓ　〜Ｑ＋。

・・・ＮチャネルＭＯ８）−ランジスタ、Ｒ・・・抵抗
、φｌ、φ２・・・制御入力信号、φ３・・・出力信号
。

Claims (1)

【特許請求の範囲】
1. 高電位出力のための第一の制御入力に接続されたインバ
   ータ回路と、前記インバータ回路の出力によって駆動さ
   れる高電位出力用駆動回路と、低電位出力のための第二
   の制御入力に基づいて駆動される低電位出力用駆動回路
   とを備え、前記高電位および低電位駆動回路の節点より
   出力信号を取り出す半導体集積回路素子の出力回路にお
   いて、前記節点に接続されたスイッチ回路と、前記スイ
   ッチ回路に接続され且つ低電位出力時に前記低電位出力
   用駆動回路に流れる電流値を検出するための電流検出用
   抵抗回路と、前記第二の制御信号と前記抵抗回路の出力
   電位とを二入力とし且つその出力により前記スイッチ回
   路を駆動するとともに前記低電位出力用駆動回路に負帰
   還をかける負帰還回路とを有することを特徴とする半導
   体集積回路素子の出力回路。